KR19990029336A - 반도체 칩 제조방법 - Google Patents

Abstract

웨이퍼상에 기하학적으로 적합한 칩의 수를 최적화하는 단계와 정상적으로 제거가능한 위치에 위치된 칩을 고려하고 수용가능한 칩 확률이 임계값 보다 크다면 칩이 제거되지 않도록 수용가능한 칩 확률을 가중시키기 위해 정상적으로 제거가능한 위치의 칩을 위한 수율확률 데이터를 이용하므로써 웨이퍼에 대한 칩 수율을 최대화하는 단계를 포함하는 반도체 칩 제조방법이 개시되었다.

Description

반도체 칩 제조방법

본 발명은 반도체 웨이퍼에 관한 것으로, 더욱 상세히는 웨이퍼 당 전체 칩 수율을 최대화하는 방법에 관한 것이다.

실리콘으로 만들어진 반도체 크리스탈 웨이퍼는 반도체 집적회로 칩 가공을 위한 기판으로 사용된다. 이 가공기술이 수년에 걸쳐 진보됨에 따라 웨이퍼 직경은 현재 약 8 인치인 크기 이상으로 증대되어 왔다. 웨이퍼는 일반적으로 대형 실리콘 크리스탈 인고트로부터 절단되므로 일반적으로 원형이다.

집적회로 칩을 위한 최소 배선폭 감소는 웨이퍼 평탄도의 임계도를 증가시켜왔다. 오늘날, 0.35 미크론 최소 배선폭이 일반적으로 되고 있으므로, 표면 평탄도는 새로운 중요한 점으로 가정되는 데 이는 표면 평탄도가 성능 향상을 위한 비결을 제공하기 때문이다.

화학 기계식 연마(CMP;chemical mechanical polishing)는 반도체 웨이퍼의 표면 평탄도를 개선시키는 공정이며 일반적으로 실리카-기초 슬러리에 의한 기계식 패드 연마 시스템의 사용을 포함한다. CMP는 전체 웨이퍼 평탄도의 중요한 이점을 달성하기 위한 실제적인 접근법을 제공한다. 그러나, 전체 평탄화를 위한 CMP 시스템은 제한사항을 가진다. 제한사항에는 낮은 웨이퍼 수율, 연마된 표면 비균일성 및 에지 제외(edge exclusion)로 알려진 연마 불균일성과 관련된 문제를 포함한다. 에지 제외는 반도체 웨이퍼가 지나치게 연마될 때 발생한다. 이것은 웨이퍼의 외부 또는 에지가 집적회로 제조에 사용될 수 없도록 한다. 웨이퍼 연마 효율 및 연마 균일성은 중요한 공정 파라미터인 데 이는 이 파라미터들이 제조시설이 주어진 시간 동안 생산할 수 있는 집적회로 칩의 수에 직접 영향을 미치기 때문이다.

상기한 바와 같이 웨이퍼는 원형이다. 집적회로 칩은 장방형 또는 정방형이다. 집적회로 칩은 웨이퍼상에서 형성되기 때문에, 기하학적 배열의 불일치만에 기초하여 사용될 수 없는 웨이퍼의 영역이 있다. 사용되지 않은 공간영역은 웨이퍼상의 증가된 에지제외에 기인하여 더욱 증가된다. 연마외에, 에지제외는 웨이퍼 처리 디바이스에 의해 생길 수 있다. 에지제외는 그 웨이퍼상의 처리마크에 의해 주어진 웨이퍼에 대해 한정될 수 있다. 예를들어, 연마에지 보다 웨이퍼의 에지로부터 더욱 내부로 뻗는 처리마크는 이 웨이퍼를 위한 에지제외를 한정한다. 에지제외는 가장 내부의 사용가능한 직경으로부터 웨이퍼의 에지로 방사상 외부방향으로 2 내지 8 밀리미터 크기이다.

전형적으로, 반도체 웨이퍼상에 칩 사용가능 영역의 이용가능한 양을 최대화하는 방법이 사용된다. 이러한 방법중의 하나는 웨이퍼 맵의 중심점을 변경시키므로써 웨이퍼로부터 획득가능한 양호한 칩의 수를 최대화하는 것이다. 도 1을 참조하면, 반도체 웨이퍼(10)가 도시되어 있다. 웨이퍼 맵(20)은 칩 사이의 절결을 설명하는 웨이퍼(18)상에서의 집적회로 칩(12)의 레이아웃이다. 웨이퍼 맵(20)은 서로에 대해 개별 칩(12)의 위치를 한정하는 데 있어서 일정하게 정해진다. 웨이퍼 모델링 프로그램은 입력으로서 주어진 에지제외와 주어진 웨이퍼 맵 중심점(16)이다. 포인트(A)와 포인트(B)사이의 거리는 웨이퍼(18)에 대한 에지 제외이다. 에지 제외구역(14)은 웨이퍼의 외측에서 생성된다. 직경(22)을 3mm 넘는 칩(12)은 사용할 수 없는 것으로 간주된다. 웨이퍼 모델링 프로그램은 사용가능한 칩의 최대 수가 주어진 에지제외에 대해 달성될 때 까지 직경(22)에 의해 한정된 영역내에서 중심점을 조정하므로써 웨이퍼 맵을 이동시킨다.

본 방법이 주어진 에지 제외를 갖춘 칩의 수에 대한 수율을 제공할 지라도, 웨이퍼 당 사용가능한 칩의 수는 약간 증가된 에지제외에 대해 상당히 줄어들 수 있다. 예를들어, 제외구역(14)에 모서리부가 있는 칩(12a,12b,12c)이 도시되어 있다. 만일 에지제외가 더욱 크다면 이들 칩은 종래기술의 웨이퍼 모델링 기술에 의해서는 사용할 수 없는 것으로 여겨질 수 있다. 그러나 제외구역(14) 내부로 뻗는 몇몇 칩은 칩을 위한 수율확률이 웨이퍼 반경이 감소함에 따라 증가하기 때문에 사용될 수 있다. 이것은 기하학적 배치만에 기초하여 제거된 칩이 사실상 사용될 수 있음을 의미한다.

그러므로, 주어진 에지제외에 기인한 실제 수율에 기초하여 반도체 웨이퍼의 수율을 증가시킬 필요가 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 주어진 에지제외에 기인한 실제 수율에 기초하여 반도체 웨이퍼의 칩 수율을 최대화하는 방법을 제공하는 것을 목적으로 한다.

도 1은 칩 위치가 배치되어 있는 웨이퍼 맵을 갖는 웨이퍼의 평면도.

도 2는 전형적인 웨이퍼에 대해 웨이퍼 당 칩 대 에지 제외를 도시하는 그래프.

도 3은 수평축상에서의 에지 제외 대 좌측 수직축상의 웨이퍼 당 칩 및 우측 수직축상의 수율을 도시하는 그래프.

도 4는 가중된 수율 확률 대 에지 제외를 도시하는 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 반도체 웨이퍼 12 : 집적회로 칩

14 : 에지제외 구역 20 : 웨이퍼 맵

반도체 칩 제조방법은 웨이퍼상에 기하학적으로 정합되는 칩의 수를 최적화하는 단계와 정상적으로 제거가능한 위치에 위치된 칩을 고려하고 수용가능한 칩 확률이 임계값 보다 크다면 칩이 제거되지 않도록 수용가능한 칩 확률을 가중시키기 위해 정상적으로 제거가능한 위치의 칩을 위한 수율 확률 데이터를 이용하므로써 웨이퍼에 대한 칩 수율을 최대화하는 단계를 포함한다.

특히 바람직한 반도체 칩 제조방법에서 웨이퍼상에 기하학적으로 적합한칩의 수를 최적화하는 단계는 웨이퍼를 오버레잉하며 중심점으로부터 참조되는 소정 웨이퍼 맵을 제공하는 단계와 웨이퍼상에서 웨이퍼 맵의 중심점을 변동시키므로써 웨이퍼상에 정합될 수 있는 칩의 제 1 양을 최대화하는 단계를 포함한다. 칩 수율을 최대화하는 단계는 최대화된 중심점 위치에서 고정된 웨이퍼 맵으로 에지제외 거리를 변동시키므로써 웨이퍼상에 적합될 수 있는 칩의 양을 결정하는 단계, 웨이퍼 맵 위치에 대한 수율 확률곡선을 제공하는 단계, 각각의 웨이퍼 맵 중심점 위치에 대해 가중된 수율 확률곡선을 획득하기 위해 각각의 웨이퍼 맵 위치에서의 칩의 양을 수율확률 곡선에 곱하는 단계, 상이한 웨이퍼 맵 중심점 위치에 대해 대체 가중된 수율 곡선을 비교하는 단계, 및 웨이퍼에 대한 칩 수율을 최대화하기 위해 웨이퍼 맵 중심점 위치를 선택하는 단계를 포함한다. 웨이퍼상에 기하학적으로 정합하는 칩의 수를 최적화하는 단계와 웨이퍼를 위한 칩 수율을 최대화하는 단계는 컴퓨터에 의해 수행될 수 있다.

본 상세한 설명은 첨부도면을 참조하여 바람직한 실시예의 다음 설명을 상세히 설명한다.

본 상세한 설명은 반도체 웨이퍼를 위한 칩 수율을 최대화하는 방법을 설명한다.

수율 확률 데이터를 웨이퍼 모델링 프로그램에 도입하므로써 웨이퍼에 대한 사용가능한 칩의 수는 증대될 수 있다. 본 방법은 웨이퍼에 대한 에지제외가 비교적 큰 경우에 수율을 증대시키는 전형적인 방법이다. 이 방법은 주어진 칩 유형에 대해 수집된 수율 데이터를 취하여 이 수율 데이터에 따라 웨이퍼상에서의 칩 위치를 가중시킨다. 칩과 거의 같은 큰 에지제외는 종래기술에서 사용불가한 것으로 여겨졌기 때문에, 수율확률에 대한 가중은 웨이퍼상에서의 칩의 위치에 기초하여 이들 칩의 몇몇을 절약한다. 이것은 주어진 웨이퍼에 대해 칩의 수를 많게 한다.

이제 마찬가지의 부재번호가 유사 또는 동일 구성요소를 나타내는 도면을 상세히 설명한다. 먼저 도 2를 참조하면 웨이퍼 당 칩의 수 대 밀리미터 크기의 에지제외가 도시되어 있다. 도 2의 수직축은 웨이퍼로부터 제조될 수 있는 집적회로 칩의 개수를 도시한다. 웨이퍼는 예를들어 8인치 웨이퍼이다. 도 2의 수평축은 주어진 칩에 대한 에지제외 크기를 밀리미터로 나타낸다. 수평축 범위는 예를들어 2mm 내지 8mm 일 수 있다. 이 범위는 웨이퍼 맵(20)과 웨이퍼(18)의 기하학적 배치에 기인한 변위에 제한되는 웨이퍼 맵 중심점(16)(도 1)에 의해 결정된다. 도 2는 칩의 최대 개수가 결정될 때 까지 웨이퍼 맵(20)의 중심점(16)이 주어진 에지제외에 대해 변동되는 웨이퍼 모델러의 곡선(210)의 플롯도이다. 일반적으로, 주어진 에지제외가 증가함에 따라 주어진 에지제외에 대한 칩의 최대 수가 감소하는 변동이 도시되어 있다.

흥미있는 것은 곡선(210)의 수평 라인 세그먼트의 단부에 있는 모서리부(212)이다. 이것은 에지제외가 증가함에 따라 칩의 개수는 주어진 에지제외 거리 범위에 대해 비교적 일정하게 존재한다는 것이다. 이것은 웨이퍼의 원형 기하학적 배치와 칩의 정방형태를 포함하는 웨이퍼 모델링 그래프에 대해 전형적이다. 여러 개 칩이 이러한 기하학적 배치의 불일치에 기인하여 동시에 사용불가능한 것으로 여겨질 수 있다. 도 1을 참조하면, 에제제외 거리(점 A 와 점 B 사이)

가 즈가됨에 따라, 12a,12b 및 12c와 같은 여러 칩 모서리부는 더욱 깊은 제외구역(14)으로 이동되고 더 이상 사용가능한 것으로 여겨질 수 없다.

본 발명을 명백히 하기위해 도 2에 두 포인트가 표기되어 있다. 나타내진 바와 같이 포인트1은 에지제외가 4.6밀리미터이면 146개 칩의 칩 수율을 갖는 직경이 8인치인 웨이퍼를 나타낸다. 나타내진 바와 같이 포인트2는 에지제외가 6.85밀리미터이면 140개 칩의 칩 수율을 갖는 직경이 8인치인 웨이퍼를 나타낸다. 이들 두 칩 수율은 기하학적 배치에 기인하여 허용할 수 있는 칩의 최대 가능한 개수를 나타낸다. 웨이퍼 모델러는 주어진 에지제외에 대해 웨이퍼(10)에 대한 칩의 최대 개수를 결정하기 위해 웨이퍼 맵 중심점(16) 만큼 웨이퍼 맵(20)을 이동시킨다. 도 1을 참조하라. 도 2는 웨이퍼상에서의 칩의 개수를 최대화하는 종래기술을 나타낸다. 도 2에 기초하여, 작은 에지제외를 갖는 포인트1 은 높은 수율 예를들어 146개 칩이 되는 수율을 갖는 결과로 되는 것으로 보인다.

도 3을 참조하면, 도 3의 좌측 수직 축은 웨이퍼로부터 제조될 수 있는 집적회로 칩의 수를 나타낸다. 도 3의 수평 축은 주어진 칩에 대해 밀리미터 크기로 나타낸 에지제외를 나타낸다. 수평축의 범위는 도 2에서와 같이 2mm 내지 8mm 사이일 수 있다. 도 3은 웨이퍼 맵의 중심점이 일정하게 유지될 때 주어진 에지제외에 대한 수율울 나타낸다.

도 3에 3개의 곡선이 도시되어 있다. 제 1 곡선(310)은 도 2의 포인트1에 대해 웨이퍼 모델러에 의해 결정된 위치에 고정된 중심점을 갖춘 에지제외의 범위에 걸쳐 웨이퍼당 칩 수율을 도시한다. 제 2 곡선(320)은 도 2의 포인트2에 대해 웨이퍼 모델러에 의해 결정된 위치에 고정된 중심점을 갖춘 에지제외의 범위에 걸쳐 웨이퍼당 칩 수율을 도시한다.

고정된 중심점을 유지하고 작은 에지제외(2 mm)로부터 큰 에지제외(8 mm)로 이동시키는 데 있어서, 웨이퍼 당 칩의 수는 약 4.6 mm의 에지제외에서 곡선(312) 보다 곡선(310)에 대해 더욱 고속으로 감소하는 것이 명백하게 된다. 이러한 감소는 더 큰 칩 영역이 에지제외가 증대됨에 따라 칩이 정상적으로 배제되는 영역에 속하게 되는 결과로 된다. 이들 칩이 에지제외 구역(14)에 더욱 깊이 속하게 될 지라도(도 1), 이들 칩은 여전히 사용가능하다.

칩의 위치가 웨이퍼의 중심에 더욱 근접함에 따라 개별 칩에 대한 수율 확률은 증가한다. 이것은 곡선(314)으로 예시되어 있다. 곡선(314)은 백분율 값으로서 수율확률을 표기하는 우측 수직축을 갖는다. 곡선(314)은 이전과 같은 에지제외에 대해 동일한 수직 축을 사용한다. 곡선(314)으로 도시된 바와 같이, 수율확률은 더욱 큰 에지제외에 대해 증가한다. 곡선(314)은 전형적으로 칩 제조를 위한 수율확률 곡선이다. 도 2의 포인트1에 대해 초기에 주어진 웨이퍼 당 많은 수의 칩에도 불구하고, 웨이퍼 맵 중심점은 더욱 많은 칩을 웨이퍼의 에지에 더욱 근접시키므로써 웨이퍼상에서의 그것들의 위치(웨이퍼 중심으로부터 증가된 거리, 그러므로 그것들의 수율확률을 감소시킨다)에 기인한 사용가능한 칩의 갯수를 감소시킨다. 곡선(312)은 더욱 큰 에지제외에 대해 프라토우(316)가 도시된 에지제외 범위에 걸쳐 일정하게 존재함을 나타낸다. 이것은 웨이퍼 맵의 중심점을 더욱 큰 에지제외를 갖는 웨이퍼에 대해 도 2의 포인트1에 해당하는 위치(146개 칩이 이용가능한)로부터 포인트2에 해당하는 위치(140개 칩이 이용가능한)로 대체시키는 잠재적인 이점을 의미한다. 이러한 결정은 웨이퍼(10)상의 웨이퍼 맵(20)을 기하학적으로 정합하는 것 뿐만 아니라 제외구역(14)(도 1)에 있는 칩을 포함하며 에지제외 구역에 속하는 칩을 제외한 전체 칩 수율을 기초로 한다.

이제 도 1 및 도 4를 참조하면, 수율확률을 웨이퍼 맵 중심의 배치에 통합시키는 웨이퍼(10)상의 웨이퍼 맵(20)의 위치사이에 비교가 행해질 수 있다. 수율확률을 웨이퍼 맵 중심의 배치에 통합시키는 방법은 도 2에 도시된 바와 같이 모서리 점(212)을 결정하므로써 웨이퍼상의 웨이퍼 맵 중심 위치를 획득하는 것을 포함한다. 이것은 대부분의 칩이 기하학적 배치만에 기초한 에지제외의 범위내에 정합될 수 있게하는 위치를 결정하기 위해 에지제외에 대한 값을 가정하고 웨이퍼 맵의 중심을 변동시키므로써 완료된다. 이 결정은 적절하게 프로그래밍된 컴퓨터에 의해 수행될 수 있다.

모서리 점(212)을 결정할 때, 웨이퍼 맵에 대한 대응 중심점(16)이 결정된다. 중심점(16)의 위치를 이용하여, 도 3의 곡선(310) 및 곡선(312)은 도 2의 포인트1 및 포인트2에 대응하는 중심점(16)에 대해 발생된다. 곡선(310) 및 곡선(312)의 생성은 적절하게 프로그래밍된 컴퓨터에 의해 수행될 수 있다. 곡선(310) 및 곡선(312)은 도 3에서와 같이 에지제외의 범위에 적합하게 될 수 있는 칩의 갯수를 결정하기 위해 에지제외를 변동시키고 중심점(16) 위치를 고정시키므로써 생성된다. 곡선(310) 및 곡선(312)(도 3)은 각각 전체 칩 제조 프로세스에 대해 수율확률 곡선(314)이 곱해진다. 도 3의 각각의 에지제외 크기에서의 수율확률은 도 4에 도시된 그래프를 획득하기 위해 웨이퍼 축 당 칩상에서의 동일한 에지제외 값에서 대응 값이 곱해진다.

도 4를 더욱 참조하면, 곡선(410)은 수율확률 곡선(314)과 곡선(310)의 곱에 의한 결과로서 생성된다. 곡선(412)도 마찬가지 방식으로 수율확률 곡선(314)과 곡선(310)을 곱하므로써 생성된다. 이제 칩의 전체 수율을 포함하는 웨이퍼 맵 중심점(16)의 두 대체 배치사이에 행해진다. 곡선(410)과 곡선(412)하에 있는 영역은 예를들어 2mm내지 8mm 사이의 에지제외 범위에서 취해진다. 각각의 곡선하에 있는 영역의 더욱 큰 값은 가장 바람직한 수율확률을 준다. 곡선(410 및 412)의 생성은 적절하게 프로그래밍된 컴퓨터에 의해 수행될 수 있으며, 곡선(410 및 412)하에 있는 영역은 예를들어 수치적분 프로그램을 이용하여 계산될 수 있다. 도 4에서, 곡선(412)은 웨이퍼 맵의 중심점에 대한 상위위치를 제공한다. 그래픽으로 도시된 바와 같이 영역(414) 및 영역(416)은 영역(418)을 초과한다. 그러므로, 예를들어 도 1의 포인트2와 같은, 종래기술에서 제외될 수 있었던 위치는 수용 테스팅 동안 칩이 주어진 위치에서 얼마나 성공적인 지를 나타내는 수율확률 데이터의 가중치를 기초로 이용될 수 있기 때문에 사용가능한 칩의 더욱 큰 수율을 제공한다.

최량의 전체수율은 수율 확률곡선에 대한 가중부여를 이용하여 주어진 웨이퍼에 대해 제공된다. 특정한 에지제외만을 기초로 한 웨이퍼 당 칩의 최대 량을 결정하기 보단, 칩 수율 데이터가 웨이퍼 맵의 위치에 대한 가중부여를 조정하기 위해 사용된다. 수율 증가는 더욱 고 수율이 의도될 지라도 8인치인 웨이퍼 사이즈에 대해 1 내지 3% 범위일 수 있다. 웨이퍼의 에지제외 구역에서의 위치에 기인하여 정상적으로 제외된 위치에 있는 칩은 이제 웨이퍼상의 자신의 위치와 연관된 수율확률을 기초로한 사용을 위해 고려될 수 있다. 이 위치에서 칩을 위한 수율확률이 할당된 임계값 보다 크면, 칩은 사용을 위해 수용될 수 있으므로, 주어진 웨이퍼에 대한 전체수율을 증가시킨다.

반도체 웨이퍼 당 칩의 전체수율을 최대화하는 방법의 실시예가 설명되었지만(예시적인 것이며 제한적인 것으로 의도되지 않는), 상기 기술사상으로부터당업자에 의해 다양한 수정 및 변경이 행해질 수 있음을 유의하라. 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 범위 및 정신에 속하는 변경이 개시된 본 발명의 특정 실시예에 대해 이루어 질 수 있음이 인식되어야 한다. 본 발명이 특허법에 의해 요구되는 상세사항을 갖추어 설명되었지만, 본 명세서에 의해 특허청구되고 보호되길 소망하는 사항은 첨부된 특허청구범위에 나타나 있다.

상기와 같은 본 발명의 구성에 의해 반도체 웨이퍼상에서 웨이퍼 맵의 중심점을 변경시키므로써 칩 사용가능 영역의 이용가능한 양을 최대화하여 웨이퍼로부터 획득가능한 양호한 칩의 수를 최대화할 수 있다.

Claims (9)

1. 웨이퍼상에 기하학적으로 적합한 칩의 개수를 최적화하는 단계; 및

   웨이퍼상에 일반적으로 배제가능한 위치에 배치된 칩을 고려하는 단계;와

   만일 수용가능한 칩 확률이 적어도 하나의 칩에 대한 임계값 보다 크다면 상기 적어도 하나의 칩이 제외되지 않도록 상기 확률을 가중시키 기 위해 일반적으로 배제가능한 위치에 있는 칩중에서 적어도 하나의 칩에 대한 수율 확률 데이터를 이용하는 단계를 포함하는,

   웨이퍼에 대한 칩 수율을 최대화하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조방법.
2. 제 1 항에 있어서, 상기 웨이퍼상에 기하학적으로 적합한 칩의 개수를 최적화하는 단계는,

   웨이퍼를 오버레잉하기 위해 중심점으로부터 참조되는 소정 웨이퍼 맵을 제공하는 단계; 및

   웨이퍼상에서 웨이퍼 맵의 중심점을 변경시키므로써 웨이퍼상에 적합하게 될 수 있는 칩의 제 1 양을 최대화하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조방법.
3. 제 1 항에 있어서, 상기 칩 수율을 최대화하는 단계는,

   최대화된 중심점 위치에 고정된 웨이퍼 맵으로 에지제외 거리를 변동시키므로써 웨이퍼상에 적합하게 될 수 있는 칩의 양을 결정하는 단계;

   웨이퍼 맵 위치에 대한 수율 확률곡선을 제공하는 단계;

   각각의 웨이퍼 맵 중심점 위치에 대해 가중된 수율 확률곡선을 획득하기 위해 각각의 웨이퍼 맵 위치에서의 칩의 양과 수율 확률곡선을 곱하는 단계;

   상이한 웨이퍼 맵 중심점 위치에 대해 대체 가중된 확률 곡선을 비교하는 단계; 및

   웨이퍼에 대한 칩 수율을 최대화하기 위해 웨이퍼 맵 중심점 위치를 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조방법.
4. 제 1 항에 있어서, 웨이퍼는 직경이 8인치인 것을 특징으로 하는 반도체 칩 제조방법.
5. 제 1 항에 있어서, 상기 웨이퍼상에 기하학적으로 적합한 칩의 개수를 최적화하는 단계와 상기 웨이퍼에 대한 칩 수율을 최대화하는 단계는 컴퓨터에 의해 수행되는 것을 특징으로 하는 반도체 칩 제조방법.
6. 웨이퍼를 오버레잉하기 위해 중심점으로부터 참조되는 소정 웨이퍼 맵을 제공하는 단계; 및

   웨이퍼상에서 웨이퍼 맵의 중심점을 변경시키므로써 웨이퍼상에 적합하게 될 수 있는 칩의 제 1 양을 최대화하는 단계;

   최대화된 웨이퍼 맵 중심점 위치를 기록하는 단계;

   최대화된 중심점 위치에 고정된 웨이퍼 맵으로 에지제외 거리를 변동시키므로써 웨이퍼상에 적합하게 될 수 있는 칩의 양을 결정하는 단계;

   웨이퍼 맵 위치에 대한 수율 확률곡선을 제공하는 단계;

   각각의 웨이퍼 맵 중심점 위치에 대해 가중된 수율 확률곡선을 획득하기 위해 각각의 웨이퍼 맵 위치에서 칩의 양과 수율 확률곡선을 곱하는 단계;

   상이한 웨이퍼 맵 중심점 위치에 대해 대체 가중된 확률곡선을 비교하는 단계; 및

   웨이퍼에 대한 칩 수율을 최대화하기 위해 웨이퍼 맵 중심점 위치를 선택하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조방법.
7. 제 6 항에 있어서, 웨이퍼는 직경이 8인치인 것을 특징으로 하는 반도체 칩 제조방법.
8. 제 6 항에 있어서, 에지제외 거리는 2 밀리미터 내지 8 밀리미터 사이에서 변동하는 것을 특징으로 하는 반도체 칩 제조방법.
9. 제 6 항에 있어서, 각각의 웨이퍼 맵 위치에서의 칩의 양과 수율확률을 곱하는 단계와 웨이퍼에 대한 칩 수율을 최대화하기 위해 대체 중심점 위치를 비교하는 단계는 컴퓨터에 의해 수행되는 것을 특징으로 하는 반도체 칩 제조방법.