CN1148784C - 使半导体圆片的芯片成品率达到最大的方法 - Google Patents

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Abstract

一种制造半导体芯片的方法包括下列步骤:优化几何图形上排列在一个圆片上的芯片数、通过确定位于正常可剔除位置的芯片使该圆片的芯片产量达到最大、利用在正常可剔除位置的芯片的产品概率数据对可能合格芯片的概率进行加权,使得若该概率大于阈值,就不剔除该芯片。其结果增加了半导体芯片的芯片产量。

Description

使半导体圆片的芯片成品率达到最大的方法
技术领域
本发明涉及半导体圆片,更详细地说,涉及使每个圆片的芯片总成品率达到最大的方法。
背景技术
半导体晶体圆片,例如由硅制成的圆片,用作加工集成电路芯片的衬底。随着多年改进了加工技术,圆片直径已增大到其通用尺寸约8英寸或更大。一般,圆片是由大的硅晶体锭切片得到,所以通常为圆形。
缩小用于集成电路芯片的特征尺寸提高了圆片平坦性的临界状态。目前,用.35微米已成为广泛的特征,表面平坦性表现出新的重要性,因为它是提高性能的关键。
化学机械抛光(CMP)是一种用以改善半导体圆片表面平坦性的工艺,并包括使用机械衬垫系统,往往还有以二氧化硅为基的悬浮液。CMP提供一种有用的方法,实现整个圆片平坦性的许多优点。但是,用于整个平坦化的CMP系统有一定限制。这些限制包括低的圆片产生率、抛光表面的不均匀以及与称之为“边缘摈弃”的抛光均匀性有关的问题。当抛光很多半导体圆片的时候发生边缘摈弃区。这造成圆片的边缘或外部,不能用于制造集成电路。圆片抛光产生率和抛光均匀性是重要的工艺参数,因为该参数还直接影响在给定的时期内制造设备能产生的集成电路芯片的数量。
如上所述,圆片形状上为圆形。集成电路芯片形状上为矩形或正方形。由于在该圆片上形成集成电路芯片,故有基于单个几何图形不匹配而不能用的圆片面积。由于增加了圆片上的边缘摈弃区,所以进一步增大无用区的面积。除抛光之外,因圆片处理装置的缘故也会产生边缘摈弃。借助于在此圆片上的处理标记,可在给定的圆片上界定边缘摈弃。例如,从圆片边缘向内部,然后再向抛光边缘延伸的标记,界定此圆片的边缘摈弃。
通常,各种方法都是用于使半导体圆片上用作芯片的有效可用面积的总量达到最大。此类方法之一是设法改变圆片布局图的中心点,使之从圆片可获得的合格芯片的个数达到最大。参照图1,示出了半导体圆片10。圆片布局图20是的在圆片18上集成电路芯片12的布局,同时考虑到各芯片之间的切割。把圆片布局图20安排在界定彼此有关的各单个芯片12的位置。由圆片模型程序给出圆片布局图中心点16和给出边缘摈弃作为输出。点A和点B之间的距离就是作为圆片18的边缘摈弃。该圆片的外部产生摈弃区14。可以认为超过直径22占有3mm的那个芯片12是不能用的。在由直径22限定的区域内,圆片模型程序通过调整中心点16移动圆片布局图,直到对给定的边缘摈弃区下得到最大可用芯片数为止。
虽然这一方法以给定的边缘摈弃区给出了作为芯片数的产量,但每圆片的可用芯片数可能由于稍稍增大边缘摈弃区而明显减少。例如,示出了角部位于边缘摈弃区的芯片12a、12b和12c。如果该边缘摈弃区较大,则这些芯片根据现有的圆片模型技术看来是不能用的。但是,某些延伸到摈弃区14中的芯片是可以用的,因为作为芯片的产品概率随圆片直径缩小而增大。这意味着,基于独立几何图形淘汰的芯片实际上是可以用的。
所以,由于给定边缘摈弃区,故必须有增加基于实际产量的半导体圆片产量。
发明内容
一种使半导体圆片的芯片成品率达到最大的方法包括下列各步骤:使排列在圆片上的几何图形上的芯片数优化;通过考虑位于正常可剔除位置的芯片使圆片的芯片产量达到最大;以及利用在正常可剔除位置的芯片的产品概率数据,给可合格的芯片概率加权,如果概率高于阈值,则不剔除该芯片。其结果增加了半导体圆片的芯片产量。
在特别优选的使半导体圆片的芯片成品率达到最大的方法中,使排列在圆片上几何图形上的芯片数优化的步骤包括:提供一预定的用于覆盖该圆片的圆片布局图;该圆片布局图从其上的一个中心点进行定位;以及在该圆片上通过改变圆片布局图中心点,使能够排列在圆片上的芯片第一数量达到最大。使芯片产量最大的步骤包括:通过改变边缘摈弃距离与固定于已达到最大的中心点位置的圆片布局图,确定排列在圆片上的芯片数量;设置用于圆片布局图位置的产品概率曲线;在各个圆片布局图位置将产品概率曲线乘以芯片数量,求出对于各个圆片布局图中心点位置的加权产品概率曲线;对不同的圆片布局图中心点位置,与交替的加权概率曲线进行比较;以及选择圆片布局图中心点位置,使每圆片的芯片产品达到最大。优化排列在圆片上的几何图形上的芯片数和使每圆片的芯片产品达到最大的步骤由计算机执行。
一种使半导体圆片的芯片成品率达到最大的方法,包括下列步骤:提供用于覆盖一圆片的预定的圆片布局图,该圆片布局图从其上的中心点进行定位;通过改变在该圆片上的圆片布局图中心点,使能排列在该圆片上的芯片的第一数量达到最大;记录已达到最大的圆片布局图中心点位置;通过将圆片布局图固定于已达到最大的中心点位置而改变边缘摈弃距离,确定能排列在该圆片上的芯片数量;提供圆片布局图位置的产品概率曲线;将该产品概率曲线乘以对应于各个圆片布局图位置的芯片数量,获得对应于各圆片布局图中心点位置的加权产品概率曲线;比较对应于不同的圆片布局图中心点位置的可替换的加权概率曲线下的面积;以及选择其所对应的加权概率曲线下的面积较大的圆片布局图中心点位置,使该圆片的芯片产量达到最大。
附图说明
本发明将参照下列的附图详细地介绍下述的优选实施例,其中:
图1是具有其上设有芯片位置的圆片布局图的圆片平面图;
图2是表示典型圆片的每圆片上的芯片数与边缘摈弃区的关系曲线图;
图3是表示左边垂直轴为每圆片上的芯片数和右边垂直轴为产品概率,两者与水平轴为边缘摈弃区的关系曲线图;以及
图4是加权的产品概率与边缘摈弃区的关系曲线。
具体实施方式
本发明描述一种用于使一种半导体圆片的芯片产量达到最大的方法。采用把产品概率数据引进圆片模型程序的办法可以增加每个圆片的可用芯片数。一般地说,本方法提高了在圆片的边缘摈弃区相当大的情况下的产量。本方法获得为给定芯片类型收集的产量数据并且根据产量数据给圆片上的芯片位置加权。由于大的边缘摈弃区等于在现有技术中认为不能用的芯片,产品概率的加权保存一些根据其在圆片上的位置的芯片。其结果对给定圆片的芯片数较大。
现在特别详细地参照附图,各图中同样的标号表示相似或同样的构件,并且一开始到图2,以毫米单位示出了每圆片的芯片数与边缘摈弃区的关系曲线。图2的垂直轴表示可由圆片制成的集成电路芯片数。例如,该圆片是8英寸圆片。图2的水平轴以毫米表示所给圆片的边缘摈弃区尺寸。水平轴的范围,例如可在2mm到8mm之间。这个范围由圆片布局图中心点16(图1)决定,而该中心点在其移动上由于圆片18和圆片布局图20的几何形状缘故受到限制。图2是圆片模型制作者绘制的曲线210图,其中对给定的边缘摈弃区改变圆片布局图20的中心点16,直到确定最大芯片个数为止。一般,随边缘摈弃区增大,而在对于给定边缘摈弃区最大芯片数所示的该变化就减少了。
有趣的是位于曲线210的水平线段末端的角212。图2中的水平线表示对给定边缘摈弃区芯片数不减少。这意味着,随边缘摈弃区增大,在给定的边缘摈弃距离范围内芯片数保持相对恒定不变。这是典型的圆片模型图,该图包括圆片的圆形几何形状和矩形芯片。同时由于这种几何图形的不匹配,故几个芯片看来不能用。参照图1,随着边缘摈弃距离(在点A和点B之间)增大,使几个芯片的角,例如芯片12a、12b和12c更深地移动到摈弃区14中并且不再认为是可用的。
为了证明本发明的方法,在图2中设定两点。如指定的点1表示,直径为8英寸的圆片,如果边缘摈弃是4.6mm则具有146个芯片的芯片产量。如指定的点2表示,直径为8英寸的圆片,如果边缘摈弃是6.85mm则具有140个芯片的芯片产量。这两者的芯片产量表明由于几何形状允许的最大可能芯片数。圆片模型制作者通过其中心点16移动圆片布局图20,以确定给定了边缘摈弃区的圆片10的最大芯片数。参见图1。图2说明现有的使圆片上的芯片数达到最大的技术。根据图2,看来好象是,较小的边缘摈弃区的点1将有较高的产量,例如146个芯片。
参照图3,图3的左边垂直轴表示可由圆片制成的集成电路芯片数。该圆片,例如是8英寸的圆片。图3的水平轴以毫米表示给定圆片的边缘摈弃区。如图2所示,水平轴的范围可在2mm和8mm之间。图3说明,当圆片布局图的中心点保存不变时相对于给定边缘摈弃区的产量。
在图3中示出了三条曲线。第一条曲线310表示,在整个以固定于由圆片模型制作者用图2中的点1决定位置的中心点的边缘摈弃范围内,每圆片的芯片产量数。第二条曲线312表示,在整个以固定于由圆片模型制作者用图2中的点2决定位置的中心点的边缘摈弃范围内,每圆片的芯片产量数。
在保持固定的中心点并从较小的边缘摈弃区(2mm)移到较大边缘摈弃区(8mm)下,很显然,在约4.6mm的边缘摈弃处,每圆片的芯片数,就曲线310来说比曲线312下降得更迅速。随着该边缘摈弃区被加大,这一下降是使更多的芯片区落入正常剔除芯片的区域中的缘故。虽然这些芯片深入到摈弃区14(图1)中,但仍可以使用。下面将更详细地概述识别在摈弃区中的可用芯片的方法。
如果该芯片的位置接近圆片中心,则作为单个芯片的产品概率增大。这由曲线314说明。曲线314具有按百分比值表示产品概率的右边垂直轴。象前面一样,曲线314采用同样的作为边缘摈弃区的水平轴。曲线314是用于制作芯片的典型产品概率曲线。尽管一开始图2中的点1给出每圆片的较高芯片数,圆片布局图中心点可以把芯片移向更靠近圆片的边缘,由于其圆片上的位置(增大与圆片中心的距离,所以减少其产品概率),从而减少了可用的芯片数。曲线312说明,对于较大的边缘摈弃区,在整个图示的的边缘摈弃范围内,曲线的平直部分316保持恒定。这表明从点1(可获得146个芯片)相应的位置将圆片布局图中心点移到图2中对具有较大边缘摈弃区的圆片从与点2(可获得140个芯片)相应的位置时的潜在优点。这个推断是基于所有的芯片产量数,包括在边缘摈弃区14中的那些(图1)和几何图形上没有刚好排列在圆片10上的圆片布局图20,且剔除落入到摈弃区中的那些芯片。
现在参照图1和4,可将产品概率结合到圆片布局图中心位置上,对圆片10上的两圆片布局图20位置之间进行比较。将产品概率结合到圆片布局图位置上的方法包括:如图2所示,根据确定的角点212获得在圆片上的圆片布局图中心位置。这要由设定边缘摈弃值和改变圆片布局图中心,以确定将允许排列在仅仅基于几何形状的边缘摈弃区边界内的芯片最多的位置来完成。这种确定可用适当编程的计算机来执行。
根据确定的角点212,确定该圆片布局图的相应中心点16。利用中心点16的位置,对相应于图2的点1和点2的中心点16产生图3的曲线310和312。可用适当编程的计算机进行曲线310和312的产生。借助于固定中心点16位置和改变边缘摈弃区产生曲线310和312,以确定能够排列在如图3所示的边缘摈弃区的边界内的芯片数。对所有的芯片制作过程,曲线310和312都乘以产品概率曲线314。图3中的各边缘摈弃尺寸的产品概率数据乘以在每个圆片晶轴的芯片上相同的边缘摈弃值处的相应值,以获得图4所示的曲线。
再参照图4,根据产品概率曲线314和曲线310相乘的结果,产生曲线410。以同样的方法但将曲线314乘以曲线312,产生曲线412。现在对两个可替换的包括所有芯片产量的圆片布局图中心点16的位置进行比较。例如,在2mm和8mm之间的边缘摈弃区求出曲线410和曲线412之下的面积。各条曲线下的较大面积值就给出最合适的产品概率。可用适当编程计算机来进行曲线410和曲线412的产生,并且例如,可用数值积分程序计算曲线410和曲线412下的面积。在图4中,曲线412给出了用作圆片布局图中心点的最佳位置。如用图解法说明的区域414和区域416大于区域418的面积。所以,在现有技术中应该剔除的位置,例如图2的点2,提供较多的可用芯片的总产量,因为将要剔除的那些个别芯片位置,现在基于加权产品概率数据是可以使用的,在给定位置供使用的芯片在验收试验时也说明就是好的。
应用产品概率曲线加权法为给定的圆片而提供了所有最好的产量。把芯片产量数据用于对圆片布局图位置的加权,而不是仅仅基于特别的边缘摈弃区确定每个圆片的最大芯片数量。对8英寸圆片大小虽然较高的产量不足道,但产量增加可能的范围例如为1-3%。由于其位于圆片的摈弃区,处于通常要被剔除的位置的芯片现在基于与其圆片上位置有关的产品概率而认为可用。如果在该位置的芯片产品概率大于预定的阈值,则该芯片可采用,故增加了给定圆片的总产量数。
具有使每个半导体圆片(作为说明而不是限定)的总芯片产量数达到最大的方法的所述实施例,应该注意的是,本领域的技术人员按照上述的教导可以作出各种修改和改变。因此,应该理解本领域的技术人员根据上述的教导可以作出各种修改和改变。因此,应该知道,在已公开的本发明的具体的实施例中可作出种种变化,都在由权利要求书界定的范围和构思内。

Claims (4)

1、一种使半导体圆片的芯片成品率达到最大的方法,包括下列步骤:
提供用于覆盖一圆片的预定的圆片布局图,该圆片布局图从其上的中心点进行定位;
通过改变在该圆片上的圆片布局图中心点,使能排列在该圆片上的芯片的第一数量达到最大;
记录已达到最大的圆片布局图中心点位置;
通过将圆片布局图固定于已达到最大的中心点位置而改变边缘摈弃距离,确定能排列在该圆片上的芯片数量;
提供圆片布局图位置的产品概率曲线;
将该产品概率曲线乘以对应于各个圆片布局图位置的芯片数量,获得对应于各圆片布局图中心点位置的加权产品概率曲线;
比较对应于不同的圆片布局图中心点位置的可替换的加权概率曲线下的面积;以及
选择其所对应的加权概率曲线下的面积较大的圆片布局图中心点位置,使该圆片的芯片产量达到最大。
2、根据权利要求1的使半导体圆片的芯片成品率达到最大的方法,其中该圆片直径约为8英寸。
3、根据权利要求1的使半导体圆片的芯片成品率达到最大的方法,其中边缘摈弃距离在2毫米和8毫米之间变化。
4、根据权利要求1的使半导体圆片的芯片成品率达到最大的方法,其中将该产品概率乘以对应于各圆片布局图位置的芯片数量和比较可替换的中心点位置,使一个圆片的芯片产量达到最大的步骤由计算机执行。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183399B (zh) * 2007-11-16 2010-12-08 浙江大学 一种分析和提高半导体生产线的成品率的方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9812783D0 (en) 1998-06-12 1998-08-12 Cenes Ltd High throuoghput screen
US6581202B1 (en) * 2000-11-10 2003-06-17 Viasystems Group, Inc. System and method for monitoring and improving dimensional stability and registration accuracy of multi-layer PCB manufacture
KR100418194B1 (ko) * 2001-04-07 2004-02-19 주식회사 메닉스 다이의 갯수를 최대화하는 방법
US6823496B2 (en) 2002-04-23 2004-11-23 International Business Machines Corporation Physical design characterization system
US6826738B2 (en) * 2002-05-10 2004-11-30 Pdf Solutions, Inc. Optimization of die placement on wafers
DE10243755B4 (de) * 2002-09-20 2005-03-31 Infineon Technologies Ag Verfahren zum Bilden einer matrixförmigen Anordnung von Belichtungsfeldern auf einem idealisierten Halbleiterwafer
US7251743B2 (en) * 2003-11-20 2007-07-31 International Business Machines Corporation Method, system, and program for transmitting input/output requests from a primary controller to a secondary controller
US7653523B2 (en) * 2003-12-15 2010-01-26 Lsi Corporation Method for calculating high-resolution wafer parameter profiles
US7243325B2 (en) * 2004-07-21 2007-07-10 Bae Systems Information And Electronic Systems Integration Inc. Method and apparatus for generating a wafer map
US7137098B2 (en) * 2004-08-27 2006-11-14 Lsi Logic Corporation Pattern component analysis and manipulation
US7886238B1 (en) * 2006-11-28 2011-02-08 Cadence Design Systems, Inc. Visual yield analysis of intergrated circuit layouts
JP2008156572A (ja) 2006-12-26 2008-07-10 Idemitsu Kosan Co Ltd 樹脂用可塑剤およびそれを含む樹脂組成物
CN101178745B (zh) * 2007-11-16 2010-06-09 浙江大学 一种利用有效面积来建立记忆体电路的成品率模型的方法
CN101826123B (zh) * 2010-01-29 2012-01-25 浙江大学 一种增加标准单元通孔提升芯片成品率的方法
US8560980B2 (en) 2010-11-16 2013-10-15 International Business Machines Corporation Optimal chip acceptance criterion and its applications
CN103164567A (zh) * 2012-12-04 2013-06-19 天津蓝海微科技有限公司 一种根据流片数据拟合晶圆参数的方法
US10290354B1 (en) * 2017-10-31 2019-05-14 Sandisk Technologies Llc Partial memory die
CN111640647B (zh) * 2019-12-19 2022-04-22 福建省晋华集成电路有限公司 芯片的排版方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3751647A (en) * 1971-09-22 1973-08-07 Ibm Semiconductor and integrated circuit device yield modeling
US3842491A (en) * 1972-12-08 1974-10-22 Ibm Manufacture of assorted types of lsi devices on same wafer
JPS57143844A (en) * 1981-02-28 1982-09-06 Matsushita Electric Works Ltd Chip composition of wafer
JPS58107633A (ja) * 1981-12-21 1983-06-27 Canon Inc 特殊チツプを逃げたシヨツト配列方法
JPS6347925A (ja) * 1986-08-18 1988-02-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4841893A (en) * 1988-03-18 1989-06-27 Boat America Corporation Boat fender
JPH03214764A (ja) * 1990-01-19 1991-09-19 Sharp Corp 半導体チップの製造方法
JPH043959A (ja) * 1990-04-20 1992-01-08 Seiko Epson Corp 半導体集積回路
US5620525A (en) * 1990-07-16 1997-04-15 Novellus Systems, Inc. Apparatus for supporting a substrate and introducing gas flow doximate to an edge of the substrate
US5578532A (en) * 1990-07-16 1996-11-26 Novellus Systems, Inc. Wafer surface protection in a gas deposition process
US5347465A (en) * 1992-05-12 1994-09-13 International Business Machines Corporation Method of integrated circuit chips design
US5430734A (en) * 1993-02-12 1995-07-04 Metalithic Systems, Inc. Fault-tolerant waferscale integrated circuit device and method
JPH07211622A (ja) * 1994-01-27 1995-08-11 Nikon Corp 露光方法及び露光システム
US5609719A (en) * 1994-11-03 1997-03-11 Texas Instruments Incorporated Method for performing chemical mechanical polish (CMP) of a wafer
JP3986571B2 (ja) * 1994-12-09 2007-10-03 日本テキサス・インスツルメンツ株式会社 歩留り予測装置とその方法
US5539652A (en) * 1995-02-07 1996-07-23 Hewlett-Packard Company Method for manufacturing test simulation in electronic circuit design
US5699260A (en) * 1995-03-14 1997-12-16 Analog Devices, Incorporated Technique for optimizing the number of IC chips obtainable from a wafer
JPH0927445A (ja) * 1995-07-13 1997-01-28 Nikon Corp ショットマップ作成方法
US5777901A (en) * 1995-09-29 1998-07-07 Advanced Micro Devices, Inc. Method and system for automated die yield prediction in semiconductor manufacturing
IT1290887B1 (it) * 1997-01-08 1998-12-14 Consorzio Eagle Procedimento per ottimizzare la fabbricazione di circuiti integrati

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183399B (zh) * 2007-11-16 2010-12-08 浙江大学 一种分析和提高半导体生产线的成品率的方法

Also Published As

Publication number Publication date
US6070004A (en) 2000-05-30
JP4338240B2 (ja) 2009-10-07
JPH11150045A (ja) 1999-06-02
CN1212453A (zh) 1999-03-31
EP0905764A2 (en) 1999-03-31
KR19990029336A (ko) 1999-04-26
KR100562223B1 (ko) 2006-06-13
EP0905764A3 (en) 1999-10-13
TW408348B (en) 2000-10-11

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