KR19990024412A - 박막트랜지스터 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 제조공정에 필요한 마스크의 수를 줄이기 위하여, 완충막 내부에 게이트영역에 해당하는 트렌치를 형성하고, 이 트렌치에 게이트전극을 완충막과 평탄하도록 형성한 후, 완충막과 게이트전극 상에 게이트절연막과 활성층을 형성한 다음, 활성층 상에 양성형 감광막을 형성한 다음, 이 감광막에 배면노광 및 현상작업을 진행하여 이온 블로킹막을 형성한 다음, 이온 도핑하여 활성층에 불순물 영역을 형성하는 것으로, 배면 노광을 이용하여 이온 블로킹막을 형성하기 때문에 제조공정에 필요한 마스크의 종류를 줄여서, 마스킹 공정을 줄이는 동시에 제조공정을 단순화할 수 있다.

Description

박막트랜지스터 구조 및 그 제조방법
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 제조공정에 필요한 마스크의 수를 줄임으로써, 공정을 단순화하는 박막트랜지스터 및 그 제조방법에 관한 것이다.
마스크는 한 번의 노광(exposure)으로 트랜지스터나 기타 소자 등의 패턴을 기판에 옮기는 패턴 도구이다. 통상적으로, 마스크는 회로의 설계가 완료되면, 이 회로의 레이아웃을 바텅으로 제조된다. 즉, 마스크는 회로에 관한 데이터를 가지고 있는 컴퓨터로부터 구동명령을 받는 패턴 발생기를 사용하여 제조된다. 이와 같이 마스킹 공정에 의하여 만들어진 마스크는 사진 원판과 같은 것으로, 사진식각 공정시, 광이 마스크의 패턴을 통과하거나 그렇지 않음으로써, 패턴을 기판에 전달한다.
도 1A부터 도 1E는 종래의 기술에 의한 박막트랜지스터 제조공정도를 개략적으로 나타낸 것이다. 도면에서는 동일 절연기판에 n형 TFT와 p형 TFT를 함께 실현시킨 상태를 나타낸 것이다.
도 1A를 참조하면, 절연기판(100) 상에 산화 실리콘 혹은, 질화 실리콘 등을 증착하여 완충막(110)을 형성한다. 이어서, 완충막(110) 상의 전면에 비정질 실리콘층을 형성한 후, 비정실 실리콘층에 탈수소화 공정과 레이저 어닐 공정을 진행하여 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 전환한 후, 활성층 형성용 마스크(첫번째 마스크 사용)를 사용하는 사진식각 공정을 실시하여 활성층(20)(30)을 각각 형성한다. 이 후, 활성층(20)(30)과 노출된 완충막(110) 상에 절연막과 도전층을 연속적으로 증착한 후, 이 도전층에 게이트 형성용 마스크(두번째 마스크 사용)를 사용하는 사진식각 공정을 실시하여 게이트전극(22)(32)을 각각 형성한 다음, 이 게이트전극(22)(32)을 마스크로하여 그 하단에 있는 절연막을 식각하여 게이트절연막(21)(31)을 각각 형성한다. 이때, 완충막(110)은 비정질 실리콘층을 결정화하는 과정에서 절연기판의 불순물이 실리콘층에 침투되는 것을 방지하기 위하여 형성된다.
도 1B를 참조하면, p형 TFT를 블로킹하는 제1도핑 블로킹막(B1)을 형성(세번째 마스크 패턴)한 다음, 전면에 고농도 n형 이온을 사용하는 이온 도핑 공정을 실시하여 n형 TFT의 활성층의 노출된 부분에 n형의 고농도 불순물 영역(20H)을 형성한다.
도 1C를 참조하면, 제1도핑 블로킹막을 제거한 후, p형 TFT를 노출시키는 제2도핑 블로킹막(B2)을 형성(네번째 마스크 사용)한 후, 고농도 p형 이온을 사용하는 이온도핑공정을 사용하여 p형 TFT에 p형의 고농도 불순물 영역(30H)을 형성한다.
도 1D를 참조하면, 제2도핑 블로킹막을 제거하면, 절연기판(100)상에 위치하는 n형 TFT와 p형 TFT를 볼 수 있다.
이후의 공정에서, 상기 n형 TFT와 p형 TFT를 연결하여 CMOS TFT로 제조할 수 있고, n형 TFT 혹은 p형 TFT를 화소에 적용함으로써, 액정표시장치를 제조할 수 있다.
상술한 종래의 기술에서는 박막트랜지스터를 형성하기 위하여, 네 종류의 마스크를 사용한다. 따라서, 각 마스크를 제조하기 위한 마스킹 공정이 필요하다. 마스킹 공정은 이후의 공정에서 패턴의 신뢰성에 영향을 주므로, 정밀한 작업이 요구된다. 따라서, 공정 단순화를 위해서는 마스킹 공정 수를 줄일 필요가 있다.
본 발명은 배면 노광을 이용하여 이온 블로킹막을 형성함으로써, 제조공정에 필요한 마스크의 종류수를 줄여서, 마스킹 공정을 줄이는 동시에 제조공정을 단순화하려 하는 것이다.
본 발명은 절연기판과, 상기 절연기판 상에 형성되되, 소정의 위치에 트렌치가 있는 완충막과, 상기 트렌치에 형성되되, 노출면이 상기 완충막의 상단과 평탄한 게이트전극과, 상기 게이트전극과 상기 게이트전극의 주변 완충막 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성되되, 상기 게이트전극에 중첩되는 위치에는 채널영역이 있고, 상기 채널영역의 다른 위치에 고농도 불순물 영역이 있는 활성층을 포함하는 박막트랜지스터이다.
본 발명은 절연기판에 게이트영역이 정의되는 완충막을 형성하는 공정과, 상기 완충막 상에 상기 완충막의 게이트영역을 노출하는 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 식각작업을 진행하여 상기 완충막의 게이트영역에 트렌치를 형성하는 공정과, 상기 트렌치에 도전물질을 증착하여 게이트전극을 형성하는 공정과, 상기 감광막 패턴을 제거하여 상기 완충막과 상기 게이트전극을 노출하는 공정과, 상기 게이트전극과 상기 게이트전극의 주위의 완충막 상에 게이트절연막을 형성하는 공정과, 상기 게이트절연막 상에 활성층을 형성하는 공정과, 상기 활성층에 불순물 영역을 형성하는 공정을 포함하는 박막트랜지스터 제조방법이다.
또한, 본 발명의 절연기판에 제1도전형의 TFT와 제2도전형 TFT를 제조하는 박막트랜지스터 제조방법에 있어서, 절연기판에 각 게이트영역이 정의되는 완충막을 형성하는 공정과, 상기 완충막 상에 상기 게이트영역을 노출하는 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하는 식각작업을 진행하여 상기 완충막의 각 게이트 영역에 트렌치를 각각 형성하는 공정과, 상기 각 트렌치에 도전물질을 증착하여 게이트전극을 각각 형성하는 공정과, 상기 감광막 패턴을 제거하여 상기 완충막과 상기 각각의 게이트전극을 노출하는 공정과, 상기 게이트전극과 상기 완충막 상에 게이트절연막을 각각 형성하는 공정과, 상기 게이트절연막 상에 상기 게이트전극에 중첩되는 채널영역이 있는 활성층을 각각 형성하는 공정과, 상기 각 활성층의 채널영역을 블로킹하는 제1이온 블로킹막을 형성하는 공정과, 상기 제1이온 블로킹막을 마스크로하여 제1도전형 불순물을 도핑하는 공정과, 상기 제1도전형 TFT와 상기 제2도전형 TFT의 활성층의 채널영역을 블로킹하는 제2이온 블로킹막을 형성하는 공정과, 상기 제2이온 블로킹막을 마스크로하여 제2도전형의 불순물을 도핑하는 공정을 포함하는 박막트랜지스터의 제조방법이다.
상기에서 본 발명은 게이트전극을 완충막 내부에 형성하되, 완충막과 평탄한 상단면을 가지도록 형성함으로써, 이후의 증착공정에서 스텝 커버리지의 문제점을 해결한다.
도 1A부터 도 1D는 종래의 기술에 의한 박막트랜지스터 제조공정도
도 2는 본 발명에 따른 박막트랜지스터의 실시예의 단면도
도 3A부터 도 3G는 도 2에 나타낸 박막트랜지스터의 제조공정도
도 4는 도 2에 보인 박막트랜지스터에 금속배선을 형성한 단면도
도 5A부터 도 5H는 본 발명에 따른 박막트랜지스터의 제조공정도
도 6은 도 5H에 보인 박막트랜지스터에 연결배선을 형성한 단면도
도 2는 본 발명에 따른 박막트랜지스터의 제1실시예를 나타낸 단면도이다.
절연기판(50)상에 트렌치가 있는 완충막(51)이 형성되어 있고, 완충막(51)의 트렌치에는 게이트전극(53)이 형성되어 있다. 완충막(51)과 게이트전극(53)은 동일층 상에 평탄하게 형성되어 있다. 그리고, 게이트전극(53)과 게이트전극(53) 주위의 완충막(51) 부분을 덮는 게이트절연막(54)과 활성층(56)이 순차적으로 형성되어 있다. 활성층(56)에는 게이트전극(53)에 중첩되는 부분에 채널영역(56C)이 있고, 채널영역(56C)의 좌우에는 고농도 불순물 영역인 소오스 및 드레인 영역(56S)(56D)이 형성되어 있다. 상술한 박막트랜지스터는 게이트전극(53)이 완충막(51)에 매몰되되, 주변의 완충막(51)과 평탄한 위치에 있도록 형성됨으로써, 이후의 게이트절연막과 활성층을 형성하기 위한 증착공정에서 스텝 커버리지의 문제를 감소시키는 구조를 가지고 있다.
도 3A부터 도 3G는 도 2에 나타낸 박막트랜지스터의 제조공정도이다.
도 3A를 참조하면, 절연기판(50)상에 산화 실리콘 혹은, 질화 실리콘 등과 같은 절연물질을 증착하여 4000∼6000Å정도의 두께를 가지는 완충막(51)을 형성한다. 이어서, 완충막(51)상에 음성형 감광막을 형성한 후, 게이트 형성용 마스크를 사용하는 노광 및 현상 공정을 진행하여 게이트 형성용 감광막 패턴(PR)을 형성한다. 이후, 완충막(51)에 상기 감광막 패턴(PR)을 마스크로 하는 식각공정을 실시하여 완충막(51)에 게이트 형성용 트렌치(t)를 형성한다. 이때 트랜치(t)는 통상적인 게이트전극의 두께인 2000∼4000Å정도의 깊이를 가지도록 형성할 수 있다.
도 3B를 참조하면, 노출된 기판 전면에 크롬이나 탄탈륨과 같은 도전물질로 도전층(53ℓ)을 형성한다. 도전층(53ℓ)은 완충막(51)의 트렌치(t)를 덮도록 형성되고, 감광막 패턴(PR) 상단에도 위치하게 된다. 이때, 도전층(53ℓ)은 주위의 완충막(51)과 같은 높이의 표면을 가질 수 있도록 한다.
도 3C를 참조하면, 리프트 오프(LIFT OFF) 공정에 의하여 감광막 패턴(PR)을 제거한다. 즉, 기판 전체를 아세톤 혹은 N-acethylpyrrolidone과 같이 감광막을 녹일 수 있는 감광물질 제거액(remover)에 잠기게하여 감광막패턴(PR)을 녹임으로써, 제거한다. 이 과정에서 감광막 패턴(PR) 상단에 위치하는 도전층(53ℓ) 부분도 기판과 분리되어 자동적으로 제거된다.
완충막(51)의 트렌치(53)에 위치하여 리프트 오프 공정에 의하여 제거되지 않고 잔류된 도전층은 게이트전극(53)으로 사용된다. 게이트전극(53)은 주변의 완충막(51)과 평탄화된 표면을 가지고 노출한다. 따라서 이후의 공정에서 스텝 커버리지로 인한 박막 형성의 불량을 개선시킬 수 있다.
도 3D를 참조하면, 전면에 실리콘 산화막 혹은, 실리콘 질화막 등과 같은 절연막과 비정질 실리콘층을 형성한다. 이후, 비정질 실리콘층에 탈수소화 및 레이저 어닐 공정을 진행하여 비정질 실리콘층을 결정화한다. 그리고, 결정화된 실리콘층에 활성층 형성용 마스크를 사용하는 사진식각공정을 진행하여 활성층(56)을 형성하고, 이 활성층(56)을 마스크로하여 그 하단에 위치하는 절연막을 식각하여 게이트절연막(54)을 형성한다.
도 3E를 참조하면, 전면을 덮도록 양성형 감광막(91)을 형성한 다음, 기판의 뒷면에서 광을 투과하는 배면노광 및 현상 공정을 진행하여, 활성층(56) 상단에 게이트전극(53)과 오버랩되는 도핑 블로킹막(B)을 형성한다. 도핑 블로킹막(B)은 양성형 감광막(91)을 배면노광하는 공정중에 게이트전극(53)에 의하여 광이 블로킹되어 비노광된 부분이다.
도 3F를 참조하면, 전면에 고농도 n형 이온을 사용하는 이온 도핑 공정을 실시하여 도핑 블로킹막(B)에 의하여 블로킹되지 않고 활성층(56)의 노출된 부분에 n형의 고농도 불순물 영역인 소오스영역(56S)과 드레인영역(56D)을 형성한다. 이때, 저농도 n형 이온을 사용하여 도핑공정을 실시하면, 소오스 및 드레인 영역은 엘디디 영역이 된다.
도 3G를 참조하면, 상기 도핑 블로킹막(B)를 제거하면, 절연기판(50) 상에 위치하는 n형 TFT를 볼 수 있다.
이 실시예에서는 게이트전극을 완충막에 매몰시켜서 완충막과 평탄한 표면을 가지도록 형성함으로써, 이후, 증착되는 절연막과 비정질 실리콘층을 형성하는 공정에서 발생하는 스텝 커버리지로 인한 문제점을 감소시킬 수 있다.
본 발명에서는 도핑 블로킹용 감광막 패턴을 형성하기 위하여 매몰된 게이트전극을 이용한 배면노광을 이용함으로써, 마스크의 사용횟수를 한단계 줄일 수 있다.
본 발명의 실시예에서는 n형 TFT를 형성하는 제조방법을 소개하였지만, p형 TFT의 형성도 마찬가지 방법으로 제조될 수 있다. 이 경우, 상술한 설명에서 n형과 p형 불순물을 바꾸어서 진행한다.
도 4는 도 3A부터 도 3G를 통하여 제조된 n형 TFT에 금속배선인 소오스전극과 드레인전극을 형성한 구조를 나타낸 것이다.
상기 n형 TFT에 크롬이나 탄탈륨과 같은 도전물질을 노출된 기판 전면에 증착하여 도전층을 형성한 후, 이 도전층에 소오스/드레인 형성용 마스크를 사용하는 사진식각공정을 진행하여 소오스전극(58S)과 드레인전극(58D)를 형성한다.
도 5A부터 도 5H는 본 발명에 따른 다른 박막 트랜지스터 제조공정을 나타낸 것이다. 이 실시예는 n형 TET와 p형 TFT를 동일기판에 실현한 것이다. (상술한 종래의 기술과 비교하기 위하여 마스크의 사용횟수를 표시하였슴)
도 5A를 참조하면, 절연기판(200) 상에 산화 실리콘 혹은, 질화 실리콘 등과 같은 절연물질을 증착하여 4000∼6000Å정도의 두께를 가지는 완충막(210)을 형성한다. 이어서, 완충막(210) 상에 음성형 감광막을 형성한 후, 게이트 형성용 마스크(첫번째 마스크 사용)를 사용하는 노광 및 현상 공정을 실시하여 게이트 형성용 감광막 패턴(PR)을 형성한다. 이후, 완충막(210)에 상기 감광막 패턴(PR-G)을 마스크로 하는 식각공정을 실시하여 게이트 형성용 트렌치(t1)(t2)를 각각 형성한다. 이때, 각각의 트랜치(t1)(t2)는 통상적인 게이트전극의 두께인 2000∼4000Å정도의 깊이를 가지도록 형성할 수 있다.
도 5B를 참조하면, 노출된 기판전면에 크롬이나 탄탈륨과 같은 도전물질로 도전층(220ℓ)을 형성한다. 도전층(220ℓ)은 완충막(210)의 각 트렌치(t1)(t2)를 덮도록 형성되고, 감광막 패턴(PR) 상단에도 위치하게 된다. 이때, 도전층(220ℓ)은 주위의 완충막(210)과 같은 높이의 표면을 가질 수 있도록 한다.
도 5C를 참조하면, 리프트 오프(LIFT OFF) 공정에 의하여 감광막 패턴(PR)을 제거한다. 즉, 기판 전체를 아세톤 혹은 N-acethylpyrrolidone과 같이 감광막을 녹일 수 있는 감광물질 제거액(remover)에 잠기게하여 감광막패턴(PR-G)을 녹임으로써, 제거한다. 이 과정에서 감광막 패턴(PR) 상단에 위치하는 도전층 부분도 기판과 분리되어 자동적으로 제거된다.
완충막(210)의 각 트렌치(t1)(t2)에 위치하여 리프트 오프 공정에 의하여 제거되지 않고 잔류된 도전층은 게이트전극(73)(83)으로 사용된다. 각 게이트전극(73)(83)은 주변의 완충막(210)에 대하여 평탄화된 표면을 가지고 노출된다. 따라서 이후의 공정에서 스텝 커버리지로 인한 박막 형성의 불량을 개선시킬 수 있다. 도 5D를 참조하면, 전면에 평탄하도록 실리콘 산화막 혹은, 실리콘 질화막 등과 같은 절연막과 비정질 실리콘층을 형성한다. 이후, 비정질 실리콘층에 탈수소화 및 레이저 어닐 공정을 진행하여 비정질 실리콘층을 결정화한다. 그리고, 결정화된 실리콘층에 활성층 형성용 마스크(두번째 마스크 사용)를 사용하는 사진식각공정을 진행하여 활성층(76)(86)을 각각 형성하고, 이 활성층(76)(86)을 마스크로하여 그 하단에 위치하는 절연막을 식각하여 게이트절연막(74)(84)을 각각 형성한다.
도 5E를 참조하면, 전면을 덮도록 양성형 감광막(93)을 형성한 다음, 기판의 뒷면에서 광을 투과하는 배면노광 및 현상 공정을 진행하여, 각 활성층(76)(86) 상단에 각각의 게이트전극(73)(83)과 오버랩되는 제1도핑 블로킹막(B1)을 형성한다. 도핑 블로킹막(B1)은 양성형 감광막(93)을 배면노광하는 공정중에 게이트전극(73)(83)에 의하여 광이 블로킹되어 비노광된 부분이다.
도 5F를 참조하면, 전면에 고농도 n형 이온을 사용하는 이온 도핑 공정을 실시하여 제1도핑 블로킹막(B1)에 의하여 블로킹되지 않은 각 활성층(76)(86)의 노출된 부분을 도핑한다. 이때, n형 TFT의 활성층에서 고농도 n형 이온으로 도핑된 부분(76H)는 소오스 및 드레인 영역으로 사용된다.
도 5G를 참조하면, 제1도핑 블로킹막(B1)을 제거한 후, n형 TFT를 블로킹하는 제2도핑 블로킹(B2)을 형성(세번째 마스크 사용)한다. 제2도핑 블로킹막은 배면 노광에 의하여 형성하는 제1도핑 블로킹막과는 달리, 노출된 기판 전면에 감광물질을 도포한 후, 별도의 마스크를 사용하는 노광 및 현상공정을 실시하여 형성한다.
이후, 전면에 고농도 p형 이온을 사용하는 도핑 공정을 진행하여 p형 TFT의 활성층의 노출된 부분, 이미 고농도의 n형 이온으로 도핑된 부분을 카운터 도핑한다. 이때, p형 이온으로 카운터 도핑된 영역의 고농도의 p형 이온 영역이 되도록 p형 이온의 농도를 적절히 조절한다. 카운터 도핑된 부분이 p형 TFT의 활성층의 고농도 p형 이온 영역(86H)은 소오스 및 드레인 영역으로 사용된다.
도 5H를 참조하면, 상기 제2도핑 블로킹막(B2)를 제거하면, 절연기판(50) 상에 위치하는 n형 TFT와 p형 TFT를 볼 수 있다.
이 실시예에서는 게이트전극을 완충막에 매몰시켜서 완충막과 평탄한 표면을 가지도록 형성함으로써, 이후, 증착되는 절연막과 비정질 실리콘층을 형성하는 공정에서 발생하는 스텝 커버리지로 인한 문제점을 감소시킬 수 있다.
본 발명에서는 도핑 블로킹용 감광막 패턴을 형셩하기 위하여 매몰된 게이트전극을 이용한 배면노광을 이용함으로써, 마스크의 사용횟수를 한단계 줄일 수 있다.
상술한 바와 같은 구조의 n형 TFT와 p형 TFT를 이용하여 CMOS TFT를 제조하기 위해서는, 도 6에 보인 바와 같이, 노출된 기판 전면에 크롬이나 탄탈륨과 같은 도전물질을 노출된 기판 전면에 증착하여 도전층을 형성한 후, 이 도전층에 연결배선 형성용 마스크를 사용하는 사진식각공정을 진행하여 n형 TFT와 p형 TFT를 CMOS로 연결하는 연결배선(78-1)(78-2)(78-3)을 형성한다.
본 발명은 배면노광을 이용하여 엘디디 영역을 형성하기 도핑 블로킹용 감광막 패턴을 형성함으로써, 마스크의 사용횟수를 감소시켜서 제조공정을 단순화할 수 있고, 게이트전극을 완충막과 평탄화도록 완충막의 내부에 형성함으로써, 스텝 커버리지를 향상할 수 있다.

Claims (9)

  1. 절연기판과,
    상기 절연기판 상에 형성되되, 소정의 위치에 트렌치가 있는 완충막과,
    상기 트렌치에 형성되되, 노출면이 상기 완충막의 상단과 평탄한 게이트전극과,
    상기 게이트전극과 상기 게이트전극의 주변 완충막 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에 형성되되, 상기 게이트전극에 중첩되는 위치에는 채널영역이 있고, 상기 채널영역의 다른 위치에 고농도 불순물 영역이 있는 활성층을 포함하는 박막트랜지스터.
  2. 청구항 1에 있어서,
    상기 고농도 불순물 영역에 연결되는 소오스/드레인 전극을 더 포함하는 것이 특징인 박막트랜지스터.
  3. 절연기판에 게이트영역이 정의되는 완충막을 형성하는 공정과,
    상기 완충막 상에 상기 완충막의 게이트영역을 노출하는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로하여 식각작업을 진행하여 상기 완충막의 게이트영역에 트렌치를 형성하는 공정과,
    상기 트렌치에 도전물질을 증착하여 게이트전극을 형성하는 공정과,
    상기 감광막 패턴을 제거하여 상기 완충막과 상기 게이트전극을 노출하는 공정과,
    상기 게이트전극과 상기 게이트전극의 주위의 완충막 상에 게이트절연막을 형성하는 공정과,
    상기 게이트절연막 상에 활성층을 형성하는 공정과,
    상기 활성층에 불순물 영역을 형성하는 공정을 포함하는 박막트랜지스터 제조방법.
  4. 청구항 3에 있어서,
    상기 완충막과 평탄한 면을 유지하는 상기 게이트전극을 형성하도록 상기 트렌치에 상기 도전물질을 증착하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 청구항 3에 있어서,
    상기 고농도 불순물 영역에 연결되는 소오스/드레인 전극을 형성하는 공정을 더 포함하는 박막트랜지스터 제조방법.
  6. 청구항 3에 있어서,
    상기 감광막 패턴은 광에 대하여 음성형 감광물질로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  7. 청구항 3에 있어서, 상기 불순물 영역 형성공정은,
    상기 활성층과 상기 노출된 완충막 상에 양성형 감광막을 형성하는 공정과,
    상기 양성형 감광막에 배면노광을 실시하는 공정과,
    상기 배면노광된 양성형 감광막을 현상하여 상기 활성층에 이온 블로킹막을 형성하는 공정과,
    상기 이온 블로킹막을 마스크로하는 이온도핑공정을 실시하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 절연기판에 제1도전형의 TFT와 제2도전형 TFT를 제조하는 박막트랜지스터 제조방법에 있어서,
    절연기판에 각 게이트영역이 정의되는 완충막을 형성하는 공정과,
    상기 완충막 상에 상기 게이트영역을 노출하는 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로하는 식각작업을 진행하여 상기 완충막의 각 게이트 영역에 트렌치를 각각 형성하는 공정과,
    상기 각 트렌치에 도전물질을 증착하여 게이트전극을 각각 형성하는 공정과,
    상기 감광막 패턴을 제거하여 상기 완충막과 상기 각각의 게이트전극을 노출하는 공정과,
    상기 게이트전극과 상기 완충막 상에 게이트절연막을 각각 형성하는 공정과,
    상기 게이트절연막 상에 상기 게이트전극에 중첩되는 채널영역이 있는 활성층을 각각 형성하는 공정과,
    상기 각 활성층의 채널영역을 블로킹하는 제1이온 블로킹막을 형성하는 공정과,
    상기 제1이온 블로킹막을 마스크로하여 제1도전형 불순물을 도핑하는 공정과,
    상기 제1도전형 TFT와 상기 제2도전형 TFT의 활성층의 채널영역을 블로킹하는 제2이온 블로킹막을 형성하는 공정과,
    상기 제2이온 블로킹막을 마스크로하여 제2도전형의 불순물을 도핑하는 공정을 포함하는 박막트랜지스터의 제조방법.
  9. 청구항 8에 있어서, 상기 제1이온 블로킹막을 형성하는 공정은,
    상기 활성층과 노출된 기판에 양성형 감광막을 형성하는 공정과,
    상기 양성형 감광막에 배면노광을 실시하는 공정과,
    상기 배면노광된 감광막에 현상작업을 실시하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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