KR19990023299A - 전자 빔 장치 및 이를 이용한 화상 형성 장치, 전자 빔 장치용 부품, 및 이와 같은 장치 및 부품의 제조 방법 - Google Patents

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Abstract

전자 방출부를 갖는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 제1 및 제2 기판 간에 제공되는 부품을 갖는 전자 빔 장치에서, 상기 부품 상의 전하를 억제하거나 상기 전하의 변화를 억제하기 위해 상기 부품의 표면 상에 적어도 탄소 질화물이 형성되어 빔 궤도가 소정의 궤도로부터 쉬프트되는 것을 억제한다.

Description

전자 빔 장치 및 이를 이용한 화상 형성 장치, 전자 빔 장치용 부품, 및 이와 같은 장치 및 부품의 제조 방법
본 발명은 전자 방출을 사용하는 전자 빔 장치, 상기 전자 빔 장치를 사용하는 화상 형성 장치, 및 상기 전자 빔 장치용 부품에 관한 것이며, 또한 이들 장치들 및 부품을 제조하는 방법에 관한 것이다.
주지되어 있는 것은 열음극 소자 및 냉음극 소자의 두가지 형태의 전자 방출 소자들이다. 냉음극 소자로서는, 표면 도전형 전자 방출 소자. 필드 방출형 소자(이하에서는 FE형으로 약칭함), 금속/절연체/금속형 전자 방출 소자(이하에서는 MIM형으로 약칭함)가 알려져 있다.
막 표면에 평행한 기판 상에 형성된 작은 박막 영역을 통해 전류가 흐름에 따라 전자가 방출되는 현상을 표면 도전형 전자 방출 소자는 이용한다. 지금까지 보고된 표면 도전형 전자 방출 소자들은 에린슨 등에 의해 제안된 SiO2박막을 사용한 소자(엠. 아이. 에린슨, 라디오 엔지니어링 일렉트론: 피직스. 10, 1290 (1965)), Au 박막을 사용한 소자(지. 디트머: 고체 박막, 9, 317(1972)), In2O3/SnO2박막을 사용한 소자(엠. 하트웰 및 씨. 지. 폰스타드: IEEE Trans. ED Conf, 519 (1975)), 및 탄소 박막을 사용한 소자(히사시 아라키등, 진공 Vol. 26, No. 1, 22 (1983))를 포함한다.
표면 도전형 전자 방출 소자 구조의 전형적인 예로서, 엠. 하트웰(M. Hartwell) 등에 의해 제안된 소자가 도 12의 전개도에 도시된다. 도 12에서, 참조 번호 1은 기판을 디스플레이하고, 참조 번호 2는 스퍼터링을 통해 형성된 산화 금속으로 만들어진 도전성 박막을 디스플레이한다. 도 12에 도시된 바와 같이, 도전성 박막(2)은 H-자 형태를 갖도록 패턴된다. 도전성 박막(2)에 통전(energization) 형성 공정라 불리우는 통전 공정을 수행함으로써 전자 방출부(3)가 형성된다.
통전 형성 공정은 전원을 사용하여 전자 방출부를 형성한다. 이 공정에서, 예를 들면 대략 1V/min 정도 수준까지 그 크기가 점차 상승하는 d.c. 전압 또는 일정한 d.c. 전압이 도전성 박막(2)를 부분적으로 절단하고, 변형하거나 분해하기 위하여 도전성 박막(2)의 반대 단들을 가로질러 인가되어, 그 결과 높은 전기 저항을 갖는 전자 방출부(3)가 형성된다. 부분적으로 깨지고, 변형되거나 분해된 도전성 박막(2)의 일부는 틈들을 갖기 때문에, 적절한 전압이 도전성 박막(2)에 인가됨에 따라 그 틈들 부근에서 전자가 방출된다.
예를 들면, FE형 소자의 예들이 전계 방출, 전자 물리에서의 진보, 8, 89 (1956) 또는 씨. 에이. 스핀트, 몰리브덴 콘들을 갖는 전계 방출 음극의 물리 특성들, J. Appl. Phys. 47, 5248(1976)에서 개시된다.
FE형 소자 구조의 전형적인 예로서, 씨. 에이. 스핀트(C. A. Spindt) 등에 의해 제안된 소자가 도 13의 단면도에 도시된다. 도 13에서, 참조 번호 4는 기판을 디스플레이하며, 참조 번호 5는 도전성 재료로 만들어진 에미터 배선층을 디스플레이하고, 참조 번호 6은 에미터 콘(emitter cone)을 디스플레이하고, 참조 번호 7은 절연층을 디스플레이하고, 그리고 참조 번호 8은 게이트 전극을 디스플레이한다. 이 소자에서, 상기 에미터 콘(6) 및 게이트 전극(8) 양단에 적절한 전압이 인가됨에 따라서, 전계 방출을 통하여 에미터 콘(6)의 팁(tip)으로부터 전자가 방출된다.
도 13에 도시된 적층 구조를 혼합하지 않는다면, 기판 표면에 일반적으로 평행한 기판 상에 배치된 에미터 및 게이트 전극을 갖는 것이 또 다른 FE형 소자의 예이다.
예를 들면, 씨. 에이. 미드의 터널-방출 디바이스의 작동, J. Appl. Phys., 32, 646 (1961)에서 MIM형 소자가 개시된다. MIM형 소자의 전형적인 예가 도 14의 단면도에 도시된다. 도 14에서, 참조 번호 9는 기판을 디스플레이하고, 참조 번호 10은 금속으로 만든 하부 전극을 디스플레이하고, 참조 번호 11은 두께가 대략 80 내지 300 Å인 얇은 절연막을 디스플레이하고, 참조 번호 12는 두께가 대략 80 내지 300 Å인 금속으로 만든 상부 전극을 디스플레이한다. MIM 소자에서, 적절한 전압이 상부 및 하부 전극들(12 및 10) 양단에 인가되고, 상부 전극(12)의 표면으로부터 전자는 방출된다.
열음극 소자와 비교하면, 상술한 냉음극 소자는 저온에서 전자를 방출할 수 있으며, 히터를 필요로하지 않는다. 그러므로, 냉음극 소자는 열음극 소자보다 더 간단한 구조를 갖고, 많은 소자가 고밀도로 기판 상에 배치되더라도, 미세 소자가 제조될 수 있으며, 기판의 열용융 문제 등이 발생하지 않는다. 열음극 소자가 가열된 히터와 함께 작동해서 느린 반응 속도를 갖는 것과는 달리, 냉음극 소자는 빠른 반응 속도를 갖는는 장점을 갖는다. 냉음극 소자의 응용 분야는 화상 디스플레이 장치 및 화상 기록 장치와 같은 화상 형성 장치. 전자 빔 소스 등을 포함한다.
냉음극 소자를 화상 디스플레이 장치에 응용한 일예로서, 본 발명의 양수인에 의해서 제안되었으며, 미국 특허 제 5,066,833호, 그리고 일본 특허 공개 공보 2-257551호 및 4-28137호에서 개시된 화상 디스플레이 장치들이 알려져 있다. 표면 도전형 전자 방출 소자와 전자 빔의 충돌과 동시에 빛을 발생시키는 형광막의 결합을 이들 화상 디스플레이 장치들은 사용한다. 다수의 FE형 소자를 사용하는 화상 디스플레이 장치에 대한 응용의 일예로서, 알. 마이어(R. Meyer) 등에 의해 보고된 평판형 디스플레이 장치(flat plane type display apparatus)가 알려져 있다(알. 마이어, LETI에서 마이크로-팁 디스플레이의 최근의 발전, Tech. Digest of 4th Int. 진공 마이크로전기학회, 나까하마, 6면에서 9면 (1991)). 다수의 MIM형 소자를 사용하는 화상 디스플레이 장치에 대한 응용의 일예는 본 출원의 양수인에 의해 출원된 일본 특허 공개 공보 3-55738호에서 개시된다.
특정한 표면 도전형 전자 방출 소자는 단순한 구조를 갖고 용이하게 제조될 수 있다. 그러므로, 다수의 소자들이 큰 영역에 용이하게 형성될 수 있다는 장점을 갖는다. 액정 디스플레이와 비교하면, 표면 도전형 전자 방출 소자와 형광막의 결합을 사용하는 화상 디스플레이 장치는 백 라이트를 필요로하지 않는데, 그 이유는 셀프-라이트-방출형(self-light-emission type)이기 때문이며, 시각의 폭면에서 우수하다.
평판형 화상 디스플레이 장치에서, 다수의 전자 방출 소자들이 평판형의 기판 상에 배치되며, 전자들의 충돌시에 빛을 발생하는 형광 부재는 평판형의 기판과 마주하여 배치된다. 전자 방출 소자들은 2차원 형태로 기판 상에 배치된다(상기 소자들은 다중-전자-빔 소스라 불리움). 각 소자는 열 및 행 배선에 접속된다. 소자들을 구동하는 한가지 방법은 간단한 매트릭스 구동법(matrix drive method)이다. 상기 매트릭스 중에 기대하는 행 상의 소자로부터 전자들을 방출시키기 위하여, 선택 전압이 상기 행에 인가됨과 동시에, 신호 전압이 상기 열 배선에 인가된다. 선택된 행에서 전자 방출 소자로부터 방출된 전자들은 형광 부재를 향하여 가속되며, 그곳에서 빛을 발생시키기 위하여 형광 부재를 여기한다. 각 행에 선택 전압을 순서대로 인가하므로써, 화상이 디스플레이될 수 있다.
전자 방출 소자들이 2차원적으로 형성된 기판(배면판)과 형광 부재 및 가속 전극이 형성된 기판(전면판) 사이의 공간에서 진공 상태를 유지하는 것이 필요하다. 대기압이 배면 및 전면판에 공급되기 때문에, 대기압에 저항하는 두께를 갖는 기판이 필요하게 되고, 디스플레이 장치는 더욱 커지게 된다. 이와 같은 관점에서, 배면과 전면판 사이의 거리를 유지하고 배면 및 전면판의 파손을 방지하도록, 배면과 전면판 사이에 지지 부재들(스페이서들)이 삽입된다.
스페이서는 대기압을 견디기에 충분한 기계적 강도를 갖는 것이 요구되며, 또한 배면과 전면판 사이에서 전자 비행 궤도에 영향을 크게 끼치지 않을 것이 요구된다. 전자 궤도에 영향을 끼치는 원인은 스페이서에 있다. 전자 소스로부터 방출된 전자들 또는 전면판로부터 반사된 전자들의 일부가 스페이서에 입사되며, 두번째 전자들이 스페이서로부터 방출되거나 충돌에 의해 발생된 이온들이 스페이서 표면에 부착되는 것에서 스페이서에 의한 원인은 기인될 수 있다.
스페이서가 양으로 대전됨에 따라서, 스페이서 부근에서 비행하던 전자들은 스페이서에 부착되어, 스페이서 부근에서 디스플레이된 화상이 웨곡을 갖게 된다. 배면과 전면판 사이의 거리가 커짐에 따라서, 전하들의 영향이 두드러지게 된다.
일반적으로, 전하 표면으로 도전성이 전해짐에 의해 전하들이 억제되어 그것을 통해 약간의 전류가 흐르게 된다. 이와 같은 개념이 스페이서에 도입되었고, 스페이서 표면은 산화 주석으로 코팅되었는데, 이것은 일본 특허 공개 공보 57-118355에서 개시된다. 스페이서를 PbO 함유 글래스로 코팅하는 방법이 일본 특허 공개 공보 3-49135호에서 개시된다.
크리핑 방전 파손 전압(creeping discharge breakdown voltage) 향상시키는 것에 있어서는, 작은 제2 방출율을 갖는 재료로 스페이서 표면이 코팅되는 것이 효과적이다. 스페이서 표면상에 코팅된 작은 제2 방전율을 갖는 재료의 일예로서, 산화 크롬(티. 에스. 수다산 및 제이. 디. 크로스: IEEE Trans. EI-11, 32 (1976)) 및 산화 구리(제이. 디. 크로스 및 티. 에스. 수다산: IEEE Trans. EI-9, 146 (1974))가 알려져 있다.
본 발명의 목적은 전자 방출부를 갖는 제1 기판, 제1 기판에 대향하는 제2 기판, 및 제1 및 제2 기판 사이에 제공된 제1 부품을 포함하는 전자 빔 장치를 제공하는데 있으며, 여기서 제1 부품에 의한 전자 빔의 영향은 더 적절한 상태로 변화되고, 그 영향의 변화는 적절히 억제되고, 또는 제1 부재 상에서의 방전은 억제된다.
본 발명의 전자 빔 장치는 전자 방출부를 갖는 제1 기판; 제1 기판에 대향하는 제2 기판; 및 제1 및 제2 기판 사이에 제공된 제1 부품을 포함하되, 여기서 탄소 질화물은 상기 제1 부품의 표면 상에 형성된다.
본 발명의 화상 형성 장치는 전자 방출부를 갖는 제1 기판; 상기 전자 방출부로부터 방출된 전자들에 따라서 화상을 형성하기 위해 제1 기판에 대향하며, 화상 형성 부품을 갖는 제2 기판; 및 제1 및 제2 기판 사이에 제공된 제1 부품을 포함하되, 여기서 탄소 질화물은 상기 제1 부품의 표면 상에 형성된다.
화상 형성 부품은 형광막일 수도 있다.
본 발명의 전자 빔 장치용 부품에서, 전자 빔 장치는 전자 방출부를 갖는 제1 기판; 제1 기판에 대향하는 제2 기판; 및 제1 및 제2 기판 사이에 전자 빔 장치용 부품으로써 제공된 제1 부품을 포함하되, 여기서 탄소 질화물은 상기 제1 부품의 표면 상에 형성된다.
전자 빔 장치, 화상 형성 장치, 및 전자 빔 장치용 부품에는 다음과 같은 구조가 도입될 수 있다.
예를 들면, 제1 부품은 제1 및 제2 기판 간에 일정한 거리를 유지시키기 위한 스페이서일 수 있다. 이 스페이서는 전자 궤도 부근에 종종 배치되기 때문에, 본 발명에 효과적으로 적용될 수 있다.
제1 부품 상에 탄소 질화물이 막 형태로 형성될 수 있다.
본 발명의 탄소 질화물은 전기 절연성 또는 도전성일 수 있다. 본 명세서에서 사용되는 용어 절연은 탄소 질화물이 제1 부품의 탄소량 변화를 무시할 수 있을 만큼 큰 저항값을 가진다는 것을 의미하고, 본 명세서 상의 용어 도전은 탄소 질화물이 제1 부품 상에 전하들을 느슨하게 할 수 있을 정도의 저항값을 가진다는 것을 의미한다.
탄소 질화물은 이 탄소 질화물의 비저항을 조절하기 위한 금속 성분을 포함할 수 있다.
탄소 질화물은 도전성 재료 상에 형성될 수 있다. 이 도전성 재료는 도전성을 가진 재료일 수 있거나, 도전성 자체를 제공하는 재료 표면 상에 형성된 막 또는 베이스 재료도 함께 가질 수 있다.
탄소 질화물이 도전성 베이스 재료 상에 형성되는 경우와 이 도전성 베이스 재료가 탄소 질화물을 포함하는 막에 영향을 미치는 나트륨과 같은 일부 재료를 포함한다면, 적어도 탄소 질화물을 포함하는 막과 베이스 재료 간에 다른 막이 삽입될 수 있는데, 상기 삽입막은 나트륨과 같은 재료의 침전을 억제하거나, 나트륨과 같은 재료에 의해 적어도 탄소 질화물을 포함하는 막의 화합물의 교체를 억제한다.
제1 부품은 전위가 상이한 전극들에 접속될 수 있다. 제1 부품 상의 전하들은 전극들 간의 전위차에 의해 완화될 수 있다. 탄소 질화물의 저항값이 커서 탄소 질화물 상의 전하들이 이로부터 직접적으로 이동되기 어렵다면, 베이스 재료를 통하여, 탄소 질화막과 베이스 재료 사이의의 막을 통하여, 또는 베이스 재료와 전술된 막 모두를 통하여 전하들이 이동될 수 있다. 상이한 전위의 전극들 중에서, 하나는 제1 기판 상에 존재할 수 있고 나머지는 제2 기판 상에 존재할 수 있다. 이 제1 기판 상의 전극은 제1 기판의 전자 방출부에 대한 배선일 수 있다. 제2 기판 상의 전극은 전자 방출부로부터 방출된 전자들을 가속하기 위한 전위가 인가된 전극일 수 있다.
제1 기판은 복수개의 전자 방출부를 포함할 수 있다. 전자 방출부들은 매트릭스 형태로 배치될 수 있다. 제1 기판의 배선이 제1 부품에 접속되었기 때문에, 매트릭스 형태로 배치된 전자 방출 소자에 접속된 매트릭스 배선층의 일부가 사용될 수 있다.
전자 방출부는 제1 기판 상에 형성된 표면 도전형 전자 방출 소자의 전자 방출부일 수 있다.
전자 빔 장치, 화상 형성 장치, 또는 전자 빔 장치용 부품을 제조하는 방법에 있어서, 제1 부품 상의 탄소 질화물은 스퍼터링에 의해 형성될 수 있다.
전자 빔 장치를 제조하는 방법은 본 발명의 다음 방법을 포함한다.
전자 방출부를 가지는 제1 기판, 이 제1 기판과 대향된 제2 기판, 및 제1 및 제2 기판 간에 제공된 제1 부품을 가지는 전자 빔 장치를 제조하는 방법은 제1 부품의 표면 상에 스퍼터링 공정에 의해 탄소 질화물을 형성하는 단계를 포함하되, 상기 스퍼터링 공정은 음 바이어스 전압이 제1 부품의 베이스 재료에 인가되는 동안 실행된다.
전자 방출부를 가지는 제1 기판, 이 제1 기판과 대향된 제2 기판, 및 제1 및 제2 기판 간에 제공된 제1 부품을 가지는 전자 빔 장치를 제조하는 방법은 제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유한 가스에 노출시키는 단계를 포함한다.
화상 형성 장치를 제조하는 방법은 후속된 본 발명의 방법을 포함한다.
전자 방출부를 가지는 제1 기판, 이 제1 기판과 대향되며 전자 방출부로부터 방출된 전자들에 따라 화상을 형성하기 위한 화상 형성 소자를 가지는 제2 기판, 및 제1 및 제2 기판 간에 제공된 제1 부품을 가지는 화상 형성 장치를 제조하는 방법은 제1 부품의 표면 상에 스퍼터링 공정에 의해 탄소 질화물을 형성하는 단계를 포함하되, 상기 스퍼터링 공정은 음 바이어스 전압이 제1 부품의 베이스 재료에 인가되는 동안 실행된다.
전자 방출부를 가지는 제1 기판, 이 제1 기판에 대향하며 전자 방출부로부터 방출된 전자들에 따라 화상을 형성하기 위한 화상 형성 소자를 가지는 제2 기판, 및 제1 및 제2 기판 간에 제공된 제1 부품을 가지는 화상 형성 장치를 제조하는 방법은 제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유한 가스에 노출시키는 단계를 포함한다.
전자 빔 장치용 부품을 제조하는 방법은 본 발명의 다음 방법을 포함한다.
전자 방출부를 가지는 제1 기판, 이 제1 기판과 대향된 제2 기판, 및 제1 및 제2 기판 간에 제공된 제1 부품을 전자 빔 장치용 부품으로써 가지는 전자 빔 장치용 부품을 제조하는 방법은 제1 부품의 표면 상에 스퍼터링 공정에 의해 탄소 질화물을 형성하는 단계를 포함하되, 상기 스퍼터링 공정은 음 바이어스 전압이 제1 부품의 베이스 재료에 인가되는 동안 실행된다.
전자 방출부를 가지는 제1 기판, 이 제1 기판과 대향된 제2 기판, 및 제1 및 제2 기판 간에 제공된 제1 부품을 전자 빔 장치용 부품으로써 가지는 전자 빔 장치용 부품을 제조하는 방법은 제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유한 가스에 노출시키는 단계를 포함한다.
제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유한 가스에 노출시키는 단계를 포함하는 방법에 있어서, 전자 빔 장치가 완성될 때까지 사용된 최고 온도보다 높은 온도에서 노출 단계를 실행하는 것이 바람직하다. 또한, 제1 및 제2 기판이 부착되고 밀봉될 때의 온도보다 높은 온도에서 노출 단계를 실행하는 것이 바람직하다.
본 발명의 각 방법들에서, 제1 부품의 표면 상의 탄소 질화물은 질소 분위기에서 탄소 타겟을 스퍼터링함으로써 형성될 수 있고, 또는 이 탄소 타겟이 흑연일 수 있다.
도 1은 본 발명의 디스플레이 패널의 부품들 근방에 있는 스페이서의 구조를 나타내는 개략적인 단면도.
도 2는 본 발명의 디스플레이 패널의 부분적으로 절단된 상태의 사시도.
도 3은 다중 전자 빔 소스의 기판을 나타낸 평면도.
도 4a는 수평 형태의 표면 도전형 전자 방출 소자를 나타낸 평면도이고, 도 4b는 도 4a의 단면도.
도 5a와 도 5b는 디스플레이 패널의 전면판 상의 형광막의 선아웃의 일례를 나타낸 평면도들.
도 6a, 6b, 6c 및 6d는 수평 형태의 표면 도전형 전자 방출 소자의 제조 공정을 도시한 단면도들.
도 7은 통전 형성 공정에서 인가된 전압의 파형을 나타낸 도면.
도 8a는 통전 활성화 공정에서 인가된 전압의 파형을 나타낸 도면이고, 도 8b는 방출 전류 Ie의 변화를 나타낸 그래프.
도 9는 수직 형태의 표면 도전형 전자 방출 소자를 나타낸 단면도.
도 10a, 10b, 10c, 10d 및 10e는 수직 형태의 표면 도전형 전자 방출 소자의 제조 공정을 도시한 단면도들.
도 11은 표면 도전형 전자 방출 소자의 통상적인 특성을 나타낸 그래프.
도 12는 종래의 표면 도전형 전자 방출 소자의 일례를 나타낸 평면도.
도 13은 종래의 FE형 소자의 일례를 나타낸 개략도.
도 14는 종래의 MIM형 소자의 일례를 나타낸 개략도.
도 15a와 15b는 스페이서의 일례를 나타낸 도면들.
도 16과 17은 질소와 탄소의 ESCA 스펙트럼 및 피크 분리를 도시한 그래프.
도 18은 본 발명의 실시예에 따른 화상 형성 장치의 부품들 부근에 있는 스페이서의 개략적인 단면도.
도 19는 본 발명에 따른 스페이서의 개략적인 단면도.
도 20은 제5 실시예용으로 사용된 스퍼터링 시스템의 외형을 나타낸 개략도.
도 21은 실시예용으로 사용된 스퍼터링 시스템의 구조를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1,4,9,13 : 기판 2 : 도전성 박막
3 : 전자 방출부 5 : 이미저 배선
6 : 에미터 콘 7 : 절연층
8 : 게이트 전극 10 : 하부 전극
12 : 상부 전극 14 : 냉음극 전자 소스
15,16 : 배선 17 : 배면판
18 : 측벽 19 : 전면판
20 : 형광막 21 : 메탈 백
22 : 스페이서 23 : 탄소 질화막
24 : 베이스 재료 25 : 저항막
26 : 접합 부재
도 2는 본 발명의 화상 형성 장치의 한가지 응용예인 디스플레이 패널의 사시도이다. 이 디스플레이 패널을 부분적으로 절단하여 내부 구조를 나타내었다. 이 디스플레이 패널에 대한 상세 설명은 나중에 이루어질 것이다.
도 2에서, 참조 번호(17)은 배면판을 나타내고, 참조 번호(18)은 측벽을 나타내며, 참조 번호(19)는 전면판을 나타내는데, 이들 부품들(17) 내지 (19)는 디스플레이 패널의 내부를 진공 상태로 유지하는 용접 밀봉된 콘테이너를 구성한다. 이 용접 밀봉된 콘테이너의 조립시, 충분한 강도 및 밀폐를 제공하기 위하여 전술된 부품들은 접합에서 공통으로 부착되게 하는데 필요하다. 예를 들면, 그러한 밀봉은 접합점 상에 프릿 글래스(frit glass)를 코팅하여 이를 400 내지 500℃에서 10분 또는 그 이상 동안 대기 중에 질소 분위기에서 베이크(bake)함으로서 활성화된다. 용접 밀봉된 콘테이너의 내부를 배기시키는 방법은 후술될 것이다. 용접 밀봉된 콘테이너의 내부가 약 10-4Pa로 진공이 유지되기 때문에, 용접 밀봉된 콘테이너를 대기압에 견딜 수 있도록 구성하여 이 콘테이너가 대기압 또는 예측치 못한 충격에 의해 깨지는 것을 방지한다. 결국, 첨부된 청구 범위와 명세서에 사용된 용어 제1 부품에 해당되는 스페이서(22)가 제공된다.
도 1은 디스플레이 패널의 개략적인 단면도로서, 주로 스페이서(22)의 주변 부품들을 나타낸다. 도 1에 부여된 참조 번호들은 도 2에 부여된 참조 번호에 대응한다. 참조 번호(14)는 전자 방출부를 포함하는 냉음극 전자 소스를 나타낸다. 참조 번호(17)은 배면판을 나타내고, 참조 번호(18)은 측벽을 나타내며, 참조 번호(19)는 전면판을 나타내는데, 이들 부품들(17) 내지 (19)는 디스플레이 패널의 내부를 진공 상태로 유지하는 용접 밀봉된 콘테이너를 구성한다.
스페이서(22)는 절연성 베이스 재료(24)로 이루어지며 이 재료의 표면은 탄소 질화막(23)으로 피복된다(베이스 재료(24)는 반드시 절연성일 필요가 없다). 스페이서(22)을 제공하여 진공 콘테이너 또는 엔벨롭(envelope)가 대기압에 의해 파손되거나 변형되는 것을 방지한다. 스페이서(22)의 재료, 형태 및 레이아웃 그리고 스페이서(22)의 개수는 진공 콘테이너의 형태, 열 팽창 계수 등과 진공 콘테이너에 적용된 열, 대기압 등에 따라 결정된다. 스페이서는 평면형, 교차형, L자형, 실린더형 등을 취할 수 있다. 이 스페이서는 도 15a에 나타난 것과 같은 각 전자 빔 소스에 대응되는 개구를 가지는 평면, 또는 복수개의 전자 빔 소스에 각기 대응되는 신장된 개구를 가지는 평면일 수 있다.
절연 베이스 재료는 양호하게는, 전자 방출 소자로 형성된 배면판과 형광막으로 형성된 전면판에서와 동일한 열 팽창 계수를 가진다. 절연 베이스 재료(24)는 열 변형을 흡수하기에 용이한 고탄성 재료일 수도 있다. 전면판(19) 및 배면판(17)에 가해진 대기압을 견디기 위해서는, 글래스 및 세라믹과 같이 기계적 강도가 높고 열 비저항이 높은 재료가 양호하다. 전면판(19) 및 배면판(17)의 재료로서 글래스가 사용되는 경우, 평탄 디스플레이의 제조 공정 중에 열 응력을 억제하기 위해 스페이서(22)의 절연 베이스 재료(24)는 양호하게는 글래스 또는 글래스와 열 팽창 계수가 같은 재료이다.
본 발명자는 스페이서의 대전을 방지하는 다양한 재료에 대해 활발하게 연구하였으며, 탄소 질화물(CNX) 막이 매우 우수하다는 것을 발견하였다. 탄소 질화막은 이상적으로는, sp3혼성 궤도 상에 공유 결합된 질소와 탄소 원자로 이루어진 화합물인, 화학식 C3N4를 갖는다. 후술되는 바와 같이, 탄소 질화막은 다양한 방법으로 형성될 수 있다. 실제로, 탄소 질화막은 다이아몬드와 같은 sp3혼성 궤도로 이루어진 C3N4구조와 6각 평면에서 연장되는 흑연(sp2)의 몇몇 탄소가 질소 원자로 대체되는 구조의 혼합물이다. 탄소 질화막이 완전한 C3N4구조를 가지는 경우, 원자비 N/C는 1.3이며, 이것은 각각의 제조 방법 및 조건에 따라 변화된다. 질소 조성이 작은 경우, 비저항이 작아진다.
탄소 질화물이 스페이서 재료로서 우수하다는 첫번째 점은 작은 2차 방출비이다. 본 발명자에 의해 이루어진 측정에 따르면, 탄소 질화막의 2차 방출비는 최대 1.8이다. 두 번째 점은 높은 크리핑 방전 파괴 전압이다. 진공에서의 측정기는 8 kV/㎜ 이상에서도 방전되지 않는다는 것을 나타낸다. 이러한 2가지 점을 가진 탄소 질화막은 전자 방출중에 스페이서가 충전되는 것을 어렵게 하여, 상당히 높은 전압이 형광막에 인가될 수 있게 한다. 그러므로, 탄소 질화물은 전자 빔을 사용하는 화상 형성 장치의 스페이서에 적합한 재료이다.
후술되는 바와 같이, 탄소 질화막은 절연막 또는 도전막으로서 형성될 수 있다. 절연막 및 도전막의 경우, 탄소 질화물은 상기 특성을 가지기 때문에 스페이서 재료로서 적합하다.
본 발명에서 사용된 탄소 질화막은 반응 스퍼터링, 이온 주입, 이온 보조 진공 증착 및 CVD와 같은 박막 형성 방법을 통해 절연 베이스 재료 상에 형성된다. 스퍼터링이 사용되는 경우, 타겟 흑연은 질소 가스 분위기 또는 질소와 아르곤의 혼합 가스의 분위기에서 스퍼터링된다. 질소 분압 또는 막 형성 선트를 변화시킴으로써 비저항이 제어될 수 있다.
접합제를 함유한 베이크된 탄소 질소 파우더가 사용될 수도 있다. 본 발명에서는, 스페이서의 표면은 탄소 질화물로 형성된다. 본 발명은 후술되는 실시예에 한정되지 않는다.
스페이서(22)의 기능에 대해 후술하기로 한다. 탄소 질화막(23)이 절연성이면, 탄소 질화막의 질소 조성은 높으며 탄소 질화막은 sp3궤도 상에 대량의 C3N4를 함유한다. 그러한 탄소 질화막은 예를 들어, 스퍼터링 가스의 고 질소 분압 및 비교적 느린 막 형성 조건에서 반응 스퍼터링에 의해 얻어질 수 있다. 냉음극 전자 소스(14)로부터 방출되거나 전면판으로부터 반사된 전자가 스페이서(22)와 충돌하면, 스페이서(22)는 2차 전자를 방출한다. 방출된 2차 전자의 수가 입사 전자의 수보다 많은 경우(즉, 2차 방출비는 1 이상임), 스페이서 표면은 양으로 대전된다. 스페이서 표면으로부터 방출된 2차 전자들은 가속 전압 Va에 의해 전면판으로 끌어 당겨지며, 몇몇 전자들은 양 전하에 의해 스페이서 상에 재입사된다. 스페이서 상에 재입사된 2차 전자들은 2차 방출비가 1 이하가 되도록 에너지가 작다.
특히, 유입 전자들이 유출 전자 수보다 많기 때문에, 스페이서의 음 전하가 중성화된다. 스페이서의 전하가 많아지고 스페이서의 소정 위치에서의 전위 상승량 ΔV이 커지는 경우, 스페이서 상에 입사되는 전자들의 수가 많아짐에 따라 이에 대응하여 유입 전자들의 수가 많아진다. 그 결과, 스페이서의 충전에 의해 발생되는 전위 상승량은 무한히 증가하지 않고, 소정 전하량으로 증가하여, 유입 전자의 수 및 유출 전자의 수가 평형점에 도달된다. 즉, 스페이서는 그것의 전하량이 소정 전하량을 유지하는 평형점에 도달할 때까지 전하량을 증가시킨다.
전하량이 평형점에 도달하면, 스페이서가 절연성이고 그 표면 상에 축적된 전하가 단시간 내에 제거되지 않기 때문에 이러한 전하 상태가 유지된다.
스페이서가 양으로 충전되면, 전자 빔 소스(14), 특히 스페이서(22) 근방의 소스(14)로부터 방출된 전자 빔이 스페이서에 의해 끌어 당겨지며 형광막 상의 특정 위치 상에 입사되기 어려워진다.
탄소 질화물은 2차 방출비가 작기 때문에, 전하량이 작아지거나 양으로 충전된 영역이 작아진다. 그러므로, 2개의 대향하는 기판 사이에 형성된 스페이서의 표면 상에 탄소 질화물을 제공하면 빔 쉬프트에 대한 스페이서 전하의 영향을 감소시킬 수 있다.
빔 쉬프트의 정도는 대향하는 판들과 그들 사이에 인가된 전압 사이의 거리에 의존한다. 본 발명의 스페이서를 사용하면 빔 쉬프트에 대한 스페이서 전하의 영향을 감소시킬 수 있다. 그러므로, 배면판과 전면판 사이의 거리가 비교적 길어지거나 2개의 판 사이에 인가된 전압이 비교적 작아지는 경우, 본 발명의 스페이서는 어떠한 변형도 없이 그대로 사용될 수 있다. 그 거리가 비교적 길거나 전압이 비교적 작은 경우에도, 본 발명의 스페이서는 어느 정도의 변형을 제공하여 사용된다. 예를 들어, 후술되는 전극은 스페이서를 도전성으로 만들고 전자들을 스페이서로부터 제거하는 힘 형태를 제공하는 전계를 발생시키기 위해 제공된다.
본 발명을 구현하는 구조에서는, 방전이 일어나기 어렵다. 이것은 전하량이 증가되는 것을 억제하는 탄소 질화물에 기인될 수 있다.
본 발명의 탄소 질화물은 절연체 또는 도전성을 갖는 반도체로서 사용될 수 있다. 일반적으로, 절연체는 약 106Ω㎝ 이상의 볼륨 저항을 가지는 것으로 알려져 있지만, 스페이서(예를 들어, 가속 전압 Va)의 2개의 상이한 위치 양단에 인가된 전위차에 의해 스페이서의 축적된 전하를 실질적으로 제거(방전)할 수 없을 정도 이상의 저항을 가진 것으로 절연체를 한정할 수 있다. 즉, 상술된 바와 같이, 스페이서는 그 표면 상에 축적된 전하들을 실질적으로 변화시키지 않고 포화 충전 상태로 사용된다.
스페이서가 도전성이라는 것은 스페이서를 통해 전류가 흐를 수 있는 상태라는 것을 의미하며, 이 전류로 인해 스페이서 표면 상의 전하들이 신속하게 제거될 수 있다. 그러므로, 스페이서에 적합한 저항은 전하량에 따라 결정된다. 전하량은 전자 소스로부터 방출된 전류 및 스페이서 표면의 2차 방출비에 의존한다. 탄소 질화물은 2차 방출비가 작기 때문에 많은 전류가 흐를 필요는 없다. 시트 저항이 1012Δ㎝인 경우, 탄소 질화물은 최상의 사용 조건에서 사용될 수 있으며, 시트 저항이 1011Δ㎝ 이하이면 충분하다. 비저항이 106Δ㎝ 이하이면, 탄소 질화막의 두께가 후술되는 범위 내에 속하는 것으로 가정하여 시트 저항은 1012Δ㎝이다. 저항의 하한은 스페이서의 전원 소모에 의해 결정되며, 스페이서 저항은 화상 형성 장치의 총 전원 소모가 과도하게 증가되지 않으므로 장치의 열 발생에 크게 영향을 미치지 않는 값으로 설정될 필요가 있다.
스페이서 베이스 재료 상에 형성된 탄소 질화물의 두께는 양호하게는 1 ㎚ 이상 1 ㎛ 이하이다. 이러한 이유에 대해서는 후술될 것이다.
스페이서 베이스 재료의 적어도 소정 표면 상의 탄소 질화물이 코팅되면 충분하다 할지라도, 그 두께가 10 ㎚ 이하이면, 연속적 균일막이 형성되기 어렵다. 이러한 경향은 5 ㎚ 이하의 두께에서 두드러진다. 막 두께가 너무 얇아지면, 스페이서 표면 상에 형성되어 있는 탄소 질화물의 영역이 너무 작아진다. 그러므로, 전하 억제 관점에서 막 두께가 1 ㎚ 이상 또는 양호하게는 5 ㎚ 이상으로 설정되는 것이 바람직하다. 더우기, 스페이서 상에 입사된 전자들이 스페이서에 소정 깊이로 들어가는 것이 가능하다. 표면으로부터 스페이서 내부로 들어간 전자들에 의해 발생된 전하가 억제될 필요가 있는 경우, 막 두께는 전자 방출 거리 이상으로 설정된다. 막 두께가 100 ㎚ 이상이면, 거의 모든 전자들은 그 막을 통해 전달될 수 없다. 막 두께가 1 ㎛ 이상이면, 막 응력이 커지거나 다른 이유들로 인해 막이 벗겨지며 막 형성시간이 길어져 생산성이 저하될 가능성이 커진다. 그러므로, 막 두께는 양호하게는, 1 ㎚ 이상 내지 1 ㎛ 이하이다.
탄소 질화막이 탄소와 질소 원자 사이의 반응성이 큰, 즉 질소 조성이 큰 조건에서 제조되는 경우, 탄소 질화막은 비절연성이 된다. 반응 스퍼터링의 경우에, 질소 분압이 높은 경우, 막 형성 시스템 및 제조 조건에 따라 의존하는 경우에도, 탄소 질소의 저항이 커진다. 동일한 질소 분압하에서, 낮은 막 형성 조건으로 절연 탄소 질화막이 형성될 수 있다. 도전성 탄소 질화막은 낮은 질소 조성을 갖는다. 반응 스퍼터링이 사용되는 경우, 저항은 낮아지며, 질소 분압이 낮아지며 막 형성 선트가 낮아진다.
탄소 질화막에 도전성을 부여하는 다른 방법은 절연 탄소 질화막에 금속 원소를 첨가하는 방법이다. 예를 들어, 탄소 질화막의 저항은 Pt 및 Au와 같은 귀금속을 첨가함으로써 저하될 수 있다. 질소와 반응할 때 저 비저항 질화물이 되는 Cr, Ta, Ti 및 W과 같은 원소들이 탄소 질화막의 저항을 저하시키는 첨가 원소들로서 사용될 수 있다.
스페이서(22)가 메탈 백(21) 및 X 방향 배선(15)에 전기적으로 접속되고, 스페이서(22)의 양 단부 사이에 가속 전압 Va이 인가된다. 도 1에서, 스페이서(22)가 배선에 접속되어 있지만, 다른 방식으로 형성된 전극에 접속될 수도 있다. 중간 전극판 등이 전면판(19)와 배면판(17) 사이에 통과되어 전극빔을 형상하거나 스페이서가 충전되는 것을 방지할 수 있거나, 스페이서는 각각의 중간 전극판 등을 통해 전면판(19) 및 배면판(17)에 전기적으로 접속될 수도 있다.
디스플레이 패널에 대해 후술하기로 한다.
디스플레이 패널의 구조
(배면판)
기판(13)은 배면판(17)에 고정된다. 기판(13) 상에는 N×M 냉음극 소자(14)가 형성된다. N 및 M은 2 이상의 양의 정수이며, 디스플레이 화소의 수에 따라 결정된다. 고 해상도의 텔레비젼에 사용되는 디스플레이 패널의 경우에는, N=3000이고 M=100 이상으로 설정되는 것이 바람직하다. N×M 냉음극 소자는 M 방향 배선(15)와 N 열 방향 배선(16)으로 이루어진 단순 매트릭스 패턴으로 배선된다. 기판(13), 행 방향 배선(15) 및 열 방향 배선(16)으로 구성된 부분은 멀티-전자 빔 소스라 칭한다.
본 발명의 화상 형성 장치의 멀티-전자 빔 소스는 단순 매트릭스 패턴으로 배치되어 있는 냉음극 소자를 구비하고 있으며, 각각의 냉음극 소자의 재료와 형태 및 그것의 제조 방법이 한정되지 않는다. 예를 들어, 표면 전도형 전자 방출 소자, FE 형 소자 및 MIM 형 소자와 같이 다른 콜드 전자 소자도 또한 사용될 수 있다. 전자 소스는 배면판 상에 직접 형성될 수도 있다.
이하, 단순 매트릭스 패턴으로 기판 상에 배치되어 있는 표면 전도형 전자 방출 소자(상세히 후술될 것임)를 구비하고 있는 멀티-전자 빔 소스의 구조에 대해 후술될 것이다.
도 3은 도 2에 도시된 디스플레이 패널로 사용된 멀티-저자 빔 소스의 평면도이다. 기판(13) 상에는, 도 4a 및 4b에 도시된 것과 같은 표면 전도형 전자 방출 소자가 행 방향 배선(15) 및 열방향 배선(17)을 따라 단순 매트릭스 패턴으로 배치된다. 배선들(15 및 16) 사이의 각각의 교차 영역은 배선들 사이에 배치된 절연층(도시되지 않음)으로 형성되어 배선들 사이의 전기적 절연을 유지한다.
이러한 구조의 멀티-전자 빔 소스는 행 방향 배선(15), 열 방향 배선(16), 배선간 절연층(도시되지 않음) 및 소자 전극, 및 각각의 표면 전도형 전자 방출 소자의 각 도전성 박막을 기판 상에 형성하고, 행 및 열방향 배선(15 및 16)을 통해 각 소자에 전류를 흐르게 하여 통전 형성 처리(상세히 후술될 것임) 및 통전 활성 처리(상세히 후술될 것임)를 수행함으로써 형성된다.
이 실시예에서, 멀티-전자 빔 소스의 기판(13)은 밀봉 용기에 고정된다. 멀티-전자 빔 소스의 기판(13)이 충분한 기계적 강도를 가지는 경우, 멀티-전자 빔 소스의 기판(13) 자체가 밀봉 용기의 배면판(17)로서 사용될 수도 있다.
(전면판)
형광막(20)이 전면판(19)의 하부 표면상에 형성된다. 이 실시예에서는, 컬러 디스플레이 패널이 사용된다. 적색, 녹색 및 청색의 3원색의 형광재료가 CRT 기술 분야에서와 같이 형광막(20) 상에 부분적으로 착색된다. 컬러 형광재료 각각은 도 5a에 도시된 바와 같이 줄무늬 형태로 코팅되고, 흑색 재료(20a)이 형광 줄무늬 사이에 제공된다. 흑색 재료(20a)은 외부 광 반사를 가로채어 디스플레이 콘트라스트를 방지하기 위해, 그리고 다른 용도로, 전자 빔 위치의 소정 변위가 존재하는 경우에도 컬러 쉬프트를 발생하지 않도록 제공된다. 흑색 재료(20a)은 주로 흑색 리드로 이루어진다. 상기 목적들이 달성될 수 있다면, 임의의 다른 재료들이 사용될 수도 있다.
3원색의 형광막은 도 5b에 도시된 델타 패턴 또는 도 5a에 도시된 줄무늬 패턴과는 상이한 다른 패턴으로 착색될 수도 있다.
단색 디스플레이 패널이 사용되면, 단색 형광재료가 착색되어 형광막(20)을 형성하며 흑색 재료가 불필요하다.
CRT 기술 분야에 공지되어 있는 메탈 백(21)은 배면판측상의 형광막(20) 상에 제공된다. 메탈 백(21)의 목적은 예를 들어, 형과막(20)으로부터 방출되는 광을 소정량 미러 반사함으로써 광 이용율을 향상시키며, 형광막(20)이 음이온과 충돌하는 것을 방지하며, 전자 빔 가속 전압을 인가하기 위해 메탈 백(21)을 전극으로서 사용하며, 형광막(20)에서 여기된 전자의 도전 경로로서 형광막(20)을 사용하기 위한 것이다. 메탈 백(21)은 전면판(19) 상에 형광막(20)을 형성한 후, 형광막(20)의 표면을 평활화하고 진공 증착을 통해 그 상부에 Al을 증착함으로써 형성된다. 형광막(20)으로서 저전압 형광재료가 사용되는 경우, 소정 경우에는 메탈 백(21)이 사용되지 않을 수도 있다.
이 실시예에서는 사용되지 않았지만, 예를 들어 가속 전압의 인가 및 도전성 향상을 위해 ITO로 이루어진 투명 전극이 전면판(19)와 형광막(20) 사이에 형성될 수도 있다.
(스페이서의 조립)
도 1에 도시된 바와 같이, 스페이서(22)는 탄소 질화막(23) 및 저 저항막(25)로 표면이 커버된 절연 재료(24)를 갖는다. 저 저항막(25)는 스페이서의 대향 인접면 , 그리고 스페이서의 측의 인접면, 전면판(19)의 내면(메탈 백(21) 등)측의 인접면 및 기판(13)의 내면(행 및 열 방향 배선(15)) 상에 형성된다. 스페이서는, 상술된 스페이서의 목적을 달성하기에 충분할 정도로 많이 제공되며, 소정 피치로 배치되며, 접합 부재(26)에 의해 전면판(19)의 내면과 기판(13)의 내면에 접착된다. 탄소 질화막은 기밀 봉지 용기에서 진공에 노출된 적아도 표면 영역 상부에 절연 재료(24)의 표면 상에 형성된다. 스페이서는 그것의 저 저항막(25) 및 접합 부재(26)을 통해 전면판(19)의 내면(메탈 백(21) 등) 및 기판(13)의 내면(행 또는 열 방향 배선(15))에 전기적으로 접속된다. 이 실시예에서, 스페이서(22)는 박판 형태를 가지며, 행 방향 배선(16)과 평행하게 배치되며 그것에 전기적으로 접속된다. 탄소 질화막(23)이 절연성이면, 저 저항막(25)가 사용될 필요가 없다. 전면판(19)측 및 행 방향 배선(15)측상의 접합 부재(26) 중 하나는 생략될 수도 있다.
스페이서(22)를 구성하는 저 저항막(25)는 고 전위측 상의 탄소 질화막(23)과 전면판[19(메탈백(21))] 및 저 전위측 상의 기판[17(배선(15 및 16))] 사이에 양호한 전기 접속을 얻도록 제공된다. 이하, 저 저항막(25)를 중간 전극층(중간 전극)이라 칭하기로 한다. 중간 전극층(중간 전극)은 다음에 기술될 여러 기능들을 가지고 있다.
(1) 탄소 질화막(23)을 전면판(19) 및 기판(13)에의 전기적 접속기능
상술된 바와 같이, 스페이서(22)의 표면 상에 전하가 축적되는 것을 방지하도록 도전성 탄소 질화막이 제공된다. 탄소 질화막(23)이 직접 또는 접합 부재(26)을 통해 전면판[19(메탈 백(21))] 및 기판[13(배선(15 및 16))]에 접속되는 경우, 스페이서 표면 상의 전하들이 신속히 제거될 수 없도록 그 접합부에서 큰 접촉 저항이 형성될 수도 있다. 이것을 피하기 위해, 인접면 및 인접 측면 상에 저 저항 중간 전극이 제공되며, 전면판(19), 기판(13) 및 접합 부재(26)이 중간 전극과 접촉하여 제조된다.
(2) 탄소 질화막(23)의 전위 분포를 균일하게 하는 기능.
냉음극 소자(14)로부터 방출된 전자의 궤도는 전면판(19)와 기판(13) 사이에 발생된 전위 분포에 따라 형성된다. 스페이서(22) 근방의 궤도를 방해하지 않도록, 스페이서의 전체 길이 상의 탄소 질화막(22)의 전위 분포를 제어할 필요가 있다. 탄소 질화막(23)이 직접 또는 접합 부재(26)을 통해 전면판[19(메탈 백(21))] 및 기판[13(배선(15 및 16))]에 접속되면, 탄소 질화막(23)의 전위가 접합부에서 접촉 저항에 의해 방해되며 탄소 질화막(23)의 전위 분포가 소망의 분포로부터 대체될 가능성이 있다. 이것을 피하기 위해, 스페이서(22)가 전면판(19) 및 기판(13) 상에 인접된 스페이서 단부 영역(인접면 및 인접 측면) 상에 저 저항 중간 전극이 제공되어, 소망의 전위를 중간 전극에 인가함으로써 탄소 질화막(23)의 총 전위 분포를 제어한다.
(3) 방출된 전극의 궤도를 제어하는 기능.
냉음극 소자(14)로부터 방출된 전자의 궤도는 전면판(19)와 기판(13) 사이에 발생된 전위 분포에 따라 형성된다. 냉음극 소자로부터 방출된 전자를 고려하면, 스페이서에 의해 약간의 제한이 주어질 수도 있다. 스페이서가 절연성인 경우, 전하들은 스페이서 근방의 전계의 왜곡을 형성할 수도 있다. 왜곡 및 변형이 없는 화상을 형성하기 위해서는, 방출 전자를 제어하여 전면판(19) 상의 소망의 위치에 전자를 제공할 필요가 있다. 전면판(19) 및 기판(13) 상의 인접면 근방의 표면 상에 제공된 저 저항 중간 전극이 스페이서(22) 근방의 전위 분포를 소망의 분포를 갖도록 하며 방출 전자의 궤도가 제어되도록 한다.
중간 전극으로서 저 저항막(25)가 탄소 질화막(23)보다 저항이 상당히 낮은 재료로 이루어진다. 이러한 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd 등과 같은 금속 또는 이들의 합금, Pd, Au, RuO2, Pd-Ag 등과 같은 글래스, 금속, 금속 산화물 또는 이 같은 것으로 이루어진 착색용 도전성 재료, 및 In2O3-SnO2등의 투명 도전성 재료, 및 폴리실리콘 등의 반도체 재료로부터 선택된다.
접합 부재(26)은 스페이서(22)가 행 방향 배선(15) 및 메탈 백(21)에 전기적으로 접속될 수 있도록 도전성일 필요가 있다. 접합 부재(26)의 재료는 양호하게는, 도전성 접착제, 금속 입자 또는 도전성 충전재가 첨가된 프릿 글래스(frit glass)이다.
(밀봉 용기의 조립)
배면판, 전면판, 스페이서 및 지지 프레임은 프릿 글래스에 의해 접착된다. 용기는 디스플레이되지 않은 배기관 및 진공 펌프에 접속되어 약 10-5Pa의 진공도로 용기의 내부를 배기한다. 그 후, 배기관이 밀폐된다. 이 경우, 기밀 봉지 챔버 내를 진공으로 유지하기 위해, 기밀 봉지 챔버 내의 소정 위치에 게터 막(getter film)(도시되지 않음)이 제공된다. 예를 들어, 히터로 바륨을 주로 함유한 게터 재료를 가열 및 진공 증착 또는 높은 빈도로 가열함으로써 게터 막이 형성된다. 게터 막의 흡수 기능은 밀봉 챔버 내부를 1×10-3내지 1×10-5Pa의 진공도로 유지할 수 있다.
도 2에서, Dx1 내지 Dxm, Dy1 내지 Dyn 및 Hv는 디스플레이 패널을 디스플레이되지 않은 외부 전자 회로에 전기적으로 접속하기 위한 밀봉 구조의 전기 단자를 나타낸다. Dx1 내지 Dxm는 멀티-전자 빔 소스의 행 방향 배선(15)에 전기적으로 접속되며, Dy1 내지 Dyn는 멀티-전자 빔 소스의 열 방향 배선(16)에 전기적으로 접속되며, Hv는 전면판의 메탈 백(21)에 전기적으로 접속된다.
외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn 를 통해 각각의 냉음극 소자(14)에 전압이 인가될 때, 냉음극 소자(14)로부터 전자들이 방출된다. 동시에, 외부 단자 Hv를 통해 수 kV의 고전압이 메탈 백(21)에 인가되어 방출 전자들을 가속시키고 그들을 전면판(19)의 내부면에 충돌시킨다. 형광막(20)의 각 컬러 형광재료는 여기되어 발광되어 화상을 디스플레이한다.
일반적으로, 본 발명에서 냉음극 전극으로서 사용된 표면 전도형 전자 방출 소자에 인가된 전압은 약 12 내지 16 V이며, 메탈 백(21)과 냉음극 소자(14) 사이의 거리는 약 1 ㎜ 내지 8 ㎜이며, 메탈 백(21) 및 냉음극 소자(14) 양단에 인가된 전압은 약 3 kV 내지 5kV이다.
[멀티-전자 빔 소스의 구조 및 제조 방법]
이하, 본 실시예에서 디스플레이 패널로 사용된 멀티-전자 빔 소스의 제조 방법이 후술될 것이다. 본 발명의 화상 형성 장치의 멀티-전자 빔 소스는 단순 매트릭스 패턴으로 배치되어 있는 냉음극 소자를 구비하며, 각 냉음극 소자의 재료 및 형태 및 그 제조 방법은 한정되지 않는다. 예를 들어, 표면 전도형 전자 방출 소자, FE형 소자 및 MIM형 소자와 같은 다른 냉음극 소자들이 사용될 수도 있다.
이들 냉음극 소자들중에서, 표면 전도형 전자 방출 소자는 특히 대형 디스플레이 스크린을 구비한 저렴한 디스플레이 패널이 형성되는 경우 양호하다. 특히, FE형 전자 방출 소자의 경우, 에미터 콘과 게이트 전극의 상대적 위치 및 형태는 전자 방출 특성에 영향을 미치며, 고 정밀도의 제조 기술이 요구되는데, 이것은 대형 스크린 면적 및 염가의 제조를 실현하는데 있어 부정적 요인이 된다. MIM형 전자 방출 소자의 경우, 절연막 및 상부 전극은 박막이며 균일할 필요가 있는데, 이것은 대형 스크린 면적 및 염가의 제조를 실현하는데 있어 부정 요인이 된다. 반면에, 표면 전도형 전자 방출 소자의 경우, 제조 방법은 비교적 간단하여 대형 스크린 면적 및 염가의 제조를 용이하게 실현할 수 있다. 본 발명자는 전자 방출부 또는 미세막으로 이루어진 인접 영역을 가진 표면 전도형 전자 방출 소자가 우수한 전자 방출 특성을 가지며, 용이하게 제조될 수 있다는 것을 발견하였다. 따라서, 이와 같은 전자 방출 소자는 고 휘도 및 대형 스크린 화상 형성 장치에 대한 다중-전자-빔 소스로서 그것을 사용하기에 가장 적당하다. 이러한 관점에서, 본 실시예의 디스플레이 패널은 미세 입자막으로 만들어진 그의 전자 방출부 또는 그것의 가까운 영역을 갖는 전자 방출 소자를 사용했다. 바람직한 표면 도전형 전자 방출 소자의 기본 구조, 제조 방법 및 특성이 먼저 기술되고 다음 간단한 매트릭스로 배치된 다수의 소자를 갖는 다중-전자-빔 소스가 기술된다.
미세 입자막으로 만들어진 그의 전자 방출부 또는 그것의 가까운 영역을 갖는 표면 도전형 전자 방출 소자의 전형적인 구조는 수평형 및 수직형의 다음 두 가지의 형을 가진다.
(수평형의 표면 도전형 전자 방출 소자)
우선, 수평형의 표면 도전형 전자 방출 소자의 구조 및 제조 방법이 기술된다. 도 4a는 도 3에 도시된 하나의 소자의 확대 평면도로, 수평형의 표면 도전형 전자 방출 소자의 구조를 도시하며, 도 4b는 도 4a의 4B-4B 선을 따라 자른 단면도이다. 도 4a 및 4b에서, 참조 번호 13은 기판을 나타내고, 참조 번호 27및 28은 소자 전극을 나타내며, 참조 번호 29는 도전 박막을 나타내며, 참조 번호 30은 통전 형성 공정을 통해 형성된 전자 방출부를 나타내며, 참조 번호 31은 통전 활성화 공정에 의해 형성된 박막을 나타낸다.
기판(13)은 석영 유리 및 청색 판유리와 같은 다양한 형태의 유리 기판, 알루미나와 같은 다양한 형태의 세라믹 기판 중의 하나일 수 있고, 이러한 기판은 예를 들어 SiO2로 만들어진 절연막으로 적층된다.
기판 표면과 병렬로 기판(13) 상에 형성된 소자 전극(27 및 28)은 도전 재료로 만들어진다. 사용될 도전 재료는 Ni, Cr, Au, Mo, W, Pt, Ti, Cu, Pd 및 Ag와 같은 금속, 이러한 금속의 합금, In2O3-SnO2와 같은 금속 산화물, 및 폴리실리콘과 같은 반도체으로부터 선택된다. 예를 들어, 전극은 진공 기상 증착과 같은 막 형성 기술 및 포토리소그래피 및 에칭과 같은 패터닝 기술의 조합을 이용함으로써 용이하게 형성될수 있다. 프린팅 기술과 같은 다른 기술 또한 전극(27 및 28)을 형성하는데 사용될 수 있다.
전극(27 및 28)의 형태는 전자 방출 소자의 인가 전계에 따라 원하는 대로 설계된다. 총체적으로, 전극 사이의 거리 L은 수백 Ω부터 수백 ㎛까지의 범위 내의 적당한 값을 선택함으로써 통상적으로 설계된다. 수 ㎛부터 수십 ㎛까지의 범위는 디스플레이 패널의 인가 전계에 특히 적당하다. 소자 전극의 두께 d는 총체적으로 수백 Ω부터 수 ㎛까지의 범위에서 선택된다.
미세 입자막이 도전 박막(29)으로 사용된다. 미세 입자막은 미세 입자 섬의 집합을 포함하는 복수개의 미세 입자를 갖는 막이 되도록 의도된다. 미세 입자막의 현미경 관찰에 따르면, 입자는 서로 이격되게, 서로 인접하거나 또는 서로 오버랩되게 배치된다.
미세 입자막의 미세 입자의 직경은 수 Ω부터 수천 Ω까지의 범위에 있고, 바람직하게는 10 Ω부터 200 Ω까지의 범위에 있다. 미세 입자막의 두께는 다음 조건을 고려함으로써 적절하게 설정된다. 즉, 조건들은 소자 전극(27 또는 28)에 양호한 전기 접속을 유지시키는 조건, 후에 기술될 통전 형성 공정을 신뢰성 있게 수행하는 조건, 미세 입자막의 저항을 적절한 값으로 설정하는 조건, 및 다른 조건들을 포함한다. 막 두께는 실제로 수 Ω부터 수천 Ω까지의 범위, 및 바람직하게는 10 Ω부터 500 Ω까지의 범위에서 선택된다.
미세 입자막의 재료는 Pd, Pt, Ru, Ag, Au, Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W, 및 Pb와 같은 금속, PdO, SnO2, In2O3, PbO, 및 Sb2O3와 같은 산화물, HfB2, ZrB6, CeB6, YB4, 및 CdB4와 같은 붕화물(borides), TiC, ZrC, HfC, TaC, SiC 및 WC와 같은 탄화물(carbides), TiN, ZrN, 및 HfN과 같은 질화물, Si 및 Ge과 같은 반도체, 그리고 탄소일 수 있다. 이러한 재료로부터, 적절한 재료가 원하는 바에 따라 선택된다.
도전 박막(29)으로서 미세 입자막의 시트 저항은 103내지 107Ω/□ 의 범위로 설정된다.
도전 박막(29s)이 소자 전극(27 및 28)에 전기적으로 신뢰성 있게 접속되는 것이 바람직하기 때문에, 그것들은 부분적으로 오버랩되도록 구성된다. 이러한 오버랩 상태는 도 4b에 도시된 바와 같이 바닥으로부터 차례로 스택된 기판, 소자 전극, 및 도전 박막의 적층에 의해 실현되고, 바닥으로부터 차례로 스택된 기판, 도전 박막, 및 소자 전극의 적층에 의해 실현될 수 있다.
전자 방출부는 도전 박막(29)에서 부분적으로 형성된 크랙(cracks)을 갖는 영역이고, 근방의 도전 박막보다 더 높은 전기 저항을 가진다. 이러한 크랙은 후에 기술될 통전 형성 공정을 수행함으로써 도전 박막(29)에 형성될 수 있다. 어떤 경우에서는, 수 Ω에서 수백 Ω까지 범위내의 직경을 갖는 미세 입자가 크랙에서 나타난다. 전자 방출부는 그의 실제 위치 및 형태를 정밀하고 정확하게 그리는 것이 어렵기 때문에 도 4a 및 4b에 개략적으로 도시된다.
박막(31)은 탄소 또는 탄소 화합물로 만들어지고 전자 방출부(30) 및 그의 가까운 영역을 커버한다. 이러한 박막(31)은 후에 기술될 통전 활성화 공정을 수행함으로써 형성될 수 있고, 통전 형성 공정후에 수행된다.
박막(31)은 단결정 흑연(graphite), 다결정 흑연, 및 비정질 탄소, 및 그의 혼합물중 하나로 만들어진다. 막 두께는 500 Ω 또는 더 얇게 설정되고, 바람직하게는 300 Ω 또는 더 얇게 설정된다.
소자의 바람직한 기본 구조가 기술되었다. 이러한 실시예에서, 이하 기술된 소자가 사용된다.
특히, 청색 판유리가 기판(13)으로서 사용되었다. Ni 박막은 소자 전극(27 및 28)으로서 사용되었다. 소자 전극의 두께 d는 1000 Ω이고, 전극 거리 L은 10 ㎛였다.
Pd 또는 PdO는 미세 입자막의 주요 재료로서 사용된다. 미세 입자막의 두께는 약 100 Ω으로 설정되고, 그의 폭 W는 100 ㎛로 설정되었다.
다음, 바람직한 실시예에 따른 수평형의 표면 도전형 전자 방출 소자의 제조방법이 기술된다.
도 6a 내지 6d는 표면 도전형 전자 방출 소자의 제조 방법을 도시하는 단면도이다. 도 6a 내지 6d에서, 도 4a 및 4b에 도시된 것과 유사한 부품이 동일 참조 번호를 사용하여 표현된다.
1) 우선, 도 6a에 도시된 바와 같이, 소자 전극(27 및 28)이 기판(13) 상에 형성된다.
특히, 기판(13)은 클리너, 순수, 및 유기 용제로 충분히 깨끗하게 된 후, 소자 전극 재료가 기상 증착 및 스퍼터링과 같은 진공 막 형성 기술에 의해 증착된다. 증착된 전극 재료는 도 6a에 도시된 한 쌍의 소자 전극(27및 28)을 형성하기 위해 포토리소그래피 및 에칭 기술에 의해 패턴된다.
2) 다음, 도 6b에 도시된 바와 같이, 도전 막(29)이 형성된다.
특히, 유기 금속 용제가 도 6a에 도시된 소자 전극(27 및 28) 쌍으로 형성된 기판 상에 도포되고, 미세 입자막을 형성하기 위해 가열 및 베이킹 공정을 처리되어 건조된다. 그 후, 이러한 미세 입자막은 포토리소그래피 및 에칭에 의해 선정된 형태로 패턴된다. 유기 금속 용제는 그의 주요 성분으로서 도전 막 재료의 미세 입자를 가진 소자를 갖는 유기금속 화합물의 용제이다. 이러한 실시예에서, 주 요소는 Pd이고, 유기 금속 용제는 디핑(dipping)을 통해 기판 상에 도포된다. 스피닝(spinning) 및 스프레잉(spraying)과 같은 다른 도포가 또한 사용될 수 있다.
본 발명에서와 같이 유기 금속 용제를 도포함으로써 미세 입자막으로 만들어진 도전 박막을 형성하는 대신에, 진공 기상 증착, 스퍼터링, 또는 화학 기상 증착을 통해 형성될 수 있다.
3) 도 6c에 도시된 바와 같이, 적절한 전압이 형성 전원(32)으로부터 소자 전극(27및 28) 사이에 인가되어 통전 형성 공정을 수행하고 전자 방출부(30)를 형성한다.
통전 형성 공정은 미세 입자막으로 만들어진 도전 박막(29)에 전원을 공급하여 막(29)을 부분적으로 절단되고, 변형시키거나 분해시키며 전자 방출에 적당한 막의 구조를 제공한다. 미세 입자막으로 만들어진 도전 막 중, 전자 방출에 적당한 구조를 갖는 영역(전자 방출부(30))은 적당한 간격으로 형성된 박막이다. 전자 방출부(30)가 형성되기 전에 도전 박막(29)과 비교될 때, 전자 형성 영역(30)을 가지는 도전 박막(29)은 소자 전극(27 및 28) 사이에 상당히 증가된 전기 저항을 가진다.
통전 형성 공정을보다 상세화하기 위해, 형성 소스(32)로부터 공급되는 적당한 전압 파형의 예가 도 7에 도시된다. 미세 입자막으로 만들어진 도전 박막의 통전 형성 공정을 수행하기 위해, 맥동 전압(pulsating voltage)이 바람직하다. 도 7에 도시된 바와 같이, 이러한 예에서, 펄스 폭 T1을 갖는 삼각 펄스가 펄스 주기 T2로 계속해서 인가된다. 이 경우에, 삼각 펄스의 피크 값 Vpf는 점차적으로 상승된다. 전자 방출부(30)의 형성 상태를 모니터하기 위해, 모니터 펄스 Pm이 적절한 간격으로 삼각 펄스 사이에 삽입되고 모니터 펄스에 의해 유발된 전류가 전류계로 측정된다.
본 실시예에서, 예를 들어 약 10-3Pa의 진공 분위기하에, 펄스 폭 T1은 1 msec로 설정되고, 펄스 주기 T2는 10 msec로 설정되며, 피크 값 Vpf는 하나의 펄스당 0.1 V 씩 증가된다. 매번 다섯 삼각 펄스가 인가되고, 하나의 모니터 펄스 Pm이 인가된다. 통전 형성 공정에 불리하게 영향을 끼치지 않도록 하기 위해, 모니터 펄스의 전압 Vpm이 0.1V로 설정된다. 통전 형성 공정은 소자 전극(27 및 28) 사이의 전기 저항이 1 × 106Ω에 도달하는 경우, 즉 모니터 펄스가 인가될 때 전류계(33)로 측정되는 전류가 1 × 10-7A 이하에 도달하는 경우 중단된다.
상기의 방법은 본 실시예의 표면 도전형 전자 방출 소자로 사용하기에 적당하다. 표면 도전형 전자 방출 소자의 설계에서의 변화에 따라 미세 입자막의 재료 또는 두께 및 소자 전극 거리 L과 같은 통전 형성 공정 조건을 변화시키는 것이 바람직하다.
4) 다음, 도 6d에 도시된 바와 같이, 적절한 전압이 활성화 소스(34)로부터 소자 전극(27 및 28) 사이에 인가되어 통전 활성화 공정을 수행하고 전자 방출 특성을 개선시킨다.
통전 활성화 공정은 적당한 조건하에서 통전 형성 공정에 의해 형성된 전자 방출부(30)에 전원을 공급하고 전자 방출부(30) 근방의 영역 상에 탄소 또는 탄소 화합물을 증착하는 공정이다. 탄소 또는 탄소 화합물 증착 부재(31)는 도 6d에 개략도로 도시된다. 통전 활성화 공정으로, 방출 전류는 통전 활성화 공정 이전의 경우와 비교될 때, 동일 인가 전압에서 백배 이상까지 전형적으로 증가될 수 있다.
더 구체적으로, 10-2내지 10-4Pa의 진공 대기하에서, 전압 펄스는 진공 대기에 존재하는 유기 화합물에서의 탄소 또는 탄소 화합물을 증착하기 위해 주기적으로 인가된다. 증착 부재(31)는 단결정 흑연, 다결정 흑연, 비정질 탄소, 및 그의 혼합물 중의 하나이고, 500 Ω 또는 더 얇은 막 두께를 가지거나 바람직하게는 300 Ω 또는 더 얇은 막 두께를 가진다.
통전 형성 공정을보다 상세히 설명하기 위해, 활성 소스(34)로부터 공급된 적당한 전압 파형의 예가 도 8a에 도시된다. 통전 활성 공정을 수행하기 위해, 구형 파형의 선정된 전압이 본 실시예에서 주기적으로 인가된다. 특히, 구형파 전압 Va는 14V로 설정되고, 펄스 폭 T3가 1msec로 설정되며, 펄스 주기 T4가 10 msec로 설정된다. 상기 통전 조건은 본 실시예의 표면 도전형 전자 방출 소자에 바람직하다. 표면 도전형 전자 방출 소자의 설계에서의 변화에 따라 통전 활성화 공정의 조건을 변화시키는 것이 바람직하다.
도 6d에서, 참조 번호 35는 표면 도전형 전자 방출 소자로부터 방출되는 전류 Ie를 포획하기 위한 양극 전극을 표현하는데, 양극 전극은 DC 고 전압원(36) 및 전류계(37)에 연결되어 있다. 만약 통전 활성화 공정이 기판(13)이 디스플레이 패널에 조립된 후 수행된다면, 디스플레이 패널의 형광막은 양극 전극(35)으로서 사용된다. 전압이 활성 소스(34)로부터 인가되는 동안, 방출 전류 Ie는 통전 활성화 공정 진행을 모니터하고 활성화 소스(34)의 동작을 제어한다. 전류계(37)로 측정되는 방출 전류의 예가 도 8b에 도시된다. 펄스 전압이 활성화 소스(34)로부터 인가됨에 따라, 방출 전류 Ie는시간이 경과함에 따라 증가하기 시작하고, 결국 포화하며 그 후 거의 증가하지 않는다. 방출 전류 Ie가 거의 포화점에 도달하는 경우, 활성화 소스(34)에 의한 전압 인가는 통전 활성화 공정을 종결하도록 중단된다.
상기 통전 조건은 본 실시예의 표면 도전형 전자 방출 소자에 바람직하다. 표면 도전형 전자 방출 소자의 설계에서의 변화에 따라 통전 활성화 공정 조건을 변화시키는 것이 바람직하다.
상기 방법에서, 도 4에 도시된 수평형의 표면 도전형 전자 방출 소자가 제조된다.
(수직형의 표면 도전형 전자 방출 소자)
다음, 전자 방출부 및 그의 가까운 영역이 미세 입자막으로 만들어진 또 다른 표면 도전형 전자 방출 소자, 즉 수직형의 표면 도전형 전자 방출 소자가 기술된다.
도 9는 수직형 전자 방출 소자의 기본 구조를 도시하는 개략적 단면도이다. 도 9에서, 참조 번호 38은 기판을 나타내고, 참조번호 39 및 40은 소자 전극을 나타내며, 참조 번호 43은 스텝 형성 부재를 나타내며, 참조 번호 41은 미세 입자막으로 만들어진 도전 박막을 나타내면, 참조 번호 42는 통전 형성 공정을 통해 형성된 전자 방출부를 나타내며, 참조 번호 44는 통전 활성화 공정에 의해 형성된 박막을 나타낸다.
앞서 기술된 수평형 전자 방출 소자와 수직형 전자 방출 소자의 다른 점은 하나의 소자 전극(39)이 스텝 형성 부재(43) 상에 형성되고, 도전 박막(41)이 스텝 형성 부재(43)의 측벽을 커버하는 것이다. 그러므로, 도 4에 도시된 수평형의 소자 전극 거리 L은 수직형의 경우에서는 스텝 형성 부재의 스텝 높이 Ls로서 규정된다. 미세 입자막으로 만들어진 기판(38), 소자 전극(39 및 40) 및 도전 박막(41)의 재료는 이전에 기술된 수평형 전자 방출 소자에 대해 열거된 것과 동일한 재료를 사용할 수있다. 스텝 형성 부재(43)는 SiO2와 같은 전기적으로 절연하는 재료로 만들어진다.
다음, 수직형의 표면 도전형 전자 방출 소자의 제조 방법이 기술된다.
도 10a 및 10e는 제조 방법을 도시하는 단면도이다. 도 10a 내지 10e에서, 도 9에 도시된 것과 유사한 부품이 동일한 참조 번호를 사용함으로써 표현된다.
1) 우선, 도 10a에 도시된 바와 같이, 소자 전극(40)이 기판(38) 상에 형성된다.
2) 다음, 도 10b에 도시된 바와 같이, 절연막이 스텝 형성 부재를 형성하기 위해 기판 상에 스택된다. 예를 들어, 절연층은 SiO2를 스퍼터링함으로써 형성된다. 진공 기상 증착 및 프린팅과 같은 다른 막 형성 방법이 사용될 수 있다.
3) 다음, 도 10c에 도시된 바와 같이, 소자 전극(39)이 절연층 상에 형성된다.
4) 다음, 도 10d에 도시된 바와 같이, 절연막이 예를 들어 에칭에 의해 부분적으로 제거되어, 소자 전극(40)을 노출시킨다.
5) 다음, 도 10e에 도시된 바와 같이, 도전 박막(41)이 미세 입자막을 사용함으로써 형성된다. 수평형과 유사하게, 도전 박막은 도포와 같은 막 형성 기술에 의해 형성된다.
6) 다음, 수평형과 유사하게, 통전 형성 공정이 전자 방출부를 형성하기 위해 수행된다. 이 경우에, 수평형에 대해 사용되고 도 6c를 참조하여 기술된 통전 형성 공정과 유사한 공정이 수행된다.
7) 다음, 수평형과 유사하게, 통전 활성화 공정이 전자 방출부 근방의 영역 상에 탄소 또는 탄소 화합물을 증착하기 위해 수행된다. 이 경우에, 수평형으로 사용되고 도 6을 참조하여 기술된 통전 활성화 공정과 유사한 공정이 수행된다.
상기 방법에서, 도 9에 도시된 수직형의 표면 도전형 전자 방출 소자가 제조된다.
(디스플레이 패널로 사용되는 표면 도전형 전자 방출 소자의 특성)
상기에서, 수평형 및 수직형의 표면 도전형 전자 방출 소자의 구조 및 제조 방법이 기술되어 왔다. 다음, 디스플레이 패널로 사용되는 전자 방출 소자의 특성이 기술된다.
도 11은 디스플레이 패널로 사용되는 전자 방출 소자의 소자 전압 Vf와 관련한 방출 전류 Ie 및 소자 전류 If의 특성의 전형적인 예를 도시한다. 방출 전류 Ie는 소자 전류 If보다 상당히 작다. 그러므로 하나의 그래프에 전류 모두를 도시하기는 어렵다. 특성은 소자의 크기 및 형태 그리고 설계 파라미터에 따라 변한다. 그러므로, 이러한 그래프에서, 두 곡선은 임의의 단위로 도시된다.
디스플레이 패널로 사용되는 소자는 방출 전류에 대해 다음 세 가지의 특성을 가진다.
첫째, 임의의 전압(소위 임계 전압 Vth)과 같거나 더 높은 전압이 소자에 인가됨에 따라, 방출 전류 Ie가 갑자기 증가하는 반면, 임계 전압보다 작은 전압이 인가됨에 따라, 방출 전류 Ie는 거의 검출되지 않는다.
즉, 소자는 방출 전류 Ie와 관련한 일정 임계 전압 Vth을 갖는 비선형 소자이다.
둘째, 방출 전류 Ie는 소자에 인가된 전압 Vf에 의존하기 때문에, 방출 전류 Ie의 진폭은 전압 Vf에 의해 제어된다.
셋째, 소자에 인가된 전압 Vf에 관계있는 방출 전류 Ie의 응답 속도는 빠르다. 그러므로, 소자로부터 방출된 전하량은 전압 Vf가 인가되는 지속시간에 의해 제어된다.
소자는 상기 특성을 가지기 때문에, 표면 도전형 전자 방출 소자는 디스플레이 패널로 적당하게 사용될 수 있다. 예를 들어, 디스플레이 스크린 상의 픽셀과 부합하여 배치된 다수의 소자를 갖는 디스플레이 패널의 경우에서, 디스플레이 스크린의 일련의 주사는 제1 특성을 이용함으로써 가능하다. 특히, 임계 전압 Vth와 같거나 더 큰 전압이 소정의 휘도에 따라 구동 소자에 인가되고, 임계 전압보다 낮은 전압이 선택되지 않은 소자에 인가된다. 구동 소자를 연속적으로 변화시킴으로써, 디스플레이 스크린이 연속적으로 주사될 수 있고 화상이 디스플레이될 수 있다.
제2 또는 제3 특성을 이용함으로써, 휘도는 계조 디스플레이가 가능하도록 제어될 수 있다.
본 발명의 구체적인 실시예가 첨부 도면을 참조하여 기술된다.
(제1 실시예)
제1 실시예가 도 2를 참조하여 기술된다. 본 실시예에서, 통전 형성 공정 처리되지 않은 복수개의 표면 도전형 전자 소스(14)가 기판(13) 상에 형성된다. 깨끗해진 청색 판유리가 기판(13)으로서 사용되고, 도 4a 및 4b에 도시된 160 × 720 표면 도전형 전자 방출 소자가 매트릭스 형태로 배치된다. 소자 전극(27 및 28)은 Ni 스퍼터된 막이다. X-방향 및 Y-방향 배선(15 및 16)은 스크린 프린팅을 통해 형성된 Ag 배선이다. 도전 박막(29)은 Pd 아민 합성 용제를 베이킹함으로써 형성된 PDO 미세 입자막이다.
화상 형성 부재로서의 형광막(20)은 도 5에 도시된 바와 같이 Y-방향으로 연장한 각 컬러의 형광 줄무늬를 가진다. 흑색 재료(20a)은 각 컬러의 형광 줄무늬의 사이뿐만 아니라, 이로서 Y-방향으로 픽셀을 분리시키고 스페이서(22)를 탑재하기 위한 영역을 확보하기 위해 X-방향으로 배치된다. 흑색 재료(20a)(도전 재료)이 우선 형성되고, 다음 각 컬러의 형광재료가 형광막(20)을 형성하기 위해 흑색 재료에 의해 형성된 간격으로 도포된다. 흑색 줄무늬 재료(흑색 재료 20a)로서, 주 성분이 흔히 사용되는 흑색 리드인 재료가 이용된다. 형광재료는 슬러리 방법(slurry method)에 의해 전면판 상에 도포된다.
전자 소스 측상의 형광막(20)의 내쪽 표면 측상에 탑재될 메탈 백(21)이 전면판(19) 상에 형성된 형광막(20)의 내쪽 표면 측을 유연하게 함(일반적으로 필름밍(filming)으로 불림)으로써 형성되고, 이후 진공 기상 증착을 통해 Al을 증착함으로써 형성된다. 형광막(20)의 도전성을 높이기 위해, 전면판(19)에는 어떤 경우에서는 (유리 기판 및 형광막 사이의) 형광막(20)의 외쪽 표면 측 상에 투명 전극이 제공된다. 그러나, 이러한 실시예에서, 단지 메탈 백은 충분히 도전성을 제공할 수 있기 때문에 생략된다.
도 1을 참조하면, 스페이서(22)가 소다 라임 글래스(soda lime glass)로 만들어진 깨끗하게 된 절연 베이스 재료(1.00 mm 폭, 200 ㎛ 두께, 20 mm 길이의 판) 상에 진공 기상 증착을 통해 탄소 질화막(23)을 증착함으로써 형성된다. 본 실시예에 사용된 탄소 질화막은 스퍼터링 시스템의 사용에 의한 질소 분위기에 흑연 타겟을 스퍼터링함으로써 형성된다.
질소가 막 형성 챔버로 주입되고 막 형성 동안 압력이 5 mTorr에 유지된다. 고 주파수 전압이 타겟 밑의 스페이서 그리고 기판의 양단에 인가되어 방전을 발생시키고 스퍼터링을 수행한다. 1.3 W/cm2의 전원이 타겟에 인가되고 막 두께는 180nm이다.
Al으로 만들어진 중간 전극(25)은 X-방향 배선 및 메탈 백에 신뢰할 만한 전기 접속을 보장하고 전위 상수를 유지시키기 위해 스페이서(22)의 인접 표면에 배치된다. 중간 전극(25)은 전면판을 향해 X-방향 배선으로부터 50 ㎛까지 그리고 배면판을 향해 메탈 백으로부터 100 ㎛까지 스페이서(22)의 네 측면을 완전히 커버한다.
그 후, 전면판(19)이 전극 소스(14)보다 1.2 mm 높은 위치의 지지 프레임(18) 상에 탑재되고, 배면판(13), 전면판(19), 지지 프레임(18), 및 스페이서(22)가 그들의 접합점에서 서로 부착된다. 스페이서는 X-방향 배선(15) 상에 동일 피치로 고정된다. 흑색 재료(20a)(300 ㎛의 선폭) 상의 스페이서(22) 및 전면판(19)의 탄소 질화막(23) 사이의 전기 도전은 Au로 도포된 실리카 볼(silica balls)을 함유하는 도전성 프릿 글래스(conductive frit glass : 26)를 사용함으로써 보장된다. 메탈 백(21)은 메탈 백(21) 및 스페이서(22)가 접속된 영역에서 부분적으로 제거된다. 배면판(17) 및 지지 프레임(18)은 대기 공기에서 10분 이상 420℃로 프릿 글래스(도시되지 않음)를 도포하고 그것을 베이킹함으로써 접합부에 서로 부착된다.
상기 방법으로 완성된 디스플레이 패널은 그 내부를 진공으로 하기 위해 배기 파이프를 경유하여 진공 펌프에 연결된다. 충분히 저압이 얻어진 후, 전압은 소자 전극(27 및 28) 양단의 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 경유하여 인가되어 도전 막(29)이 통전 형성 공정 처리되어 전자 방출부(30)를 형성하게 한다. 통전 형성 공정은 도 7에 도시된 파형을 갖는 전압을 인가함으로 수행된다.
다음, 아세톤이 0.013 Pa의 압력이 도달할 때까지 배기 파이프를 통해 진공 챔버로 주입된다. 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn에 전압 펄스를 주기적으로 인가함으로써, 탄소 또는 탄소 화합물을 증착하는 통전 활성화 공정이 수행된다. 도 8a에 도시된 파형을 갖는 전압이 통전 활성화 공정 동안 인가된다.
다음, 진공 챔버가 200℃로 가열되는 동안, 진공 챔버의 내부는 10시간 동안 배기된다. 약 10-4Pa의 내부 압력에서, 배기 파이프는 가스 버너로 가열되어 그것을 녹이며 진공 챔버를 밀봉한다.
마지막으로, 게터 공정이 밀봉후 압력을 유지시키기 위해 수행된다.
상기 방법으로 완성된 화상 형성 장치로, 표현되지 않은 신호 발생기로부터 발생된 주사 신호 및 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 통하여 각각의 전자 방출 소자(14)에 인가되어 전자를 방출시키고, 고 전압이 고전압 단자 Hv를 통해 메탈 백(21)에 인가되어 방출 전자 빔을 가속화하고 형광막(20)에 전자를 충돌시켜, 이로서 형광재료(20b)을 여기시키고 광을 발생시켜 화상을 디스플레이한다. 고전압 단자 Hv에 인가된 전압 Va는 1 내지 5 kV로 설정되고 소자 전극(27 및 28)의 양단에 인가된 전압 Vf는 14V로 설정된다. 스페이서의 저항 값은 저항 측정기의 측정 한계 이상인 1013Ω 이상이며, 충분한 절연 기능을 보장한다.
본 실시예에서는, 가속 전압 Va를 방전없이 5kV까지 인가하는 것이 가능하여, 화상 형성 장치에 있어서 실용상 충분한 휘도를 성취할 수 있게 된다. 스페이서의 전하에 의한 빔 쉬프트가 작아 양호한 질의 화상을 디스플레이할 수 있다.
상술한 방법으로 완성된 화상 형성 장치를 분해하여 스페이서(22)의 탄소 질화막(23)을 분석한다. 이 분석을 위해서, ESCA(X-선 광전자 분광학), 라만 분광학, 및 XRD(X 선 굴절)이 사용된다.
XRD의 분석 결과는 특정한 굴절 피크를 나타내지 않으며 탄소 질화막이 전체적으로 비정질 구조를 갖는 것으로 나타난다.
라만 분광학의 분석 결과는 6 멤버의 링 구조의 흑연과 이와 유사한 구조에 의해 발생된 피크를 나타낸다.
ESCA로서 탄소와 질소의 상태 분석과 표면 원소 판정을 실행한다. ESCA 스펙트럼과 질소와 탄소의 피크 분리를 도 16 및 도 17에서 나타낸다. 탄소의 피크 분리는 sp3성분, sp2성분, 및 CO에 의한 세가지 피크를 나타낸다. 질소의 피크 분리는 sp3성분, sp2성분, 및 NO에 의한 세가지 피크를 나타낸다. 피크의 위치는 제조 방법과 그 후의 처리 과정에 의해 다소 쉬프트되는 것이 보통이다. 그러나, 다음과 같은 일반적인 경향이 있다는 것이 이미 공지되어 있다. 먼저, 질소와 탄소가 sp2궤도에서 결합되어 있으면, 질소 sp2피크와 탄소 sp2피크 사이의 에너지 차는 약 114.7eV가 된다. 이 실시예의 샘플은 114.7eV과 상당하는 114.1eV의 에너지 차를 나타낸다. 둘째, 질소와 탄소가 sp3궤도에서 결합되어 있으면, 질소 sp3피크와 탄소 sp3피크 간의 에너지 차는 약 112.9eV가 될 가능성이 있다. 이 실시예의 샘플은 112.9와 필적하는 112.3eV의 에너지 차를 나타낸다.
이들 분석 결과를 요약하면, 탄소 질화막은 sp3궤도에서 형성되는 C3N4구조와 sp2궤도에 의해 형성되는 흑연과 같은 구조 (어떤 탄소 원자는 질소 원자로 대체)를 포함하는 구조를 갖는 것으로 가정할 수 있다.
ESCA에 의한 본 실시예 샘플의 원소 판정은 탄소가 56.7%(원자 %), 질소가 38.2(원자 %), 및 산소가 5.1(원자 %)를 나타낸다. 이 판정 결과는 막에 함유된 산소양이 매우 적고, 이 막은 상술된 동일한 구조를 갖는 질소와 탄소로 이루어져 있는 것을 나타낸다.
(비교예 1)
비교예로서, 소다 라임 글래스의 기판이 탄소 질화막의 커버를 형성하지 않고 스페이서로 사용되고, 이러한 스페이서를 제1 실시예의 공정과 유사한 공정에 의해 이용하여 화상 형성 장치를 제조한다. 글래스의 2차 방출 속도는 약 3.5이다. 이 비교예에서는, 느린 방전이 2.5kV의 가속 전압에서 스페이서 표면 상에 발생하여 충분한 휘도를 성취할 수가 없다. 스페이서에 가장 가까운 전자 방출 소자로부터의 전자가 스페이서의 전하에 의해 스페이서를 향해 편향되어, 이 위치에서 화상의 왜곡이 확인되게 된다.
(제2 실시예)
제2 실시예에서, 스페이서의 절연 베이스 재료(24)와 전자 소스형 디스플레이 패널의 조립 방법은 제1 실시예와 아주 동일하다. 그러나, 유리 기판이 1.8㎜의 폭을 갖는 것이 다르다. 질소 가스를 막 형성 챔버 내로 도입하고 막 형성 동안의 질소 압력을 5mTorr로 유지한다. 1.3W/㎠의 전원이 흑연 타겟에 인가되고, 180㎚의 두께를 갖는 탄소 질화막이 형성된다. 탄소 질화막은 유리 기판의 양 측면 상에 형성된다.
다음에, 중간 전자로서의 Al 막이 스페이서의 양 측면 상에서 더 긴 측면의 폭을 따라 200㎛의 폭으로 형성된다. 중간 전자는 X 반향 배선으로부터 전면판 쪽으로 200㎛와 메탈 백으로부터 배면판쪽으로 100㎛ 만큼 스페이서를 피복한다. 이 실시예에서는, 배면판 측면 상에서의 중간 전자의 높이가 제1 실시예에서보다 더 높다. 이것은 배면판과 전면판 간의 거리가 길면 중간 전자에 의해 전위를 조정하는 것이 요망되기 때문이다.
상기 방법으로 형성된 스페이서(22)는 도전성 프릿 글래스로 중간 전극을 배선에 접착하여 행 방향 배선에 전기적으로 접속된다.
제1 실시예와 유사한 후속 공정이 실행되어 화상 형성 장치를 완성한다. 제1 실시예와 다른 점은 배면판과 전면판 간에 2㎜의 거리가 있다는 것이다. 스페이서의 비저항은 1013Ω 이상이고 이것은 저항계의 측정 한계를 넘는 것으로, 충분한 절연 기능을 확인시켜 준다.
본 실시예에서는, 가속 전압 Va를 어떠한 방전도 없이 7kV까지 인가하는 것이 가능하게 되어, 빔 쉬프트에 의한 왜곡이 발생하지 않는 양호한 질의 화상을 디스플레이할 수 있게 된다.
(제3 실시예)
제3 실시예에 있어서는, 스페이서의 절연 베이스 재료(24)와 전자 소스형 디스플레이 패널의 조립 방법은 제1 실시예와 매우 유사하다. 그러나, 사용되는 스페이서 도전막(23)은 다음과 같다. 질소 가스를 막 형성 챔버 내로 도입하고 막 형성 동안 질소 압력을 1.5mTorr로 유지한다. 3.8W/㎠의 전원이 흑연 타겟에 인가되고, 250㎚의 두께를 갖는 탄소 질화막이 형성된다. 이 탄소 질화막이 샘플 A로 사용된다. 다음에, 질소 가스가 막 형성 챔버 내로 도입되어 질소 가스를 막 형성 동안 2mTorr로 유지한다. 3.9W/㎠의 전원이 흑연 타겟에 인가되고, 240㎚의 두께를 갖는 탄소 질화막이 절연 베이스 재료(24) 상에 형성된다. 이 탄소 질화막을 샘플 B로서 사용한다. 마지막으로, 질소 가스가 막 형성 챔버 내로 도입되어 질소 압력을 막 형성 동안 2.7mTorr로 유지한다. 3.8W/㎠의 전원이 흑연 타겟에 인가되고, 210㎚의 두께를 갖는 탄소 질화막이 절연 베이스 재료(24) 상에 형성된다. 이 탄소 질화막을 샘플 C로서 사용한다. 이들 스페이서를 사용하여 디스플레이 패널을 조립한다. 이 공정은 모두 제1 실시예의 공정과 동일하다. 그러나, 전면판과 배면판을 질소 분위기 하에서 10분 이상 동안 프릿 글래스를 420℃에서 베이킹함으로써 함께 결합시키는 것이 다르다.
밀봉 공정 후에, 전압 Va와 동일한 극성의 전압을 인가하여 (각 스페이서 마다의) 저항값을 측정한다. 샘플 A는 7.1×108Ω이고, 샘플 B는 1.2×109Ω이고, 샘플 C는 1.1×1010Ω이다. 시트 저항은 샘플 A와 B에 대해 약 109이고, 샘플 C에 대해서는 약 1010이다.
상술한 방법으로 완성된 화상 형성 장치에서는, 도시하지 않은 신호 발생기로부터 발생된 주사 신호와 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 거쳐 각 전자 방출 소자(14)에 인가되어 이로부터 전자를 방출하고, 고전압 단자 Hv를 거쳐 메탈 백(21)에 고전압을 인가하여 방출된 전자빔을 가속화하고, 이것이 형광막(20)과 충돌되게 함으로써 형광재료(20b)을 여기하고 광을 발생하여 화상을 디스플레이한다. 고전압 단자 Hv에 인가된 전압 Va가 1 내지 5kV로 설정되고, 소자 전극(27 및 28) 양단에 인가된 전압 Vf가 14V로 설정된다.
본 실시예에서는, 텔레비젼 화상이 전압 Vf의 펄스폭을 변형하여 휘도 변조를 통해 디스플레이된다. 이들 샘플 A 내지 C에서는, 스페이서 근방에서의 전하에 의해 야기된 빔 쉬프트가 매우 적거나 전혀 없으므로, 어떠한 문제도 발생하지 않고 텔레비젼 화상을 디스플레이할 수 있게 된다.
스페이서의 소비 전원은 가장 작은 비저항을 갖는 샘플 A에 대해서도 수십 ㎽이므로, 열 문제는 발생하지 않는다.
(제4 실시예)
제4 실시예에서는, 스페이서의 절연 베이스 재료(24)와 전자 소스형 디스플레이 패널의 조립 방법은 제1 실시예와 매우 유사하다. 그러나, 사용되는 스페이서 도전막(23)은 다음과 같다. 질소 가스를 막 형성 챔버 내로 도입하고 막 형성 동안 질소 압력을 5mTorr로 유지한다. 3.8W/㎠의 전원이 흑연 타겟에 인가되고, 동시에 0.4w/㎠의 전원이 Pt 타겟에 인가된다. 흑연과 Pt가 스퍼터되는 동시에 200㎚의 두께를 갖는 탄소 질화막을 성취할 수 있다.
이들 스페이서가 사용되어 디스플레이 패널이 조립된다. 공정은 제1 실시예의 것과 모두 동일하다. 그러나, 전면판과 배면판을 질소 분위기 하에서 10분 이상 동안 프릿 글래스를 420℃에서 베이킹함으로써 함께 결합시키는 것이 다르다.
밀봉 공정 후에, 전압 Va와 동일한 극성의 전압을 인가하여 (각 스페이서 마다의) 비저항을 측정한다. 스페이서의 비저항은 1.8×1010Ω이다.
상술한 방법으로 완성된 화상 형성 장치에서는, 도시하지 않은 신호 발생기로부터 발생된 주사 신호와 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 거쳐 각 전자 방출 소자(14)에 인가되어 이로부터 전자가 방출되게 하고, 고전압 단자 Hv를 거쳐 메탈 백(21)에 고전압을 인가하여 방출된 전자빔을 가속화하고 이것이 형광막(20)과 충돌되게 함으로써, 형광재료(20b)을 여기하고 광을 발생하여 화상을 디스플레이하게 한다. 고전압 단자 Hv에 인가된 전압 Va가 1 내지 5kV로 설정되고, 소자 전극(27 및 28) 양단에 인가된 전압 Vf가 14V로 설정된다.
본 실시예에서는, 텔레비젼 화상이 전압 Vf의 펄스폭을 변형하여 휘도 변조를 통해 디스플레이된다. 이들 스페이서에서는, 스페이서 근방에서의 전하에 의해 야기된 빔 쉬프트가 매우 적거나 전혀 없으므로, 어떠한 문제도 야기하지 않고 텔레비젼 화상을 디스플레이할 수 있게 된다.
다음에, 다른 실시예를 설명한다. 이하 기술하는 구조에서는, 탄소 질화물이 스페이서의 표면 상에 형성되고, 스페이서의 표면 상의 전하는 스페이서의 베이스 재료 측면으로 배출되기가 쉬어진다. 특히, 이하의 구조는 제1 도전막 상의 탄소 질화물을 형성하여 전하를 용이하게 배출할 수 있게 한다. 도 18 및 도 19는 이러한 스페이서의 구조를 나타내는 개략도이다. 절연 베이스 재료(24) 상에, 도전성 제1 층(23a)와 탄소 질화물의 제2 층(23b)을 형성한다.
제1 층은 스페이서 표면 상의 전하를 제거하여 스페이서가 대량의 전하를 갖지 않게 한다. 제2 층은 2차 방출 속도가 작은 재료로 만들어져 있어 전하가 축적되지 않게 한다.
제1 층의 비저항은 스페이서 표면상의 전하를 신속히 제거할 수 있도록 스페이서를 통해 전류가 충분히 흐르게 하는 값으로 설정된다. 따라서, 스페이서에 적당한 비저항은 전하량으로부터 결정된다. 전하량은 전자 소스으로부터의 방출 전류와 스페이서 표면의 2차 방출 속도에 따라 달라진다. 그러나, 탄소 질화물의 제2 막은 2차 방출 속도가 작기 때문에 대량의 전하를 흐르게 할 필요는 없다. 1012Ω 이상의 시트 저항이 사용 조건의 대부분을 만족한다고 가정해도, 1011Ω 이상의 시트 저항이 가장 바람직하다. 비저항의 하한은 스페이서의 전원 소모로 결정된다. 따라서, 스페이서의 비저항은 화상 형성 장치의 전체 열량이 비저항을 과도하게 증가시키지 않으면 크게 영향받지 않도록 하는 값으로 선택될 필요가 있다.
스페이서의 제1 층은 비저항이 작은 금속 이외의 반도전성 재료로 만들어지는 것이 바람직하다. 이 이유는 비저항이 작은 재료가 사용되는 경우, 대전 방지막의 두께는 원하는 시트 저항 Rs를 얻도록 매우 얇을 필요가 있다. 일반적으로, 10㎚ 이하의 두께를 갖는 박막이 섬모양을 갖고 그 저항이 불안정하며 생산성이 떨어지는데, 이들 현상들은 박막 재료의 표면 에너지에 따라, 기판에 대한 부착 성능에 따라, 그리고 기판 온도에 따라 좌우된다. 따라서, 비저항이 금속보다 더 크거나 절연체보다 더 작은 반도전성 재료를 사용하는 것이 바람직하다.
스페이서의 온도 계수가 양의 값이면, 저항은 온도가 상승함에 따라 상승하여 스페이서에 의한 열 발생을 억제할 수 있다. 반대로, 스페이서의 온도 계수가 음의 값이면, 비저항은 스페이서 표면에서 소모되는 전원에 의해 야기된 온도 상승으로 저하되므로, 열이 더 발생되고, 온도가 더욱 상승되어, 대량의 전류가 흘러, 결과적으로 소위 열이탈(thermorunaway)이 발생한다. 그러나, 이 열이탈은 열량이나 소모 전원이 열 분산과 균형을 이루는 상태 하에서는 발생하지 않는다. 따라서, 저항기의 온도 계수(TCR)의 절대치가 작으면, 열이탈이 발생하지 않는다.
약 -1%의 TCR을 갖는 박막이 사용되고 스페이서 1㎠ 당 소모 전원이 0.1W을 초과하게 되면, 스페이서를 통해 흐르는 전류가 계속 증가하게 되어 열이탈이 발생하게 되는데, 상기 상태들은, 스페이서 형상, 스페이서에 인가된 전압 Va, 및 대전 방지막의 저항의 온도 계수에 따라 달라질 수 있다. 상기 상태들로부터, 1㎠ 당 0.1W 이하의 소비 전원을 보장하는 값 Rs는 10×Va2Ω 이상이다. 즉, 스페이서 상에 형성된 제1 층의 시트 저항 Rs를 10×Va2Ω 내지 1011Ω의 범위 내로 설정하는 것이 바람직하다.
제1 층의 두께 t는 상술한 바와 같이 10㎚ 이상인 것이 바람직하다. 막 두께 t가 1㎛을 초과하게 되면, 막의 스트레스가 커져 막이 벗겨지게 될 위험이 생기고, 또한 막 형성시간이 길어져 생산성이 떨어지게 된다. 따라서 막 두께를 10㎚ 내지 1㎛로 설정하는 것이 바람직하고, 20㎚ 내지 500㎚가 더욱 바람직하다.
비저항 ρ은 시트 저항 Rs와 두께막 t의 곱이다. 상술한 바람직한 Rc와 t의 범위로부터, 전하 방지막의 비저항 ρ의 범위는 10-7×Va2Ωm 내지 105Ωm인 것이 바람직하다. 더욱이, 시트 저항과 막 두께의 바람직한 범위를 실현하기 위해서는, ρ을 (2×10-7)×Va2Ωm 내지 5×104Ωm의 범위 내로 설정하는 것이 바람직하다. 디스플레이 패널에 대한 전자 가속 전압 Va는 100V 이상이다. 일반적으로 CRT로 사용되는 고속의 전자 형광막이 평탄 디스플레이 패널로 사용될 때에 충분한 휘도를 보장하기 위해서는, 3kV 이상의 전압이 필요하다. Va=1kV의 조건 하에서는, 대전 방지막의 비저항의 바람직한 범위는 0.1Ωm 내지 105Ωm이다.
제1 층의 재료는 상술한 바와 같은 스페이서에 대한 바람직한 범위내의 저항 값을 갖도록 조정될 수 있으며 안정적이기만 하면 산화물과 질화물과 같은 어떠한 재료이어도 좋다. 이들 재료 중에서, 비저항을 조정하기 쉬우며 화상 형성 장치의 제조 공정을 거쳐 안정된 비저항을 유지하는 재료로는 전이 금속과 Cr-SiO, Cr-SiO2, Cr-Al2O3, 및 In2O3-Al2O3과 같은 세라믹의 복합물 (서멧(cermet)), 전이 금속과 Cr-Al-N, Ti-Al-N, Ta-Al-N, Cr-B-N, 및 Cr-Si-N과 같은 고저항의 질화물(알루미늄 질화물, 보론 질화물, 실리콘 질화물 등)의 복합물이 있다.
스페이서의 전체 저항은 제1 층(23a)의 비저항로 대강 한정될 수 있도록 하여 결정된다. 전자 소스로부터 방출된 전자의 궤도를 진동시키지 않기 위해서, 전면판과 배면판 사이의 전위 분포, 즉 스페이서의 비저항이 그 전체 영역에 걸쳐 균일한 것이 바람직하다. 전위 분포가 진동하게 되면, 스페이서 근방의 전자가 편향되어 인접한 형광재료와 충돌하여 화상이 왜곡되게 된다. Cr, Ti 또는 Ta로 만든 질화막이 안정되고 균일한 비저항을 제공하므로 화상 왜곡을 방지하는 데에 효과적이다.
탄소 질화물의 제2 층(CNx)은 이상적으로는 화학식 C3N4를 가지며 sp3혼합 궤도에서 질소와 탄소 공유 결합의 화합물이다. 탄소 질화막은 후에 설명되는 각종 방법으로 형성될 수 있다. 이전에 설명한 바와 같이, 탄소 질화막은 sp3혼합 궤도형 다이아몬드에서 C3N4구조와 6각형 평면으로 연장된 흑연중 몇개의 탄소가 질소 원자로 대체된 구조의 혼합물이다. 탄소 질화막이 완전한 C3N4구조를 가지면, 원자 비율 N/C는 약 1.3인데 이는 제조 방법과 조건에 따라 변한다.
탄소 질화물이 스페이서 재료로서 우수한 점들 중 첫번째는 이차 방출 속도가 작은 데에 있다. 본 발명자에 의해 행해진 측정에 따르면, 탄소 질화막의 2차 방출 속도는 최대 1.8이다. 두번째는 크리핑 방전 파괴 전압이 크다는 것이다. 진공시의 측정은 8kW/㎜ 초과시에도 방전을 나타내지 않는다. 이들 두 가지 장점을 갖는 탄소 질화막은 스페이서가 전자 방출 동안 충전되는 것을 어렵게 만들어, 충분히 많은 전압이 형광막에 인가될 수 있게 한다. 따라서 탄소 질화막은 전자 빔을 사용하는 화상 형성 장치의 스페이서에 적당한 재료가 된다.
제2 층은 절연성 또는 도전성일 수 있다. 그러나, 이 비저항이 너무 작으면, 스페이서의 저항이 너무 작아지기 때문에 바람직하지 않다. N/C가 큰 탄소 질화막은 거의 절연성이므로, 스페이서의 전체 저항을 용이하게 제어할 수 있다.
상술한 바와 같이, 제2 막의 막 두께는 1㎚ 이상인 것이 바람직하다.
스페이서의 제2 구조에서는, 탄소 질화막의 제2 층은 2차 방출 속도가 작지만, 축적 전하가 제1 층의 반대 극성의 전하와 결합되어 중성화된다. 제2 층의 전하는 확산에 의해 또는 전하에 의해 형성된 전위 계조에 의해 제거된다. 그러나, 이동성은 도전체와 비교하여 매우 작다. 따라서, 막 두께가 너무 두꺼우면, 전하를 급속히 제거하기가 어려워진다. 제2 층이 절연성이어도 얇은 경우에는, 전하가 기판측(제1 층)으로 이동하는 관점에서 볼 때, 터널링 효과에 의한 전하 이동을 예측할 수 있으므로 제2 층의 막 두께는 50㎚ 이하로 설정하는 것이 바람직하다.
제1 층(23a)은 반응성 스퍼터링, 이온 빔 증착, 이온 플레이팅, 이온 원조 증착 및 CVD와 같은 박막 형성법을 통해서 절연 베이스 재료 상에 형성될 수 있다. 제2 층(23b)은 반응성 스퍼터링, 이온 원조 증착, CVD, 및 이온 빔 스퍼터링을 통해 형성될 수 있다. 스퍼터링이 사용되는 경우, 타겟 흑연이 질소 가스 분위기, 또는 질소와 아르곤의 혼합 가스 분위기에서 스퍼터된다.
다음에, 탄소 질화막 상에서 전하를 기판측으로 이동시키는 스페이서를 갖는 실시예를 첨부 도면을 참조하여 설명한다.
(제5 실시예)
본 실시예에서는, 통전 형성 공정을 거치지 않은 복수의 표면 전도형 전자 소스(14)가 기판(13) 상에 형성된다. 세정된 청색 판유리가 기판(13)으로 사용되고, 도 4a 및 도 4b에서 나타낸 160×720 표면 전도형 전자 방출 소자가 매트릭스형으로 배치되어 있다. 소자 전극(27 및 28)은 Ni 스퍼터된 막이다. X 방향과 Y 방향 배선(15 및 16)은 스크린 프린팅으로 형성된 Ag 배선이다. 도전성 박막(29)은 Pd 아민 복합 수용액을 베이킹하여 형성된 PdO 미세 입자막이다.
화상 형성 부재로서의 형광막(20)은 도 5a에서 나타낸 바와 같이 Y 방향으로 연장하는 각 색상의 형광성 줄무늬를 갖는다. 흑색 재료(20a)는 각 색상의 형광 줄무늬 사이에만이 아니라, X 방향으로도 배치되므로 Y 방향으로 화소를 분리하여 스페이서(22)를 실장하기 위한 영역을 보유할 수 있게 된다. 흑색 재료(도전성 재료)(20a)가 먼저 형성된 다음에, 각 색상의 형광재료가 흑색 재료가 형성된 공간에 코팅되어 형광막(20)을 형성한다. 흑색 줄무늬(흑색 재료(20a))의 재료로서는, 주 성분이 통상 사용되는 흑색 리드인 재료가 사용된다. 형광재료는 슬러리법에 의해 전면판 상에 코팅된다.
전자 소스 측에서의 형광막(20)의 내면 측상에 실장되는 메탈 백(21)은 전면판(19) 상에 형성된 형광막(20)의 내면 측을 평활화(통상 박막화로 불림)한 후에, 진공 증착으로 Al을 피착하여 형성된다. 형광막(20)의 도전성을 상승시키기 위해서, 어떤 경우 전면판(19)에는 (유리 기판과 투명막 사이의) 형광막(20)의 외면 측상에 투명 전극이 설치되어 있다. 그러나, 본 실시예에서는, 메탈 백만이 충분한 도전성을 제공할 수 있기 때문에 생략된다.
도 19를 참조하여, 스페이서(22)가 소다 라임 글래스로 만들어진 세정된 절연 베이스 재료(24) (폭 3.8㎜, 두께 200㎛, 길이 20㎜) 상에서 진공 증착에 의해 Cr-Al 합금 질화막(23a)를 피착하여 먼저 형성된다. 본 실시예에서 사용되는 Cr-Al 합금 질화막은 스퍼터링 시스템을 사용하여 아르곤 및 질소 혼합 분위기에서 Cr과 Al 타겟을 동시에 스퍼터링하여 형성된다. 사용되는 스퍼터링 시스템을 도 20에서 나타낸다. 도 20에서, 참조 부호 2001은 막 형성 챔버를, 2002는 스페이서 기판을, 2003 및 2004는 Cr 및 Al 타겟을, 2005 및 2006은 고주파수 전압을, 타겟 2003과 2004에 고주파수 전압을 인가하기 위한 고주파수 전원을, 2007 및 2008은 매칭 박스를, 2009 및 2010은 아르곤 및 질소 가스를 도입하기 위한 입구관을 나타낸다.
스퍼터링은 분압 비율 7:3과 전압 0.45Pa에서 막 형성 챔버(2001) 내로 아르곤 가스와 질소 가스를 도입하고, 고주파수 전압을 타겟과 스페이서 기판의 양단에 인가하여 방전되게 함으로써 형성된다. 최적의 비저항은 타겟에 공급된 고주파수 전원을 변경시켜 Cr 및 Al의 합성물을 제어함으로써 얻어진다. 세 종류의 Cr-Ar 합금 질화막이 형성된다.
제1 층이나 Cr-Al 합금 질화막이 형성된 후에, 제2 층(23b)이 제1 층(23a) 상에서 제1 층에 대해 사용되는 막 형성 챔버의 진공을 유지함으로써 형성된다. 제2 층(23b)는 다음의 방법으로 형성된다. 제2 층은 챔버로부터 스페이서 기판을 제거하지 않고, 제1 층을 형성한 후에 형성된다. 타겟이 흑연이고, 막 형성 비율을 공급되는 전원을 변형시켜 조정한다. 본 실시예에서는, 질소는 막 형성 챔버 내로 도입되고, 압력은 5mTorr로 유지되고, 타겟에 공급된 전원은 3.8W/㎠이다. 4분간의 막 형성시간에는, 화상 형성 장치의 제조 공정 후에 약 10㎚의 두께를 갖는 탄소 질화막을 얻을 수 있다.
Al로 만든 중간 전극(25)이 스페이서(22)의 접촉면에 위치하므로 X 방향 배선과 메탈 백에 대한 전기적 접속을 확실하게 하여 전위를 일정하게 유지시킨다. 중간 전극(25)은 X 방향 배선으로부터 전면판 쪽으로 150㎛과 메탈 백으로부터 배면판 쪽으로 100㎛만큼 스페이서(22)의 네 측면을 완전히 피복한다.
그 후에, 전면판(19)이 전자 소스(14)보다 3.8㎜ 높은 위치에서 지지 프레임(18) 상에 실장되고, 배면판(13), 전면판(19), 지지 프레임(18), 및 스페이서(22)가 이들의 접합부에서 함께 부착된다. 스페이서는 X-방향 배선(15) 상에서 동일한 피치로 고정된다. 스페이서(22)의 탄소 질화막(23)과 흑색 재료(20a)(라인폭 300㎛) 상의 전면판(19) 사이의 전기 도전성은 Au가 피복된 실리카 볼을 함유하는 도전성 프릿 글래스(26)을 사용하여 확실하게 된다. 메탈 백(21)은 메탈 백(21)과 스페이서(22)가 결합되는 영역에서 부분적으로 제거된다. 배면판(17)과 지지 프레임(18)은 프릿 글래스(도시 생략)를 코팅하고 이것을 10분 이상 동안 대기중에서 420℃에서 베이킹함으로써 접합부에서 함께 부착된다. 상기와 같이 하여 형성된 스페이서 샘플을 이하에서 간단히 설명한다.
스페이서 샘플 A에서, 제1 층은 200㎚의 두께와 1.0×104Ωm의 비저항을 갖는 Cr-Al-N으로 만들어지고, 제2 층은 10㎚의 두께를 갖는 탄소 질화물로 만들어진다.
스페이서 샘플 B에서는, 제1 층이 200㎚의 두께와 4.1×103Ωm의 비저항을 갖는 Cr-Al-N으로 만들어지고, 제2 층은 10㎚의 두께를 갖는 탄소 질화물로 만들어진다.
스페이서 샘플 C에서는, 제1 층이 200㎚의 두께와 2.3×103Ωm의 비저항을 갖는 Cr-Al-N으로 만들어지고, 제2 층은 10㎚의 두께를 갖는 탄소 질화물로 만들어진다.
상기의 방법으로 완성된 디스플레이 패널은 그 내측을 배기하기 위해서 배기관을 거쳐 진공 펌프에 접속된다. 충분히 낮은 압력을 성취한 후에는, 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 거쳐 소자 전극(27 및 28) 양단에 전압을 인가하여 도전막(29)이 통전 형성 공정을 거치게 하여 전자 방출부(30)을 형성한다. 통전 형성 공정은 도 7에서 나타낸 파형을 갖는 전압을 인가함으로써 실행된다.
다음에, 0.013Pa의 압력에 이르도록 아세톤이 배기관을 거쳐 진공 챔버 내로 도입된다. 전압 펄스를 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn에 주기적으로 인가함으로써, 탄소 또는 탄소 화합물을 피착하는 통전 활성화 공정을 실행한다. 도 8a에서 나타낸 파형을 갖는 전압은 통전 활성화 공정시에 인가된다.
다음에, 진공 챔버가 200℃로 가열되는 동안, 진공 챔버 내부는 10시간 동안 배기된다. 약 10-4Pa의 내압에서는, 배기관은 가스 버너로 가열됨으로써 이를 용융시켜 진공 챔버를 밀봉시킨다.
마지막으로, 밀봉 공정 후에 압력을 유지하도록 게터 공정이 실행된다.
상기와 같은 방법으로 완성된 화상 형성 장치에서는, 도시하지 않은 신호 발생기로부터 발생된 외부 주사 신호와 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 거쳐 각 전자 방출 소자(14)에 인가되어 이들로부터 전자가 방출되게 하고, 고전압이 고전압 단자 Hv를 거쳐 메탈 백(21)에 인가되어 방출된 전자빔을 가속화하여 이것을 형광막(20)과 충돌하게 하고, 이로써 형광재료(20b)을 여기시키고 광을 발생하여 화상이 디스플레이되게 한다. 고전압 단자 Hv에 인가된 전압 Va은 3 내지 7kV로 설정되고, 소자 전극(27 및 28) 양단에 인가된 전압 Vf는 14V로 설정된다.
상기 구동 조건하에서, 스페이서 샘플 A 근방의 빔 쉬프트는 60㎛미만이었고, 스페이서 샘플 B와 C 근방의 빔 쉬프트는 거의 나타나지 않아 텔레비션 화상에 어떠한 문제도 발생하지 않았다. Cr-Al-N 제1 층의 온도 계수는 -0.3 내지 -0.33%이었고, 상기 구동 조건하에서 어떠한 열이탈도 관측되지 않았다.
(제6 실시예 : 제2 층의 대전된 두께를 가짐)
제6 실시예에서, 제1 층은 상기 제1 실시예와 동일한 방법으로 형성되었고, 제2 층의 두께는 제2 층과는 다르게 만들어졌다. 이와 같은 스페이서로서, 텔레비션 화상이 비교된다. 제2 층 형성 조건은 제1 실시예와 동일하였다. 막 형성시간을 바꿈으로써, 막 두께가 조절되었다. 본 실시예의 스페이서 샘플은 다음과 같다.
스페이서 샘플 D에서, 제1 층은 200㎚의 두께와 4.1x103Ωm의 비저항을 갖는 Cr-Al-N으로 만들어지고, 제2 층은 5㎚의 두께를 갖는 탄소 질화물로 만들어진다.
스페이서 샘플 E에서, 제1 층은 200㎚의 두께와 4.1x103Ωm의 비저항을 갖는 Cr-Al-N으로 만들어지고, 제2 층은 20㎚의 두께를 갖는 탄소 질화물로 만들어진다.
스페이서 F에서, 제1 층은 200㎚의 두께와 4.1x103Ωm의 비저항을 갖는 Cr-Al-N으로 만들어지고, 제2 층은 60㎚의 두께를 갖는 탄소 질화물로 만들어진다.
연속하는 조립 공정은 제5 실시예와 동일하고, 구동 조건도 역시 제5 실시예와 동일하였다.
상기 구동 조건하에서 스페이서 샘플 D와 E 근방에서 전혀 빔 쉬프트도 없거나 또는 약간의 빔 쉬프트만이 존재하였고, 텔레비션 화상은 어떠한 문제도 유발하지 않았다. 그러나, 샘플 스페이서 F에 가장 가까운 전자 소스로부터 방출된 전자는 상기 구동 조건 하에서 주사 라인 피치의 약 1/5만큼 유도되었고, 텔레비젼 화상은 약간의 문제만이 있었다.
(제7 실시예)
제1 층은 Cr-SiO 서멧(cemet)로 만들어진다. 본 실시예의 스페이서 샘플은 다음과 같다.
스페이서 샘플 G에서, 제1 층은 150㎚의 두께와 9.4x103Ωm의 비저항을 갖는 Cr-SiO 서멧으로 만들어지고, 제2 층은 25㎚의 두께를 갖는 탄소 질화물로 만들어진다.
스페이서 샘플 H에서, 제1 층은 150㎚의 두께와 9.4x103Ωm의 비저항을 갖는 Cr-SiO 서멧으로 만들어지고, 제2 층은 8㎚의 두께를 갖는 탄소 질화물로 만들어진다.
제1 층은 SiO와 Cr이 타겟으로 사용되었다는 것을 제외하고, 제5 실시예와 동일한 방법으로 형성되었다. 0.5Pa로 유지된 스퍼터링 동안 아르곤 가스하에, 각각 40 분동안 7.6W/㎠의 전원이 SiO 타겟에 인가되었고, 0.13W/㎠의 전원이 Cr 타겟에 인가되었다. 형성된 Cr-SiO 막의 두께는 150㎚이었다. 제2 층(23b)은 제5 실시예와 동일한 방법으로 형성되었다.
후속하는 조립 공정은 제5 실시예와 동일하였고, 구동 조건도 역시 제5 실시예와 동일하였다. 상기 구동 조건 하에서 스페이서 샘플 G와 H 근방에는 단지 극히 작은 빔 쉬프트만이 존재하였고, 텔레비젼 화상은 어떠한 문제도 발생하지 않았다. Cr-SiO 서멧 제1 층의 온도 계수는 -0.3%이었고, 상기 구동 조건 하에서 어떠한 열이탈도 관측되지 않았다.
(비교예 2)
비교예로서, 실시예와 동일한 소다 라임 글래스의 기판 상에, 주석 산화물 막이 0.5Pa의 스퍼터 가스 압력과 2.8W/㎠의 공급 전원 조건 하에서 형성되었다. 이와 같은 기판을 스페이서로 사용함으로써, 실시예들과 동일한 방법으로써 화상 형성 장치가 제조되었다. 조립 공정 후 주석 산화막의 비저항은 9.2x10-2Ωm이었고, 가속 전압 Va는 1kV까지 상승될 수 없었고, 화상이 전혀 디스플레이될 수 없었다.
다음에, 탄소 질화막을 형성하고, 탄소 질화막이 형성되어 있는 베이스 재료 에 음 바이어스 전압이 인가되는 다른 실시예가 설명될 것이다.
만일 음 바이어스 전압이 탄소 질화막이 스퍼터링에 의해 형성되어 있는 스페이서의 절연 베이스 재료에 인가되면,보다 뛰어난 산 저항을 갖는 탄소 질화막이 음 바이어스 전압없이 막과 비교하여 형성될 수 있다.
만일 음 바이어스 전압이 스페이서의 절연 베이스 재료에 인가되면, 큰 에너지를 갖는 베이스 재료와 질소 이온이 충돌하여, 질소와 탄소 간의 반응이 증가되게 된다. 따라서,보다 큰 구속 에너지를 갖는 구조(C3N4)가 증가되어 열 저항의 증가가 유발될 수 있다.
만일 바이어스 전압이 더욱 증가되면, 베이스 재료는 베이스 재료를 갖는 질소 이온의 충돌에 의해보다 마찰된다. 약한 구속력을 갖는 구조는 막에 존재할 수 없어보다 뛰어난 특성을 갖는 대전 방지막이 형성될 수 있다.
그러나, 만일 바이어스 전압이 너무 높게 증가되면, 탄소 질화막의 막형성 속도는 상당히 느려지게 되는데 이는 제조 수율의 관점에서 바람직하지 않다. 이와 같은 관점에서, 막 형성 속도는 5 Ω/min 이상 또는 바람직하게는 10 Ω/min 이상인 것이 바람직하다.
(제 8 실시예)
본 실시예에서, 스페이서 도전막은 도 1에 도시된 바와 같이 탄소 질화막만의 단층 구조이다. 다음에 도 1을 참조하여 설명된다.
깨끗한 소다 라임 글래스(1.0㎜ 폭, 40㎜ 길이, 0.2㎜ 두께)로 만들어진 스페이서 절연 베이스 재료(24)가 준비되었고, 이 재료(24) 상에 Si3N4막이 Na 차단층으로서 다음 조건하에서 RF 스퍼터링에 의해 형성되었다.
Si3N4막 : 1mTorr의 막 형성 가스 압력, Ar:N2= 7:3, 6.3W/㎠의 Si 타겟 공급 전원 밀도, 50분의 막 형성시간, 및 200㎚의 막 두께.
Si3N4로 코팅된 스페이서 베이스 재료 상에 단층 구조의 탄소 질화막을 형성하기 위해, 스페이서 베이스 재료가 스퍼터링 시스템에 놓이고, 스페이서 샘플 A, B 및 C가 다음 조건 하에 형성되었다. 사용된 스퍼터링 시스템은 특정 시스템에만 한정되어 있지 않으며, 다음 조건 하에 막을 형성할 수 있다면 임의의 시스템이 사용될 수 있다. 도 21은 다음 실시예에 사용되는 스퍼터링 시스템을 도시한다.
스페이서 샘플 A: 1mTorr의 막 형성 질소 압력, 1.9W/㎠의 흑연 타겟 전원 밀도, -120V의 베이스 재료 바이어스 전위, 2㎚/min의 막 형성 속도, 및 50분후 100㎚의 막 두께.
스페이서 샘플 B: 1mTorr의 막 형성 질소 압력, 1.9W/㎠의 흑연 타겟 전원 밀도, -260V의 베이스 재료 바이어스 전위, 1㎚/min의 막 형성 속도, 및 100분후 100㎚의 막 두께.
스페이서 샘플 C: 1mTorr의 막 형성 질소 압력, 6.3W/㎠의 흑연 타겟 전원 밀도, -260V의 베이스 재료 바이어스 전위, 5㎚/min의 막 형성 속도, 및 20분후 100㎚의 막 두께.
그후, 디스플레이 패널은 상기 스페이서 샘플을 이용하여 조립되었다. 먼저, Al로 만들어진 중간 전극(25)이 X-방향 배선에의 신뢰성있는 전기 접속과 메탈 백을 보장하고 전위를 일정하게 유지하기 위해 스페이서의 보강면에 놓였다. 중간 전극(25)은 전면판을 향해 X-방향 배선으로부터 50㎛만큼 그리고 배면판을 향해 메탈 백으로부터 50㎛만큼 스페이서(22)의 네 측면을 완전히 커버하였다.
그후, 전면판(19)가 전극 소스(14)보다 높은 위치 1.2㎜에지지 프레임(18) 상에 장착되었고, 배면판(13), 전면판(19),지지 프레임(18), 및 스페이서(22)가 그 접합부에 고착되었다. 탄소 질화막(23)과 흑색 재료(20a)전면판(19) 간의 전기 도전은 Au로 코팅된 실리카 볼을 포함하는 도전성 프릿 글래스(26)를 사용하여 이루어졌다. 메탈 백(21)은 메탈 백(21)과 스페이서(22)가 결합되어 있는 영역에서는 부분적으로 제거되었다. 배면판(17)와 지지 프레임(18)은 프릿 글래스(도시되지 않음)를 코팅하고 그것을 대기 분위기에서 10 분 이상 420℃로 베이크함으로써 접합부에서 함께 고착되었다.
상기와 같이 완성된 디스플레이 패널은 그 내부를 진공으로 하기 위해 배기 파이프를 거쳐 진공 펌프에 연결되었다. 충분히 낮은 압력이 얻어진 후, 도전막(29)이 통전 형성 처리되어 전자 방출부(30)를 형성하도록, 소자 전극(27 및 28) 양단에 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 거쳐 전압이 인가되었다. 통전 형성 공정은 도 7에 도시된 파형을 갖는 전압을 인가함으로서 수행되었다.
다음에, 0.013Pa에 도달하도록 배기 파이프를 통해 아세톤이 진공 챔버 내로 유입되었다. 외부 단자 Dxl 내지 Dxm 및 Dy1 내지 Dyn에 전압 펄스를 주기적으로 인가함으로써, 탄소 또는 탄소 화합물의 통전 활성화 공정이 수행되었다. 도 8a에 도시된 파형을 갖는 전압이 통전 활성화 공정 동안 인가되었다.
다음에, 진공 챔버가 200℃로 가열되면서, 진공 챔버의 내부가 10시간 동안 진공으로 되었다. 약 10-4Pa의 내부 압력에서, 배기 파이프가 용해되어 진공 챔버를 밀봉하도록 가스 버너로서 가열되었다.
마지막으로, 밀봉후 압력을 유지하기 위해 게터 공정이 수행되었다.
상기와 같이 완성된 화상 형성 장치로서, 나타나지 않은 신호 발생기로부터 발생된 주사 신호와 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn을 거쳐 각각의 전자 방출 소자(14)에 인가되어 그로부터 전자를 방출하게 하고, 고전압이 고전압 단자 Hv를 거쳐 메탈 백(21)에 인가되어 방출된 전자 빔을 가속시켜 형광막(20)과 충돌하게 하고, 그로인해 형광재료(20b)을 여기시켜 광을 발생하고 화상을 디스플레이하게 한다. 고전압 단자 Hv에 인가된 전압 Va는 3 내지 7 ㎸로 설정되었고, 소자 전극(27 및 28)의 양단에 인가된 전압 Vf는 14V로 설정되었다.
본 실시예에서, 어떠한 방전없이 가속 전압 Va를 7㎸까지 인가하는 것이 가능하였고, 빔 쉬프트에 의해 유발된 어떠한 왜곡없이 우수한 품질의 화상이 디스플레이할 수 있다.
상기와 같이 완성된 화상 형성 장치는 분해되었고, 스페이서 표면 상의 탄소 질화막의 두께가 측정되었다. 스페이서 샘플 A는 약 50㎚의 두께를 가졌으며, 스페이서 샘플 B는 약 30㎚의 두께를 가졌으며, 스페이서 샘플 C는 약 70㎚의 두께를 가졌다. 각각의 스페이서 샘플은 균일한 두께를 가졌으며, 국부적으로 얇은 막 영역을 가졌거나 또는 막이 존재하지 않는 어떠한 영역도 가지지 않았다.
(비교예 3)
비교예로서, 소다 라임 글래스의 기판이 탄소 질화막의 커버를 형성하지 않고 스페이서로서 사용되었고, 화상 형성 장치는 상기 실시예의 그것들과 유사한 공정에 의해 이와 같은 스페이서를 사용하여 제조되었다. 글래스의 2차 방출 속도는 거의 3.5이다. 이와 같은 비교예로서, 2.5㎸의 가속 전압 Va와 충분한 휘도에서 스페이서 표면 상이 발생된 크리핑 방전은 얻을 수 없었다. 스페이서에 가장 가까운 전자 방출 소자로부터의 전자가 스페이서 상의 대전에 의해 스페이서쪽으로 편향되었고, 화상의 왜곡이 이 위치에서 확인되었다.
(제9 실시예)
제9 실시예에서, 스페이서의 절연 베이스 재료(24)가 제8 실시예와 동일한 방법으로 형성되었고, 전자 소스형 디스플레이 패널도 역시 제8 실시예와 동일한 방법으로 조립되었다. 그러나, 2.8㎜의 폭을 갖는 유리 기판이 사용되었다. 스페이서 도전막은 2층 구조를 가졌고, 다음 스페이서가 형성되었다. 다음에는 도 18을 참조하여 설명될 것이다.
[스페이서의 제조]
본 실시예에서, 2층 구조의 스페이서 도전막이 사용되었고, 대전 방지 기능을 갖는 Cr-Al 합금 질화막(23a)이 탄소 질화막(23b) 하에 형성되었다.
[제1 층 : Cr-Al 합금 질화막의 형성]
도 18에 도시된 바와 같이, 스페이서(22)의 Cr-Al 합금 질화막(23a)이 진공 증팍을 통해 깨끗한 소다 라임 글래스로 만들어진 절연 베이스 재료(24)(2.8㎜ 폭, 200㎛ 두께, 40㎜ 길이의 판) 상에 형성되었다.
7:3의 분압에서 그리고 0.45Pa의 전체 압력에서 막 형성 챔버내로 아르곤 가스와 질소 가스를 유입하고, 타겟과 스페이서 기판 양단 고주파수 전압을 인가하여 방전을 발생하기 위해 스퍼터링이 수행되었다.
타겟에 공급된 고주파수 전원을 바꾸어 Cr 및 Al의 조성을 조절함으로써 최적의 저항값이 달성되었다. 본 실시예에서, 막 두께는 2000Ω이었고, 스페이서의 저항값은 1.0x1010Ω이었고, 그 비저항은 2.86x106Ω㎝이었다.
[제2 층 : 탄소 질화막의 형성]
제1 층(23a)이 형성된 후, 탄소 질화물의 제2 층(23b)이 제1 층에 사용된 막 형성 챔버의 진공을 유지함으로써 상기 제1 층(23a) 상에 형성되었다. 막 형성 방법은 다음과 같다.
질소 가스가 막 형성 챔버내로 유입되었고, 압력이 1mTorr로 유지되었다. 방전을 발생시키기 위해 흑연 타겟과 스페이서 베이스 재료 양단에 고주파수 전압을 인가함으로써 스퍼터링이 수행되었다. 타겟에 공급된 전원은 1.9W/㎠이었다. 바이어스 전압이 스페이서 베이스 재료에 인가되었다. 스페이서 베이스 재료의 바이어스 전압은 스퍼터링 공정 동안 -120V 근방으로 유지되었다. 탄소 질화막(23b)의 증착 속도는 약 20Ω/min이었다. 300 Ω의 두께를 갖는 탄소 질화막(23b)이 15분후에 형성되었다. 이 스페이서는 스페이서 샘플 D로서 사용된다.
스페이서 샘플 E가 다음 조건하에서 형성되었다. 타겟에 공급된 전원은 1.9W/㎠이었다. 스페이서 베이스 재료의 바이어스 전압은 스퍼터링 공정 동안 -260V 근방으로 유지되었다. 탄소 질화막(23b)의 증착 속도는 약 10Ω/min이었다. 300 Ω의 두께를 갖는 탄소 질화막(23b)이 30분후에 형성되었다.
스페이서 샘플 F가 다음 조건하에서 형성되었다. 흑연 타겟에 공급된 전원은 6.3W/㎠이었다. 스페이서 베이스 재료의 바이어스 전압은 스퍼터링 공정 동안 -260V 근방으로 유지되었다. 탄소 질화막(23b)의 증착 속도는 약 50Ω/min이었다. 300 Ω의 두께를 갖는 탄소 질화막(23b)이 6분후에 형성되었다.
제8 실시예와 동일한 후속하는 공정이 수행되어 화상 형성 장치를 완성한다. 이 경우, 제8 실시예와 다른 점은 배면 및 전면판이 약 3㎜로 설정되었다는 점이다.
[결과]
상기와 같이 완성된 화상 형성 장치로서, 도시하지 않은 신호 발생기로부터 발생된 주사 신호와 변조 신호가 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 거쳐 각각의 전자 방출 소자(14)에 인가되어 그로부터 전자가 방출하게 하고, 고전압이 고전압 단자 Hv를 거쳐 메탈 백(21)에 인가되어 방출된 전자 빔을 가속시켜 그것을 형광막(20)과 충돌하게 함으로써, 형광재료(20b)을 여기시키고 광을 발생하게 하여 화상을 디스플레이하게 한다. 고전압 단자 Hv에 인가된 전압 Va는 3 내지 7㎸로 설정되었고, 소자 전극(27 및 28) 양단에 인가된 전압 Vf는 14 V로 설정되었다.
스페이서 샘플 D, E 및 F 근방의 빔 쉬프트는 상기 구동 조건 하에서는 극히 작았고, 이 빔 쉬프트는 텔레비젼 화상에 실제로 어떠한 문제도 발생하지 않았다.
그후 상기 디스플레이 패널은 분해되었고 스페이서 표면 상의 탄소 질화막이 측정되었다. 스페이서 샘플 D는 약 15㎚의 두께를 가졌고, 스페이서 샘플 E는 약 8㎚의 두께를 가졌고, 스페이서 샘플 F는 약 20㎚의 두께를 가졌다. 비록 막이 상기와 같이 얇았지만, 각각의 스페이서 샘플은 디스플레이 패널의 전 영역에 걸쳐 균일한 두께를 가졌고, 국부적으로 얇은 어떠한 막 영역도 갖지 않거나 또는 어떠한 막도 없는 영역이 존재하지 않았다. 막들은 균일성 및 제조 수율의 관점에서 적당하였다.
(비교예 4)
비교예로서, 상기 실시예와 동일한 소다 라임 글래스의 기판 상에, 주석 산화막이 0.5Pa의 스퍼터 가스 압력과 2.8W/㎠의 공급 전원 조건하에서 아르곤 가스로서 주석 산화물 타겟을 스퍼터링함으로써 형성되었다. 이와 같은 기판을 스페이서로 사용함으로써, 화상 형성 장치가 상기 실시예들과 동일한 방법으로 제조되었다. 주석 산화막의 비저항은 조립 공정후 9.2x10-2Ω㎝이었고, 가속 전압 Va은 1㎸까지 상승될 수 없었으며, 화상이 전혀 디스플레이될 수 없었다.
다음에, 탄소 질화물이 할로겐 함유 가스에 노출되는 다른 실시예가 설명될 것이다.
만일 스페이서 기판 상의 탄소 질화물이 할로겐 함유 가스에 노출되면, 패널 조립 공정 동안 산화되기 어려운 안정한 스페이서가 형성될 수 있다.
탄소 질화막은 흑연 및 함께 혼합된 C3N4미세 결정을 갖는다. 니트릴족(-C≤N) 및 할로겐족(-OH)이 댕글링 본드 또는 이들 미세 결정의 격자 결함에 존재한다. 이와 같은 사이트들(sites)은 산소와 물의 공격에 극히 활성이고, 열처리 및 막 필-오프(peel-off) 동안 산화의 성능이 대기에 있는 수분의 공격에 의해 유발되도록 결정한다.
다음 실시예에서, 탄소 질화물은 Cl2, F2및 Br2과 같은 할로겐을 함유하는 증기(가스)에 노출되고, 이들 분자들이 활성 사이트에서 단절(화학적 본딩이 아닌 물리적 흡착)되어 산화 및 필-오프에 대한 저항이 향상될 수 있게 된다.
이 경우, 만일 이 노출 공정이 고온에서 수행되면, 이들 분자들은 흡착이 힘든 사이트에서 종단될 수 있다. 이와 같은 고온을 화상 형성 장치의 조립 공정에서 사용되는 가장 높은 온도 이상의 온도로 설정하는 것이 바람직하다. 노출 공정의 효과를 증가시키기 위해, 600℃이상에서 노출 공정을 수행하는 것이 바람직하다.
만일 탄소 질화물이 할로겐만의 또는 할로겐 탄소의 혼합물과 고온에서 반응하면 패널 조립 공정 동안 산화되기 어려운 안정한 스페이서가 형성될 수 있다.
(제10 실시예)
본 실시예에서, 탄소 질화물의 단일층 구조의 스페이서 도전막이 사용되었다. 다음에는 도 1을 참조로 설명될 것이다.
스페이서 절연막 베이스 재료(24), 주로 (1.0㎜ 폭, 40㎜ 길이, 0.2㎜ 두께) 세라믹으로 조성된 화합물이 사용되었다. 다른 성분에 대한 알루미나의 조성비는 소다 라임 글래스의 동일한 열팽창 계수를 갖도록 조정되었다.
(탄소 질화막의 형성)
탄소 질화막이 다름 방법으로 형성되었다.
질소 가스가 막 형성 챔버내로 유입되고, 압력이 1mTorr로 유지되었다. 방전이 발생하도록 흑연 등과 스페이서 베이스 재료 양단에 고주파수 전압을 인가함으로써 스퍼터링이 수행되었다. 타겟에 대한 공급 전원은 1.9W/㎠이었다. 30㎚의 두께를 갖는 탄소 질화막(23b)이 형성되었다.
(할로겐 노출 공정)
그후, 스페이서는 다음과 같은 방법으로 할로겐 처리되었다.
질소 및 CCl2F2의 혼합 가스가 CCl2F2의 분압비 0.5% 및 대기압과 동일한 전체 압력에서 막 형성 챔버내로 유입되고, 그후 막 형성 챔버가 밀봉되었다. 저항 가열 유닛이 챔버에 미리 놓이고, 탄소 질화막으로 형성된 스페이서가 저항 가열 유닛 상에 놓였다. 스페이서는 탄소 질화막 표면이 유입된 가스와 접촉하도록 가열 유닛에 고정되었다. 다음에 전원이 저항 가열 유닛에 공급되어 스페이서의 온도를 10℃/min의 속도로 상승시켰다. 이 온도 상승은 600℃에서 중단되어 한 시간 동안 이 온도에서 유지되었다. 그후, 온도가 실온까지 5℃/min의 속도로 낮아진 다음 모든 가스가 배기되어 할로겐 노출 공정을 종료한다.
[스페이서 및 패널의 조립]
그후, 디스플레이 패널이 상기 스페이서를 사용하여 조립되었다. 먼저, Al로 만들어진 중간 전극(25)이 X방향 배선과 메탈 백에의 신뢰성있는 전기적 접속을 보장하고 전위를 일정하게 유지하기 위해 스페이서의 보강면에 놓였다. 중간 전극(25)은 전면판쪽으로 X방향 배선으로부터 50㎛만큼 그리고 배면판쪽으로 메탈 백으로부터 50㎛만큼 스페이서(22)의 네 측면을 완전히 덮었다.
그후, 전면판(19)이 전극 소스(14)보다 1.0㎜ 높은 위치의 지지 프레임(18) 상에 장착되었고, 배면판(13), 전면판(19), 지지 프레임(18) 및 스페이서(22)가 그 접합부에 함께 고착되었다. 흑색 재료(20a)(300㎛의 선폭) 상의 탄소 질화막(23)과 전면판(19) 간의 전기 도전은 Au로 코트된 실라카 볼을 포함하는 도전성 프릿 글래스(26)를 사용함으로써 이루어졌다. 메탈 백(21)이 메탈 백(21)과 스페이서(22)가 결합되어 있는 영역에서 부분적으로 제거되었다. 배면판(17)과 지지 프레임(18)이 프릿 글래스(도시되지 않음)를 코팅하고 그것을 대기에서보다 10분 이상 420℃에서 베이크함으로써 함께 고착되었다.
상기와 같이 완성된 디스플레이 패널이 그 내부를 진공으로 하기 위해 배기 파이프를 거쳐 진공 펌프에 접속되었다. 충분히 낮은 압력이 얻어진 후, 도전막(29)을 통전 형성 처리하고 전자 방출부(30)를 형성하기 위해 소자 전극(27 및 28) 양단의 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 거쳐 전압이 인가되었다. 통전 형성 공정은 도 7에 도시된 파형을 갖는 전압을 인가함으로써 수행되었다.
다음에, 0.013 Pa의 압력에 도달하도록 진공 챔버내로 배기 파이프를 거쳐 아세톤이 유입되었다. 전압 펄스를 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn에 주기적으로 인가함으로써, 증착 탄소 또는 탄소 화합물의 통전 활성화 공정이 수행되었다. 도 8a에 도시된 파형을 갖는 전압이 통전 활성화 공정 동안 인가되었다.
다음에, 진공 챔버가 200℃까지 가열되면서, 진공 챔버의 내부가 10시간 동안 진공으로 되었다. 약 10-4Pa의 내부 압력에서, 배기 파이프가 이를 용해시키기 위해 가스 버너로 가열되어 진공 챔버를 밀봉하였다.
마지막으로, 밀봉후 압력을 유지하기 위해 게터 공정이 수행되었다.
[결과]
상기와 같이 완성된 화상 형성 장치로서, 도시되지 않은 신호 발생기로부터 발생된 주사 신호와 변조 신호가 그로부터 전자를 방출하도록 외부 단자 Dx1 내지 Dxm 및 Dy1 내지 Dyn를 거쳐 각각의 전자 방출 소자(14)에 인가되었고, 방출된 전자 빔을 가속시키고 그것이 형광막(20)과 충돌하도록 고전압이 고전압 단자 Hv를 거쳐 메탁 백(21)에 인가되어, 형광재료(20b)를 여기시켜 광을 발생하여 화상을 디스플레이하게 한다. 고전압 단자 Hv에 인가된 전압 Va은 3 내지 7㎸로 설정되고, 소자 전극(27과 28) 양단에 인가된 전압 Vf는 14V로 설정되었다.
상기 스페이서를 갖는 화상 형성 장치에 의해 형성된 화상은 텔레비젼 화상의 어떠한 실용적인 문제를 유발하지 않고 스페이서에 대해 전하에 의해 유발될 화상 왜곡이 거의 없었다.
상기와 같이 완성된 화상 형성 장치가 분해되고 스페이서 표면 상의 탄소 질화막의 두께가 측정되었다. 비록 막 두께는 약 15㎚로 감소되었지만, 균일하였다.
(비교예 5)
상기 비교예로서, 소다 라임 글래스로만 만들어진 기판이 탄소 질화막의 커버를 형성하지 않고 스페이서로서 사용되었고, 화상 형성 장치는 상기 실시예와 동일한 공정에 의해 제조되었다. 글래스의 2차 방출 속도는 거의 3.5이다. 이 비교예로서, 2.5㎸의 가속 전압과 충분한 휘도에서 스페이서 표면 상에 발생된 그리핑 방전이 얻어질 수 없었다. 스페이서에 가장 가까운 전자 방출 소자로부터의 전자는 스페이서 상의 대전에 의해 조작자쪽으로 편향되었고, 화상의 왜곡이 이 위치에서 확인되었다.
(제11 실시예)
제11 실시예에서, 스페이서의 절연 베이스 재료(24)가 상기 제10 실시예와 동일한 방법으로 형성되었고, 전자 소스형 디스플레이 패널도 역시 제10 실시예와 동일한 방법으로 조립되었다. 그러나, 2.8㎜의 폭을 갖는 유리 기판이 사용되었다. 스페이서 도전막은 2층 구조를 가지며, 다음 스페이서가 형성되었다. 다음에는 도 18을 참조하여 설명될 것이다.
[스페이서의 제조]
본 실시예에서, 2층 구조의 스페이서 도전막이 사용되었고, 대전 방지 기능을 갖는 Cr-Al 합금 질화막(23a)이 탄소 질화막(23b) 밑에 놓였다.
[제1 층 : Cr-Al 합금 질화막의 형성]
도 18에 도시된 바와 같이, 스페이서(22)의 알루미나로 주로 조성된 세라믹 혼합물이 진공 증착을 통해 소다 라임 글래스와 동일한 열 팽창 계수를 갖도록 조정된 절연 세라믹의 절연 베이스 재료(24)(2.8㎜ 폭, 200㎛ 두께, 40㎜ 길이의 판) 상에 형성되었다.
7:3의 분압에서 그리고 0.45Pa의 전체 압력에서 막 형성 챔버내로 아르곤 가스와 질소 가스를 유입하고, 타겟과 스페이서 기판 양단 고주파수 전압을 인가하여 방전이 발생하도록 스퍼터링이 수행되었다. 타겟에 공급된 고주파수 전원을 바꾸어 아르곤과 질소의 조성을 조절함으로써 최적의 저항값이 달성되었다. 본 실시예에서, 막 두께는 2000Ω이었고, 스페이서의 저항값은 1.0x1010Ω이었고, 그 비저항은 2.86x106Ω㎝이었다.
[제2 층 : 탄소 질화막의 형성]
제1 층(23a)이 형성된 후, 탄소 질화물의 제2 층(23b)이 제1 층에 대해 사용된 막 형성 챔버의 진공을 유지함으로써 상기 제1 층(23a) 상에 형성되었다. 막 형성 조건은 제10 실시예와 동일하다. 특히, 질소 가스가 막 형성 챔버내로 유입되었고, 압력이 1mTorr로 유지되었다. 방전이 발생하도록 타겟과 스페이서 베이스 재료 양단에 고주파수 전압을 인가함으로써 스퍼터링이 수행되었다. 타겟에 공급된 전원은 1.9W/㎠이었다. 30㎚의 두께를 갖는 탄소 질화막이 형성되었다.
(할로겐 노출 공정)
그후, 스페이서는 다음과 같은 방법으로 할로겐화 처리되었다.
N2및 Cl2의 혼합 가스가 Cl2의 분압비 1.0% 및 대기압과 동일한 전체 압력에서 막 형성 챔버내로 유입되고, 그후 막 형성 챔버가 밀봉되었다. 저항 가열 유닛이 챔버에 미리 놓이고, 탄소 질화막으로 형성된 스페이서가 저항 가열 유닛 상에 놓였다. 스페이서는 탄소 질화막 표면이 유입된 가스와 접촉하도록 가열 유닛에 고정되었다. 다음에 전원이 저항 가열 유닛에 공급되어 스페이서의 온도를 10℃/min의 속도로 상승시켰다. 이 온도 상승은 600℃에서 중단되어 한 시간 동안 이 온도에서 유지되었다. 그후, 온도가 실온으로 5℃/min의 속도로 낮아진 다음 모든 가스가 배기되어 할로겐 노출 공정을 종료한다.
[스페이서 및 패널의 조립]
Al로 만들어진 중간 전극(25)이 X 방향 배선과 메탈 백에 대한 신뢰성있는 전기적 접속을 보장하고 전위를 일정하게 유지하기 위해 스페이서의 보강면에 놓였다. 중간 전극(25)은 X방향 배선으로부터 50㎛만큼 전면판쪽으로 그리고 메탈 백으로부터 100㎛만큼 배면판쪽으로 스페이서(22)의 네 측면을 완전히 덮었다.
그후, 전면판(19)이 전극 소스(14)보다 1.0㎜ 높은 위치의 지지 프레임(18) 상에 장착되었고, 배면판(13), 전면판(19), 지지 프레임(18) 및 스페이서(22)가 그 접합부에 함께 고착되었다. 스페이서는 일정한 피치로 X방향 배선(15)에 고정되었다.
[결과]
상기와 같이 완성된 화상 형성 장치를 사용하여 화상이 디스플레이되었다. 본 실시예에서, 가속 전압 Va은 어떠한 방전도 없이 5㎸까지 상승될 수 있었고, 화상 형성 장치에 실용적으로 사용되기에 충분한 휘도가 얻어졌다. 스페이서 상의 대전에 의해 유발된 작은 빔 쉬프트로서 양호한 화상이 디스플레이될 수 있었다.
상기와 같이 완성된 화상 형성 장치가 분해되고 탄소 질화막의 표면이 분석되었다. 비록 스페이서 표면 상의 탄소 질화막의 두께가 약 15㎛로 감소되었지만, 모든 스페이서는 균일한 탄소 질화물을 가졌다.
(비교예 6)
상기 비교예로서, 상기 실시예와 동일한 방법으로 소다 라임 글래스로 만들어진 기판 상에, 주석 산화막이 0.5Pa의 스퍼터 가스 압력과 2.8W/㎠의 공급 전원의 조건하에서 아르곤 가스로 산화물 타겟을 스퍼터링함으로써 형성되었다. 이 기판을 스페이서로 사용함으로써, 화상 형성 장치가 상기 실시예와 동일한 방법으로 제조되었다. 주석 산화막의 비저항은 조립 공정후 9.2x10-2Ωm이었고, 가속 전압 Va는 1㎸까지 상승될 수 없었고, 화상이 전혀 디스플레이될 수 없었다.
비록 본 발명이 특정 실시예를 참조로 서술되었지만, 본 발명은 상기 실시예에만 한정되어 있지 않다. 예를 들어, 본 발명은 부품이 전자 방출부 근방에 배치된 구조를 갖는 장치에 적용할 수 있다.
상기 실시예에서, 중간 전극의 표면이 노출된다. 대신에, 탄소 질화막 또는 다른 막이 중간 전극의 표면 상에 형성될 수 있다. 만일 도전막이 중간 전극 상에 형성되고 모든 또는 일부의 노출 표면이 그것으로 덮이면, 중간 전극으로부터의 방전이 감소될 수 있다. 이 경우, 기판측 상의 중간전극의 끝 표면이 막으로 덮이더라도, 막이 너무 두껍지 않는 한 중간 전극의 효과는 충분히 유지될 수 있다.
지금까지, 본 발명에 따르면, 부품, 전형적으로 스페이서 상의 대전의 영향이 경감될 수 있거나 또는 영향이 안정화될 수 있다. 그리핑 방전의 가능성이 억제될 수 있다. 대기 가스에 의해 유발될 저항값의 편차가 낮아져 생산성이 향상될 수 있다.
본 발명은 형광막으로부터 광을 방출하기 위해 3㎸ 이상의 전압에서 전자가 가속되는 화상 형성 장치에 특히 유효하다.
본 발명을 화상 형성 장치, 특히 그 스페이서에 적용함으로써, 스페이스 근방의 빔 쉬프트에 의해 유발된 적은 왜곡을 갖는 높은 품질의 화상이 얻어질 수 있다.
만일 탄소 질화물이 음 바이어스를 인가함으로써 형성되면, 그 성능이 거의 변하지 않으며 패널 조립 공정 동안 거의 산화되지 않는 안정한 부품이 얻어질 수 있다.
만일 탄소 질화물이 할로겐을 함유하는 가스에 노출되면, 그 성능이 거의 변하지 않으며, 패널 조립 공정 동안 거의 산화되지 않는 안정한 부품이 얻어질 수 있다.

Claims (28)

  1. 전자 빔 장치에 있어서,
    전자 방출부를 갖는 제1 기판;
    상기 제1 기판에 대향하는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 제공되는 제1 부품
    를 구비하되,
    상기 제1 부품의 표면 상에 탄소 질화물이 형성되는 것을 특징으로 하는 전자 빔 장치.
  2. 제1항에 있어서, 상기 제1 부품은 상기 제1 및 제2 기판 간의 간격을 유지하기 위한 스페이서(spacer)인 것을 특징으로 하는 전자 빔 장치.
  3. 제1항에 있어서, 상기 탄소 질화물은 막의 형태로 상기 제1 부품 상에 형성되는 것을 특징으로 하는 전자 빔 장치.
  4. 제1항에 있어서, 상기 탄소 질화물은 전기 절연성인 것을 특징으로 하는 전자 빔 장치.
  5. 제1항에 있어서, 상기 탄소 질화물은 전기 도전성인 것을 특징으로 하는 전자 빔 장치.
  6. 제5항에 있어서, 상기 탄소 질화물은 탄소 질화물의 비저항을 조정하기 위한 금속 성분을 함유하는 것을 특징으로 하는 전자 빔 장치.
  7. 제1항에 있어서, 상기 탄소 질화물은 도전성 베이스 재료(conductive base material) 상에 형성되는 것을 특징으로 하는 전자 빔 장치.
  8. 제1항에 있어서, 상기 제1 부품은 서로 다른 전위를 갖는 전극에 접속되는 것을 특징으로 하는 전자 빔 장치.
  9. 제1항에 있어서, 상기 제1 기판은 복수의 전자 방출부를 구비하는 것을 특징으로 하는 전자 빔 장치.
  10. 제1항에 있어서, 상기 전자 방출부는 상기 제1 기판 상에 형성된 표면 도전형 전자 방출소자의 전자 방출부인 것을 특징으로 하는 전자 빔 장치.
  11. 화상 형성 장치에 있어서,
    전자 방출부를 갖는 제1 기판;
    상기 제1 기판에 대향하며, 상기 전자 방출부로부터 방출된 전자에 따라 화상을 형성하기 위한 화상 형성 부품을 갖는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 제공되는 제1 부품
    를 구비하되,
    상기 제1 부품의 표면 상에 탄소 질화물이 형성되는 것을 특징으로 하는 화상 형성 장치.
  12. 제11항에 있어서,
    상기 화상 형성 부품은 형광막인 것을 특징으로 하는 화상 형성 장치.
  13. 전자 빔 장치용 부품으로써, 상기 전자 빔 장치는
    전자 방출부를 갖는 제1 기판;
    상기 제1 기판에 대향하는 제2 기판; 및
    상기 제1 및 제2 기판 간에 상기 전자 빔 장치용 부품으로써 제공되는 제1 부품
    을 구비하되,
    상기 제1 부품의 표면 상에 탄소 질화물이 형성되는 것을 특징으로 하는 전자 빔 장치용 부품.
  14. 제1항 내지 제13항 중 어느 한 항에 따른 전자 빔 장치, 화상 형성 장치 또는 전자 빔 장치용 부품의 제조 방법에 있어서,
    상기 제1 부품 상의 탄소 질화물은 스퍼터링에 의해 형성되는 것을 특징으로 하는 방법.
  15. 전자 방출부를 갖는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 제1 및 제2 기판 간에 제공되는 제1 부품을 갖는 전자 빔 장치의 제조 방법에 있어서,
    스퍼터링 공정에 의해 상기 제1 부품의 표면 상에 탄소 질화물을 형성하는 단계
    를 포함하되,
    상기 스퍼터링 공정은 상기 제1 부품의 베이스 재료(base material)에 음 바이어스 전압을 인가하면서 수행되는 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제1 부품의 표면 상의 탄소 질화물은 질소 분위기에서 탄소 타겟(carbon target)을 스퍼터링함으로써 형성되는 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  17. 제16항에 있어서, 상기 탄소 타겟은 흑연(graphite)인 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  18. 제15항에 있어서, 상기 제1 부품은 상기 제1 및 제2 기판 사이의 간격을 유지하기 위한 스페이서인 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  19. 전자 방출부를 갖는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 제1 및 제2 기판 간에 제공되는 제1 부품을 갖는 전자 빔 장치의 제조 방법에 있어서,
    상기 제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유하는 가스에 노출시키는 단계
    를 포함하는 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  20. 제19항에 있어서, 상기 노출 단계는 상기 전자 빔 장치가 완성될 때까지 사용된 최고 온도보다 높은 온도에서 수행되는 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  21. 제19항 또는 제20항에 있어서, 상기 노출 단계는 상기 제1 및 제2 기판이 고착되어 밀봉되는 온도보다 높은 온도에서 수행되는 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  22. 제19항에 있어서, 상기 제1 부품의 표면 상의 탄소 질화물은 질소 분위기에서 탄소 타겟을 스퍼터링함으로써 형성되는 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  23. 제22항에 있어서, 상기 탄소 타겟은 흑연인 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  24. 제19항에 있어서, 상기 제1 부품은 상기 제1 및 제2 기판 간의 간격을 유지하기 위한 스페이서인 것을 특징으로 하는 전자 빔 장치의 제조 방법.
  25. 전자 방출부를 갖는 제1 기판; 상기 제1 기판에 대향하고, 상기 전자 방출부로부터 방출된 전자에 따라 화상을 형성하기 위한 화상 형성 부품을 갖는 제2 기판; 및 상기 제1 및 제2 기판 간에 제공되는 제1 부품을 갖는 화상 형성 장치의 제조 방법에 있어서,
    스퍼터링 공정에 의해 상기 제1 부품의 표면 상에 탄소 질화물을 형성하는 단계
    를 포함하되,
    상기 스퍼터링 공정은 상기 제1 부품의 베이스 재료(base material)에 음 바이어스 전압을 인가하면서 수행되는 것을 특징으로 하는 화상 형성 장치의 제조 방법.
  26. 전자 방출부를 갖는 제1 기판; 상기 제1 기판에 대향하고, 상기 전자 방출부로부터 방출된 전자에 따라 화상을 형성하기 위한 화상 형성 부품을 갖는 제2 기판; 및 상기 제1 및 제2 기판 간에 제공되는 제1 부품을 갖는 화상 형성 장치의 제조 방법에 있어서,
    상기 제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유하는 가스에 노출시키는 단계
    를 포함하는 것을 특징으로 하는 화상 형성 장치의 제조 방법.
  27. 전자 방출부를 갖는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 전자 빔 장치용 부품으로써 상기 제1 및 제2 기판 사이에 제공된 제1 부품을 갖는 전자 빔 장치용 부품의 제조 방법에 있어서,
    스퍼터링 공정에 의해 상기 제1 부품의 표면 상에 탄소 질화물을 형성하는 단계
    를 포함하되,
    상기 스퍼터링 공정은 상기 제1 부품의 베이스 재료(base material)에 음 바이어스 전압을 인가하면서 수행되는 것을 특징으로 하는 전자 빔 장치용 부품의 제조 방법.
  28. 전자 방출부를 갖는 제1 기판, 상기 제1 기판에 대향하는 제2 기판, 및 상기 전자 빔 장치용 부품으로써 상기 제1 및 제2 기판 사이에 제공된 제1 부품을 갖는 전자 빔 장치용 부품의 제조 방법에 있어서,
    상기 제1 부품의 표면 상에 형성된 탄소 질화물을 적어도 할로겐 또는 할로겐 화합물을 함유하는 가스에 노출시키는 단계
    를 포함하는 것을 특징으로 하는 전자 빔 장치용 부품의 제조 방법.
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