KR19990014287A - 기억 장치 및 방법 - Google Patents

기억 장치 및 방법 Download PDF

Info

Publication number
KR19990014287A
KR19990014287A KR1019980030780A KR19980030780A KR19990014287A KR 19990014287 A KR19990014287 A KR 19990014287A KR 1019980030780 A KR1019980030780 A KR 1019980030780A KR 19980030780 A KR19980030780 A KR 19980030780A KR 19990014287 A KR19990014287 A KR 19990014287A
Authority
KR
South Korea
Prior art keywords
image
pixel
pixels
memory
address
Prior art date
Application number
KR1019980030780A
Other languages
English (en)
Other versions
KR100591867B1 (ko
Inventor
데츠지로 곤도
Original Assignee
이데이 노부유키
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유키, 소니 주식회사 filed Critical 이데이 노부유키
Publication of KR19990014287A publication Critical patent/KR19990014287A/ko
Application granted granted Critical
Publication of KR100591867B1 publication Critical patent/KR100591867B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Image Processing (AREA)
  • Memory System (AREA)
  • Storing Facsimile Image Data (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Editing Of Facsimile Originals (AREA)

Abstract

본 발명은 입력 화상을 확대한 것을 즉석에서 얻을 수가 있도록 하는 기억 장치 및 방법에 관한 것이다. 구체적으로는 입력 화상 메모리(2)에서는 화소의 수평 방향 또는 수직 방향의 위치에 각각 대응하는 수평 어드레스 HA 또는 수직 어드레스 VA에 의해 지정되는 어드레스에 입력 화상이 차례로 기억되어간다. 한편 다화소수 화상 생성 회로(3)에서는 입력 화상을 구성하는 화소수 보다 많은 화소수로 구성되는 화상인 다화소수 화상의 화소를 생성하는데 필요한 입력 화상의 화소가 입력 화상 메모리(2)에 기억되면 그 화소가 판독되고 그것을 써서 다화소수 화상의 화소가 생성된다. 이 다화소수 화상의 화소는 다화소수 화상 메모리(4)에 있어서 수평 어드레스 HA 또는 수직 어드레스 VA에 의해 지정되는 어드레스에 기억된다.

Description

기억 장치 및 기억 방법
본 발명은 기억 장치 및 기억 방법에 관해서 특히 예를 들자면 화상을 확대하는 경우 등에 사용하기가 적합한 기억 장치 및 기억 방법에 관한 것이다.
예를 들자면 고해상도의 화상 데이타를 최하위 계층 또는 제 1 계층의 화상 데이타로서 그로부터 화소수가 작은 제 2계층의 화상 데이타를 형성하고 다시 그것보다 화소수가 작은 제 3 계층의 화상 데이타를 형성하고 아래에 꼭같이 해서 최상위 계층까지의 화상 데이타를 형성하는 부호화 수법이 있다. 이와 같은 부호화는 계층 부호화라 칭하고 각계층의 화상 데이타는 그 계층에 대응한 해상도(화소수)의 모니터로 표시된다. 따라서 유저쪽에서는 계층 부호화된 화상 데이타중 자신이 가진 모니터의 해상도에 대응하는 것을 선택하므로서 그것의 화상 데이타를 시청할 수가 있다.
그런데 종래의 계층 부호화는 상술한 바와 같이 원래의 화상 데이타를 제 1 단계의 화상 데이타로서 그것보다 화소수가 작은 상위계층의 화상 데이타를 형성하는 것뿐이었다. 즉 종래의 계층 부호화에서는 원래의 화상 데이타의 화소수보다 많은 화소수의 화상은 형성되지 아니했다.
그러나 계층 부호화에 있어서 원래의 화상 데이타의 화소수보다 많은 화소수의 화상(이하 적당한 다화소수 화상)을 형성해두도록 하면 예를 들자면 전자줌을 할 때 등에 편리하다.
즉 원래의 화상 데이타의 화소수보다 작은 화소수의 화상을 준비해 두면 화상의 축소를 즉석에서 할 수가 있어 다화소수 화상을 준비해두면 화상의 확대를 즉석에서 할 수가 있다.
또 일반적으로 전자줌에 있어서 이용 빈도가 높은 것은 화상의 확대 또는 축소중의 확대이다. 즉 예를 들자면 전송되어 온 화상이나 기록 매체에서 재생된 화상을 유저가 시청하고 있는 경우에 있어서 그 시청하고 있는 화상의 일부 또는 전부를 확대하는 요청은 높다.
도 1은 본 발명을 적용한 기억 장치의 한 실시 형태의 구성예를 도시하는 블록도.
도 2는 도 1의 기억 장치에 입력되는 입력 화상을 도시하는 도면.
도 3은 도 1의 다화소수 화상 생성 회로(3)의 처리를 설명하기 위한 도면.
도 4는 다화소수 화상을 도시하는 도면.
도 5는 도 1의 기억 장치의 제 1의 상세한 구성예를 도시하는 블록도.
도 6은 도 1의 기억 장치의 제 2의 상세한 구성예를 도시하는 블록도.
도 7은 도 1의 다화소수 화상 생성 회로(3)의 상세한 구성예를 도시하는 블록도.
도 8은 도 7의 계층 분류용 블록화 회로(41) 및 예측값 계산용 블록화 회로(42)의 처리를 설명하기 위한 도면.
도 9a, 도 9b는 계층 분류 처리를 설명하기 위한 도면.
도 10a, 도 10b는 ADRC 처리를 설명하기 위한 도면.
도 11은 예측 계수를 구하는 학습 처리를 하는 화상 처리 장치의 구성예를 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 공급 회로 2 : 입력 화상 메모리
3 : 다화소수 화상 생성 회로 4 : 다화소수 화상 메모리
5 : RMW 회로 11, 11a∼11d : 지연 회로
12a∼12d : 화소 생성 회로 13a∼13d : 메모리
21 : 카운터 22 : 메모리
41 : 계층 분류용 블록화 회로 42 : 예측치 계산용 블록화 회로
43 : 계층 분류 적응 처리 회로 44 : ADRC 처리 회로
45 : 계층 분류 회로 46 : 예측 계수 ROM
47 : 예측 회로 91 : 학습용 블록화 회로
92 : 교사용 블록화 회로 93 : ADRC 처리 회로
94 : 계층 불류 회로 95 : 스위치
96 : 학습 데이터 메모리 97 : 카운터
98 : 교사 데이터 메모리 99 : 연산 회로
100 : 메모리
본 발명은 이와 같은 상황을 감안하여 이루어진 것이고 예를 들자면 화상의 확대를 즉석에서 할 수 있도록 하는 것이다.
본 발명의 기억 장치는 적어도 제 1 및 제 2의 어드레스 신호에 의해 어드레스 지정되고 입력 화상을 기억하는 제 1 의 메모리부와 입력 화상에서 그 입력 화상을 구성하는 화소수 보다도 많은 화소수로 구성되는 화상인 다화소수 화상을 생성하는 생성부와 적어도 제 1 및 제 2의 어드레스 신호에 의해 어드레스 지정되고 다화소수 화상을 기억하는 제 2 의 메모리부를 구비하는 것을 특징으로 한다.
본 발명의 기억 방법은 적어도 제 1 및 제 2의 어드레스 신호에 의해 어드레스 지정되는 제 1의 메모리부에 입력 화상을 기억시킴과 동시에 입력 화상에서 그 입력 화상을 구성하는 화소수 보다도 많은 화소수로 구성되는 화상인 다화소수 화상을 생성하고 적어도 제 1 및 제 2 의 어드레스 신호에 의해 어드레스 지정되는 제 2의 메모리부에 다화소수 화상을 기억시키는 것을 특징으로 한다.
발명의 실시 형태
도 1은 본 발명을 적용한 기억 장치의 한 실시 형태의 구성예를 도시하고 있다.
이 기억 장치는 예를 들자면 1칩의 CMOS(Complementary Metal Oxide Semiconductor)등으로 구성이 되고 거기에 입력되는 입력 화상을 기억함과 함께 그 입력 화상에서 그것보다도 화소수가 많은 화상 즉 다화소수 화상을 형성해서 기억하는 계층 부호화를 하도록 되어 있다.
어드레스 공급 회로(1)에는 기억 장치에 입력되는 화상(입력 화상)을 구성하는 화소의 수평 방향 또는 수직방향의 위치에 대응한 어드레스의 각각의 수평 어드레스 또는 수직 어드레스가 공급되도록 되어 있다.
또한 본 실시 형태에서는 예를 들자면 도 2에 도시하는 바와 같은 1화면이 수평방향이 512 화소로 수직 방향이 512 라인으로 구성되는 화상이 입력되는 것으로 한다. 따라서 수평 어드레스 및 수직 어드레스는 어느 것이나 9(=log2512) 비트로 표시된다.
어드레스 공급 회로(1)는 거기에 공급되는 수평 어드레스 및 수직 어드레스를 필요에 따라서 처리해서 입력 화상 메모리(2) 및 다화소수 메모리(4)에 공급하도록 되어 있다. 또한 어드레스 공급 회로(1)에는 수평 어드레스 및 수직 어드레스 외에 클록(후술하는 도 5 내지 도 7에 있어서는 도시아니함) R/W(Read/Wright) 신호 및 선택 프래그도 공급되도록 되어 있고 어드레스 공급 회로(1)는 그 클록에 동기해서 입력 화상 메모리(2) 및 다화소수 화상 메모리(4)에 어드레스를 공급하도록 되어 있다. 또 어드레스 공급 회로(1)는 R/W 신호나 선택 프래그에 대응해서 거기에 공급되는 수평 어드레스 및 수직 어드레스를 처리하도록 되어 있다.
여기에서 R/W 신호는 기억 장치로부터의 화상 데이타의 판독 또는 기억 장치로의 화상 데이타의 기입을 지시하는 신호이고 선택 프래그는 기억 장치에 기억된 화상을 판독하는 경우에 입력 화상 메모리(2) 또는 다화소수 화상 메모리 4 중의 어느것에 기억된 화상을 판독하는 가를 지시하기 위한 예를 들자면 1 비트의 프래그이다. 따라서 여기에서는 선택 프래그는 R/W 신호가 화상 데이타의 판독을 지시하고 있는 경우에 만이 유효해진다(의미를 갖는다). 즉 입력 화상 메모리(2) 및 다화소수 화상 메모리 4로의 화상 데이타의 기입은 후술하는 바와 같이 병렬로(거의 동시에) 행해지기 때문에 기입때에 있어서는 선택 프래그는 무시된다.
입력 화상 메모리 2(제 1의 기억 수단)는 어드레스 공급 회로(1)로부터의 어드레스에 RMW(Read Modify Write) 회로(5)에서 공급되는 화상 데이타를 기억하고 또 그 어드레스에 기억되어 있는 화상 데이타를 판독해서 RMW 회로(5)에 출력하도록 되어 있다. 또한 입력 화상 메모리 2는 기억 장치에 입력되는 화상(이하 적당히 원화상이라 함)을 그대로 기억하도록 되어 있다. 또 입력 화상 메모리 2는 예를 들자면 적어도 1화면 몫의 원화상 즉 여기에서는 도 2에 도시한 바와 같이 512x512 화소의 화상 데이타를 기억할 수가 있도록 되어 있다. 다시 입력 화상 메모리 2를 구성하는 메모리 셀은 예를 들자면 적어도 원화상을 구성하는 화소에 할당된 비트수와 동일한 데이타 길이를 갖추고 있다. 즉 원화상을 구성하는 1의 화소가 예를 들자면 8 비트로 표시될 때 입력 화상 메모리 2를 구성하는 메모리 셀은 적어도 8 비트의 데이타 길이를 갖는다.
다화소수 화상 생성 회로(3)(생성수단)은 입력 화상 메모리 2에 기억된 원화상에서 다화소수 화상을 생성하고 다화소수 화상 메모리(4)에 공급하도록 되어 있다. 즉 다화소수 화상 생성 회로(3)는 예를 들자면 도 3에 도시하는 바와 같이 원화상을 구성하는 화소 A1를 주목화소로 할 때 주목 화소 A1와 그것의 오른쪽 또는 아래에 입접하는 화소 A2또는 A3와의 사이에 새롭게 화소 a12또는 a13를 각각 형성함과 주목 화소 A1와 그것의 오른쪽 아래로 비스듬하게 인접하는 화소 A4와의 사이(화소 A2와 A3와의 사이)에 새롭게 화소 a1234를 형성한다. 다화소수 화상 생성 회로(3)는 원화상을 구성하는 모든 화소를 차례로 주목 화소로서 상술한 바와 같은 처리를 하여 이에 따라 도 4에 도시하는 바와 같은 가로 또는 세로의 화소수의 각각이 원화상의 2배로 되어 있는 다화소수 화상 즉 가로 x 세로가 1024 x 1024 화소의 화상을 형성한다.
또한 다화소수 화상 생성 회로(3)에 있어서 다화소수 화상의 생성 방법으로는 예를 들자면 다화소수 화상을 구성하는 1의 화소를 그것의 화소와 상관이 있는 원화상을 구성하는 복수의 화소를 써서 가중치 처리 가산을 하므로서 생성하는 것등이 있다. 즉, 이경우 도 3에 있어서 다화소수 화상의 화소 a12는 예를 들자면 그것의 좌우에 인접하는 원화상의 화소 A1과 A2와의 평균값(이것은 A1및 A2에 대한 무게를 어느 것이나 1로 한 가중치 가산에 의해 구해지는 것이다)으로 할 수가 있다. 또 다화소수 화상의 화소 a13는 예를 들자면 그것의 상하에 인접하는 원화상의 화소 A1과 A3와의 평균값으로 할 수가 있다. 다시 다화소수 화상의 화소 a1234는 예를 들자면 그것의 좌위, 우위, 좌아래, 우아래에 인접하는 원화상의 화소 A1, A2, A3, A4의 평균값으로 할 수가 있다.
또 이 경우 원화의 화소 A1의 위치에 있어서 다화소수 화상의 화소는 예를 들자면 그것의 원화상의 화소 A1를 그대로 채용할 수가 있다.
다화소수 화상 메모리 4(제 2의 기억 수단)은 어드레스 공급 회로(1)로부터의 어드레스에 다화소수 화상 생성 회로(3)에서 공급되는 화상 데이타 즉 본 실시 형태에서는 다화소수 화상을 기억하여 또 그 어드레스에 기억되어 있는 화상 데이타를 판독하여 RMW 회로(5)에 출력하도록 되어 있다. 여기에서 다화소수 화상 메모리(4)는 적어도 1화면 몫의 다화소수 화상 즉 여기에서는 도 4에 도시한 바와 같이 1024 x 1024 화소로 구성되는 화상을 기억할 수 있는 기억 용량을 갖추고 있다. 또한 다화소수 화상 메모리 4를 구성하는 메모리 셀은 적어도 다화소수 화상 생성 회로(3)에서 공급되는 다화소수 화상을 구성하는 화소를 자리수가 내려가지 아니하도록 기억할 수 있는 만큼의 데이타 길이를 갖추고 있다. 또한 다화소수 화상 메모리 4를 구성하는 메모리 셀의 데이타 길이는 예를 들자면 입력 화상 메모리 2와 동일한 8비트로 할 수도 있다.
여기에서 입력 화상 메모리(2), 다화소수 화상 생성 회로(3) 및 다화소수 화상 메모리(4)에는 클록이 공급되도록 되어 있고 이 클록에 동기해서 입력 화상 메모리(2) 및 다화소수 화상 메모리(4)에서는 데이타의 입력이 행해지고 또 다화소수 화상 생성 회로(3)에서는 다화소수 화상의 생성이 행해지도록 되어 잇다.
RMW 회로(5)는 기억 장치에 공급되는 원화상으로서의 화상 데이타를 입력 화상 메모리 2에 기입하도록 되어 있다. 또 RMW 회로(5)는 입력 화상 메모리 2 또는 다화소수 화상 메모리 4에 기억된 화상 데이타를 판독해서 출력하도록 되어 있다. 또한 RMW 회로(5)에는 클록 R/W 신호 선택 프래그가 공급되도록 되어 있고 RMW 회로(5)는 클록에 동기하여 R/W 신호, 선택 프래그에 의거해서 각종의 처리를 하도록 되어 있다.
다음에 도 5는 도 1의 기억 장치의 제 1의 상세한 구성예를 도시하고 있다.
또한 아래에서는 도 2에 도시한 바와 같이 512 x 512 화소로 구성되는 각 화소가 8 비트로 표시되는 화상 데이타가 원화상으로서 기억 장치에 공급되는 것으로 한다. 또 화상 데이타는 말하자면 차례로 주사되어서 공급되는 것으로 한다.
다시 원화상을 구성하는 화소를 다음에 알맞는 가장 좌측위의 화소를 P(0,0)로 하고 다음에 꼭같이 해서 좌측에서 x+1번째에서 위에서 y+1번째에 있는 화소를 p(x, y)로 표시한다. 원화상은 상술한 바와 같이 512 x 512 화소로 구성되므로 x, y는 어느 것이나 0 내지 511(=29-1)의 범위의 정수값을 취한다.
또 본 실시 형태에서는 다화소수 화상 생성 회로(3)에서는 원화상에서 도 4에 도시한 바와 같은 1024 x 1024 화소로 구성되는 다화소수 화상이 생성이 되나 그것의 다화소수 화상을 구성하는 화소를 다음에 적당히 그것의 가장 좌측위의 화소를 q(0, 0)로 하고 이하 꼭같이 해서 좌측에서 m+1 번째에서 위에서 n+1 번째에 있는 화소를 q(m, n)로 표시한다. 다화소수 화상은 1024 x 1024 화소로 구성이 되므로 m, n은 어느것이나 0 내지 1023(=210-1)의 범위의 정수값을 취한다.
다시 어드레스 공급 회로(1)에는 데이타의 기입시 및 판독시의 어느 경우도 수평 어드레스 HA 및 수직 어드레스 VA의 조합(HA, VA)이
(0, 0), (1, 0), . . . , (511, 0),
(0, 1), (1, 1), . . . , (511, 1),
.
.
.
(511, 0), (511, 1), . . . , (511, 511)
의 순으로 즉 말하자면 차례로 주사에 대응한 순서로 클록에 동기해서 공급되는 것으로 한다.
또 기억 장치로의 화상 데이타의 기입시에는 RMW 회로(5)에는 원화상이 클록에 동기해서 차례로 주사되어 공급되고 이것에 따라 어드레스 공급 회로(1)에는 수평 어드레스 HA 및 수직 어드레스 VA가 상술한 바와 같이 공급되는 것으로 한다.
도 5의 실시 형태에서는 어드레스 공급 회로(1)는 지연회로(11a, 11b, 11c, 11d)를 포함해서 구성이 되어 있다. 지연회로(11a, 11b, 11c, 11d)는 어드레스 공급 회로(1)에 공급되는 수평 어드레스 HA 및 수직 어드레스 VA 를 필요한 시간만큼 지연하여 다화소수 화상 메모리 4를 구성하는 메모리(13a, 13b, 13c, 13d)의 어드레스 단자(AD)에 각각 공급하도록 되어 있다. 또한 어드레스 공급 회로(1)는 거기에 공급되는 수평 어드레스 HA 및 수직 어드레스 VA를 그대로 입력 화상 메모리(2)의 어드레스 단자(AD)에 공급되도록 되어 있다.
다화소수 화상 생성 회로(3)는 화소 생성 회로(12a, 12b, 12c, 12d)로 구성되어 있다. 화소 생성 회로(12a, 12b, 12c, 12d)는 어느 것이나 입력 화상 메모리 2에 기억된 원화상을 구성하는 1이상의 화소를 읽어내어 그 읽어낸 화소에서 다화소수 화상을 구성하는 1개 이상의 화소를 차츰 생성하여 다화소수 화상 메모리 4를 구성하는 메모리(13a, 13b, 13c, 13d)에 각각 공급하도록 되어 있다.
여기에서 다화소수 화상 생성 회로(3)가 4개의 화소 생성 회로(12a 내지 12d)에서 구성되어 있는 것은 다음과 같은 이유에 의한다. 즉 원화상은 1화면이 512 x 512 화소로 구성되는데 대해서 다화소수 화상은 1화면이 1024 x 1024로 구성된다 따라서 단순히 생각하면 원화상의 1개의 화소가 다화소수 화상의 4개의 화소에 대응한다. 거기에서 원화상의 1개의 화소에 대해서 다화소수 화상의 4개의 화소를 생성하기 위해 그것의 4개의 화소 각각을 생성하는 4개의 화소 생성 회로(12a 내지 12d)에서 다화소수 화상 생성 회로(3)가 구성되어 있다.
또한 여기에서는 원화상의 1의 화소 p(x, y)에 대해서 다화소수 화상의 4의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 대응시키는 것으로 하여(예를 들자면 도 3에 있어서 원화상의 화소 A1를 주목 화소로 할 때 그 화소 A1의 위치에 있어서 다화소수 화상의 화소 및 그것에 인접하는 다화소수 화상의 화소 a12, a13, a1234를 생성하기로 하고)화소 생성 회로 12a 내지 12d에서는 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)이 각각 생성되는 것으로 한다.
다화소수 화상 메모리(4)는 상술한 바와 같이 4 개의 메모리(13a 내지 13d)로 구성되어 있다. 그래서 메모리(13a 내지 13d)는 지연회로(11a 내지 11d)로부터 공급되는 어드레스에 화소 생성 회로(12a 내지 12d)에서 공급되는 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 각각 기억하도록 되어 있다. 따라서 메모리(13a 내지 13d)는 어느 것이 512×512 화소를 기억할 수 있는 기억 용량을 갖추고 있다.
또한 메모리(13a 내지 13d)는 지연 회로(11a 내지 11d)에서 공급되는 어드레스에서 거기에 기억되어 있는 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 판독하여 RMW 회로(5)에 공급하도록 되어 있다.
다음에 그 동작에 대해서 설명한다.
먼저 화상 데이터의 기입시에 있어서는 즉 R/W 신호가 기입을 나타내고 있는 경우에 있어서는 어드레스 공급 회로(1)는 거기에 공급되는 수명 어드레스 HA 및 수직 어드레스 VA 를 그대로 입력 화상 메모리(2)에 공급한다. 한편 RMW 회로(5)는 거기에 공급되는 원화상의 화상 데이터를 수평 어드레스 HA 및 수직 어드레스 VA 에 의해 지정되어 있는 입력 화상 메모리(2)의 메모리셀(도시하지 아니함)에 기입한다. 다음에 같은 처리가 행해지므로서 512×512 화소로 구성되는 1 화소몫의 원화상이 입력 화상 메모리(2)에 기억된다. 즉 이에따라 입력 화상 메모리(2)의 어드레스
(0, 0), (1, 0), . . . , (511, 0),
(0, 1), (1, 1), . . . , (511, 1),
. . .
(511, 0), (511, 1), . . . , (511, 511)
에는 제 1 계층의 화소(화소값)
p(0, 0), p(1, 0), . . . , p(511, 0),
p(0, 1), p(1, 1), . . . , p(511, 1),
. . .
p(511, 0), p(511, 1), . . . , p(511, 511)
이 각각 기억된다.
또한 다화소수 화상 생성 회로(3)에서는 화소 생성 회로(12a 내지 12d)에 있어서 다화소수 화상을 구성하는 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, wy+1)를 생성하는 데에 필요한 원화상의 화소가 입력 화상 메모리(2)에 기억되면 그 원화상의 화소(화소값)가 판독되어 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2+1), q(2x+1, 2y+1)이 각각 생성되어서 메모리(13a 내지 13d)에 각각 공급된다.
즉, 상술한 바와 같이 여기에서는 예를들면 도 3 에 있어서 원화상의 화소 A1의 위치에 있어서 다화소수 화상의 화소는 화소 A1로 되므로 화소 생성 회로(12a)는 화소 A1가 입력 화상 메모리(2)에 기억되면 그것을 그대로 판독해서 다화소수 화상의 화소 q(2x, 2y)로서 메모리(13a)에 공급된다.
또 도 3 에 있어서 다화소수 화상의 화소(a12)는 원화상의 화소 A1과 A2와의 평균값으로 되므로 화소 생성 회로(12b)는 입력 화상 메모리(2)에 화소 A1이 기억되고 다시 화소 A2가 기억되는 것을 기다려 화소 A1및 A2를 판독한다. 그래서 화소 생성 회로(12b)는 그것의 화소 A1과 A2와의 평균값을 계산하여 다화소수 화상의 화소 q(2x+1, 2y)로서 메모리(13b)에 공급한다.
다시 도 3 에 있어서 다화소수 화상의 화소(a13)는 원화상의 화소 A1과 A3와의 평균값으로 되므로 화소 생성 회로(12C)는 입력 화상 메모리(2)에 화소 A1가 기억되고 다시 1 라인몫의 화소(원화상의 1 라인몫의 화소)가 기억되므로서 화소 A3가 기억되는 것으로서 화소 A1및 A3를 판독한다. 그래서 화소 생성 회로(12C)는 그것의 화소 A1와 A2와의 평균값을 계산하여 다화소수 화상의 화소 q(2x, 2y+1)로서 메모리(13C)에 공급된다.
또, 도 3 에 있어서 다화소수 화상의 화소 a1234는 원화상의 화소 A1내지 A4의 평균값으로 되므로 화소 생성 회로(12d)는 입력 화상 메모리(2)에 이들의 화소 A1내지 A4가 기억되는 것으로서 판독한다. 그래서 화소 생성 회로(12d)는 화소 A1내지 A4의 평균값을 계산하여 다화소수 화상의 화소 q(2x+1, 2y+1)로서 메모리(13d)에 공급된다.
한편 어드레스 공급 회로(1)에서는 지연 회로(11a 내지 11d)에 있어서 원화상의 화소 p(x, y)가 입력 화상 메모리(2)에 기억되고서부터 화소 생성 회로(12a 내지 12d)가 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 생성하는데에 필요한 시간만 수평 어드레스 HA 및 수직 어드레스 VA 가 각각 지연되고 메모리(13a 내지 13d)에 각각 공급된다.
그 결과 메모리(13a 내지 13d)에서는 동일한 어드레스(x, y)에 화소 생성 회로(12a 내지 12d)에서 공급되는 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)이 각각 기억된다.
다음에 판독시에 있어서는 즉 R/W 신호가 판독을 표시하고 있는 경우에 있어서는 선택 프래그가 원화상을 표시하고 있을 때에는 어드레스 공급 회로(1)는 거기에 공급되는 수평 어드레스 HA 및 수직 어드레스 VA 를 그대로 입력 화상 메모리(2)의 어드레스 단자에 공급한다. 그래서 RMW 회로(5)에 있어서 수평 어드레스 HA 및 수직 어드레스 VA 에 의해 지정되어 있는 입력 화상 메모리(2)의 메모리 셀에 기억되어 있는 원화상의 화소(화소값)이 차례로 판독된다.
이상과 같이해서 512×512 화소로 구성되는 1 화면몫의 원화상이 입력 화상 메모리(2)에서 읽어지고 차례로 주사된 원화상이 출력된다.
한편 R/W 신호가 판독을 표시하고 있는 경우에 있어서 선택 프래그가 다화소수 화상을 표시하고 있을 때에는 어드레스 공급 회로(1)는 거기에 공급되는 수평 어드레스 HA 및 수직 어드레스 VA 를 지연 회로(11a 내지 11d)에 있어서 다화소수 화상을 차례로 주사에 대응하는 순으로 출력할 수 있도록 지연해서 메모리(13a 내지 13d)의 어드레스 단자에 각각 공급한다.
즉 메모리(13a 내지 13d)에서는 동일한 어드레스(x, y)에 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)이 각각 기억되어 있다. 따라서 메모리(13a 내지 13d)의 각각으로부터 화소 q(2x, 2y), 1(2x+1, 2y), q(2x, 2y+1), 1(2x+1, 2y+1)를 차례로 주사에 대응한 순서로 읽기 위해서는 화소 q(2x, 2y)를 기준으로 하면 메모리(13b)에는 어드레스(x, y)를 메모리(13a)에 부여하는 타이밍 보다도 1 화소몫(다화소수 화상의 1 화소몫)만큼 지연해서 부여할 필요가 있다. 또 메모리(13c)에는 어드레스(x, y)를 메모리(13a)에 부여하는 타이밍보다도 1 라인몫(여기에서는 다화소수 화소의 1024 화소몫)만큼 지연해서 부여할 필요가 있다. 다시 메모리(13d)에는 어드레스(x, y)를 메모리(13a)에 부여하는 타이밍보다도 1 라인과 1 화소몫(여기에서는 다화소수 화소의 1025 화소몫)만큼 지연해서 부여할 필요가 있다.
거기에서 지연 회로(11a 내지 11d)에서는 어드레스 공급 회로(1)에 공급되는 수평 어드레스 HA 및 수직 어드레스 VA 의 조(HA, VA)가 상술한 바와같은 시간만큼 각각 지연되어 메모리(13a 내지 13d)의 어드레스 단자에 각각 공급된다.
그래서 RMW 회로(5)에 있어서는 지연 회로(11a 내지 11d)로부터의 어드레스에 의해 지정되어 있는 메모리(13a 내지 13d)의 메모리 셀에 기억되어 있는 다화소수 화상의 화소가 차례로 읽어진다.
이상과 같이 해서 1025×1024 화소로 구성되는 1 화면몫의 다화소수 화상이 다화소수 화상 메모리 4(메모리 13a 내지 13d)에서 읽어지고 차례로 주사된 다화소수 화상이 출력된다.
또한 원화상 및 다화소수 화상의 1 화면의 주기를 동일하게 하는 경우에는 다화소수 화상의 1 화면을 구성하는 화소수는 원화상의 1 화면을 구성하는 화소수의 4 배이므로 다화소수 화상의 판독시에 있어서는 지연 회로(11a 내지 11d) 및 RMW 회로(5)를 통상의 클록의 4 배의 주파수의 클록(이하 알맞는 4 배 클록이라 함)에 동기시켜서 동작시킬 필요가 있다. 이 4 배 클록은 예를들면 어드레스 공급 회로(1)나 RMW 회로(5)에 PLL(Phase Lock Loop) 회로를 내장시켜 그것의 PLL 회로에 통상의 클록에 의거해서 생성시키도록 할 수가 있다.
이상과 같이 원화상과 병열해서 그 원화의 화소수를 많게 한 다화소수 화상의 생성되어서 기억되므로 예를들면 전자줌 등에 있어서 원화상의 확대가 요구된 경우에 다화소수 화상 메모리(4)에서 다화소수 화상을 읽으므로서 즉석에서 원화상을 확대시킨 화상으로서의 다화소수화상을 제공할 수 있게 된다.
다음에 도 6 은 도 1 의 기억 장치의 제 2 의 상세한 구성예를 도시하고 있다. 또한 도면중 도 5 에 있어서의 경우와 대응하는 부분에 대해서는 동일한 부호를 붙이고 있다.
이 실시 형태에서는 어드레스 공급 회로(1)는 지연회로(11) 및 카운터(21)를 포함해서 구성되어 있다. 지연회로(11)는 거기에 공급되는 어드레스를 필요한 시간만큼 지연해서 다화소수 화상 메모리(4)를 구성하는 메모리(22)의 어드레스 단자(AD)에 공급하도록 되어 있다. 카운터(21)는 2 비트의 카운터 등으로 예를들면 4 배 클록을 카운트하여 2 비트의 카운트값을 출력하도록 되어 있다.
또한 어드레스 공급 회로(1)는 카운터(21)가 출력하는 2 비트의 카운트값중 최하위 비트(부가 어드레스 신호)를 거기에 공급되는 9 비트의 수평 어드레스 HA 의 최하위 비트로서 부가하고 이에따라 10 비트의 수평 어드레스 HA'를 구성하여 지연회로(11)를 거쳐서 메모리(22)의 어드레스 단자(AD)에 공급하도록 되어 있다. 다시 어드레스 공급 회로(1)는 카운터(21)가 출력하는 2 비트의 카운트값중의 최상위 비트(부가 어드레스 신호)를 거기에 공급되는 9 비트의 수직 어드레스 VA 의 최하위 비트로서 부가하여 이에따라 10 비트의 수직 어드레스 VA' 를 구성하여 지연 회로(11)를 거쳐서 메모리(22)의 어드레스 단자(AD)에 공급하도록 되어 있다.
따라서 도 6의 실시 형태에서는 어드레스 공급 회로(1)에 있어서 입력 화상 메모리(2)에 대해서 어드레스(x, y)가 공급되면 메모리(22)에 대해서는 지연 회로(11)를 거쳐서 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)이 공급된다.
다화소수 화상 메모리(4)는 상술한 바와 같이 1 의 메모리(22)로 구성되어 있다. 그래서 메모리(22)는 지연 회로(11)에서 공급되는 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)에 화소 생성 회로(12a 내지 12d)에서 공급되는 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), 1(2x+1, 2y+1)를 각각 기억하도록 되어 있다. 따라서 메모리(22)는 1 화면의 다화소수 화상을 구성하는 1024×1024 화소를 기억할 수 있는 기억용량을 갖추고 있다.
또 메모리(22)는 지연회로(11)에서 공급되는 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)에서 각각에 기억되어 있는 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 판독하여 RMW 회로(5)에 공급하도록 되어 있다.
다음에 그 동작에 대해서 설명을 한다.
먼저 화상 데이터의 기입시에 있어서는 즉 R/W 신호가 기입을 표시하고 있는 경우에 있어서는 입력 화상 메모리(2)에는 도 5 에 있어서의 경우와 같이해서 원화상이 기입된다.
또 다화소수 화상 생성 회로(3)에서는 화소 생성 회로(12a 내지 12d)에 있어서 다화소수 화상을 구성하는 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 생성하는 데에 필요한 원화상의 화소가 입력 화상 메모리(2)에 기억되면 도 5 에 있어서의 경우와 같이 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2+1), q(2x+1, 2y+1)가 각각 생성되고 메모리(22)에 차례로 공급된다.
한편 어드레스 공급 회로(1)에서는 카운터(21)가 출력하는 2 비트의 카운트값중의 최하위 비트 또는 최상위 비트가 거기에 공급되는 9 비트의 수평 어드레스 ha 또는 수직 어드레스 VA 의 최하위 비트로서 각각 부가되고 10 비트의 수평 어드레스 HA' 및 수직 어드레스 VA' 가 구성된다. 즉 이것에 의해 수평 어드레스 HA 와 수직 어드레스 VA 와의 조(HA, VA)로서 (x, y)가 어드레스 공급 회로(1)에 공급된 경우 4 개의 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)이 구성된다. 이들의 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1) 각각은 지연 회로(11)에 있어서 원화상의 화소 p(x, y)가 입력 화상 메모리(2)에 기억되어서 화소 생성 회로(12a 내지 12d)가 다화소수 화상의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 생성하는데 필요한 시간만큼 각각 지연되어 메모리(22)에 공급된다.
그 결과, 메모리(22)에서는 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)에 화소 생성 회로(12a 내지 12d)로부터 공급되는 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)이 각각 기억된다.
다음에 판독시에 있어서는 즉 R/W 신호가 판독을 표시하고 있는 경우에 있어서는 선택 프래그가 원화상을 표시하고 있을 때에는 도 5 에 있어서의 경우와 같이해서 원화상이 입력 화상 메모리(2)에서 읽어져 RMW 회로(5)에서 차례로 주사된 원화상이 출력된다.
또, R/W 신호가 판독을 표시하고 있는 경우에 있어서 선택 프래그가 다화소수 화상을 표시하고 있을 때에는 어드레스 공급 회로(1)는 상술한 바와같이 해서 10 비트의 수평 어드레스 HA' 및 수직 어드레스 VA' 즉 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)를 구성하여 지연회로(11)에 출력한다. 지연 회로(11)에서는 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)가 다화소수 화상을 차례로 주사에 대응하는 순으로 출력할 수 있도록 지연되고 메모리(22)의 어드레스 단자에 각각 공급된다.
즉 메모리(22)에 어드레스(2x, 2y), (2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)를 부여하는 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)이 각각 판독되나 이들의 화소 q(2x, 2y), q(2x+1, 2y), q(2x, 2y+1), q(2x+1, 2y+1)를 차례로 주사에 대응한 순서로 판독하기 위해서는 어드레스(2x, 2y)에 기억되어 있는 화소 q(2x, 2y)를 기준으로 하면 어드레스(2x+1, 2y)는 어드레스(2x, 2y)를 타이밍보다도 1 화소몫(다화소수 화상의 1 화소몫)만큼 지연해서 부여할 필요가 있다. 또 어드레스(2x, 2y+1)는 어드레스(2x, 2y)를 부여하는 타이밍보다도 1 라인몫(여기에서는 다화소수 화소의 1024 화소몫)만큼 지연해서 부여할 필요가 있다. 다시 어드레스(2x+1, 2y+1)는 어드레스(2x, 2y)를 부여하는 타이밍보다도 1 라인과 1 화소몫(여기에서는 다화소수 화소의 1025 화소몫)만큼 지연해서 부여할 필요가 있다.
거기에서 지연회로(11)에서는 어드레스(2x+1, 2y), (2x, 2y+1), (2x+1, 2y+1)이 어드레스(2x, 2y)가 출력되는 시각을 기준으로 해서 상술한 바와 같은 시간만큼 각각 지연되고 메모리(22)의 어드레스 단자에 공급된다.
그래서 RMW 회로(5)에 있어서는 지연회로(11)로부터의 어드레스에 의해 지정되고 있는 메모리(22)의 메모리 셀에 기억되어 있는 다화소수 화상의 화소가 판독된다.
이상과 같이해서 1024×1024 화소로 구성되는 1 화면몫의 다화소수 화상이 다화소수 화상 메모리4(메모리 22)로부터 판독되고 차례로 주사된다. 화소수 화상이 출력된다.
또한 도 6 의 실시 형태에 있어서도 원화상 및 다화소수 화상의 1 화면의 주기를 동일하게 하는 경우에는 다화소수 화상의 판독시에 있어서 지연회로(11) 및 RMW 회로(5)를 4 배 클록에 동기시켜서 동작시킬 필요가 있다.
이상과 같이 도 6 의 실시 형태에서도 원화상과 병열로서 그것의 원화상의 화소수를 많게 한다. 화소수 화상이 생성되어 기억되므로 예를들면 전자줌 등에 있어서 원화상의 확대가 요구되는 경우에다 화소수 화상메모리(4)에서 다화소수 화상을 읽어내므로서 즉석에서 원화상을 확대한 화상으로서의 다화소수 화상을 제공할 수 있게 된다.
다음에 상술한 경우에 있어서는 다화소수 화상 생성 회로(3)에 있어서 다화소수 화상을 원화상을 사용한 가중치 가산을 하므로서 생성하도록 하였으나 다화소수 화상은 그밖의 예를들자면 계층 분류적응 처리 등을 하므로서도 생성할 수가 있다.
도 7 은 계층 분류적응 처리에 의해 다화소수 화상을 생성하는 경우의 다화소수 화상 생성 회로(3)(화소 생성 회로 12a 내지 12d 각각)의 구성예를 도시하고 있다.
계층 분류용 블록화 회로(41) 및 예측값 계산용 블록화 회로(42)에는 입력 화상 메모리(2)에 기억된 원화상의 화상 데이타(원화상 데이타)가 공급되도록 되어 있다. 계층 분류용 블록화 회로(41)는 원화상 데이타를 그것의 성질에 따라서 소정의 계층로 분류하기 위한 단위인 주목하고 있는 원화상 데이타(주목원화상 데이타)를 중심으로 한 계층 분류용 블록에 블록화하도록 되어 있다.
즉 지금 도 8 에 있어서 위에서 i 번째에서 좌측에서 j 번째의 원화상 데이타(원화상을 구성하는 화소(화소값))(도면중 0 표로 표시하는 부분)을 Xjj로 표시하면 계층 분류용 블록화 회로(41)는 예를 들자면 주목 원화상 데이타 Xjj의 좌상, 위, 우상, 좌, 우, 좌하, 아래, 우하에 인접하는 8 개의 화상 X(i-1)(j-1), X(i-1)j, X(i-1)(j+1), Xi(j-1), Xi(j+1), X(i-1)(j-1), X(i-1)j, X(i+1)(j+1)에 자신을 포함시켜 합계 9 화소로 구성되는 계층 분류용 블록을 구성하도록 되어 있다. 이 계층 분류용 블록은 계층 분류 적응 처리 회로(43)에 공급되도록 되어 있다.
또한 이 경우 계층 분류용 블록은 3x3 화소(가로 x 세로)인 정방형상의 블록으로 구성되게되나 계층 분류용 블록의 형상은 정방형일 필요는 없고 그밖에 예를들자면 장방형이나, 십문자형, 그밖의 임의의 형으로 될 수가 있다. 또 계층 분류용 블록을 구성하는 화소수도 3x3 의 9 화소로 한정되는 것은 아니다.
예측값 계산용 블록화 회로(42)는 원화상 데이타를 다화소수 화상을 구성하는 화소(화소값)의 예측값을 계산하기 위한 단위인 주목 원화상 데이타를 중심으로 한 예측값 계산용 블록에 블록화하도록 되어 있다. 즉 지금도 8 에 있어서 원화상 데이타 Xij(도면중 0 표로 표시하는 부분)을 중심으로 하는 다화소수 화상에 있어서 3x3 의 9 화소(도면중 X 표로 표시하는 부분)을 그것의 가장 좌측에서 우측방향 또한 위에서 하방향으로 Yij(1), Yij(2), Yij(3), Yij(4), Yij(5), Yij(6), Yij(7), Yij(9)로 표시한다면 화소 Yij(1) 내지 Yij(9)의 예측값의 계산을 위해 예측값 계산용 블록화 회로(42)는 예를들자면 주목원화상 데이타 Xij를 중심으로 하는 5x5의 25화소 X(i-2)(j-2), X(i-2)(j-1), X(i-2)j, X(i-2)(j+1), X(i-2)(j+2), X(i-1)(j-2), X(i-1)(j-1), X(i-1)j, X(i-1)(j+1), X(i-1)(j+2), Xi(j-2), Xi(j-1), Xij, Xi(j+1), Xi(j+2), X(i+1)(j-2), X(i+1)(j-1), X(i+1)j, X(i+1)(j+1), X(i+1)(j+2), X(i+2)(j-2), X(i+2)(j-1), X(i+2)j, X(i+2)(j+1), X(i+2)(j+2)로 구성되는 정방형상의 예측값 계산용 블록을 구성하도록 되어 있다.
구체적으로는 예를들자면 도 8 에 있어서 4 각형으로 감싸는 다화소수 화상에 있어서 화소 Y33(1) 내지 Y33(9)의 9 화소의 예측값의 계산을 위해서는 화소 X11, X12, X13, X14, X15, X21, X22, X23, X24, X25, X31, X32, X33, X34, X35, X41, X42, X43, X44, X45, X51, X52, X53, X54, X55에 의해 예측값 계산용 블록이 구성된다(이 경우의 주목 원화상 데이타는 X33로 된다).
예측값 계산용 블록화 회로(42)에 있어서 얻어진 예측값 계산용 블록은 계층 분류 적응 처리 회로(43)에 공급되도록 되어 있다.
또한 예측값 계산용 블록에 대해서도 계층 분류용 블록에 있어서의 경우와 같이 그것의 화소수 및 형상은 상술한 것에 한정되는 것은 아니다. 단, 예측값 계산용 블록을 구성하는 화소수는 계층 분류용 블록을 구성하는 화소수 보다도 많도록 하는 것이 바람직하다.
또 상술한 바와 같은 블록화를 행하는 경우에 있어서(블록화 이외의 처리에 대해서도 같음) 화상의 그림테 부근에서는 대응하는 화소가 존재하지 아니하는 경우가 있으나 이 경우에는 예를 들자면 그림테를 구성하는 화소와 동일한 화소가 그것의 외측에 존재하는 것으로서 처리를 한다.
계층 분류 적응 처리 회로(43)는 ADRC(Adaptive Dynamic Range Coding) 처리회로 계층 분류 회로(45), 예측 계수 ROM46, 및 예측 회로(47)로 구성되고 계층 분류 적응 처리를 하도록 되어 있다.
계층 분류 적응 처리한 입력 신호를 그것의 특징에 의거해서 몇개의 계층로 분류하여 각 계층의 입력 신호에 그계층에 적절한 적응 처리를 실시하는 것으로 크게 계층 분류 처리와 적응 처리로 나누어져 있다.
여기에서 계층 분류 처리 및 적응 처리에 대해서 간단히 설명한다.
먼저 계층 분류 처리에 대해서 설명한다.
이제 예를 들자면 도 9a 에 도시하는 바와 같이 어떤 주목 화소와 그것에 인접하는 3 개의 화소에 의해 2x2 화소인 블록(계층 분류용 블록)을 구성하며 또 각 화소는 1 비트로 표현되는(0 또는 1 중의 어느 것의 레벨을 취함)것으로 한다. 이 경우 주목 화소를 포함하는 2x2 의 4 화소의 블록은 각 화소의 레벨 분포에 의해 도 9b 에 도시하는 바와 같이 16(=(21)4) 패턴으로 분류할 수가 있다. 따라서 현재의 경우 주목 화소는 16 의 패턴으로 분류할 수가 있고 이와 같은 패턴 분류가 계층 분류 처리이고 계층 분류 회로(45)에 있어서 행해진다.
또한 계층 분류 처리는 화상(블록내의 화상)의 액티비티(화상의 복잡함)(변화의 심함) 등도 고려해서 행하도록 할 수가 있다.
여기에서 본 실시의 형태에서는 원화상을 구성하는 각 화소에 8 비트가 할당된다. 또 본 실시 형태에 있어서는 상술한 바와 같이 계층 분류용 블록은 3x3 의 9 화소로 구성된다. 따라서 이와 같은 계층 분류용 블록을 대상으로 계층 분류 처리를 한 것으로서는 (28)9이란 팽대한 수의 계층로 분류되게 된다.
거기에서 본 실시 형태에 있어서는 ADRC 처리 회로(44)에 있어서 계층 분류용 블록에 대해서 ADRC 처리가 실시되도록 되어 있고 이에 따라 계층 분류용 블록을 구성하는 화소의 비트수를 적게 하므로서 계층 수를 삭감하도록 되어 있다.
즉 예를 들자면 지금 설명을 간단히 하기 위해 도 10a 에 도시하는 바와 같이 직선상에 정열한 4 화소로 구성되는 블록을 생각하면 ADRC 처리에 있어서는 그 화소값의 최대값 MAX 과 최소값 MIN 이 검출된다. 그래서 DR=MAX-MIN 을 블록의 국소적인 다이나믹 렌지로 하여 이 다이나믹 렌지 DR 에 의거해서 블록을 구성하는 화소의 화소값이 K 비트에 재양자화된다.
즉 블록내의 각 화소값에서 최소값 MIN 을 감산하여 그것의 감산값을 DR/2K로 제산한다. 그래서 그 결과 얻어지는 제산값에 대응하는 코드(ADR C 코드)로 변환된다. 구체적으로는 예를 들면 K=2 로 한 경우 도 10b 에 도시하는 바와 같이 제산값이 다이나믹 레인지 DR 을 4(=22) 등분해서 얻어지는 어떤 것의 범위에 속하는 가가 판정되고 제산값이 가장 아래의 레벨의 범위, 아래로부터 2 번째의 레벨의 범위, 아래에서 3 번째의 레벨의 범위 또는 가장 위의 레벨의 범위에 속하는 경우에 각각 예를 들자면 00B, 01B, 10B, 또는 11B 등의 2 비트로 코드화된다(B 는 2 진수인 것을 표시함). 또한 그 복호는 ADRC 코드 00B, 01B, 10B, 또는 11B 를 다이나믹 크렌지 DR 를 4 등분해서 얻어지는 가장 아래의 레벨의 범위의 중심값 L0, 아래에서 2 번째 레벨의 범위의 중심값 L1, 아래에서 3 번째의 레벨의 범위의 중심값 L10, 또는 가장 위의 레벨의 범위의 중심값 L11으로 변환하여 그 값에 최소값 MIN 을 가산하므로서 행해진다.
여기에서 이와 같은 ADRC 처리는 논 에지 매칭이라 불리고 또한 ADRC 처리에 대해서는 본건 출원인이 먼저 출원한 예를 들자면 일본국 특허 공개 헤이세이 3-53778호 공보 등에 그것의 상세한 것이 개시되어 있다.
블록을 구성하는 화소에 할당되어 있는 비트 수보다 작은 비트수로 재양자화를 하는 ADRC 처리를 실시하므로서 상술한 바와 같이 계층 수를 삭감할 수가 있고 이와 같은 ADRC 처리가 ADRC 처리 회로(44)에서 행해지도록 되어 있다.
또한 본 실시 형태에서는 계층 분류 회로(45)에 있어서 ADRC 처리 회로(44)에서 출력되는 ADRC 코드에 의거해서 계층 분류 처리가 행해지나 계층 분류 처리는 그밖에 예를 들자면 DPCM(예측부호화)나 BTC(Block Truncation Coding), VQ(벡터양자화), DCT(이산코사인 변환), 아다말 변환 등을 실시한 데이타를 대상으로 하도록 할 수도 있다.
다음에 적응 처리에 대해서 설명한다.
예를들자면 이제 어떤 화상(상술한 다화소수 화상에 해당하는 화상)의 화소(화소값) y 의 예측값 E[y]을 그것의 화상의 화소를 솎아서 얻어지는 화상(화소수가 작은 화상)(상술한 원화상에 해당하는 화상)을 구성하는 몇개의 화소(화소값)(이하 적당한 학습 데이타라함) X1, X2, ... 와 소정의 예측 계수 W1, W2, ... 의 선형 결합에 의해 규정되는 선형 1 차 결합 모델에 의해 구하는 것을 생각한다. 이 경우 예측값 E[y]은 다음식에서 표시할 수가 있다.
E[y] = W1X1+ W2X2+ ...(1)
거기에서 일반화하기 위해 예측 계수 W 의 세트의 집합인 행열 W, 학습 데이타의 집합인 행열 X 및 예측값 E[y]의 집합인 행열 Y'을
로 정의하면 다음과 같은 관측 방정식이 성립한다.
XW = Y ...(2)
그래서 이 관측 방정식에 최소 자승법을 적용해서 원래의 화상의 화소값 y에 가까운 E[y]를 구하는 것을 생각한다. 이 경우 원래의 화상의 화소값(이하 적의한 교사 데이타라함) y 의 집합으로 형성되는 행열 Y, 및 원래의 화상의 화소값 y 에 대한 예측값 E[y]의 잔차 e 의 집합인 행열 E 을
로 정의하면 식(2)에서 다음과 같은 잔차 방정식이 성립한다.
XW = Y + E ...(3)
이 경우 원래의 화상의 화소값 y 에 가까운 예측값 E[y]을 구하기 위한 예측 계수 wi는 자승 오차
을 최소로 하므로서 구할 수가 있다.
따라서 상술한 자승 오차를 예측 계수 wi로 미분한 것이 0 으로 되는 경우 즉 다음식을 만족시키는 예측 계수 wi가 원래의 화상의 화소값 y 에 가까운 예측값 E[y]을 구하기 위한 최적값이 된다.
거기에서 먼저 식(3)을 예측 계수 wi로 미분하므로서 다음식이 성립한다.
식(4) 및 (5)로부터 식(6)이 얻어진다.
다시 식(3)의 잔차 방정식에 있어서 학습 데이타 x, 예측계수 w, 의 세트, 교사 데이타 y, 및 잔차 e 의 관계를 고려하면 식(6)에서 다음과 같은 정류 방정식을 얻을 수가 있다.
식(7)의 정류 방정식은 구해야 하는 예측 계수 w 의 세트 수와 같은 수만큼 세울 수가 있고 따라서 식(7)을 풀이 하므로서 최적인 예측 계수 w 의 세트를 구할 수가 있다. 또한 식(7)을 풀이함에 있어서는 예를들자면 쓸어내는법(Gauss-Jordan 의 소거법) 등을 적용할 수가 있다.
이상과 같이 계층마다 적당한 예측 계수 w 의 세트를 구해 그 예측 계수 w의 세트를 사용식(1)에 의해 원래의 화상의 화소값 y 에 가까운 예측값 E[y]을 구하는 것이 적응 처리이고 이 적응 처리가 예측 계수 ROM(46) 및 예측 회로(47)에 있어서 행해지도록 되어 있다.
즉 예측 계수 ROM(46)은 미리 학습(후술하는)을 행하므로서 구해진 계층마다의 예측 계수의 세트를 기억하고 있고 계층 분류 회로(45)가 출력하는 계층 정보를 수신하여 그 계층 정보에 대응하는 어드레스에 기억되어 있는 예측 계수의 세트(계층 정보에 대응하는 예측 계수의 세트)를 읽어서 예측 회로(47)에 공급하도록 되어 있다.
예측 회로(47)는 예측값 계산용 블록화 회로(42)로부터의 5x5 화소의 예측값 계산용 블록과 예측 계수 ROM46으로부터의 예측 계수의 세트를 사용해서 식(1)에 표시한 선형 1 차식을 계산하여 이에 따라 다화소수 화상의 3x3 화소의 예측값을 산출하도록 되어 있다.
또한 적응 처리는 속음된 화상에는 포함되지 아니한 원래의 화상에 포함되는 성분이 재현되는 점에서 상술한 바와 같은 가중치 처리가 산과 같은 보간 처리와는 다르다. 즉 적응 처리는 식(1) 만을 보는 한은 말하자면 보간 필터를 사용한 보간 처리와 동일하나 그 보간 필터의 탭 계수에 해당하는 예측 계수 w 의 세트가 교사 데이타 y 를 사용한 말하자면 학습에 의해 구해지기 때문에 원래의 화상에 포함되는 성분을 재현할 수가 있다. 이같은 사실로서 적응 처리는 말하자면 화상의 창조 작용이 어떤 처리라 할 수 있다.
다음에 도 7 의 다화소수 화상 생성 회로(3)의 처리에 대해서 설명한다.
다화소수호상 생성 회로(3)에 있어서는 먼저 최초로 원화상 데이타가 블록화된다. 즉 계층 분류용 블록화 회로(41)에 있어서 원화상 데이타가 주목 원화상 데이타를 중심으로 하는 3x3 화소의 계층 분류용 블록에 블록화되어 계층 분류 적응 처리 회로(43)에 공급됨과 함께 예측값 계산용의 블록화 회로(42)에 있어서 원화상 데이타가 주목 원화상 데이타를 중심으로 하는 5x5 화소의 예측값 계산용 블록에 블록화되어 계층 분류 적응 처리 회로(43)에 공급된다.
계층 분류 적응 처리 회로(43)에 있어서는 계층 분류용 블록은 ADRC 처리부(44)에 예측값 계산용 블록은 적응 처리 회로(46)에 각각 공급된다.
ADRC 처리 회로(44)는 계층 분류용 블록을 수신하면 그 계층 분류용 블록에 대해서 예를들자면 1 비트의 ADRC(1 비트로 재양자화를 하는 ADRC) 처리를 실시하여 이에 따라 원화상 데이타를 1 비트로 변환(부호화)해서 계층 분류 회로(45)에 출력한다. 계층 분류 회로(45)에서는 ADRC 처리가 실시된 계층 분류용 블록에 대해서 계층 분류 처리가 실시된다. 즉 ADRC 처리가 실시된 계층 분류용 블록을 구성하는 각 화소의 레벨 분포의 상태가 검출되고 그 계층 분류용 블록이 속하는 계층이 판정된다. 이 계층의 판정 결과는 계층 정보로서 예측 계수 ROM46 에 공급된다.
또한 본 실시 형태에 있어서는 1 비트의 ADRC 처리가 실시된 3x3 의 9 화소로 구성되는 계층 분류용 블록에 대해서 계층 분류 처리가 실시되므로 각 계층 분류용 블록은 512(=(21)9)의 계층 중의 어떤 것으로 분류되게 된다.
예측 계수 ROM46 는 계층 정보를 수신하면 그 계층 정보에 대응하는 예측 계수를 기억하고 있는 계층 마다의 예측 계수의 세트 중에서 읽고 예측 회로(47)에 공급한다. 예측 회로(47)에서는 예측 계수 ROM46 로부터의 예측 계수의 세트와 예측값 계산용 블록화 회로(42)로부터의 예측값 계산용 블록을 사용해서 적응 처리가 행해지므로서 즉 식(1)에 따른 연산이 행해지므로서 다화소수 화상의 화소의 예측값이 구해진다.
다음에 도 11 은 도 7 의 예측 계수 ROM46 에 기억되어 있는 계층 마다의 예측 계수의 세트를 얻기 위한 학습을 하는 화상 처리 장치의 구성예를 도시하고 있다.
학습용 블록화 회로(91) 및 교사용 블록화 회로(92)에는 계층 마다의 예측 계수의 세트를 얻기 위한 학습용의 화상 데이타(학습용의 다화소수 화상)이 공급되도록 되어 있다.
학습용 블록화 회로(91)는 거기에 입력되는 화상 데이타로부터 예를 들자면 도 8 에 0 표로 표시하는 위치 관계의 5x5 화소(원화상을 구성하는 화소에 해당함)을 추출하여 이 25 화소로 구성되는 블록을 학습용 블록으로서 ADRC 처리(93) 및 학습 데이타 메모리(96)에 공급한다.
또 교사용 블록화 회로(92)에서는 입력되는 화상 데이타로부터 예를들자면 3x3 의 9 화소로 구성되는 블록이 생성되고 이 9 화소로 구성되는 블록이 교사용 블록으로서 교사 데이타 메모리(98)에 공급된다.
또한 학습용 블록화 회로(91)에 있어서 도 8 에 0 표로 표시한 위치 관계의 25 화소 X11, X12, X13, X14, X15, X21, X22, X23, X24, X25, X31, X32, X33, X34, X35, X41, X42, X43, X44, X45, X51, X52, X53, X54, X55로 구성되는 학습용 블록이 생성될때 교사용 블록화 회로(92)에서는 같은 도면에 4각형으로 감싸서 표시하는 3×3 화소의 교사용 블록이 생성되도록 되어 있다.
ADRC 처리 회로(93)는 학습용 블록을 구성하는 25화소에서 예를 들자면 그 중심의 9화소(3×3화소)를 추출하여 이 9화소를 형성되는 블록에 대해서 도 7의 ADRC 처리회로(44)에 있어서의 경우와 같이 1 비트의 ADRC 처리를 실시한다. ADRC 처리가 실시된 3×3화소의 블록은 계층분류회로(94)에 공급된다. 계층분류회로(94)에서는 도 7의 계층분류회로(45)에 있어서의 경우와 같이 ADRC 처리회로(93)로부터의 블록이 계층분류처리되고 그에따라 얻어지는 계층 정보가 스위치(95)의 단자 a를 거쳐서 학습데이타 메모리(96) 및 교사데이타 메모리(98)에 공급된다.
합습 데이타 메모리 96 또는 교사 데이타 메모리 98에서는 거기에 공급되는 계층 정보에 대응하는 어드레스에 학습용 블록화 회로(91)로 부터의 학습용 블록 또는 교사용 블록화 회로(92)로 부터의 교사용 블록이 각각 기억된다.
따라서 학습 데이타 메모리 96에 있어서 예를 들자면 도 8에 0표로 표시한 5×5 화소 X11, X12, X13, X14, X15, X21, X22, X23, X24, X25, X31, X32, X33, X34, X35, X41, X42, X43, X44, X45, X51, X52, X53, X54, X55로 형성되는 블록이 학습용 블록으로서 어떤 어드레스에 기억되었다면 교사 데이타 메모리(98)에 있어서는 그 어드레스와 동일한 어드레스에 같은 도면에 있어서 4각형으로 감싸서 표시하는 3×3 화소(같은 도면에 있어서 X표로 표시함)의 블록이 교사용 블록으로써 기억된다.
이하 꼭같은 처리가 미리 준비된 모든 학습용의 화상에 대해서 반복되고 이에 의해 학습용 블록과 도 7의 다화소수 화상 생성 회로(3)에 있어서 그 학습용 블록을 구성하는 25 화소와 동일한 위치관계를 갖는 25의 원화상 데이타로 구성되는 예측값 계산용 블록을 써서 예측값이 구해지는 9화소로 구성되는 교사용 블록이 학습용 데이타 메모리(96)와 교사용 데이타 메모리(98)에 있어서 동일한 어드레스에 기억된다.
또한 학습용 데이타 메모리(96)와 교사용 데이타 메모리(98)에 있어서는 동일 어드레스에 복수의 정보를 기억할 수가 있도록 되어 있고 이에 따라 동일 어드레스에는 복수의 학습용 블록과 교사용 블록을 기억할 수가 있도록 되어 있다.
학습용 화상 모드에 대한 학습용 블록과 교사용 블록이 학습 데이타 메모리(96)과 교사 데이타 메모리(96)와 교사 데이타 메모리(98)에 기억되면 단자 a를 서택하고 있던 스위치(95)가 단자 b에 절환되어 이에 의해 카운터(97)의 출력이 어드레스로서 학습데이타 메모리(96) 및 교사 데이타 메모리(98)에 공급된다. 카운터(97)는 소정의 클록을 카운트하여 그 카운트 값을 출력하고 있고 학습 데이타 메모리(96) 또는 교사 데이타 메모리(98)에서는 그 카운트 값에 대응하는 어드레스에 기억된 학습용 블록 또는 교사용 블록이 판독되고 연산회로(99)에 공급된다.
따라서 연산회로(99)에서는 카운터(97)의 카운트 값에 대응하는 계층의 학습용 블록의 세트와 교사용 블록의 세트가 공급된다.
연산 회로(99)는 어떤 계층에 대한 학습용 블록의 세트와 교사용 블록의 세트를 수신하면 그들을 사용해서 최소 자승법에 의해 오차를 최소로 하는 예측 계수의 세트를 산출한다.
즉 예를 들자면 지금 학습용 블록을 구성하는 화소의 화소값을 x1, x2, x3, ···로 하고 구해야 하는 예측 계수를 w1, w2, w3, ···라 할때 이들의 선형 1차 결합에 의해 교사용 블록을 구성하는 어떤 화소의 화소값 y를 구하려면 예측계수 w1, w2, w3, ···는 다음식을 만족시킬 필요가 있다.
y = w1x1+ w2x2+ w3x3+ ···
기기에서 연산회로(99)에서는 동일 계층의 학습용 블록과 대응하는 교사용 블록으로 부터 참값 y에 대한 예측값 w1x1+ w2x2+ w3x3+ ···의 자승오차를 최소로 하는 예측계수 w1, w2, w3, ···가 상술한 식(7)에 표시하는 정규방정식을 세워서 푸는 것으로 구해진다. 따라서 이 처리를 계층마다 행하므로서 각 계층 마다 예측계수가 세트가 생성된다.
연산회로(99)에 있어서 구해진 계층 마다의 예측계의 세트는 메모리(100)에 공급된다. 메모리(100)에는 연산회로(99)로 부터의 예측계수의 세트의 카운터(97)로 부터 카운트 값이 공급되어 있고 이에 따라 메모리(100)에 있어서는 연산회로(99)로부터의 예측계수의 세트가 카운터(97)로부터의 카운트 값에 대응하는 어드레스에 기억된다.
이상과 같이 해서 메모리(100)에는 각 계층에 대응하는 어드레스에 그 계층의 블록의 3×3 화소를 예측한는데에 가장적합한 예측계수의 세트가 기억된다.
도 7의 예측계수 ROM 46에는 이상과 같이 해서 메모리(100)에 기억된 계층마다의 예측계수의 세트가 기억되어 있다.
또한 본 실시 형태에서는 다화소수 화상 메모리(4)에 원화상의 가로 또는 세로의 화소수를 각각 2배로 한 다화소수 화상을 기억시키도록 하였으나 다화소수 화상 메모리(4)에 기억시키는 다화소수 화상을 구성하는 화소수는 이것에 한정되는 것은 아니다.
또한 다화소수 화상 메모리(4)는 복수 설치하도록 할 수가 있고 이에따라 원화상 보다도 화소수가 많다. 다른 화소수의 다화소수 화상을 기억시키도록 할 수가 있다.
다시 본 실시 형태에서는 다화소수 화상 메모리(4)에 대해서는 입력 화상 메모리(2)에 주는 수평어드레스 HA 및 수직어드레스 VA를 처리해서 얻어지는 어드레스를 부여하도록 하였으나 다화소수 메모리(4)에는 입력 화상 메모리(2)에 주는 수평어드레스 HA 및 수직어드레스 VA와는 별도로 생성한 독립의 어드레스를 부여하는 액세스 하도록 할 수도 있다.
또 본 실시 형태에서는 입력 화상 메모리(2) 및 다화소수 화상 메모리(4)에 대해서 화상을 구성하는 화소의 수평 또는 수직방향의 위치에 각각 대응하는 수평어드레스 또는 수직어드레스를 부여해서 액세스하도록 하였으나 입력 화상 메모리(2) 및 다화소수 화상 메모리(4)에는 그외에 예를 들자면 시간방향으로 대응하는 어드레스를 다시 부여해서 액세스 하도록 하는 것도 가능하다. 이 경우 다화소수 화상은 가로 및 세로의 공간방향으로 평쳐지는 원화상의 화소도 써서 형성되게 된다.
다시 입력 화상 메모리(2), 다화소수 화상 메모리(4)는 각각 물리적으로 별도의 메모리일 필요는 없고 양자를 1의 메모리로 구성할 수도 있다. 이 경우 1의 메모리의 기억 영역을 입력 화상 메모리(2), 다화소수 화상 메모리(4)의 각각에 할당 하도록 하면 된다.
또 본 실시 형태에서는 어드레스 공급 회로(1), 입력 화상 메모리(2), 다화소수 화상 생성 회로(3), 다화소수 화상 메모리(4) 및 RMW 회로(5)의 모두를 1칩 위에 형성하도록 하였으나 이들은 반드시 1칩 위에 형성할 필요는 없다.
다시 본 실시 형태에서는 원화상의 화소수를 많이 한 다화소수 화상만을 형성하도록 하였으나 다화수소 화상외에 원화상의 화소수를 작게 한 화상도 동시에 형성해서 기억하도록 할 수도 있다.
또 본 발명인 논인터레스 주사되는 화상 인터레스 주사되는 화상의 어는 것에도 적용이 가능하다.
다시 본 실시 형태에서는 기억 장치를 하드웨어에서 실현하도록 하였으나 기억 장치는 상술한 바와 같은 처리를 하기 위한 프로그램을 컴퓨터에 실행시키므로서도 실현이 가능하다.
또 도 6의 실시 형태에서는 다화소수 화상 메모리 4를 1의 메모리 22에서 구성하도록 하였으나 도 6에 있어서도 다화소수 메모리 4는 도 5에 있어서의 경우와 같이 4개의 메모리 13a 내지 13d로 구성할 수도 있다. 이 경우 카운터(21)의 출력은 수평 어드레스 HA 및 수직 어드레스 VA의 최하위 비트로서 부가하는 것은 아니고 4개의 메모리 13a 내지 13d중의 어 1개를 선택하기 위한 말하자면 칩 선택 신호로서 사용하도록 하면 된다.
다시 본 실시 형태에서는 화소(화소값)을 예를 들자면 RAM(Randon Access Memory)등에 대표되는 메모리에 기억시키도록 하였으나 화소는 그밖에 예를 들자면 디스크나 광자기 디스크, 자기 테이프, 광 카드 등의 기록 매체에 기억(기록)시키도록 할 수가 있다.
본 발명의 기억 장치 및 기억 방법에 의하면 적어도 제 1 및 제 2의 어드레스 신호에 의해 어드레스 지정되는 제 1의 기억수단에 입력 화상이 기억됨과 함께 입력 화상에서 그 입력 화상을 구성하는 화소수보다도 많은 화소수로 구성되는 화상인 다화소수 화상이 생성되고 적어도 제 1 및 제 2의 어드레스 신호에 의해 어드레스 지정되는 제 2의 기억수단에 대화소수 화상이 기억된다. 따라서 예를 들자면 입력 화상을 확대한 것을 즉석에서 제공할 수 있게 된다.
또한 본 발명의 주된 뜻을 이탈하지 아니하는 범위에 있어서 각가지 변형이나 응용예가 생각된다. 따라서 본 발명의 요지는 실시예에 한정되는 것은 아니다.

Claims (5)

  1. 화상을 기억하는 기억 장치에 있어서,
    적어도 제 1 및 제 2 어드레스 신호에 의해 어드레스 지정되며 입력 화상을 기억하는 제 1 메모리부와,
    상기 입력 화상에서 그 입력 화상을 구성하는 화소수보다도 많은 화소수로 구성되는 화상인 다화소수 화상을 생성하는 생성부와,
    적어도 제 1 및 제 2 어드레스 신호에 의해 어드레스 지정되며 상기 다화소수 화상을 기억하는 제 2 메모리부를 구비하는 것을 특징으로 하는 기억 장치.
  2. 제 1 항에 있어서, 상기 제 2 메모리부는 적어도 제 1 및 제 2 어드레스 신호와 그것에 부가되는 부가 어드레스 신호에 의해 어드레스 지정되는 것을 특징으로 하는 기억 장치.
  3. 제 1 항에 있어서, 상기 생성부는 상기 입력 화상을 구성하는 복수의 화소를 이용해 가중치 가산을 행함으로써 상기 다화소수 화상을 구성하는 1개의 화소를 생성하는 것을 특징으로 하는 기억 장치.
  4. 제 1 항에 있어서, 상기 생성부는 상기 입력 화상을 구성하는 화소와의 선형결합에 의해 상기 다화소수 화상을 구성하는 화소의 예측값을 산출하기 위한 예측계수를 이용해 상기 다화소수 화상을 생성하는 것을 특징으로 하는 기억 장치.
  5. 적어도 제 1 및 제 2 어드레스 신호에 의해 어드레스 지정되며 제 1 메모리부에 입력 화상을 기억시킴과 동시에,
    상기 입력 화상에서 그 입력 화상을 구성하는 화소수 보다도 많은 화소수로 구성되는 화상인 다화소수 화상을 생성하고,
    적어도 제 1 및 제 2 어드레스 신호에 의해 어드레스 지정되는 제 2 메모리부에 상기 다화소수 화상을 기억시키는 것을 특징으로 하는 기억 방법.
KR1019980030780A 1997-07-30 1998-07-30 기억장치및기억방법 KR100591867B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-204372 1997-07-30
JP20437297A JP4105257B2 (ja) 1997-07-30 1997-07-30 記憶装置および記憶方法

Publications (2)

Publication Number Publication Date
KR19990014287A true KR19990014287A (ko) 1999-02-25
KR100591867B1 KR100591867B1 (ko) 2007-04-25

Family

ID=16489434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980030780A KR100591867B1 (ko) 1997-07-30 1998-07-30 기억장치및기억방법

Country Status (10)

Country Link
US (1) US6278806B1 (ko)
EP (1) EP0895188B1 (ko)
JP (1) JP4105257B2 (ko)
KR (1) KR100591867B1 (ko)
CN (1) CN1139897C (ko)
AU (1) AU749662B2 (ko)
DE (1) DE69833836T2 (ko)
ES (1) ES2256921T3 (ko)
HK (1) HK1019254A1 (ko)
SG (1) SG87004A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000016260A1 (fr) 1998-09-11 2000-03-23 Sony Corporation Processeur de donnees et procede de conversion de sequences de donnees
KR100384269B1 (ko) * 1999-03-24 2003-05-16 마쯔시다덴기산교 가부시키가이샤 화상처리장치 및 처리방법
JP4055203B2 (ja) 2002-09-12 2008-03-05 ソニー株式会社 データ処理装置およびデータ処理方法、記録媒体、並びにプログラム
US20070195887A1 (en) * 2004-09-29 2007-08-23 Comer Mary L Method and apparatus for reduced resolution update video coding and decoding
JP4417230B2 (ja) 2004-11-24 2010-02-17 本田技研工業株式会社 車両用灯火装置
CN103596011B (zh) * 2013-11-20 2017-07-04 北京中星微电子有限公司 图像数据的存储处理方法和装置
US10636336B2 (en) * 2015-04-17 2020-04-28 Nvidia Corporation Mixed primary display with spatially modulated backlight

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62200976A (ja) 1986-02-28 1987-09-04 Dainippon Screen Mfg Co Ltd 高分解能２値化画像出力装置
JPS6381688A (ja) * 1986-09-26 1988-04-12 Hitachi Ltd 半導体記憶装置
US5070465A (en) * 1987-02-25 1991-12-03 Sony Corporation Video image transforming method and apparatus
JPH02253765A (ja) 1989-03-28 1990-10-12 Toshiba Corp 画像処理装置
US5325189A (en) * 1989-05-23 1994-06-28 Canon Kabushiki Kaisha Image processing with a multiple-memory apparatus
WO1994014138A1 (en) 1992-06-10 1994-06-23 Guissin, David Apparatus and methods for smoothing images
JPH06167966A (ja) * 1992-06-15 1994-06-14 Seiko Epson Corp 表示回路
US5585864A (en) 1992-06-24 1996-12-17 Seiko Epson Corporation Apparatus for effecting high speed transfer of video data into a video memory using direct memory access
US5270813A (en) 1992-07-02 1993-12-14 At&T Bell Laboratories Spatially scalable video coding facilitating the derivation of variable-resolution images
JP3362463B2 (ja) * 1993-07-09 2003-01-07 ソニー株式会社 フレーム補間装置
DE69428979T2 (de) 1993-08-30 2002-08-08 Sony Corp., Tokio/Tokyo Einrichtung und verfahren zur kodierung von bilddaten
JP3227931B2 (ja) * 1993-09-10 2001-11-12 ソニー株式会社 符号化装置および復号化装置
JP3590996B2 (ja) 1993-09-30 2004-11-17 ソニー株式会社 ディジタル画像信号の階層符号化および復号装置
US5473342A (en) 1993-10-19 1995-12-05 Chrontel, Inc. Method and apparatus for on-the-fly multiple display mode switching in high-resolution bitmapped graphics system
US5517612A (en) 1993-11-12 1996-05-14 International Business Machines Corporation Device for scaling real-time image frames in multi-media workstations
JP3336544B2 (ja) * 1994-04-25 2002-10-21 富士写真フイルム株式会社 デジタル画像処理装置
JPH0837662A (ja) * 1994-07-22 1996-02-06 Hitachi Ltd 画像符号化復号化装置
JP2956527B2 (ja) * 1995-04-28 1999-10-04 松下電器産業株式会社 画像メモリ機能付き映像装置
JP3870428B2 (ja) * 1995-05-10 2007-01-17 ソニー株式会社 画像情報変換装置および方法並びに係数データ生成装置および方法
JP3724008B2 (ja) * 1995-05-23 2005-12-07 ソニー株式会社 画像情報変換装置および係数データ作成装置
US5959676A (en) 1995-12-27 1999-09-28 Sony Corporation Video signal encoding method, video signal encoding apparatus, video signal transmitting method, and recording medium
US5950223A (en) * 1997-06-19 1999-09-07 Silicon Magic Corporation Dual-edge extended data out memory

Also Published As

Publication number Publication date
KR100591867B1 (ko) 2007-04-25
HK1019254A1 (en) 2000-03-31
DE69833836T2 (de) 2007-01-11
DE69833836D1 (de) 2006-05-11
CN1139897C (zh) 2004-02-25
AU7858798A (en) 1999-02-11
EP0895188A2 (en) 1999-02-03
US6278806B1 (en) 2001-08-21
AU749662B2 (en) 2002-07-04
JP4105257B2 (ja) 2008-06-25
SG87004A1 (en) 2002-03-19
ES2256921T3 (es) 2006-07-16
CN1208906A (zh) 1999-02-24
JPH1153529A (ja) 1999-02-26
EP0895188A3 (en) 2000-01-12
EP0895188B1 (en) 2006-03-15

Similar Documents

Publication Publication Date Title
EP0782340B1 (en) Digital data conversion equipment
US7315654B2 (en) Image processing apparatus
JP4126709B2 (ja) 画像処理装置および画像処理方法
JP3781203B2 (ja) 画像信号補間装置及び画像信号補間方法
JP3912627B2 (ja) 画像符号化装置および画像符号化方法、並びに伝送方法
US6404924B1 (en) Image processing apparatus and method
KR100653562B1 (ko) 메모리 디바이스와, 기록 방법 및 판독 방법
JP4147632B2 (ja) 画像情報変換装置、画像情報変換方法、およびテレビジョン受像機
JP3864400B2 (ja) 画像処理装置および画像処理方法
KR19990014287A (ko) 기억 장치 및 방법
JP3915855B2 (ja) 画像符号化装置および画像符号化方法、並びに学習装置および学習方法
EP0972270B1 (en) A storage apparatus and writing and/or reading methods for use in hierarchical coding
JPH0779418A (ja) 画像信号変換装置
EP0984624A2 (en) Motion determining apparatus, method thereof, and picture information converting apparatus
JP3758211B2 (ja) ディジタル画像信号の階層符号化装置および方法、並びに復号装置および方法
JP3723995B2 (ja) 画像情報変換装置および方法
JP3912558B2 (ja) 画像符号化装置および画像符号化方法、並びに記録媒体
JP4085396B2 (ja) 学習装置及び学習方法
JP4534951B2 (ja) 画像符号化装置および画像符号化方法、画像処理システムおよび画像処理方法、伝送方法、並びに記録媒体
JP4062326B2 (ja) 係数生成装置および方法
JP3702508B2 (ja) ディジタル画像信号用のメモリ装置
JPH06178277A (ja) 画像情報変換装置
JP3653287B2 (ja) 画像情報変換装置及び画像情報変換方法
JP4487900B2 (ja) 画像処理システム
JP4042121B2 (ja) 画像情報処理装置及び画像情報処理方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120604

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee