KR19990010364A - 반도체 소자의 실리사이드 형성방법 - Google Patents
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Abstract
0.25㎛급 이하의 배선폭을 갖는 소자에서 저항값을 낮추기에 알맞은 반도체 소자의 실리사이드 형성방법에 관한 것으로 이와 같은 반도체 소자의 실리사이드 형성방법은 선폭이 0.25㎛급 이하가 되는 반도체 소자에 있어서, 게이트 전극과 소오스/드레인영역을 구비한 반도체 기판에 금속층을 증착하는 공정과, 상기 금속층과 접하는 상기 게이트 전극상부 및 소오스/드레인영역상에 1차 급속열처리공정으로 제 1 실리사이드를 형성하는 공정과, 상기 제 1 실리사이드가 형성된 상기 반도체 기판을 급속냉각하는 공정과, 2차 급속열처리공정으로 상기 제 1 실리사이드를 상 변화시켜 제 2 실리사이드를 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 소자의 실리사이드 형성방법에 관한 것으로 특히, 0.25㎛급 이하의 배선폭을 갖는 소자에서 저항값을 낮추기에 알맞은 반도체 소자의 실리사이드 형성방법에 대한 것이다.
첨부 도면을 참조하여 종래 반도체 소자의 실리사이드 형성방법에 대하여 설명하면 다음과 같다.
도 1a는 일반적인 반도체 소자에 실리사이드를 형성한 단면도이고, 도 1b는 종래방법에 따라 형성한 Ti 실리사이드의 그레인(Grain) 크기를 나타낸 도면이다.
먼저 일반적인 반도체 소자에 형성된 실리사이드는 도 1a에 도시한 바와 같이 활성영역과 필드영역으로 정의된 반도체 기판(1)의 필드영역에 필드산화막(2)이 형성되어있고 상기 활성영역의 소정부분에 게이트산화막(3)과 게이트 전극(4)이 적층되어 형성되었다. 그리고 상기 게이트 전극(4)의 양측면에는 측벽스페이서(6)가 형성되어 있으며, 상기 측벽스페이서(6)의 하부 반도체 기판(1)에 LDD영역(5)이 형성되어 있다. 그리고 상기 게이트전극(4)과 측벽스페이서(6)의 양측 반도체 기판(1)표면내에 소오스영역(7a)과 드레인 영역(7b)이 형성되어 있고, 노출된 게이트 전극(4)상측 및 소오스영역(7a)과 드레인영역(7b)의 표면에 제 2 Ti 실리사이드(8)(TiSi2)가 있다.
반도체 소자의 콘택저항을 낮추기 위한 종래의 제 2 Ti 실리사이드(8)의 형성방법은 다음과 같다. 먼저 게이트 전극(4) 및 소오스영역(7a)과 드레인영역(7b)이 형성된 반도체 기판(1)에 Ti금속을 스퍼터링으로 형성한 후 1차 급속열처리공정(Rapid Thermal Process 1:RTP1)으로 저항이 낮은 제 1 Ti 실리사이드(TiSi2)를 형성한다. 이때 형성된 제 1 Ti 실리사이드(TiSi2)는 C49의 TiSi2로서 비저항이 약 60μΩ·㎝정도이다. 이와 같이 1차 급속열처리공정(RTP1)을 한 뒤에 다시 2차 RTP공정을 진행하여 비저항이 13∼16μΩ·㎝인 C54의 제 2 Ti 실리사이드(8)를 형성시킨다.
이러한 방법에 의한 종래의 실리사이드 형성방법은 선폭이 0.3㎛이상이 되는 소자에서는 2차 급속열처리공정을 통하여 비저항이 낮은 C54의 TiSi2를 형성하는 것이 가능하지만, 선폭이 0.25㎛급 이하의 소자에서는 C54의 TiSi2이 형성되지 않는다. 왜냐하면 선폭이 0.25㎛급 이하인 소자에서는 C49의 Ti 실리사이드(8)(TiSi2)를 구성하는 그레인(Grain)의 크기가 선폭에 비해 크므로 원자 확산을 위한 구동력(Driving force)이 약해서 2차 급속열처리공정(RTP2)을 하여도 C54의 Ti 실리사이드(TiSi2)를 형성할 수 없기 때문이다.
상기와 같은 종래 반도체 소자의 실리사이드 형성방법은 다음과 같은 문제점이 있다.
선폭이 0.3㎛되는 소자까지는 2차 급속열처리공정을 통하여 비저항이 낮은 C54의 TiSi2를 형성하는 것이 가능하지만, 선폭이 0.25㎛급 이하가 되는 소자에서는 1차 급속열처리공정을 거친후 생성되는 C49의 TiSi2의 그레인(Grain)의 크기가 선폭에 비해 크므로 원자 확산을 위한 구동력(Driving force)이 약해서 C54의 TiSi2를 형성할 수 없으므로 비저항을 더 낮게하기가 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 특히, 0.25㎛급 이하의 선폭을 갖는 반도체 소자에서 콘택 저항을 낮추기에 효과적인 실리사이드 형성방법을 제공하는 데 그 목적이 있다.
도 1a는 일반적인 반도체 소자에 실리사이드가 형성된 단면도
도 1b는 종래방법에 따라 형성한 Ti 실리사이드의 그레인(Grain) 크기를 나타낸 도면
도 2는 본 발명에 따라 형성한 Ti 실리사이드의 그레인(Grain) 크기를 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 2: 필드산화막
3: 게이트산화막 4: 게이트 전극
5: LDD영역 6: 측벽스페이서
7a: 소오스영역 7b: 드레인영역
8: 제 2 Ti 실리사이드
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 실리사이드 형성방법은 선폭이 0.25㎛급 이하가 되는 반도체 소자에 있어서, 게이트 전극과 소오스/드레인영역을 구비한 반도체 기판에 금속층을 증착하는 공정과, 상기 금속층과 접하는 상기 게이트 전극상부 및 소오스/드레인영역상에 1차 급속열처리공정으로 제 1 실리사이드를 형성하는 공정과, 상기 제 1 실리사이드가 형성된 상기 반도체 기판을 급속냉각하는 공정과, 2차 급속열처리공정으로 상기 제 1 실리사이드를 상 변화시켜 제 2 실리사이드를 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 소자의 실리사이드 형성방법을 설명하면 다음과 같다.
도 1a는 일반적인 반도체 소자에 실리사이드가 형성된 단면도이고, 도 2는 본 발명에 따라 형성한 Ti 실리사이드의 그레인(Grain) 크기를 나타낸 도면이다.
도 1a에서와 같은 반도체 소자의 게이트 전극(4) 및 소오스영역(7a)과 드레인영역(7b)에 실리사이드를 형성하기 위한 방법에 대하여 설명하면 다음과 같다.
본 발명의 실리사이드 형성방법은 소오스영역(7a)와 드레인영역(7b) 및 게이트 전극(4)을 구비한 반도체 소자에 있어서, 반도체 기판(1)의 전면에 Ti 금속층을 스퍼터링공정으로 형성시킨다. 이때 Ti 금속층 대신에 실리사이드 형성후 콘택저항을 낮출 수 있는 Ta, Co, Ni중 하나를 선택하여 사용할 수 있다.
이후에 1차 급속열처리공정(RTP1)으로 Ti금속층과 접하는 게이트전극(4)과 소오스영역(7a)과 드레인영역(7b)의 표면에 제 1 Ti-실리사이드를 형성한다. 이후에 25℃이하의 온도에서 N2또는 Ar 가스 상태에서 1분이상 급속냉각을 시키기 위하여 급속냉각장치로 옮긴다.
이와 같이 급속냉각을 시키면 그레인(Grain) 사이즈가 매우 작으며 전위밀도가 높은 불안정한 에너지 상태인 C49(Carbon49)의 제 1 Ti-실리사이드가 형성된다.
이후에 도 2에 도시한 바와 같이 2차 급속열처리공정(RTP2)으로 0.25㎛급 이하의 작은 선폭에서도 원자 확산에 대한 큰 구동력(driving force)를 갖으며 작은 그레인 사이즈를 갖는 C54의 제 2 Ti-실리사이드(8)(TiSi2)를 형성한다. 이때 2차 급속열처리공정을 통하여 형성된 C54의 제 2 Ti-실리사이드(8)의 최대 그레인(Grain) 사이즈는 선폭(예, 0.25㎛)과 같은 정도이며, 상(相) 천이를 하면서 비저항도 감소하게 된다.
이때 1차 급속열처리공정(RTP1)을 통하여 형성된 제 1 Ti-실리사이드의 그레인 사이즈는 평균 0.05㎛이하이고, 1차 급속열처리공정후에 급속냉각을 위하여 급냉장치로 반도체 기판(1)을 이동하는데 걸리는 시간은 5초이내가 되도록 한다.
상기와 같은 본 발명 반도체 소자의 실리사이드 형성방법은 다음과 같은 효과가 있다.
1차 급속열처리공정을 거친 후 급냉처리를 하고 2차 급속열치리공정을 하면 선폭이 0.25㎛급 이하가 되는 반도체 소자에서 비저항이 낮은 C54의 TiSi2를 생성할 수 있다.
Claims (6)
- 선폭이 0.25㎛급 이하가 되는 반도체 소자에 있어서, 게이트 전극과 소오스/드레인영역을 구비한 반도체 기판에 금속층을 증착하는 공정과, 상기 금속층과 접하는 상기 게이트 전극상부 및 소오스/드레인영역상에 1차 급속열처리공정으로 제 1 실리사이드를 형성하는 공정과, 상기 제 1 실리사이드가 형성된 상기 반도체 기판을 급속냉각하는 공정과, 2차 급속열처리공정으로 상기 제 1 실리사이드를 상 변화시켜 제 2 실리사이드를 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 금속층은 실리사이드 형성후 콘택저항을 낮출 수 있는 Ti, Ta, Co, Ni중 하나를 사용하여 형성함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 제 1 실리사이드의 평균 그레인 사이즈가 0.05㎛이하가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 1차 급속열처리공정후에 급속냉각하기 위한 장비로 옮기는데 걸리는 시간은 5초 이내가 되도록 함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 급속냉각할 때의 온도는 25℃이하가 되도록 함을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 급속냉각은 N2또는 Ar가스 분위기에서 1분이상 처리하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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| KR1019970033153A KR100249161B1 (ko) | 1997-07-16 | 1997-07-16 | 반도체 소자의 실리사이드 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612853B1 (ko) * | 2004-07-21 | 2006-08-14 | 삼성전자주식회사 | 와이어 형태의 실리사이드를 포함하는 Ｓｉ 계열 물질층및 그 제조방법 |
-
1997
- 1997-07-16 KR KR1019970033153A patent/KR100249161B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612853B1 (ko) * | 2004-07-21 | 2006-08-14 | 삼성전자주식회사 | 와이어 형태의 실리사이드를 포함하는 Ｓｉ 계열 물질층및 그 제조방법 |
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