KR19990005875A - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 홀 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래의 단차가 상이한 콘택 홀을 통전시키기 위해 과도한 오버 식각을 실시하므로써 상대적으로 낮은 위치에 놓여 있는 하부 전도체가 상부 전도체에 비하여 많은 손상을 입게 되며, 또한 식각시 선택비를 높이기 위하여 폴리머 형성에 유리한 기체를 사용함에 따라 식각 챔버의 클리닝 주기의 단축과 식각후의 콘택 홀 부위의 폴리머 제거가 어렵게 됨.
3. 발명의 해결 방법의 요지
상부 및 하부 전도체 사이에 형성된 제 1 절연막과 동일한 제 2 절연막을 동일한 두께로 상부 전도체 위에 형성하고 제 1 및 제 2 절연막보다 식각 선택비가 낮은 제 3 절연막을 제 2 절연막 상부에 형성하되, 식각 선택비를 극복할 수 있는 두께로 형성함.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
종래의 단차가 상이한 콘택 홀을 통전시키기 위해 과도한 오버 식각을 실시하므로써 상대적으로 낮은 위치에 놓여 있는 하부 전도체가 상부 전도체에 비하여 많은 손상을 입게 된다. 또한 식각시 선택비를 높이기 위하여 폴리머 형성에 유리한 기체를 사용함에 따라 식각 챔버의 클리닝 주기의 단축과 식각후의 콘택 홀 부위의 폴리머 제거가 어렵게 된다.
따라서, 본 발명은 단차가 다른 두 콘택 홀을 동시에 식각함으로써 오버 식각에 의한 손상을 감소시킬 수 있는 반도체 소자의 콘택 홀 형성 방법에 관한 것이다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 제 1 절연막을 사이에 두고 단차가 다른 두지역에 형성된 하부 전도체 및 상부 전도체 상부에 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계와, 상기 제 3 절연막의 선택된 영역을 제거하여 상부 전도체 상부에만 잔류되도록 하는 단계와, 상기 잔류된 제 3 절연막, 제 2 절연막 및 제 1 절연막의 순차적으로 제거하여 상부 전도체 및 하부 전도체와 통전되는 콘택 홀을 형성하는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 소자의 단면도.
도면의 주요 부분에 대한 부호 설명
1 : 반도체 기판 2 : 하부 전도체
3 : 제 1 절연막 4 : 상부 전도체
5 : 제 2 절연막 6 : 제 3 절연막
7 : 제 1 감광막 패턴 8 : 제 2 감광막 패턴
9 : 금속 배선
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법을 설명하기 위한 단면도로서, 단차가 다른 두 지역에 형성된 전도체에 동시에 콘택 홀을 형성하는 방법을 설명하기 위한 것이다.
도 1(a)에 도시된 바와 같이 반도체 기판(1) 상부에 제 1 절연막(3)을 사이에 두고 단차가 다른 두지역에 하부 전도체(2) 및 상부 전도체(4)가 형성된다. 전체 구조 상부에 제 2 절연막(5) 및 제 3 절연막(6)을 순차적으로 형성한다. 제 1 절연막(3) 및 제 2 절연막(5)은 BPSG막, TEOS막 및 CVD SiO2막으로 1000∼8000Å의 두께로 형성한다. 또한 제 3 절연막(6)은 제 2 절연막(5)보다 식각 선택비가 낮은 물질로 식각 선택비의 차이를 극복할 수 있는 두께로 얇게 형성한다. 즉, 제 3 절연막(6)으로 SOG막을 1000∼8000Å의 두께로 형성한다.
도 1(b)에 도시된 바와 같이 전체 구조 상부에 감광막을 도포한 후 패터닝하여 제 1 감광막 패턴(7)을 형성한다. 제 1 감광막 패턴(7)을 마스크로 제 3 절연막(6)을 식각한다.
도 1(c)에 도시된 바와 같이 제 1 감광막 패턴(7)을 제거한 후 전체 구조 상부에 감광막을 도포한 후 패터닝하여 제 2 감광막 패턴(8)을 형성한다. 제 2 감광막 패턴(8)을 마스크로 식각 공정을 실시하여 하부 전도체(2) 및 상부 전도체(4)와 통전될 수 있는 콘택 홀을 형성한다. 이는 제 3 절연막(6)에 비해 식각 선택비가 높은 제 2 절연막(5)이 식각 선택비의 차를 극복할 수 있는 두께 차를 가지게 형성되므로 같은 비율로 식각되기 때문에 가능한 것이다.
도 1(d)는 하부 및 상부 전도체(2 및 4)에 접촉하도록 금속을 도포한 후 패터닝하여 금속 배선(9)을 형성한 단면도이다.
상술한 바와 같이 본 발명에 의하면 식각 챔버의 클리닝 주기를 감소시킬 수 있고 식각 공정중 발생되는 폴리머를 감소시킬 수 있으며, 과도한 식각에 의한 하부 전도층의 손실을 억제할 수 있다. 또한 고선택도를 위한 CHF3, HBR 등 고가의 기체 사용을 억제할 수 있어 경제적인 효과도 이룰 수 있다.
Claims (3)
- 반도체 기판 상부에 제 1 절연막을 사이에 두고 단차가 다른 두지역에 형성된 하부 전도체 및 상부 전도체 상부에 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계와, 상기 제 3 절연막의 선택된 영역을 제거하여 상부 전도체 상부에만 잔류되도록 하는 단계와, 상기 잔류된 제 3 절연막, 제 2 절연막 및 제 1 절연막의 순차적으로 제거하여 상부 전도체 및 하부 전도체와 통전되는 콘택 홀을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 제 1 절연막 및 제 2 절연막은 BPSG막, TEOS막 및 CVD SiO2막중 어느 하나로 1000 내지 8000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서, 상기 제 3 절연막은 SOG막으로 1000 내지 8000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030093A KR19990005875A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 콘택홀 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970030093A KR19990005875A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 콘택홀 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990005875A true KR19990005875A (ko) | 1999-01-25 |
Family
ID=66038923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970030093A KR19990005875A (ko) | 1997-06-30 | 1997-06-30 | 반도체 소자의 콘택홀 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990005875A (ko) |
-
1997
- 1997-06-30 KR KR1019970030093A patent/KR19990005875A/ko not_active Application Discontinuation
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