KR19990004909A - 반도체 장치의 평탄화 방법 - Google Patents

반도체 장치의 평탄화 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 금속 배선 공정시 셀지역과 주변 회로지역에서 발생하는 단차를 적은 비용과 그 제어가 용이한 방식을 사용하여 감소시키는 반도체 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 금속배선 재료인 주 금속막 상부에서 보다 TiN막 상부에서 TEOS계 산화막의 증착이 빠르게 진행되는 현상을 이용하여 셀지역과 주변 회로지역간의 단차를 감소시킴.
4. 발명의 중요한 용도
반도체 장치 제조시 금속 배선 공정에 이용됨.

Description

반도체 장치의 평탄화 방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치 제조시 셀지역과 주변 회로지역간의 단차를 줄이기 위한 방법에 관한 것이다.
일반적으로, 반도체 장치의 고집적화에 따라 반도체 장치의 다층화는 일반화되어 있으며, 이에 따라 웨이퍼 상에서 실제 소자가 형성되는 셀지역과 주변 회로지역간의 단차로 인한 공정 상의 어려움이 심화되고 있다. 특히, 금속 배선 공정시 발생하는 단차는 7000Å에 달해 후속 공정시 패턴간의 브릿지(bridge), 붕괴(collapse) 등의 문제점을 유발하는 요인이 되고 있다.
이러한 금속 배선 공정시 발생하는 단차를 감소시키기 위하여 후속 공정에서 셀지역을 화학적·기계적 연마(CMP) 방식으로 연마하는 기술에 대한 연구가 진행중이다.
그러나, 화학적·기계적 연마 공정은 비용이 많이 들고 그 연마 정도의 제어가 어려운 문제점이 있다. 또한, 연마에 의해 발생하는 불균일성에 의해 셀지역의 선폭 변화를 야기시키는 문제점이 있었다.
본 발명은 금속 배선 공정시 셀지역과 주변 회로지역에서 발생하는 단차를 적은 비용과 그 제어가 용이한 방식을 사용하여 감소시키는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도 1은 본 발명의 일실시예에 따라 형성된 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 20 : 층간 절연막11, 21 : 알루미늄막
12, 23 : O3TEOS막22 : TiN막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 소정의 하부층이 형성된 반도체 기판의 층간 절연막 상부에 주 금속막을 형성하는 단계; 상기 주 금속막 상부에 TiN막을 형성하고 셀지역의 TiN을 선택적 식각하여 상기 TiN막이 주변 회로지역에만 남도록하는 단계; 전체구조 상부에 테오스계 산화막을 증착하는 단계; 상기 테오스계 산화막을 에치백하는 단계; 및 금속 배선 마스크를 사용하여 상기 주 금속막을 패터닝하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상술한다.
도 1은 본 발명의 일실시예에 따라 형성된 반도체 장치의 개념적인 단면도로써, 도면 부호 10, 20은 층간 절연막, 11, 21은 알루미늄막, 12, 23은 O3TEOS막, 22는 TiN막을 각각 나타낸 것이다.
도 1에 도시된 바와 같이 우선, 실리콘 기판 상에 소정의 하부층 공정을 진행하고, 층간 절연막(10,20)을 형성한다.
계속하여, 전체구조 상부에 알루미늄막(11,21)을 증착하고, 그 상부에 TiN막을 증착한 다음, 주변 회로지역의 TiN막(22)을 제외한 나머지 부분의 TiN막을 선택적 식각한다.
다음으로, 전체구조 상부에 오존 테트라에티오쏘 실리킷(이하, O3TEOS라 칭함)막(12,23)을 증착한다. 이때, O3TEOS막(12,23)은 셀지역에서 노출된 알루미늄막(11) 상에서 보다 주변 회로지역에서 노출된 TiN막(22) 상에서 더 빨리 증착되어 전체적인 평탄화를 이룰 수 있게 된다. 실험 결과 O3TEOS막(12,23)의 증착은 약 1 : 2의 증착율로 TiN막(22) 상에서 더 빨리 증착된다.
이후, O3TEOS막(12,23)을 전면성 식각하여 알루미늄막(11)을 노출시키고, 금속 배선 마스크를 사용하여 패터닝함으로써 금속 배선을 형성한다. 이때, 반사 방지막인 TiN막을 증착하여 사용할 수도 있다.
상기한 일실시예에서 알루미늄막(11)은 주 금속 배선 재료를 대표한 것으로 텅스텐막 등의 일반적인 금속막을 사용할 경우에도 이와 비슷한 효과를 얻을 수 있다. 또한, O3TEOS막(12,23)을 대신하여 다른 TEOS계 산화막을 사용할 경우에도 본 발명의 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 현재 사용중인 공정 기술을 이용하여 비교적 간단한 공정을 진행하여 셀지역과 주변 회로지역의 단차를 감소시킬 수 있으며, 이로 인하여 후속 공정을 용이하게 하는 효과가 있다.

Claims (5)

  1. 소정의 하부층이 형성된 반도체 기판의 층간 절연막 상부에 주 금속막을 형성하는 단계;
    상기 주 금속막 상부에 TiN막을 형성하고 셀지역의 TiN을 선택적 식각하여 상기 TiN막이 주변 회로지역에만 남도록하는 단계;
    전체구조 상부에 테오스계 산화막을 증착하는 단계;
    상기 테오스계 산화막을 에치백하는 단계; 및
    금속 배선 마스크를 사용하여 상기 주 금속막을 패터닝하는 단계
    를 포함하여 이루어진 반도체 장치 제조방법.
  2. 제 1 항에 있어서,
    상기 주 금속막을 패터닝하는 단계 이전에
    상기 전체구조 상부에 반사 방지막을 형성하는 단계를 더 포함하여 이루어진 반도체 장치 제조방법.
  3. 제 1 항에 있어서,
    상기 주 금속막은
    알루미늄막인 것을 특징으로하는 반도체 장치 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 테오스계 산화막은
    O3테오스막인 것을 특징으로하는 반도체 장치 제조방법.
  5. 제 2 항에 있어서,
    상기 반사 방지막은
    TiN막인 것을 특징으로하는 반도체 장치 제조방법.
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