KR19990003940A - 반도체 장치의 콘택홀 형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 게이트 전극과 소오스/드레인 콘택 단락을 방지하면서 콘택홀 식각시의 공정 마진을 확보하는 자기정렬 콘택홀을 형성하는 반도체 장치 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 전극 상부 및 측벽에 각각의 식각 특성을 고려하여 절연막을 형성함으로써 자기정렬 콘택홀을 형성함.
4. 발명의 중요한 용도
반도체 장치 제조에 이용됨.
Description
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 소오스/드레인 콘택홀을 자기정렬 방식으로 형성하는 방법에 관한 것이다.
일반적으로, 반도체 장치의 고집적화에 따라 패턴의 선폭 및 패턴간의 거리가 좁아지고 있어 콘택홀 형성시 공정 마진이 줄어들고 있다.
이하, 첨부된 도면 도 1a 내지 도 1c를 참조하여 종래 기술 및 그 문제점을 살펴본다.
먼저, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자 분리막(11), 게이트 산화막(12) 및 게이트 전극(13)을 형성하고, 저농도 도핑 소오스/드레인 형성을 위한 저농도의 도전형 불순물 이온주입을 실시한다.
다음으로, 도 1b에 도시된 바와같이 전체구조 상부에 스페이서 형성을 위한 산화막을 화학 기상 증착 방식을 사용하여 증착하고, 이를 전면성 건식 식각하여 게이트 전극(13) 측벽 부위에 스페이서 산화막(14)을 형성한 다음, 고농도의 도전형 불순물 이온주입을 실시하고, 열처리를 실시함으로써 LDD(Lightly Doped Drain) 구조의 전계효과 트랜지스터를 형성한다. 도면 부호 15는 접합층을 나타낸 것이다.
계속하여, 도 1c에 도시된 바와 같이 전체구조 상부에 소정의 층간 절연막(16)을 형성하고, 콘택홀 형성을 위한 마스크(도시되지 않음)를 사용하여 층간 절연막(16)을 선택적 식각함으로써 게이트 전극(13)과 일정 거리를 유지하는 콘택홀을 형성한다.
그러나, 이러한 종래의 콘택홀 형성방법은 상기한 바와 같이 게이트 전극과 콘택홀이 일정거리를 유지 해야하기 때문에 반도체 장치의 크기를 감소시키는데 걸림돌이 되고 있으며, 게이트 전극과 콘택간의 단락 가능성은 항상 존재하여 충분한 공정 마진을 확보하기 어려운 문제점을 가지고 있다.
본 발명은 게이트 전극과 소오스/드레인 콘택 단락을 방지하면서 콘택홀 식각시의 공정 마진을 확보하는 자기정렬 콘택홀을 형성하는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 콘택홀 형성 공정도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 콘택홀 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 소자 분리막
22 : 게이트 절연막 23 : 게이트 전극
24 : 제1 절연막 25 : 접합층
26 : 제2 절연막 27 : 제3 절연막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 장치 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 및 전도막 및 제1 절연막을 차레로 형성하는 단계, 상기 제1 절연막 및 상기 전도막을 선택적 식각하여 게이트 전극을 형성하는 단계, 저농도의 도전형 불순물을 이온주입하는 단계, 전체구조 상부에 상기 제1 절연막과 다른 식각 특성을 갖는 제2 절연막을 형성하는 단계, 고농도의 도전형 불순물을 이온주입하는 단계, 전체구조 상부에 상기 제2 절연막과 다른 식각 특성을 갖는 제3 절연막을 형성하는 단계, 및 콘택홀 형성을 위한 마스크를 사용하여 상기 제3 절연막 및 상기 제2 절연막을 차례로 선택적 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2a 내지 도 2c를 참조하여 본 발명의 일실시예를 상술한다.
우선, 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 소자 분리막(21)을 형성한 다음, 게이트 절연막(22), 게이트 전극용 전도막 및 제1 절연막(24)을 차례로 형성하고, 게이트 전극 형성을 위한 마스크를 사용하여 제1 절연막(24), 전도막 및 게이트 절연막(22)를 차례로 선택적 식각하여 게이트 전극(23)을 형성한다. 계속하여, LDD 구조 형성을 위한 저농도의 도전형 불순물 이온주입을 실시한다.
다음으로, 도 2b에 도시된 바와 같이 전체구조 상부에 제2 절연막(25)을 소정 두꼐로 증착한 다음, 고농도의 도전형 불순물 이온주입을 실시하고, 소정의 열처리를 실시하여 LDD 구조의 접합층(26)을 형성한다.
계속하여, 도 2c에 도시된 바와 같이 전체구조 상부에 제3 절연막(27)을 형성하고, 콘택홀 형성을 위한 마스크를 사용하여 제3 절연막(27) 및 제2 절연막(25)을 선택적 식각하여 콘택홀을 형성한다. 이때, 콘택홀과 게이트 전극(23)이 종래 기술에서처럼 일정 거리를 유지하기 않아도 된다. 즉, 콘택홀의 일부가 게이트 전극(23) 상에 형성될 수도 있다. 이러한 자기정렬 콘택홀의 형성이 가능한 이유는 콘택홀 형성을 위한 제3 절연막(27) 식각시 제2 절연막(25)과의 식각 선택비가 높도록 하고, 이어지는 제2 절연막(25) 식각시 제1 절연막(24)과의 식각 선택비가 높도록하여 게이트 전극(23) 상부는 제1 절연막(24)으로 절연되고, 게이트 전극(23) 측벽 부위는 제2 절연막(25)의 스페이서를 통해 절연되도록 한다.
상기한 본 발명의 일실시예에서 제1 절연막(24) 및 제3 절연막(27)은 산화막으로 형성하고, 제2 절연막(25)는 질화막으로 형성하면, 콘택홀 식각 공정시 높은 식각 선택비를 얻을 수 있다. 또한, 제2 절연막(25)은 질화막이 아니더라도 제1 절연막(24) 및 제3 절연막(27)과 식각 선택비가 큰 산화막으로 형성할 수도 있다.
그리고, 제3 절연막(27)은 층간 절연막으로써 주로 BPSG(BoroPhospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막 등 불순물이 다량 포함된 산화막을 사용하게 되는데, 제2 절연막(25)을 질화막으로 형성하면 막질이 치밀하기 때문에 후속 열공정시 제3 절연막(27) 내의 불순물이 게이트 전극(23) 또는 실리콘 기판(20)으로 확산되는 되는 것을 방지하는 역할을 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 자기정렬 방식으로 소오스/드레인 콘택홀을 형성함으로써 공정 마진을 확보하고, 이로 인하여 고집적 반도체 장치의 제조에 적용될 수 있다.
Claims (5)
- 반도체 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 및 전도막 및 제1 절연막을 차레로 형성하는 단계, 상기 제1 절연막 및 상기 전도막을 선택적 식각하여 게이트 전극을 형성하는 단계, 저농도의 도전형 불순물을 이온주입하는 단계, 전체구조 상부에 상기 제1 절연막과 다른 식각 특성을 갖는 제2 절연막을 형성하는 단계, 고농도의 도전형 불순물을 이온주입하는 단계, 전체구조 상부에 상기 제2 절연막과 다른 식각 특성을 갖는 제3 절연막을 형성하는 단계 및 콘택홀 형성을 위한 마스크를 사용하여 상기 제3 절연막 및 상기 제2 절연막을 차례로 선택적 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어진 반도체 장치 제조방법.
- 제 1 항에 있어서, 상기 콘택홀이 상기 게이트 전극과 오버랩되어 형성되는 반도체 장치 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 절연막 및 제3 절연막이 산화막인 반도체 장치 제조방법.
- 제 3 항에 있어서, 상기 제2 절연막이 질화막인 반도체 장치 제조방법.
- 제 3 항에 있어서, 상기 산화막이 적어도 인 또는 붕소를 포함하는 산화막인 반도체 장치 제조방법.
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