KR19980080859A - 영상 신호 처리 회로 - Google Patents

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Abstract

축소율이 변경될 때, 헤더로서의 화상 사이즈 데이타와 축소 영상 신호와 축소율이 일치하지 않게 되는 것을 방지한다.
입력 처리부(20)에서 축소율 데이타 K에 따라서 입력 영상 신호를 축소 처리하여, 축소 영상 신호를 필드 메모리(2, 3)에 기억하고, 표시 처리부(24)에서 필드 메모리(2, 3)로부터 판독한 축소 영상 신호에 화상 사이즈 데이타 SIZ 및 화상 위치 데이타(X, Y)에 따라서 윈도우 표시 처리를 행하는 축소 영상 신호 처리 회로에서, 축소율의 변경시 변경 직후의 1필드 기간에 입력 영상 클럭 제너레이터(22)에서 축소율 데이타 K에 기초하는 기록 인에이블 신호로부터 화상 사이즈 데이타 SIZ를 산출함과 동시에, 이 산출 기간 중에는 필드 메모리로의 기록을 금지하고, 산출 기간 종료 후에 산출한 화상 사이즈 데이타를 헤더로서 축소 영상 신호와 함께 필드 메모리에 기록한다.

Description

영상 신호 처리 회로
본 발명은 필드 메모리나 프레임 메모리 등의 버퍼 메모리를 이용하여, 입력 영상 신호를 축소 또는 확대하여 윈도우 표시하는 영상 신호 처리 회로에 관한 것으로, 특히 축소율 또는 확대율 등의 화상 배율이 변경 가능한 영상 신호 처리 회로에 관한 것이다.
텔레비젼의 표시 기능으로서, 1화면을 전면 표시하는 것만이 아니라, 복수의 화면을 윈도우 표시하는 소위 PIP 기능이 일반적으로 알려져 있다. 한편, 멀티미디어 시대를 맞이하여, 보다 다채로운 표시 기능이 요구되고 있다. 특히, 퍼스널 컴퓨터의 조작 환경에서 일반화되어 있는 「임의의 축소율에서의 윈도우 표시 기능」은 텔레비젼 표시에서도 요구되고 있다. 이와 같은 다른 화면을 윈도우 표시시키기 위해서는 모화면(parent frame)과 자화면(child frame)을 동기시키기 위한 필드 메모리나 프레임 메모리 등의 버퍼 메모리가 필요해진다.
그래서, 도 5에 종래의 축소 영상 신호 처리 회로의 블럭도를 나타낸다.
우선, 윈도우 표시용 자화면의 입력 영상 신호는 입력 처리부(1)에 입력되고, 내부의 필터 회로(10)를 이용하여 축소율 데이타 K에 따른 축소 처리가 실시되며, 그 축소 영상 신호가 필드 메모리(2, 3)에 송출된다. 한편, 제어 블럭(4)에는 필드 메모리(2, 3)의 기록을 제어하기 위한 입력 영상 클럭 제너레이터(5)와, 판독을 제어하기 위한 표시 영상 클럭 제너레이터(6)가 설치되어 있고, 외부로부터 입력 영상 클럭 제너레이터(5)로 축소율 데이타 K가 공급되며, 이 입력 영상 클럭 제너레이터(5)로부터 입력 처리부(1)로 축소율 데이타 K가 입력된다.
또한, 입력 영상 클럭 제너레이터(5)는 입력 영상 신호의 수평 동기 신호(입력 H)와 수직 동기 신호(입력 V)를 입력하고, 입력 H에 동기한 화소 클럭과 동일 레이트의 기록 클럭 WCLK와, 입력 영상 신호의 유효 표시 기간 동안 필드 메모리(2, 3)를 필드 단위로 교대로 인에이블 상태로 하는 기록 인에이블 신호 WE1, WE2와, 기록 인에이블 신호의 수직 상승시에 필드 메모리(2, 3)의 기록 어드레스를 리셋트하는 기록 리셋트 신호 WRST를 출력한다. 필드 메모리(2, 3)는 각각 기록과 판독을 독립적으로 지정하기 위한 어드레스 카운터를 갖고 있고, 기록용 어드레스 카운터가 신호 WRST에 의해 리셋트되고, 인에이블 신호 WE1, WE2가 H 레벨 기간에 기록 클럭 WCLK를 카운트함으로써, 기록 어드레스를 인크리멘트하여 입력 처리부(1)로부터의 축소 영상 신호를 필드 메모리(2, 3)에 기록한다.
여기서, 축소율 데이타 K가 「1」일 때, 즉 축소 처리를 행할 때에는 기록 인에이블 신호 WE1, WE2는 유효 영상 기간 중 연속하여 H 레벨을 유지한다. 그러나, 축소율 데이타 K가 「1」보다 작을 때에는, 축소율 데이타 K에 따라서 인에이블 신호WE1, WE2의 H 레벨 기간이 제어되고, 예를 들면「1/2」일 때에는, 도 6의 (b), (c)에 도시한 바와 같이, 1화소 건너서 H 레벨과 L 레벨을 반복하도록 출력된다.
또한, 입력 영상 클럭 제너레이터(5)는 축소율 데이타 K에 기초하여 화상 사이즈 데이타 SIZ를 연산하고, 이 데이타 SIZ를 표시 영상 클럭 제너레이터(6)로 송출한다. 예를 들면, 입력 영상 신호의 수평 화소수 및 수직 화소수가 「640」 및 「480」이고 축소율 데이타 K가 「1/2」이면, 화상 사이즈 데이타 SIZ는 수평 SIZ (H) 및 수직 SIZ(V)가 각각「320」, 「240」으로 된다.
한편, 필드 메모리(2, 3)로부터 축소 영상 신호를 판독하기 위해, 표시 영상 클럭 제너레이터(6)에는 모화면인 표시 영상 신호의 수평 동기 신호(표시 H) 및 수직 동기 신호(표시 V)와, 축소 화상의 윈도우 표시 위치를 나타낸 표시 위치 데이타(X, Y)가 입력되고, 표시 H에 동기한 화소 클럭과 동일 레이트의 판독 클럭 RCLK와, 표시 영상 신호의 유효 표시 기간 동안 필드 메모리(2, 3)를 필드 단위로 교대로 인에이블 상태로 하는 판독 인에이블 신호 RE1, RE2와, 판독 인에이블 신호의 수직 상승시에 필드 메모리(2, 3)의 판독 어드레스를 리셋트하는 판독 리셋트 신호 RRST를 출력한다. 그리고, 필드 메모리(2, 3) 내의 판독용 어드레스 카운터가 신호 RRST에 의해 리셋트되고, 인에이블 신호 RE1, RE2가 H 레벨의 기간에 판독 클럭 RCLK를 카운트함으로써, 판독 어드레스를 인크리멘트하여 필드 메모리(2, 3)로부터 축소 영상 신호를 판독한다. 또한, 표시 H 및 표시 V는 미리 알고 있는 경우에는 표시 영상 클럭 제너레이터(6)에서 발생하도록 하여, 이들에 기초하여 각종 신호 RRST, RCLK, RE1, RE2를 발생시킬 수도 있다.
도 3은 입력 영상 신호 A를 윈도우 표시한 상태를 나타내고, 도시한 바와 같이, 표시 위치 데이타(X, Y)는 모화면(표시 영상 신호) 상에서의 표시 위치를 나타내고, 화상 사이즈 데이타 SIZ(H, V)는 윈도우 표시되는 자화면(입력 영상 신호)의 크기를 나타낸다. 그리고, 표시 영상 클럭 제너레이터(6)는 도 6의 (e), (f)에 도시한 바와 같이, 화상 사이즈 데이타 SIZ(H, V)와 화상 위치 데이타(X, Y)에 기초하여, 도 3의 표시를 실현하도록 유효 표시 기간에만, 상술한 판독 인에이블 신호 RE1, RE2를 H레벨로 한다. 이 경우에는, 입력 측과 다르게 연속하여 H 레벨이 출력된다.
또한, 화상 사이즈 데이타 SIZ(H, V) 및 화상 위치 데이타(X, Y)는 표시 영상 클럭 제너레이터(4)로부터 필드 메모리(2, 3)의 후단에 설치된 표시 처리부(7)로 송출되고, 여기서 판독된 축소 영상 신호에 프레임 부가나 배경 데이타의 부가 등 윈도우 표시용 표시 처리가 실시되어 그 결과가 표시 영상 신호로서 출력된다.
축소율을 임의로 변경할 수 있도록 하기 위해서는, 축소율 데이타의 입력에 따라서 상술한 기록측과 판독측의 쌍방에서 처리 내용을 변경할 필요가 있다. 그러나, 기록 및 판독을 실제로 행하고 있는 동안에 처리 내용을 변경하게 되면 표시 영상에 혼란을 발생시키므로, 이것을 방지하기 위해 축소율의 변경 처리는 영상의 수직 귀선 기간에 행해지고 있었다.
그런데, 입력 V와 표시 V는 동기하지 않기 때문에, 축소율의 변경 처리는 기록측과 판독측에서 시간의 어긋남을 발생시킨다. 예를 들면, 도 6의 (a), (d)에 도시한 바와 같이, 표시 V의 위상이 입력 V보다 지연되고 있는 경우에, 새로운 축소율 데이타 K가 시각 T1에서 입력되면, 입력 영상 클럭 제너레이터(5) 및 입력 처리부(1)에서는 T1 직후의 수직 귀선 기간 NP1에서 축소율의 변경이 이루어지고, 그 이후의 축소 처리 및 기록 제어는 변경된 축소율에 따라서 행해진다. 그리고, 표시 영상 클럭 제너레이터(6) 및 표시 처리부(7)에서는 T1 직후의 수직 귀선 기간 DPI에서 축소율의 변경이 이루어지고, 이 변경 타이밍은 입력측에서의 변경 타이밍 NP1보다 이후이기 때문에, 변경된 축소율에 따라서 기록된 영상 신호가 DP1 이후에 표시 처리되게 된다.
그러나, 도 7에 도시한 바와 같이, 입력 V에서의 수직 귀선 기간 NP1의 후에서 표시 V의 수직 귀선 기간 DP1 전의 시각 T2에서 새로운 축소율 데이타가 입력되면, 입력 영상 클럭 제너레이터(5) 및 입력 처리부(1)에서는 T2 후의 수직 귀선 기간 NP2에서 축소율의 변경이 이루어지지만, 표시 영상 클럭 제너레이터(6) 및 표시 처리부(7)에서는 입력측의 축소율의 변경에 앞서, NP2보다 이전의 수직 귀선 기간 DP1에서 축소율의 변경이 이루어진다. 이 때문에, 축소율의 변경(DP1) 후의 표시 기간에서는 축소율이 변경되기 전의 영상 신호가 표시 대상으로 되어, 윈도우 표시 영상에 현저한 왜곡이 생기게 된다. 따라서, 윈도우 표시를 속행시킨 상태로는 축소율의 변경을 할 수 없다고 하는 문제가 있었다.
그래서, 본원 출원인은 일본 특원평7-267107호 공보에서, 축소율이 변경될 때, 이 축소율에 기초하는 화상 사이즈 데이타를 헤더로서 축소 영상 신호와 함께 버퍼 메모리에 기록하고, 표시측에서 화상 사이즈 데이타를 판독하여, 이 데이타에 기초하여 축소 영상 신호의 판독 제어를 행하는 축소 영상 신호 처리 회로를 제안하였다.
이 구성에 의하면, 화상 사이즈 데이타가 확정된 후에는, 표시측에서는 축소율이 변경된 영상 신호로부터 확실하게 새로운 축소율에서의 표시 처리가 가능해진다. 그러나, 화상 사이즈 데이타는 기록 인에이블 신호 WE1, WE2를 생성하기 위한 수평 방향의 기록 인에이블 신호 WEH 및 수직 방향의 기록 인에이블 신호 WEV를, 각각, 입력 H의 1수평 기간 및 입력 V의 1필드 기간 카운트함으로써 구해진다. 따라서, 축소율이 변경된 직후의 1필드 기간에서는, 영상 신호 자체는 새로운 축소율로 처리된 신호로 되지만, 화상 사이즈 데이타는 축소율의 변경 후의 데이타를 부가하는 것은 불가능하고, 버퍼 메모리에 기록되는 축소 영상 신호와 화상 사이즈 데이타에서는 축소율이 일치하지 않게 된다.
이상 설명한 문제는 축소 처리를 행할 때뿐만 아니라 확대 처리를 행할 때에도 마찬가지로 발생한다.
본 발명은, 화상 배율 데이타에 따라서 입력 영상 신호를 축소 또는 확대 처리를 실시하는 입력 처리부와, 상기 축소 또는 확대된 영상 신호를 기억하는 버퍼 메모리와, 상기 화상 배율 데이타에 따라서 기록 제어 신호를 발생함으로써 상기 버퍼 메모리에 대한 기록의 제어를 행하는 기록 제어부와, 화상 사이즈 데이타에 따라서 상기 버퍼 메모리로부터의 판독을 제어하는 판독 제어부를 구비하고, 상기 기록 제어부는 화상 배율 데이타의 변경 후 상기 기록 제어 신호에 기초하여 상기 화상 사이즈 데이타를 산출하는 산출 회로, 및 상기 산출 회로에서의 산출 기간은 상기 버퍼 메모리에 대한 기록을 금지하는 금지 회로를 포함하며, 상기 기록 금지 기간의 종료 후에 산출한 화상 사이즈 데이타를 헤더로서 축소 또는 확대된 영상 신호와 함께 상기 버퍼 메모리에 기록하는 것을 특징으로 한다.
본 발명에서는, 화상 배율 데이타가 변경된 때, 화상 사이즈 데이타를 산출하는 기간은 버퍼 메모리로의 기록이 금지되므로, 헤더로서의 화상 사이즈 데이타와 축소 또는 확대된 영상 신호에서는 확실하게 화상 배율이 일치하게 된다.
도 1은 본 발명의 실시 형태로서의 축소 영상 신호 처리 회로를 나타낸 블럭도.
도 2는 필드 메모리로의 기록 데이타 포맷을 나타낸 설명도.
도 3은 윈도우 표시예를 나타낸 도면.
도 4는 실시 형태의 동작을 설명하기 위한 타이밍도.
도 5는 종래의 축소 영상 신호 처리 회로를 나타낸 블럭도.
도 6은 종래의 축소 영상 신호 처리 회로의 동작을 설명하기 위한 타이밍도.
도 7은 종래의 축소 영상 신호 처리 회로의 다른 동작을 설명하기 위한 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 20 : 입력 처리부
2, 3 : 필드 메모리
4, 21 : 제어 블럭
5, 22 : 입력 영상 클럭 제너레이터
6, 23 : 표시 영상 클럭 제너레이터
7, 24 : 표시 처리부
10 : 필터 회로
25, 26 : AND 게이트
223, 224 : 카운터
도 1은 본 발명의 실시 형태를 나타낸 블럭도로, 참조 번호(20), (21), (22), (23), (24)는, 각각 도 5에 도시한 종래예에서의 입력 처리부(1), 제어 블럭(4), 입력 영상 클럭 제너레이터(5), 표시 영상 클럭 제너레이터(6), 표시 처리부(7)에 대응한다.
입력 영상 클럭 제너레이터(22)는 축소율 데이타 K 중 수직 방향의 축소율 데이타 KV에 따라서, 1필드 기간 중 기록해야 되는 라인에서만 H 레벨로 되는 수직 기록 인에이블 신호 WEV를 발생시키는 WEV 발생 회로(221)와, 수평 방향의 축소율 데이타 KH에 따라서 1수평 기간 중 기록해야 되는 도트에서만 H 레벨로 되는 수평 기록 인에이블 신호 WEH를 발생시키는 WEH 발생 회로(222)와, 입력 V에 의해 리셋트되어 수직 기록 인에이블 신호 WEV를 카운트함으로써 수직 방향의 화상 사이즈 데이타 SIZ(V)를 산출하는 카운터(223)와, 입력 H에 의해 리셋트되고 수평 기록 인에이블 신호 WEH를 카운트함으로써 수평 방향의 화상 사이즈 데이타 SIZ (H)를 산출하는 카운터(224)와, 기록 인에이블 신호 WEV와 WEH를 입력하여 인에이블 신호 WE를 출력하는 AND 게이트(225)와, 입력 V에 동기하여 교대로 H, L을 반복하는 셀렉트 신호 SEL를 입력하고, H 레벨의 기간에 인에이블 신호 WE를 WE1로서 출력하고, L 레벨의 기간에 인에이블 신호 WE를 WE2로서 출력하는 셀렉터를 갖고 있다.
또한, 입력 영상 신호 클럭 제너레이터(22)는 축소율 데이타 K가 변경되면 직후의 1필드 기간만 기록 금지 신호 WESP를 출력하는 구성으로, 이 기록 금지 신호 WESP의 반전 출력이 WE1, WE2를 각각 일단에 입력하는 AND 게이트(25, 26)에 입력되어 있다.
이하, 도 4의 타이밍도에 따라서 본 실시 형태의 동작을 설명한다.
도 4에서, 새로운 축소율 데이타 K가 시각 T3에서 입력되면, 입력 영상 클럭 제너레이터(22) 및 입력 처리부(20)에서는 T1 직후의 수직 귀선 기간 NP2에서 축소율 데이타 K에 따라서 축소율의 변경이 이루어지고, 그 이후의 축소 처리 및 기록 제어는 변경된 축소율에 따라서 행해진다. 또한, 입력 영상 클럭 제너레이터(22) 내에서는 변경된 축소율에 따른 기록 인에이블 신호 WEV, WEH가 WEV 발생 회로(221) 및 WEH 발생 회로(222)로부터 발생하여, NP2와 NP3의 사이의 1필드 기간에 카운터(223, 224)는 기록 인에이블 신호 WEV, WEH를 각각 카운트하여 화상 사이즈 데이타 SIZ(V), SIZ(H)를 산출한다. 또한, 이 NP2와 NP3 사이의 1필드 기간에는 도 4의 (b)에 도시한 바와 같이 기록 금지 신호 WESP가 H 레벨로 되기 때문에, 도 4의 (c)와 같이 기록 인에이블 신호 WE1이 필드 메모리(2)에 공급되지 않아, 화상 사이즈 데이타 및 입력 처리부(20)에서 축소 처리된 축소 영상 신호는 필드 메모리(2)에는 기록되지 않는다.
그러나, NP3 직후의 1필드 기간에서는 화상 사이즈 데이타 SIZ(V), SIZ (H)는 이미 확정되어 있는 데다가 기록 금지 신호 WESP는 L 레벨로 되므로, 기록 인에이블 신호 WE2가 도 4의 (d)와 같이 필드 메모리(3)에 공급되고, 도 2에 도시한 바와 같이 입력 처리부(20)에서 축소 처리된 축소 영상 신호와 함께 변경된 축소율에 대응하는 산출된 화상 사이즈 데이타 SIZ가 헤더로서 입력 처리부(20)를 통해 필드 메모리(3)에 기록된다. 이후, WE1, WE2가 출력될 때마다, 화상 사이즈 데이타 SIZ와 축소 영상 신호가 필드 메모리(2, 3)에 교대로 기록된다.
기록된 화상 사이즈 데이타 SIZ는 표시 영상 클럭 제너레이터(23)로부터의 판독용의 각종 제어 신호에 기초하여, 필드 메모리(2, 3)로부터 표시 처리부(24)에 판독되고, 유지됨과 동시에 표시 영상 클럭 제너레이터(23)로 송출된다. 표시 영상 클럭 제너레이터(23)는 종래와 마찬가지로, 화상 사이즈 데이타 SIZ 및 외부에서 입력된 표시 위치 데이타(X, Y)에 기초하여 판독용 제어 신호 RCLK, RRST, RE1, RE2를 출력하고, 이것에 의해 필드 메모리(2, 3)로부터 축소 영상 신호가 판독된다. 표시 처리부(24)에는 화상 사이즈 데이타 SIZ가 유지되어 있음과 동시에, 표시 영상 클럭 제너레이터(23)로부터 표시 위치 데이타(X, Y)가 입력되어 있으므로, 종래와 마찬가지로 이들 데이타에 기초하여 윈도우 표시 처리가 행해진다. 그리고, 처리 결과가 표시 영상 신호로서 외부의 수상기에 송출되고, 윈도우 표시가 실행된다.
구체적으로는, 도 4의 DP1과 DP2 직후의 1필드 기간에서는 NP1과 NP2의 직전에 각각 필드 메모리(2와 3)에 기록된 변경 전의 화상 사이즈 데이타 및 축소 영상 신호가 각각 판독된다. 다음의 DP3 직후의 1필드 기간에서는 기록이 금지되었기 때문에 NP1의 직전에 필드 메모리(2)에 기록된 변경 전의 화상 사이즈 데이타 및 축소 영상 신호가 판독되고, NP3 직후의 1필드 기간에 필드 메모리(3)에 기록된 변경 후의 화상 사이즈 데이타 및 축소 영상 신호는 DP4 직후의 1필드 기간에 판독된다. 그리고, 이 때 판독된 변경 후의 화상 사이즈 데이타에 따라서 표시 영상 클럭 제너레이터(23) 및 표시 처리부(24)는 변경된 축소율에 대응한 처리를 개시한다.
또한, 기록 및 판독 데이타가 헤더분만큼 증가하므로, 도 4에 점선으로 나타낸 바와 같이, 기록 및 판독 인에이블 신호 WE1, WE2, RE1, RE2를 그 만큼만 종래보다 빠르게 상승하도록 하고 있다.
이와 같이, 축소율 변경 직후의 1필드 기간은 필드 메모리로의 기록을 금지하고 있으므로, 헤더로서의 화상 사이즈 데이타와 축소 영상 신호에서는 확실하게 축소율이 일치하게 된다.
이상의 설명은 화상을 축소하는 처리에 대해 기술하였지만, 본 발명은 화상을 확대하는 처리에도 마찬가지로 적용 가능하다.
본 발명에 의하면, 화상 배율의 변경이 언제 행해지더라도 확실하게 대응하는 처리를 행할 수 있으므로, 축소 또는 확대 영상을 윈도우 표시한 상태 그대로 화상 배율의 변경이 가능해진다. 또한, 화상 배율 데이타가 변경된 때, 화상 사이즈 데이타를 산출하는 기간은 버퍼 메모리로의 기록이 금지되므로, 헤더로서의 화상 사이즈 데이타와 축소 또는 확대된 영상 신호에서는 확실하게 화상 배율이 일치하게 되어, 화상에 왜곡이 생기지 않는다.

Claims (1)

  1. 화상 배율 데이타에 따라서 입력 영상 신호를 축소 또는 확대 처리를 실시하는 입력 처리부,
    상기 축소 또는 확대된 영상 신호를 기억하는 버퍼 메모리,
    상기 화상 배율 데이타에 따라서 기록 제어 신호를 발생함으로써 상기 버퍼 메모리에 대한 기록의 제어를 행하는 기록 제어부, 및
    화상 사이즈 데이타에 따라서 상기 버퍼 메모리로부터의 판독을 제어하는 판독 제어부
    를 구비하고,
    상기 기록 제어부는 화상 배율 데이타의 변경 후 상기 기록 제어 신호에 기초하여 상기 화상 사이즈 데이타를 산출하는 산출 회로, 및 적어도 상기 산출 회로에서의 산출 기간은 상기 버퍼 메모리에 대한 기록을 금지하는 금지 회로를 포함하고, 상기 기록 금지 기간의 종료 후에 산출한 화상 사이즈 데이타를 헤더로서 축소 또는 확대된 영상 신호와 함께 상기 버퍼 메모리에 기록하는 것을 특징으로 하는 영상 신호 처리 회로.
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