KR19980076483A - 반도체 소자의 금속 배선 형성방법 - Google Patents
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Abstract
반도체 소자의 금속 배선 형성방법에 관한 것으로 특히, 콘택홀의 종횡비가 클 경우에 HDP방식을 이용한 화학 기상 증착법으로 배선 공정을 단순화시키고, 용이하게 콘택홀을 메워 신뢰도를 향상시킨 반도체 소자의 금속 배선 형성방법에 관한 것으로 이와 같은 반도체 소자의 금속 배선 형성방법은 반도체기판상에 콘택홀을 가진 절연막을 형성하는 단계와, 상기 콘택홀을 포함한 절연막 전면에 베리어 메탈층을 형성하는 단계와, 상기 베리어 메탈층상에 고밀도 플라즈마를 이용한 화학기상 증착법으로 금속 배선층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로 특히, 콘택홀의 종횡비가 클 경우에 HDP방식을 이용한 화학 기상 증착법으로 용이하게 콘택홀을 메우고, 배선 공정을 단순화시켜 신뢰도를 향상시킨 반도체 소자의 금속 배선 형성방법에 관한 것이다.
반도체 소자의 집적화가 거듭되면서 소자의 전기적인 접속을 위한 콘택홀의 종횡비(aspect ratio)가 급격히 증가하게 되었으며 이에 따라 콘택홀을 메우는데 있어서 단차개선의 문제가 대두되게 되었다.
그와 같은 문제점을 해결하기 위한 대표적인 방식이 텅스텐(W)을 화학 기상 증착법으로 증착한다음 에치백(ETCH-BACK)하여 콘택홀에 텅스텐을 플러그(plug)로 형성한후 상기 텅스텐 플러그상에 알루미늄 등의 금속 배선을 형성하는 방식이다.
이와 같은 종래 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 종래 일 반도체 소자의 금속 배선 형성공정 단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)의 소정영역에 격리 산화막(2)을 형성하여 격리 영역(field region)과 활성 영역(active region)을 정의한다음, 통상의 공정으로 상기 활성 영역으로 정의된 반도체기판(1)의 소정영역에 게이트 절연막(3) 및 게이트 전극(4)을 형성한후 상기 게이트 전극(4)의 측면에 측벽 스페이서(5)를 형성한다. 그다음, 상기 게이트 전극(4) 및 측벽 스페이서(5)를 마스크로 이용한 이온주입공정으로 상기 게이트 전극(4) 측면 하부의 반도체기판(1)에 LDD(Lightly Doped Drain) 구조의 소오스/드레인영역(6)을 형성한다. 이때, 상기 게이트 전극(4)의 상층에는 게이트 전극(4)의 성능향상을 위하여 고융점금속(7)을 형성한 구조로 형성하였다.
도 1b에 나타낸 바와 같이, 상기 게이트 전극(4)을 포함한 반도체기판(1) 전면에 산화막(8)을 형성한다.
도 1c에 나타낸 바와 같이, 상기 산화막(8)전면에 BPSG(9)를 형성한다.
도 1d에 나타낸 바와 같이, 상기 BPSG(9) 전면에 감광막(PR)을 도포한후 노광 및 현상공정으로 콘택홀 형성영역을 정의하여 콘택홀 형성영역의 상기 BPSG(9)가 노출되도록 감광막(PR)을 패터닝한다.
도 1e에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 BPSG(9) 및 산화막(8)을 선택적으로 제거하여 상기 게이트 전극(4) 측면의 소오스/드레인영역(6)이 형성된 반도체기판(1)의 표면을 노출시키는 콘택홀(10)을 형성한다.
도 1f에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다.
도 1g에 나타낸 바와 같이, 상기 콘택홀(10)내의 반도체기판(1)표면을 포함한 상기 BPSG(9) 표면에 Ti/TiN과 같은 베리어 메탈층(11)을 형성한다. 이어서, 상기 베리어 메탈층(11)상에 텅스텐(W)을 증착한후 에치백하여 상기 콘택홀(10)내에만 남는 텅스텐 플러그(12)를 형성한다. 상기와 같은 베리어 메탈층(11)은 텅스텐 플러그(12)와 반도체기판(1)의 점착성(adhesion)을 향상하기 위한 것이다.
도 1h에 나타낸 바와 같이, 상기 텅스텐 플러그(12)를 포함한 상기 베리어 메탈층(11)상에 금속 배선으로 사용할 알루미늄층(13)을 형성한다. 이때, 상기 알루미늄층(13)은 스퍼터링(sputtering)법으로 증착한다.
도 2a 내지 도 2b는 종래 다른 반도체 소자의 금속 배선 형성 공정 단면도이다.
이때, 종래 다른 반도체 소자의 금속 배선 형성공정 단면도는 금속 배선 형성공정시 열분해 방식의 화학 기상 증착법(LPCVD : Low Pressure thermal Chemical Vapor Deposition)을 사용하여 텅스텐 플러그 형성공정없이 직접 금속 배선을 하는 것에 관한 것으로 종래 다른 반도체소자의 금속 배선 형성 방법은 종래 일 반도체 소자의 금속 배선 형성방법과 비슷하나 콘택홀내에 텅스텐 플러그를 형성하는 공정을 생략하고 알루미늄층을 사용하여 콘택홀을 매립하고 금속 배선층을 형성하는 것에 관한 것이다.
먼저, 도 2a에 나타낸 바와 같이, 트랜지스터(도시하지 않음)가 형성된 반도체기판(1) 전면에 산화막(8)과 BPSG(9)를 형성한후 상기 BPSG(9) 및 산화막(8)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 콘택홀(10)을 형성한다. 이어서, 상기 콘택홀(10)을 포함한 상기 BPSG(9)표면 전면에 Ti/TiN으로 구성된 베리어 메탈층(11)을 형성한다. 그다음, 상기 베리어 메탈층(11) 형성후 상기 콘택홀(10)내의 상기 베리어 메탈층(11)에 열분해 방식의 화학 기상 증착법(LPCVD : Low Pressure thermal Chemical Vapor Deposition)을 사용하여 금속 배선층인 알루미늄층(13)을 형성한다. 이때, 도 2a는 알루미늄층(13)에 대한 초기단계의 핵 형성공정을 보여주는 단면도로써 알루미늄층(13)의 표면 및 그레인(Grain)이 거칠게 형성되고 있음을 보여준다.
도 2b에 나타낸 바와 같이, 상기한 바와 같은 열분해 방식의 화학 기상 증착법을 사용하여 계속해서 알루미늄층(13) 증착공정을 진행하여 상기 콘택홀(10)을 완전히 매립한다. 이때, 상기 콘택홀(10) 양측의 베리어 메탈층(11)상에도 알루미늄층(13)이 형성되는데 상기 알루미늄층(13)에 많은 결정면(facet)이 생기고, 표면의 굴곡이 심함을 알 수 있다.
종래 반도체 소자의 금속 배선 형성방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 종래 일 반도체 소자의 금속 배선 형성방법에 있어서는 콘택홀내의 베리어 메탈층상에 텅스텐 플러그를 형성하는 공정후 알루미늄층을 형성하므로 공정의 복잡하고, 단가가 상승하며, 생산성이 저하되는 문제가 있다.
둘째, 종래 다른 반도체 소자의 금속 배선 형성방법에 있어서는 콘택홀내의 베리어 메탈층상에 알루미늄을 매립하는 방식의 배선 형성방법을 사용하였지만 열분해 방식의 화학 기상 증착법을 사용하는 공정으로 인해 배선층의 표면에 많은 결정면이 생기고 표면의 굴곡이 심하게 되는등 금속 배선이 불안정하게 형성되어 배선으로서의 신뢰도를 저하시켰다.
본 발명은 상기한 바와 같은 종래 반도체소자의 금속 배선 형성방법의 문제점을 해결하기 위하여 안출한 것으로 콘택홀의 종횡비가 클 경우에 HDP방식을 이용한 화학 기상 증착법으로 배선 공정을 단순화시킴과 동시에 용이하게 콘택홀을 메워 신뢰도 높은 반도체 소자의 금속 배선 형성방법을 제공하는데 그 목적이 있다
도 1a 내지 도 1h는 종래 일 반도체 소자의 금속 배선 형성공정 단면도
도 2a 내지 도 2b는 종래 다른 반도체 소자의 금속 배선 형성공정 단면도
도 3a 내지 도 3h는 본 발명 반도체 소자의 금속 배선 형성공정 단면도
도 4는 일반적인 고밀도 플라즈마 반응기
도 5는a 내지 도 5c는 본 발명 반도체 소자의 금속 배선 화학 기상 증착공정 단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 격리 산화막
23 : 게이트 절연막 24 : 게이트 전극
25 : 측벽 스페이서 26 ; 소오스/드레인영역
27 : 고융점금속 28 : 제 1 절연막
29 : 제 2 절연막 30 : 콘택홀
31 : 베리어 메탈층 32 : 금속 배선층
본 발명에 따른 반도체 소자의 금속 배선 형성방법은 반도체기판상에 콘택홀을 가진 절연막을 형성하는 단계와, 상기 콘택홀을 포함한 절연막 전면에 베리어 메탈층을 형성하는 단계와, 상기 베리어 메탈층상에 고밀도 플라즈마를 이용한 화학기상 증착법으로 금속 배선층을 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체 소자의 금속 배선 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명 반도체 소자의 금속 배선 형성공정 단면도이다.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(21)의 소정영역에 격리 산화막(22)을 형성하여 격리 영역(field region)과 활성 영역(active region)을 정의한다음, 통상의 공정으로 상기 활성 영역으로 정의된 반도체기판(21)의 소정영역에 게이트 절연막(23) 및 게이트 전극(24)을 형성한후 상기 게이트 전극(24)의 측면에 측벽 스페이서(25)를 형성한다. 그다음, 상기 게이트 전극(24) 및 측벽 스페이서(25)를 마스크로 이용한 이온주입공정으로 상기 게이트 전극(24) 측면 하부의 반도체기판(21)에 LDD(Lightly Doped Drain) 구조의 소오스/드레인영역(26)을 형성한다. 이때, 상기 게이트 전극(24)의 상층에는 게이트 전극(24)의 성능향상을 위하여 고융점금속(27)을 형성하였다.
도 3b에 나타낸 바와 같이, 상기 게이트 전극(24)을 포함한 반도체기판(21) 전면에 제 1 절연막(28)을 형성한다. 이때, 상기 제 1 절연막(28)은 산화막과 질화막중 어느 하나로 형성한다.
도 3c에 나타낸 바와 같이, 상기 제 1 절연막(28)전면에 제 2 절연막(29)를 형성한다. 이때, 상기 제 2 절연막(29)은 유동성이 좋은 물질을 사용하여 형성하며 바람직하게는 BPSG로 형성한다.
도 3d에 나타낸 바와 같이, 상기 제 2 절연막(29) 전면에 감광막(PR)을 도포한후 노광 및 현상공정으로 콘택홀 형성영역을 정의하여 콘택홀 형성영역의 상기 제 2 절연막(29)이 노출되도록 감광막(PR)을 패터닝한다.
도 3e에 나타낸 바와 같이, 상기 패터닝된 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 2 절연막(29) 및 제 1 절연막(28)을 선택적으로 제거하여 상기 게이트 전극(24) 측면의 소오스/드레인영역(26)이 형성된 반도체기판(21)의 표면을 노출시키는 콘택홀(30)을 형성한다.
도 3f에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다.
도 3g에 나타낸 바와 같이, 상기 콘택홀(30)내의 반도체기판(21)표면을 포함한 상기 제 2 산화막(29) 표면에 Ti/TiN과 같은 베리어 메탈층(31)을 형성한다. 이때, 상기와 같은 베리어 메탈층(31)은 금속 배선층과 반도체기판(21)의 점착성(adhesion)을 향상하기 위한 것이다.
도 3h에 나타낸 바와 같이, 상기 베리어 메탈층(31) 전면에 고밀도 플라즈마(HDP : High Density Plasma) 화학 기상 증착법을 사용하여 콘택홀(30)을 완전히 매립하도록 금속 배선층(32)을 형성한다. 이때, 상기 금속 배선층(32)은 알루미늄과 구리중 어느 하나로 형성한다.
도 4는 본 발명 반도체 소자의 금속 배선을 형성하는 일반적인 고밀도 플라즈마 반응기이다.
본 발명에 따른 반도체소자의 금속 배선 형성방법은 도 4에 나타낸 바와 같은 고밀도 플라즈마 반응기(41)내에 콘택홀 형성공정과 베리어 메탈층 형성공정이 끝난 반도체 기판(21)을 장착시킨후 알루미늄이 포함된 가스와 아르곤 가스를 동시에 주입하고 알루미늄 소스 가스와 아르곤 플라즈마를 발생시켜 베리어 메탈층상에 알루미늄층을 형성한다.
이와 같은 고밀도 플라즈마 반응기를 이용한 알루미늄층의 증착공정을 도 5a 내지 도 5c를 참조하여 설명하기로 한다. 이때, 도 5a 내지 도 5c는 도 3h의 공정을 상세히 나타낸 도면이다. 그리고, 게이트 전극(24)을 포함한 트랜지스터 형성부분은 도시하지 않고 콘택홀(30) 형성위치에서 실시되는 공정을 상세히 나타내었다.
먼저, 도 5a에 나타낸 바와 같이, 제 2 및 제 1 절연막(29)(28)을 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 콘택홀(30)을 형성한후 상기 콘택홀(30)을 통해 노출된 반도체기판(21)의 표면 및 제 2 절연막(29)의 전면에 베리어 메탈층(31)을 형성한다. 이어서, 상기 반도체 기판(21)을 고밀도 플라즈마 반응기에 장착시킨후 알루미늄이 포함된 가스와 아르곤 가스를 동시에 주입하고 반응시켜 알루미늄 소스 가스와 아르곤 플라즈마를 발생시킨다. 이때, 상기 알루미늄층(32)은 알루미늄 소스 가스의 플라즈마로부터 베리어 메탈층(31)상에 적층된다. 이때, 상기 베리어 메탈층(31)상에 형성되는 초기의 알루미늄층(32)은 거칠게 형성된다.
이어서, 도 5b에 나타낸 바와 같이, 계속해서 알루미늄층(32)을 증착하게되면 알루미늄층(32)의 증착과 동시에 아르곤 이온(Ar+)이 반도체기판(21)에 반응성을 가지고 적층된 알루미늄층(32)과 충돌하여 알루미늄층(32)을 물리적으로 탈착시킨다. 즉, 아르곤 이온이 알루미늄층(32)과 충돌하면서 스퍼터링 에칭을 하게된다. 이때, 상기 아르곤 이온과 방향이 수직한 알루미늄층(32)은 탈착되지 않고 아르곤 이온으로부터 에너지를 전달 받아 좀더 치밀한 적층을 하게되지만, 아르곤 이온과 수직하지 않은 알루미늄층(32)의 알루미늄 입자는 탈착되어 상대적으로 높이가 낮은 표면에 재적층된다. 이때, 알루미늄층(32)의 표면이 거칠수록 큰 효과를 볼 수 있으며 상기한 공정이 반복 진행되므로 표면이 거칠지 않은 알루미늄층(32)을 적층하고 있다.
도 5c에 나타낸 바와 같이, 계속해서 알루미늄층(32) 형성공정을 진행시킨다. 이때, 콘택홀(30)을 완전히 매립시킬 정도로 형성하는데 그 두께는 6000 ~ 10000Å 정도로 형성한다.
본 발명에 따른 반도체소자의 금속 배선 형성방법에 있어서는 다음과 같은 효과가 있다.
첫째, 콘택홀내의 베리어 메탈층상에 텅스텐 플러그를 형성하는 공정을 생략하고 콘택홀 매립 및 금속 배선을 형성하므로 금속 배선 공정을 단순화시켜 제조원가의 절감 및 생산성을 향상시킬 수 있다.
둘째, 알루미늄이나 구리 등을 이용한 배선공정시 금속 소스 가스에의한 증착공정과 아르곤 이온에 의한 스퍼터링 에칭을 반복하여 진행하므로 표면이 균일한 금속 배선을 형성할 수 있으며, 특히 텅스텐보다 저항이 낮은 알루미늄층을 직접 콘택홀 내에 형성할 수 있어 신뢰도 및 성능을 향상시킨 반도체 소자의 금속 배선을 제공할 수 있다.
Claims (4)
- 반도체기판상에 콘택홀을 가진 절연막을 형성하는 단계와;상기 콘택홀을 포함한 절연막 전면에 베리어 메탈층을 형성하는 단계와;상기 베리어 메탈층상에 고밀도 플라즈마를 이용한 화학기상 증착법으로 금속 배선층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 금속 배선층은 알루미늄이나 구리중 어느 하나로 형성함을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 1 항에 있어서, 상기 고밀도 플라즈마는 금속 배선 재료를 포함하는 소스 가스와 불활성 가스를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
- 제 3 항에 있어서, 상기 불활성 가스는 아르곤 가스인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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