KR19980071276A - 돌출한 캐패시터 전극의 제조 방법 - Google Patents

돌출한 캐패시터 전극의 제조 방법 Download PDF

Info

Publication number
KR19980071276A
KR19980071276A KR1019980004097A KR19980004097A KR19980071276A KR 19980071276 A KR19980071276 A KR 19980071276A KR 1019980004097 A KR1019980004097 A KR 1019980004097A KR 19980004097 A KR19980004097 A KR 19980004097A KR 19980071276 A KR19980071276 A KR 19980071276A
Authority
KR
South Korea
Prior art keywords
base structure
electrode material
conductive
electrode
capacitor electrode
Prior art date
Application number
KR1019980004097A
Other languages
English (en)
Other versions
KR100507631B1 (ko
Inventor
카를로스 마추레-에스페요
폴커 바인리히
Original Assignee
로더리히 네테부쉬
지멘스 악티엔게젤샤프트
롤프 옴케
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로더리히 네테부쉬, 지멘스 악티엔게젤샤프트, 롤프 옴케 filed Critical 로더리히 네테부쉬
Publication of KR19980071276A publication Critical patent/KR19980071276A/ko
Application granted granted Critical
Publication of KR100507631B1 publication Critical patent/KR100507631B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명에서는 먼저 도전성 또는 비도전성의, 쉽게 구조화 가능한 재료로 돌출한 기본 구조물을 만들고 그것 상에 전극 재료로서 특히 백금을 스퍼터링한다. 기본 구조물의 상부면 및 측벽에서 전극 재료의 층 두께가 인접한 상부면에서 보다 크기 때문에, 후속하는 비등방성 에칭 공정에서 전극 재료가 기본 구조물상에만 남게된다. 본 발명의 방법은 캐패시터 유전체로서 하이-ε-유전체 또는 강유전체를 가진 메모리 셀에 바람직하게 적용될 수 있다.

Description

돌출한 캐패시터 전극의 제조 방법
본 발명은 집적 반도체 회로내에 캐패시터 전극을 만들기 위한 방법에 관한 것이다.
집적 반도체 회로는 제조 공정 동안 돌출되는 즉, 대략 수평 평면상에 제조되는 캐패시터를 종종 갖는다. 이것에 대한 예는 특히 DRAM 소자내의 소위 스택형 캐패시터 메모리 셀이다. 캐패시터 유전체의 선택은 캐패시터의 장소 필요에 대한 중요한 변수이다.
종래의 캐패시터는 메모리 유전체로서 대개 최대 약 8의 유전 상수를 갖는 실리콘 산화물 또는 실리콘 질화물 층을 사용한다. 새로운 상류전 물질, 예컨대 BST(바륨-스트론듐-티타네이트, BaSrTiO3) 등은 유전 상수 ε 150을 가지므로 보다 작은 캐패시터를 가능하게 한다.
캐패시터 유전체로서 상류전 물질을 가진 메모리 소자(DRAM)는 공급 전압의 차단시 그것의 전하 및 그에 따라 그것의 저장된 정보를 잃어버린다. 또한, 종래의 메모리 소자는 잔류 누설 전류로 인해 정기적으로 새로이 기록되어야 한다(리프레시-시간). 메모리 유전체로서 강유전 물질을 사용하면, 상이한 편파 방향으로 인해 공급 전압의 차단시에도 그것의 정보가 사라지지 않고 정기적으로 새로이 기록될 필요가 없는 비휘발성 메모리의 구성이 가능해진다. 셀의 잔류 누설 전류는 저장된 신호에 영향을 주지 않는다. 이러한 강유전 물질의 예는 PZT( 납-지르코늄-티타네이트, Pb(Zr,Ti)O3)이다.
새로운 강유전체 및 상류전체의 제조는 일반적으로 높은 온도로 산화 분위기에서 이루어진다. 따라서, 특히 제 2 캐패시터 전극에는 상기 조건을 견딜 수 있는 재료가 필요하다. 이것에 대한 적합한 재료로는 백금으로 이루어진 전극이 있다. 그러나, 백금, 특히 비교적 두꺼운 백금층의 구조화는 지금까지 해결될 수 없는 문제점을 갖는데, 그 이유는 적합한 에칭 공정이 개발되지 않았기 때문이고, 백금이 RIE-공정에 적합하지 않은 것으로 나타났기 때문이다. 지금까지의 에칭공정은 레지스트 마스크의 제공 및 아르곤, 산소 또는 클로르 플라즈마 중에서 에칭을 기초로 한다. 따라서, 공정의 물리적 성분으로 인해 마스크 재료 및 기판에 대한 작은 선택성만이 얻어질 수 있다.
본 발명의 목적은 특히 백금으로 이루어진 캐패시터 전극에 대한 개선된 제조 방법을 제공하는 것이다. 또한 상기 제조 방법은 메모리 유전체로서 하이-ε-상류전체 또는 강유전체를 가진 DRAM-셀의 제조 공정에 통합될 수 있어야 한다.
도 1 내지 3은 본 발명에 따른 방법의 제 1 실시예를 나타내는 반도체 장치의 횡단면도.
도 4 내지 6은 또다른 실시예를 나타낸 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 기판 2, 4: 도전 구역
3: 게이트 7: 단자 구조물
8: 기본 구조물 9: 전극 재료
10: 유전체 11: 전극
13: 배리어
상기 목적은 청구범위 제 1항의 특징을 가진 제조 방법에 의해 달성된다.
본 발명은 먼저 쉽게 구조화될 수 있는 재료로 이루어진 캐패시터 전극의 구조적 형상이 소위 기본 구조물로서 형성될 수 있다는 사실을 기초로 한다. 상기 기본 구조물은 지지체상에 돌출하도록 배치되며 노출된 상부면 및 노출된 측벽을 갖는다. 그 경우, 도전성 전극 재료는 스퍼터링 공정으로 제공된다. 이 공정에서는 기본 구조물의 상부면상에서 전극 재료의 층 두께가 측벽 및 바닥면(즉, 인접한 지지체의 자유 상부면)에서 보다 크게 된다. 그리고 나서, 장치는 비등방성 에칭 공정에서 재에칭된다. 이 에칭 공정에서 에칭률은 수평 상부면상에서, 즉 상부면 및 바닥면(지지체)에서 동일하게 신속하지만 측벽에서는 무시될 수 있다. 지지체 상부면은 자유 에칭된다. 즉, 여기서는 전극 재료가 완전히 제거되지만, 기본 구조물의 측벽 및 상부면에는 전극 재료의 층이 남겨진다. 이렇게 함으로써, 예컨대 인접한 메모리 셀의 동시에 형성되는 캐패시터 전극으로부터 분리된, 절연된 캐패시터 전극이 얻어진다.
본 발명에서는 전극 재료, 예컨대 백금이 플라즈마 화학적으로 구조화될 필요가 없으며, 그 대신에 쉽게 에칭되는 재료가 기본 구조물로 구조화된다. 전극 재료의 에칭은 레지스트 마스크 없이 이루어진다. 제 2(상부) 전극은 예컨대 리프트오프-공정에 의해 구조화됨으로써, 여기서도 플라즈마 에칭 공정이 생략될 수 있다.
또다른 장점은 전극 재료의 증착 및 제거 사이에 전극의 외부에서 시스템 교체가 필요하지 않다는 것이다.
기본 구조물은 도전성 또는 비도전성 재료로 형성될 수 있다. 상기 새로운 유전체를 가진 DRAM-제조 공정에서 집적시, 나중의 고온 공정에서 산소-확산 배리어로서 작용하며 낮게 놓인 구조물의 산화를 방지하는 재료로 기본 구조물을 형성하는 것이 바람직하다. 캐패시터 전극은 바람직하게는 단자 구조물을 통해 스트립 도체 또는 도전 구역에 접속될 수 있다. 상세히 설명하면, 기본 구조물에 의해(이것이 도통되는 경우) 또는 전극 재료에 의해 접속될 수 있다.
본 발명은 특히 바람직하게는 DRAM-메모리의 셀 필드에 사용될 수 있는데, 그 이유는 긴밀히 인접한 다수의 캐패시터에 의해 전극 재료의 단 하나의 얇은 층이 지지체 상부면(기본 구조물의 상부면에 대해)상으로 스퍼터링됨으로써, 비등방성 에칭 공정 동안 단 하나의 얇은 층이 제거되기만 하면 되기 때문이다.
본 발명을 도면에 도시된 실시예를 참고로 구체적으로 설명하면 하기와 같다.
도 1:
방법은 DRAM-메모리 셀의 실시예로 설명된다. 실리콘 반도체 기판(1)내에는 도핑된 게이트(2), (4) 및 게이트(3)를 가진 MOS-트랜지스터가 형성된다. 상기 트랜지스터는 절연층(5)에 의해 인접한 메모리 셀의 트랜지스터로부터 분리된다. 장치는 절연층(6), 예컨대 실리콘 산화물로 덮임으로써, 캐패시터용 지지체를 형성한다. 예컨대 텅스턴 또는 폴리실리콘으로 이루어진 단자 구조물(7)에 의해 도핑된 게이트(2)가 절연층(6)을 통해 접속될 수 있다. 바람직하게는 평탄화된 표면을 가진 지지체상에 기본 구조물을 형성하기 위한 재료로서 티타늄 질화물 또는 다른 도전성 배리어 재료가 제공되고 종래의 에칭 공정에 의해 구조화된다. 단자 구조물(7) 위에 충분히 큰 표면으로 중첩되는 기본 구조물(8)이 형성된다. 이 경우, 완전한 커버링이 반드시 필요하지는 않다. 기본 구조물(8)의 치수는 특히 원하는 캐패시턴스 값에 의존한다. 높이(층 두께)에 대한 전형적인 값은 500nm이다. 전극 재료(9)인 백금이 장치상에 스퍼터링된다. 스퍼터링 조건은 장치에 따라 가급적 양호한 에지 커버링 및 미세 결정 층이 얻어지도록 선택된다. 섀도우 효과로 인해 기본 구조물(8)에 인접한 지지체 상부면상의 층 두께(c) 및 기본 구조물(8)의 측벽에서의 층 두께(b)가 기본 구조물의 상부면에서의 층 두께(a) 보다 작다. 이 실시예에서 티타늄 질화물상에 100nm 두께의 백금 박막을 증착하면, 상부면, 지지체 상부면 및 측벽에 대한 층 두께 비 a:c:b는 대략 3:1.5:1 이다. 상부면상의 층 두께는 동일한 조건 하에서 평평한 기판상에서 얻어지는 층 두께에 상응한다.
도 2:
장치가 스퍼터링 에칭된다. 스퍼터링 에칭이 방향성으로 이온 스트림에 의해 이루지기 때문에, 수평 상부면상에서 에칭율은 동일하게 신속하지만, 대략 수직의 측벽에서는 무시될 수 있다. 에칭 시간은 백금 층이 기본 구조물에 인접한 지지체 상부면상에서는 제거되지만, 기본 구조물 자체상에서는 제거되지 않고 단지 얇아지도록 설정된다. DRAM-셀 필드의 실시예에서, 이것은 캐패시터 전극이 인접한 전극으로부터 분리된다는 것을 의미한다. 상부면과 측벽에서 전극 재료(9)의 층 두께 비 a':b는 대략 1.5:1 이다. 이렇게 해서, 캐패시터 전극이 완성된다.
도 3:
메모리 캐패시터를 완성하기 위해, 캐패시터 유전체(10), 바람직하게는 하이-ε-유전체가 전체 표면에 제공된다. FRAM의 경우에는 그것 대신에 강유전체가 증착된다. 적합한 방법은 당업자에게 주지되어 있다(예컨대, C. Hwang의 논문, Appl. Phys. Lett. 67, 1995, 페이지 2819 이하). 기본 구조물(8)이 산소 확산 배리로 형성되기 때문에, 단자 구조물(7)의 표면이 산화되지 않는다. (그렇지 않으면 단자 구조물(7)과 유전체(10) 사이에 적합한 배리어가 형성되어야 한다.) 그리고 나서, 상부 전극(11)이 예컨대 백금으로 제조된다.
도 4, 5:
제 2 실시예에서는 기본 구조물(8)이 비도전성 재료, 예컨대 실리콘 산화물 또는 실리콘 질화물로 형성된다. 상기 재료는 제 1 실시예에서와 같이 바람직하게는 평탄화된 지지체상에 제공되어 기본 구조물(8)로 구조화될 수 있다. 공정을 간소화 하기 위해, 기본 구조물(8)이 하부에 놓인 구조물의 커버링 또는 평탕화에 사용되는 층(6)과 동일한 재료로 형성될 수 있다. 즉, 층(6)이 충분히 큰 층 두께로 제공됨으로써, 그것으로부터 지지체 및 기본 구조물(8)이 형성될 수 있다. 달리 표현하면, 기본 구조물이 지지체의 재료로 형성된다. 전극 재료(9)의 스퍼터링(도 4) 및 비등방성 에칭(도 5)은 전술한 바와 같이 이루어진다. 비도전성 재료에는 전극 재료(9)의 단자가 필요하다. 즉, 여기서는 트랜지스터의 도핑된 구역(2)으로부터 전극 재료(9)로 도전성 콘택이 형성되어야 한다. 이것은 단자 구조물(7)이 전극 재료(9)까지 뻗음으로써, 예컨대 기본 구조물(8)의 상부면에 까지 연장됨으로써 이루어진다. 나중의 산소 없는 템퍼링으로 인해 단자 구조물(7)과 전극 재료 사이에 배리어(13)가 필요하면, 예컨대 도시된 바와 같이 형성되어야 한다. W로 이루어진 단자 구조물에서 배리어(13)는 WN으로 이루어질 수 있다. 캐패시터는 전술한 바와같이 완성될 수 있다.
도 6:
기본 구조물(8)에 대한 비도전성 재료에서, 전극 재료(9)의 단자는 기본 구조물(8)의 변위된 배치에 의해 얻어질 수 있다. 예컨대 텅스텐 또는 폴리실리콘으로 이루어진 단자 구조물(7)은 기본 구조물의 측벽상에서 전극 재료에 접촉된다. 이 실시예에서는 또한 절연층(1')상에 놓인 스트립 도체(12)에 대한 단자가 도시된다. 나머지 공정은 제 1 실시예에서와 마찬가지로 수행될 수 있다.
본 발명에 의해, 메모리 유전체로서 하이-ε-상류전체 또는 강유전체를 가진 DRAM-셀의 제조 공정에 통합될 수 있는, 백금 캐패시터 전극의 제조 방법이 제공된다.

Claims (13)

  1. 집적 반도체 회로내에 캐패시터 전극을 제조하는 방법에 있어서,
    - 도전성 또는 비도전성 재료로 이루어지며 제조될 캐패시터 전극의 구조적 형상을 가진 돌출한 기본 구조물(8)을 지지체상에 만드는 단계,
    - 기본 구조물(8)의 상부면 및 측벽에서 전극재료의 층 두께가 인접한 지지체의 노출된 상부면상에서 보다 크도록, 스퍼터링 공정으로 도전성 전극 재료(9)를 제공하는 단계,
    - 전극 재료가 인접한 지지체의 노출된 상부면상에서는 제거되고 기본 구조물(8)의 상부면 및 측벽에서는 남아있도록 비등방성 에칭 공정을 수행하는 단계를 포함하는 제조 방법.
  2. 제 1항에 있어서, 전극 재료(9)로서 백금이 사용되는 것을 특징으로 하는 제조 방법.
  3. 제 1항 또는 2항에 있어서, 전극 재료(9) 또는 기본 구조물(8)이 도전성 단자 구조물(7)을 통해 반도체 기판내의 도전 구역(2) 또는 스트립 도체(12)에 접속되는 것을 특징으로 하는 제조 방법.
  4. 제 1항 또는 2항에 있어서, 비등방성 에칭 공정으로서 스퍼터링 에칭 공정이 사용되는 것을 특징으로 하는 제조 방법.
  5. 제 1항 또는 2항에 있어서, 기본 구조물이 지지체의 재료로 형성되는 것을 특징으로 하는 제조 방법.
  6. 제 4항에 있어서, 기본 구조물이 지지체의 재료로 형성되는 것을 특징으로 하는 제조 방법.
  7. 제 1항 또는 2항에 있어서, 단자 구조물(7)과 전극 재료(9) 사이에 산소 확산 배리어(13)가 형성되는 것을 특징으로 하는 제조 방법.
  8. 제 4항에 있어서, 단자 구조물(7)과 전극 재료(9) 사이에 산소 확산 배리어(13)가 형성되는 것을 특징으로 하는 제조 방법.
  9. 제 1항 또는 2항에 있어서, 기본 구조물(8)이 산소 확산을 방지하기 위한 도전성 배리어 재료로 형성되는 것을 특징으로 하는 제조 방법.
  10. 제 4항에 있어서, 기본 구조물(8)이 산소 확산을 방지하기 위한 도전성 배리어 재료로 형성되는 것을 특징으로 하는 제조 방법.
  11. 제 1항 또는 2항에 있어서, 후속해서 강유전체 또는 상류전체(10)가 캐패시터 전극상에 제공되고, 그것 위에 제 2 캐패시터 전극(11)이 제공되는 것을 특징으로 하는 제조 방법.
  12. 제 4항에 있어서, 후속해서 강유전체 또는 상류전체(10)가 캐패시터 전극상에 제공되고, 그것 위에 제 2 캐패시터 전극(11)이 제공되는 것을 특징으로 하는 제조 방법.
  13. 메모리 셀의 제조에 대한 전술한 제조 방법의 용도.
KR1019980004097A 1997-02-12 1998-02-12 융기형캐패시터전극의제조방법 KR100507631B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19705352.1 1997-02-12
DE19705352A DE19705352A1 (de) 1997-02-12 1997-02-12 Herstellverfahren für eine erhabene Kondensatorelektrode

Publications (2)

Publication Number Publication Date
KR19980071276A true KR19980071276A (ko) 1998-10-26
KR100507631B1 KR100507631B1 (ko) 2006-04-28

Family

ID=7820025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980004097A KR100507631B1 (ko) 1997-02-12 1998-02-12 융기형캐패시터전극의제조방법

Country Status (5)

Country Link
US (1) US6004856A (ko)
EP (1) EP0859405B1 (ko)
JP (1) JP3715099B2 (ko)
KR (1) KR100507631B1 (ko)
DE (2) DE19705352A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010017211A (ko) * 1999-08-09 2001-03-05 박종섭 반도체 소자의 캐패시터 제조 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421223B2 (en) * 1999-03-01 2002-07-16 Micron Technology, Inc. Thin film structure that may be used with an adhesion layer
DE19929307C1 (de) * 1999-06-25 2000-11-09 Siemens Ag Verfahren zur Herstellung einer strukturierten Schicht und dadurch hergestellte Elektrode
KR20010059460A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 저장전극 형성방법
KR20020052474A (ko) * 2000-12-26 2002-07-04 박종섭 반도체소자의 캐패시터 형성방법
KR100418570B1 (ko) * 2001-06-30 2004-02-11 주식회사 하이닉스반도체 강유전체 메모리 소자 제조방법
JP2003289134A (ja) * 2002-03-28 2003-10-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100742281B1 (ko) * 2006-01-23 2007-07-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN101595565B (zh) 2006-09-18 2013-03-27 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
US20110001169A1 (en) * 2009-07-01 2011-01-06 International Business Machines Corporation Forming uniform silicide on 3d structures
US9257325B2 (en) * 2009-09-18 2016-02-09 GlobalFoundries, Inc. Semiconductor structures and methods for forming isolation between Fin structures of FinFET devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5352622A (en) * 1992-04-08 1994-10-04 National Semiconductor Corporation Stacked capacitor with a thin film ceramic oxide layer
JP3197782B2 (ja) * 1994-04-29 2001-08-13 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 半導体集積回路コンデンサおよびその電極構造
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
KR0147639B1 (ko) * 1995-05-29 1998-08-01 김광호 고유전율 캐패시터의 하부전극 형성방법
US5706164A (en) * 1996-07-17 1998-01-06 Vangaurd International Semiconductor Corporation Method of fabricating high density integrated circuits, containing stacked capacitor DRAM devices, using elevated trench isolation and isolation spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010017211A (ko) * 1999-08-09 2001-03-05 박종섭 반도체 소자의 캐패시터 제조 방법

Also Published As

Publication number Publication date
JPH10229176A (ja) 1998-08-25
JP3715099B2 (ja) 2005-11-09
DE19705352A1 (de) 1998-08-20
US6004856A (en) 1999-12-21
EP0859405A2 (de) 1998-08-19
EP0859405A3 (de) 2000-04-26
DE59814135D1 (de) 2008-01-24
EP0859405B1 (de) 2007-12-12
KR100507631B1 (ko) 2006-04-28

Similar Documents

Publication Publication Date Title
KR100493040B1 (ko) 반도체 소자의 커패시터 및 그 제조방법
US6097051A (en) Semiconductor device and method of fabricating
US5573979A (en) Sloped storage node for a 3-D dram cell structure
US5985676A (en) Method of forming capacitor while protecting dielectric from etchants
US5530279A (en) Thin film capacitor with small leakage current and method for fabricating the same
KR100507631B1 (ko) 융기형캐패시터전극의제조방법
KR20000023205A (ko) 고-ε-유전체 또는 강유전체를 갖는, 핀-스택-원리에 따른커패시터 및 네가티브 형태를 이용한 그것의 제조 방법
KR100519240B1 (ko) 백금류금속으로이루어진커패시터전극의제조방법
KR100491580B1 (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
US6320214B1 (en) Semiconductor device having a ferroelectric TFT and a dummy element
KR100207459B1 (ko) 강유전체 메모리 장치 및 그 제조 방법
KR100276389B1 (ko) 커패시터 및 그 제조방법
US6146963A (en) Methods for forming ferroelectric capacitors having a bottom electrode with decreased leakage current
KR100405146B1 (ko) 구조화된 금속 산화물 함유 층의 제조 방법
KR100326494B1 (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
KR20020047253A (ko) 배리어 구조물을 구비한 커패시터 전극의 제조 방법
KR100632526B1 (ko) 구조화된 재료층의 제조 방법
KR20000023170A (ko) 반도체 장치에서 지지 프레임상에 배치된 커패시터 및 그제조 방법
JP2000183301A (ja) 半導体素子のキャパシタ製造方法
KR100474589B1 (ko) 캐패시터제조방법
KR19990080754A (ko) 비휘발성 반도체 소자 및 그 제조방법
US6162698A (en) Method of manufacturing a capacitor in a semiconductor device
JPH11238855A (ja) 半導体装置およびその製造方法
KR100197564B1 (ko) 강유전체 커패시터 반도체 메모리 장치 및 그 제조방법
KR100541374B1 (ko) 백금 하부전극을 구비하는 캐패시터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120723

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130725

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140728

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee