KR19980063486A - 집적된 고성능 디커플링 캐패시터 - Google Patents

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Abstract

집적된 고성능 디커플링 캐패시터로, 반도체 칩상에 형성되며, 현재 미사용된 칩 후면 상에 형성된 금속성 침착물과 결합하여 칩 자체의 기판을 사용하며, 능동 칩 회로로 전기적으로 접속되어, 이러한 디커플링 캐패시턴스를 필요로 하는 칩상의 능동 회로에 밀접한 근접도를 가진 충분하고 매우 효율적인 디커플링 캐패시터에 귀착될 수 있다.
자세하게 하자면, 본 발명은 칩의 미사용된 후면에 유전층을 제공하고, 형성된 후면의 유전체 층에 금속성 침착물을 형성하며, 금속성 침착물과 능동 칩 회로간을 칩상의 구멍을 통해 전기적으로 접속하여 이러한 원하는 결과를 달성한다.
동일한 사이즈의 혹은 다양한 사이즈의 정밀한 다중의 금속 침착물을 형성하여 특정한 캐패시턴스를 정의하고, 정밀한 디커플링 캐패시턴스를 필요로 하는 회로 영역으로 이들 침착물을 개별적으로 접속함으로써, 칩 회로에서 선택된 영역의 매우 정밀한 디커플링이 달성될 수 있다.

Description

집적된 고성능 디커플링 캐패시터
본 발명은 전반적으로 반도체 집적 회로 디커플링 캐패시터에 관련된 것으로서, 보다 상세하게는 칩의 기판이 디커플링 캐패시터의 한쪽 플레이트로 기능하도록 비활성 후면 주 표면 상에 형성된 디커플링 캐패시터를 포함하고 칩의 활성 전면 주 표면상에 형성되는 집적 회로에 관련된 것이다.
반도체 칩상의 집적 회로가 고밀도화, 고속화, 복잡화될수록 이들의 전기적인 성능에 대한 요구도도 더 높아진다. 이에 따라 이러한 집적 회로들은 더 크고 효율적인 용량성 디커플링을 필요로 한다.
집적 회로에 있어서 더 크고 효과적인 용량성 디커플링에 대한 이러한 필요성을 만족시키기 위해, 단지 2 가지의 효과적인 방법만이 현재 이 기술분야에 사용되거나 혹은 알려져 왔다.
첫 번째 방법은 집적된 반도체 칩을 포함하는 패키지 상에 부가되는 개별적인 디커플링 캐패시터에 의존한다. 디커플링 캐패시터가 칩상의 능동 회로로부터 멀리 분리되어 있기 때문에, 잘해야 단지 한계 디커플링(marginal decoupling)만을 지원한다. 나아가서 회로 및 이에 따라 칩이 대형화될수록 이러한 칩 외장형 캐패시터의 디커플링 효과는 더욱 더 떨어지게 된다.
두 번째 방법은 회로 자체의 가용 영역의 적절성에 의존한다. 그러나 칩 회로가 고밀도화될수록 더 많은 디커플링 캐패시턴스에 대한 요구가 증가하게 되는 것과 동시에 이러한 디커플링 캐패시터들이 위치될 수 있는 여유 영역은 감소된다. 동시에 활성 주 회로 전면 주 표면상에 침착되는 산화물은 더 얇아지지만, 큰 온-칩 전압들 혹은 전압 스파이크(spikes)를 디커플링시켜야 하는 필요성은 더욱 증대되고, 이에 따라 더 두꺼운 산화물나 더 넓은 면적, 혹은 둘 다가 필요하게 된다.
따라서 반도체 칩의 활성 전면 주 표면상의 미사용 영역에 위치될 수 있는 이러한 디커플링 캐패시터의 수나 사이즈가 더 적거나 작아지고 더 비효율적으로 되어 더 큰 디커플링 캐패시턴스에 대한 필요성이 증가하게 된다.
본 발명은 이러한 문제를 해결하는 것으로, 형성된 회로의 밀도에 관계없이 상당한 양의 효율적인 온-칩 디커플링 캐패시턴스를 집적 회로상에 지원하는 수단을 제공한다.
이는 용량성 플레이트의 한쪽은 칩 자체의 기판을 사용하고, 다른 한쪽 플레이트는 칩의 뒷면, 즉 비활성 주 표면상에 형성되고 칩의 전면, 즉 활성 주 표면상의 능동 회로로 전기적으로 접속되는 금속성 침착물(deposit)로 구성되는 디커플링 캐패시턴스를 제공함에 의해 달성된다.
따라서 본 발명은 이러한 디커플링 캐패시턴스를 요구하는 칩상의 능동회로에 보다 근접한 충분하고 효율적인 디커플링 캐패시턴스를 도출한다.
좀 더 자세히 하자면 본 발명은 칩의 미사용된 뒷면상에 금속 코팅된 유전층을 제공하여 이를 디커플링 캐패시터의 제 1 플레이트로 사용하고, 칩의 기판을 디커플링 캐패시터의 제 2 플레이트로 채용함에 의해 이러한 소망하는 결과를 달성한다.
다수의 정밀하게 크기가 결정된 금속성 침착물을 칩의 절연된 후면상에 형성하고, 적절한 비아들(vias)을 통해 이러한 침착물을 칩의 전면상에서 정밀한 디커플링 캐패시턴스를 필요로 하는 회로상으로 선택적, 개별적으로 연결함에 의해 칩의 회로의 선택된 영역을 매우 정밀하게 디커플링할 수 있게 된다.
따라서 본 발명의 한 목적은 충분하고 매우 효율적인 디커플링 캐패시터를, 이러한 디커플링 캐패시턴스를 필요로 하는 칩상의 능동회로로 매우 근접하여 제공하는 것이다.
본 발명의 이러한 목적 및 다른 목적, 양상들은 도면과 함께 후술되는 상세한 설명으로부터 더욱 명백하여 질 것이다.
도 1은 본 발명에 따라 형성된 디커플링 캐패시터를 포함하고, 제 1 표면에 형성된 집적 회로를 포함하는 반도체 칩을 도시한 단면도.
도 2는 본 발명에 따라 형성된 다수의 디커플링 캐패시터를 포함하며, 제 1 표면에 형성된 집적 회로를 포함하는 반도체 칩을 도시한 단면도.
도 3은 본 발명에 따라 형성된 캐패시턴스의 범위를 후면의 절연층의 두께의 함수로 도시한 그래프로, 종래 기술의 디커플링 캐패시턴스의 범위와 본 발명의 범위를 비교한다.
도 4는 도 1과 유사하나 칩의 후면상에 상이한 디커플링 캐패시터의 실시예를 포함하는 반도체 칩을 도시한 단면도.
도 5는 도 4와 유사하나 칩의 후면상에 또다른 상이한 디커플링 캐패시터의 실시예를 포함하는 반도체 칩을 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 칩 12 : 활성 주 표면 (전면)
14 : 비활성 주 표면 (후면) 16 : 영역
18 : 소자 19 : 전압원
20, 23 : 절연층 21, 24 : 상호결선 개구
22, 25 : 결선층 26 : 패시베이션 층
27 : 결선 네트 30 : 비아
40, 41, 42, 43, 44 : 플레이트 47, 48 : 커넥터
45, 45 : 비아
도 1은 본 발명을 채용한 반도체 칩(10)을 도시하는 단면도이다. 반도체 칩, 즉 기판(10)은 한쌍의 실질적으로 평행한 주표면(12, 14)을 포함한다. 도핑되거나 에피택셜된 층 또는 영역(16)이 표면(12)상에 형성되며, 다수의 소자들(18)이 확산이나 이온 임플랜트, 혹은 반도체 기술분야에 알려진 다른 적절한 방법에 의해 영역(16)에 형성된다. 따라서 표면(12)은 이 결과로 칩의 활성 표면, 혹은 전면으로 정의되며, 표면(14)은 후면 혹은 비활성 표면으로 정의된다.
소자(18)는 여기서 능동 혹은 수동 회로 소자들, 예를 들면 트랜지스터나 저항 모두를 나타내는 것으로 사용되었다. 소자(18)의 적절한 바이어스를 달성하기 위하여 하나 혹은 그 이상의 결선 레벨이 절연층 혹은 패시베이션 층(passivating layer)을 사이에 두고 영역(16)의 표면(17)에 형성되어 소자(18)들을 원하는 집적 회로로 상호 연결한다. 오늘날의 집적 회로에 있어서는, 영역(16) 및 소자(18)들로 형성되는 회로들은 보통 양극(+)성인 선택된 전압원(19)으로 결합되고, 기판(10)은 접지로 접속된다. 이는, 표면(12)에서, 영역(16) 및 기판(10) 사이에 존재하는 반도체 접합(junction) 때문에 가능하다. 기판(10)이 접지면 대신에 음극성의 전압원과 같은 제 2 전압원으로 결합될 수도 있음에 주목하여야 한다.
좀 더 상세히 하면, 원하는 회로 구성은 표면(12)상에 제 1 절연층(20)을 형성하고, 거기에 에칭 혹은 이와 유사한 조작에 의해 상호결선 개구(21)를 형성함에 의해 형성된다. 그리고 절연층(20)의 표면에 제 1 결선층(22)이 형성되고, 상호결선 개구(21)를 통해 소자(18)들 중 선택된 것들의 선택된 부분으로 접점이 형성된다. 그리고 실리콘 산화물의 제 2 절연층(23)이 이미 형성된 결선층(22) 위로 형성된다. 절연층(23)의 형성에 후속하여, 거기에 상이한 상호결선 개구(24)가 형성되고, 제 2 결선층(25)이 절연층(23)의 표면상에 형성되는데, 이는 제 1 결선층(22)상의 선택된 점들은 물론 소자들(18)의 선택된 부분들을 개구(24)를 통해 결선시키는 제 2 층(25)의 물질로 형성된다. 이 제 2 결선 레벨(25) 위로 최종적인 상단 패시베이션 층(26)이 배치된다. 층(20, 22, 23, 25)은 합하여 결선 네트(wiring net)(27)를 형성한다.
절연층, 그안의 상호결선 개구와 결선 레벨들을 형성하는 상기 단계들은 최종적인 원하는 회로들이 형성될 때까지 몇번이고 반복될 수 있음을 이해하여야 한다. 이러한 다중 결선 레벨들의 형성은 반도체 기술분야에서 널리 실시되고 있다.
이제, 본 발명에 따라, 대략 0.003 인치의 내부 직경을 가진 정밀하게 위치된 비아(via)(30)가, XeCl 엑시머(excimer) 레이저로부터의 레이저 빔을 칩(10)상의 선택된 부분으로 인가함에 의해 기판(10), 에피택셜 층(16), 절연층(20, 23, 26) 및 결선 레벨(22, 25)을 통해 형성된다.
이러한 작업을 수행하기 위해, 레이저 빔은 파장이 308 나노미터(nm)이고 펄스 폭(FWHM)이 25 나노초(ns)인 것이 바람직하다. 이 레이저 빔은 먼저 상용화되어 입수가능한 빔 균질화기(homogenizer)를 통과하여 균일한 강도의 프로파일(uniform intensity profile)로 발전되어 적절한 10X 저감 광학계(reducing optics)를 통과시킨다. 펄스율이 대략 초당 200펄스 정도에 20-30 초동안 빔 플루언스(fluance)가 17-30 주울/cm2인 정도가 바람직한 비아(30)를 형성하는데 특히 적합하다.
레이저 빔은 칩에 충돌하여, 칩 자체의 실리콘은 물론이고 그 위의 모든 물질을 제거하여, 그를 통해 정밀한 원주형의 구멍인 비아(30)를 형성한다. 전술한 레이저를 사용하여 형성된 비아(30)는 전형적으로 내부 직경이 대략 0.003 인치이며 거의 이상적인 원주형이다.
이 기술 분야에서 숙련된 자에게 알려진 바와 같이, 레이저 빔의 위와 같은 특징을 변화시킴으로써 비아의 직경을 변경할 수 있음에 주목하여야 한다.
또한 도 1에서는 레이저로 형성된 비아(30)가 단 한 개만 도시되었지만, 비아들이 가장자리로부터나 혹은 상호간에 최소한 형성된 비아의 내부 직경의 4 배와 동일한 거리만큼 이격되기만 하면, 기판상에 이러한 비아 혹은 구멍이 다수개 형성될 수 있다는 것에도 주목하여야 한다. 이러한 제한조건 외에는 이러한 비아들이 칩 기판상에 형성될 수 있는데 대한 고유한 제한조건은 없다. 그러나 활성 표면(12)상에 형성된 집적 회로의 설계가 이러한 비아들의 위치를 추가로 제약할 수도 있다는 것을 명백하게 이해하여야 한다.
즉, 형성된 비아들은 소자(18)들과, 칩의 활성면상에 형성된 결선 레벨들 및 이들간의 모든 내부결선의 위치를 고려하여 위치되어야 한다.
일단 비아(30)가 전체 몸체(10)를 통해 형성되면, 후면(14)에 유전체 코팅, 즉 층(32)이 제공되어, 층(32a)으로 비아(30)의 전체 길이 만큼 아래쪽으로 뻗어나가고, 층(32b)으로 비아(30)의 아래쪽을 감싸서 패시베이션 층(26) 및 결선 네트(27)의 작은 일부분의 위쪽에 놓이게 된다. 이러한 유전체 층(32, 32a, 32b)은 두께 50-5000 옹스트롬(Å)사이의 범위의 실리콘 이산화물(SiO2)로 형성되는 것이 바람직하다. 다른 적절한 유전체는 폴리아미드(Polyamide) 및 실리콘 질화물이다.
이러한 유전체층(32, 32a, 32b)은 아래에 기술된 저온 실리콘 이산화물 성장 기술중의 하나를 사용하여 형성할 수 있다.
제 1 기술은 다음의 처리로 구성된다.
처리될 웨이퍼는 3650 ml 에탄올라민(ethanolamine), 1660 ml 탈이온화된(deionized) 물, 1150 그램의 갈산(gallic acid), 3M 사에 의해 FC-129라는 상표로 판매되는 칼륨 불소화 알킬 카복실레이트(potassium fluorinated alkyl carboxalates)로 구성된 0.3 ml의 10% 계면활성제 용액(surfactant solution)과, 그리고 0.006 내지 0.5 M의 퀸옥살린(quinoxaline)으로 구성되는 수성 용액에 잠기게 되는데, 이는 높은 촉매 농도에서 레이저로 형성한 비아(30)의 벽에는 물론 웨이퍼의 표면(14)상에도 모두 SiO2와 같은 적절한 유전체 코팅을 형성시킨다. 산화물의 두께와 층(32, 32a, 32b)의 형성을 제어함에 의해, 비아(30)의 속이 열려진 채로 형성할 수 있고, 그 결과 도전성 물질(34a)이 후에 기술되는 바와 같이 비아(30)의 벽을 코팅하는 유전층(32a) 위로 코팅될 수 있다.
제 2 기술은 플라즈마로 활성화된 화학 기상 침착 처리(plasma enhanced chemical vapor deposition process)에 의한 실리콘 이산화물의 저온 침착이다. 이러한 처리는 13.56 MHz RF 전력원을 포함하고 전극 간격이 3.2 cm이며 상단 전극이 80℃로 유지되는 임의의 상업적으로 입수가능한 장치를 사용한다. 이 장치는, 기판이 350℃의 온도로 유지되고, 100이상의 비율로, 바람직하게는 대략 125의 비율로 반응성 가스인 N2O 및 SiH2가 기판을 포함하는 챔버로 인입되고, 챔버 압력은 1 Torr이며 전력 레벨이 25와트일 때, 대략 분당 60Å의 비율로 기판상에 SiO2를 침착할 수 있다.
유전층(32, 32a, 32b)의 형성에 후속하여 상호결선 개구(33)가 유전체(32b)를 통해 형성되고, 결선 네트(27)를 형성하는 결선 레벨들(22, 25)중 하나와, 임의의 적절한 도전성 물질, 예를 들면 알루미늄, 구리, 텅스텐, 금, 납, 주석, 실리콘, 티타늄, 크롬, 혹은 이들의 합금과 같은 금속으로 형성되는 도전층(34) 중의 하나로 접속하기 위한 패시베이션 층(26)이 유전층(32)위로 층(34)으로써 침착되며, 비아(30)의 길이 방향으로는 층(34a)으로, 비아(30)의 종단을 둘러싸는 층(34b)으로 침착되어, 상호결선 개구(33)를 통과하여 결선 네트(27)로 접속된다. 이러한 금속 층의 형성은 반도체 기술 분야에서 잘 알려진 임의의 방법으로 형성될 수 있는데, 이러한 것들 중에는 도금(plating), 증착(evaporation), 스퍼터링(sputtering) 기술이 있다.
이러한 방식으로 금속층(34)이 결선 네트(27)의 각각의 전압으로 접속된다.
층(34)을 접지된 기판(10)에 대해 양으로 바이어스되도록 회로로 접속함에 의해, 층(34)은 디커플링 캐패시터의 한쪽 플레이트로 기능하게 되고, 기판(10)이 캐패시터의 나머지 한 플레이트로 기능하게 된다.
층(34)은 적절한 유전체(36)로 절연성 코팅될 수도 있으며, 결선 네트로 접속된 입/출력 패드(도시하지 않음)를 형성하고 완성된 유닛을 적절한 반도체 패키지로 적절히 실장함에 의해 회로는 완성된다.
이제 도 2를 참조하면, 본 발명의 한 다른 실시예가 논의된다. 도 2를 참조하면, 층(34)은 다수의 개별적인 플레이트(40, 41, 42, 43, 44)로 나뉘어지며, 이들 각각은 개별적인 디커플링 캐패시터를 필요로 하는 결선 네트워크(27)의 각각의 점들로 개별적으로 결합된다. 플레이트(43, 44)는 사이즈가 동일한 것으로 도시된다. 플레이트(40, 41)는 각각 비아(45, 46)를 통해 각각의 커넥터(47, 48)에 의해 결선 네트워크(27)로 접속된 것으로 도식적으로 도시되었다.
이러한 다수의 정밀한 크기를 가진 금속 침착물(deposit)을 칩의 절연된 후면상에 형성하고, 이러한 침착물을 적절한 비아를 통해 선택적 및 개별적으로 칩의 전면상에 있는 이러한 정밀한 디커플링 캐패시턴스를 필요로 하는 회로로 연결함에 의해 칩 회로에 있어서 선택된 영역의 매우 정밀한 디커플링이 달성될 수 있다.
비록 단지 2 개의 캐패시터(43, 44)만이 동일한 사이즈인 것으로 도시되었지만, 플레이트(40, 41, 42, 43, 44)는 모두 동일한 사이즈에 동일한 용량 값을 가질 수도 있고, 사이즈나 용량값이 모두 상이한 것일 수도 있다.
이러한 방식으로, 본 발명은 더 커고, 더 정밀하게 설계되며, 매우 효율적인 디커플링 캐패시터를 회로의 특정한 부분에 제공한다.
도 3을 참조하면, 본 발명에 따라 형성된 캐패시턴스의 범위를 후면의 절연층의 두께의 함수로 도시한 그래프로, 전형적인 종래 기술의 디커플링 캐패시턴스의 범위와 본 발명의 범위를 비교한다.
도 3의 그래프는 특정한 사이즈를 가진 집적 회로 칩상에서 이용가능한 캐패시턴스를 나타내며, 이용가능한 절연체 두께에 대한 이 칩에서의 캐패시턴스의 변이를 설명한다.
도 3의 그래프에 있어서, 평행사변형(50)은 이하에서 기술되는 바와 같이, 집적 회로의 후면상에서 본 발명에 따라 형성된 전형적인 디커플링 캐패시터의 설계 영역을 나타낸다. 작은 윈도우(51)는 종래 기술에 따라 동일한 집적 회로의 활성 표면상에 형성된 디커플링 캐패시터의 전형적인 설계 영역을 도시한다.
주지된 바와 같이, 원하는 캐패시터의 크기는 잘 알려진 캐패시터 등식에 의해 결정된다.
C=A/s
여기서 ε은 선택된 유전물질의 유전상수이고, A는 전극의 면적이며 s는 형성된 유전체 층(32, 32a, 32b)의 두께이다.
집적 회로의 활성 표면의 이용가능한 공간에 의존하는 전형적인 종래 기술의 칩을 위한 디커플링 캐패시턴스는 다음과 같이 결정될 수 있다. 전형적인 칩이 0.8 cm 길이에 폭이 1.75 cm 라고 가정하면, 그 한쪽 면은 면적 A가 1.4 cm2이다. 그리고 유전체가 두께 s가 100 x 10-8cm 이고 유전상수 ε이 34.5 x 10-14Fd/cm 인 실리콘 이산화물이고, 오늘날의 집적 회로의 활성 표면상에 사용되는 전형적인 패드(pad)의 사이즈가 1 x 10-4cm2라고 더 가정하면, 패드가 100 개인 칩에 대해 소자의 활성 표면에서 디커플링 캐패시터의 형성을 위해 이용가능한 면적은 이에 따라 감소된다. 사용가능한 모든 면적, 즉 칩 패드 등을 위해 요구되지 않는 활성 표면 상의 공간을 사용했을 때, 소자의 활성 표면상에 제공될 수 있는 디커플링 캐패시터의 전체 캐패시턴스는 상기 기술된 전형적인 칩에 대해 5 x 10-7및 3.5 x 10-11패럿 사이의 범위로 쉽게 계산될 수 있다.
본 발명은 디커플링 캐패시터가 형성될 집적 회로 칩의 후면 전체를 사용하는데 의존하며, 그 전체 캐패시턴스는 다음과 같이 결정된다. 다시 전형적인 칩이 0.8 cm 길이에 폭이 1.75 cm 라고 가정하면, 그 주 표면은 면적 A가 1.4 cm2이다. 그리고 칩의 후면 주 표면상에 제공된 유전체가, 위에서 논의된 바와 같이, 두께 s가 100 x 10-8cm 이고 유전상수가 ε인 실리콘 이산화물이라고 가정한다. 그러나 이번엔, 본 발명이 회로의 활성 주 표면상에 캐패시터를 포함하는데 의존하지 않으므로, 패드의 수와 그 사이즈는 무시할 수 있다.
따라서, 칩의 후면 전체가 이용가능하므로, 본 발명에 의해 지시되는 바와 같이, 소자의 후면 전체를 사용하여 기술된 유전물질을 사용하여 상기 기술된 칩상에 형성된 캐패시터는, 1 x 10-6및 1 x 10-12패럿 사이의 범위로 쉽게 계산될 수 있다. 이 캐패시터, 즉 상기 예에서 실재로 형성된 캐패시터는 선택된 플레이트 면적에 의존할 것이며, 이러한 영역은 칩의 후면 전체 면적보다는 적을 수 있음을 이해하여야 한다.
또한 상기 예에서 주어진 범위는 특정한 사이즈의 칩을 위한 것이며, 도시된 그래프는 칩 사이즈에 따라 변화될 것임을 명백히 이해하여야 한다. 나아가서 그래프는 상기 캐패시터 등식에서 하나 혹은 그 이상의 요소를 변경함으로써 쉽게 변경할 수 있다. 즉, 상이한 유전물질을 선택하여 이에 따라 유전상수가 변경된다든지, 혹은 상이한 사이즈의 칩을 사용하든지, 혹은 아니면 캐패시터 전극의 면적을 변경시키든지, 혹은 형성된 유전층의 두께를 변경하든지, 혹은 이러한 요소들의 임의의 조합을 변경함에 의해 캐패시턴스가 변경될 수 있다는 것이다. 따라서 예를 들면 도 2에 도시된 칩은 4개의 상이한 용량 값을 제공할 것이다.
도 4는 도 1과 유사하나 칩의 후면상에 상이한 디커플링 캐패시터의 실시예를 포함하는 반도체 칩을 도시한 단면도이다.
도 4는 본 발명의 상이한 실시예를 도시하는 반도체 칩(10)을 도식적으로 나타내는 단면도를 도시한다. 반도체 칩, 즉 기판(10)은 한 쌍의 실질적으로 평행한 주 표면(12, 14)을 포함하며, 표면(12)위에 도핑되거나 에피택셜된 층 혹은 영역(16)을 포함하고 영역(16)에는 다수의 능동 및 수동 소자(18)를 포함한다. 다시 표면(12)은 칩의 활성 표면으로, 표면(14)은 칩의 후면으로 정의되며, 사이사이에 절연층 혹은 패시베이션 층이 있는 하나 혹은 다수의 결선 레벨들이 영역(16)의 표면(17)상에 형성되어, 형성된 소자들(18)을 원하는 집적 회로로 상호접속한다. 또한 영역(16) 및 소자(18)로 형성된 회로는 선택된 전압원(19)으로 결합된다.
또한 비아(30)가 기판(10), 에피택셜 층(16), 절연층(20, 23, 26) 및 결선 레벨(22, 25)을 통과하여 칩(10) 및 후면(14) 상의 선택된 위치로 관통되는데, 이들은 도전층(34)으로 덮힌 유전체(32)로 덮여 있으며 이 둘은 모두 층(32a, 34a) 및 층(32b, 34b)으로 비아(30)를 따라 뻗어 있고, 결선 네트(27)와 접촉하는 층(34b)으로 결선 네트(27) 위로 감싸고 있다.
이제 새로운 혹은 부가적인 비아(39)가 전술한 레이저 방법을 사용하여, 도전층(34), 유전층(32) 및 기판(10)과 에피택셜층(16), 절연층(20, 23, 26) 및 결선 레벨(22, 25)을 통해 칩(10) 상의 상이한 선택된 위치로 형성된다. 일단 새로운 비아(39)가 형성되고 나면, 층(34)은 적절한 유전체(36)로 절연성 코팅되며, 전술한 바와 같이 층(36) 위로 제 2 도전층(37)이 형성된다. 또한 이러한 부가된 층들은 비아(30)를 통해 층(36a, 37a) 및 층(36b, 37b)으로 뻗어나가며, 결선 네트(27) 꼭대기 주위로 감싸게 된다. 또한 층(37a)은 결선 네트(27)의 임의의 적절한 전압원 혹은 심지어 접지로도 접속될 수 있다.
또한 상부 플레이트(37)는 적절한 절연체(38)로 코팅될 수 있으며, 회로는 결선 네트에 접속된 입/출력 패드(도시하지 않음)를 형성하고, 완성된 유닛을 적절한 반도체 패키지(미도시)로 적절히 실장함에 의해 완성된다.
도 5는 도 4와 유사하나 칩의 후면상에 또 다른 상이한 디커플링 캐패시터의 실시예를 포함하는 반도체 칩을 도식적으로 나타내는 단면도이다.
도 5는 반도체 칩(10)을 도식적으로 나타내는 단면도를 도시하며, 본 발명의 또 다른 상이한 실시예를 도시한다. 반도체 칩, 즉 기판(10)은 한 쌍의 실질적으로 평행한 주 표면(12, 14)을 포함하며, 표면(12) 위에 도핑된 혹은 에피택셜된 층 혹은 영역(16)을 포함하고 영역(16)에는 다수의 능동 및 수동 소자(18)를 포함한다. 다시 표면(12)은 칩의 활성 표면으로, 표면(14)은 칩의 후면으로 정의되며, 사이사이에 절연층 혹은 패시베이션 층이 있는 하나 혹은 다수의 결선 레벨들이 영역(16)의 표면(17)상에 형성되어, 형성된 소자들(18)을 원하는 집적 회로로 상호접속한다. 또한 영역(16) 및 소자들(18)로 형성된 회로는 선택된 전압원(19)으로 결합된다.
또한 비아(30)가 기판(10), 에피택셜 층(16), 절연층(20, 23, 26) 및 결선 레벨(22, 25)을 통과하여 칩(10) 및 후면(14) 상의 선택된 위치로 관통되는데, 이들은 도전층(34)으로 덮힌 유전체(32)로 덮여 있으며 이 둘은 모두 층(32a, 34a) 및 층(32b, 34b)으로 비아(30)를 따라 뻗어 있고, 결선 네트(27)와 접촉하는 층(34b)으로 결선 네트(27) 위로 감싸고 있다.
층(34)은 이제 적절한 유전체(36)로 절연 코팅되는데, 전술한 바와 같이 층(36a)으로 비아(30)를 통해 뻗어나가고, 층(36b)으로 층(34b)을 감싸고 있다. 이제 제 2 도전층(37)이 층(36) 위로 형성되어 또한 층(37a)으로 비아(30)를 통해 뻗어 나가고 층(37b)으로 결선 네트(27)의 상단을 감싼다. 또한 층(37a)은 결선 네트(27)의 임의의 적절한 전압 혹은 접지로라도 접속되도록 될 수 있다.
또한 상부 플레이트(37)는 적절한 절연체(38)로 코팅될 수 있으며, 회로는 결선 네트에 접속된 입/출력 패드(도시하지 않음)를 형성하고, 완성된 유닛을 적절한 반도체 패키지(도시하지 않음)로 적절히 실장함에 의해 완성된다.
이상 기술한 바와 같이, 본 발명은 회로의 활성 표면상에 디커플링 캐패시터를 위치시키는데 의존하던 종래 기술에서 입수가능했던 것보다 확연히 더 커진 캐패시턴스를 제공하는 것을 쉽게 알 수 있다.
그러나 본 발명에서 입수가능한 캐패시턴스는 또한 본 발명을 종래 기술과 결합함에 의해 더욱 확장될 수 있음에 주목하여야 한다. 즉, 본 발명에 따라 구성된 소자들이 종래 기술에 따른 디커플링 캐패시터를 추가로 칩의 표면상에 구비하지 못할 이유가 없는 것이다.
바람직한 실시예가 실리콘 기판 및 관련된 물질을 사용하는 것으로 기술되었지만, 반도체 기술분야에서 숙련된 자에게 잘 알려진 바와 같이 임의의 반도체 물질 및 적절한 물질들이 이를 대체할 수 있음에 주목하여야 한다.
또한 기판이 접지로 접속되는 것으로 기술되었지만 음의 전압원과 같은 제 2 전압원으로 접속될 수도 있음에 또한 주목하여야 한다.
따라서 본 발명은 이러한 디커플링 캐패시턴스를 요구하는 칩상의 능동회로에 밀접한 근접도를 가진 충분하고 효율적인 디커플링 캐패시턴스를 제시한다.
본 발명이 바람직한 실시예에 관해서 특정하게 기술되었지만, 당해 기술분야에서 숙련된 자라면, 전술한 것으로부터, 본 발명의 사상 및 범주를 벗어남이 없이 쉽게 형태 및 세부에서 변경할 수 있음을 이해하여야 한다.
본 발명은 이러한 디커플링 캐패시턴스를 요구하는 칩상의 능동회로에 보다 근접한 충분하고 효율적인 디커플링 캐패시턴스를 도출한다.
좀 더 자세히 설명하자면 본 발명은 칩의 미사용된 뒷면상에 금속 코팅된 유전층을 제공하여 이를 디커플링 캐패시터의 제 1 플레이트로 사용하고, 칩의 기판을 디커플링 캐패시터의 제 2 플레이트로 채용함에 의해 이러한 소망하는 결과를 달성한다.
다수의 정밀하게 크기가 결정된 금속성 침착물을 칩의 절연된 후면상에 형성하고, 적절한 비아들을 통해 이러한 침착물을 칩의 전면상에서 정밀한 디커플링 캐패시턴스를 필요로 하는 회로상으로 선택적, 개별적으로 연결함에 의해 칩의 회로의 선택된 영역을 매우 정밀하게 디커플링할 수 있게 된다.
따라서 본 발명의 하나의 효과는 충분하고 매우 효율적인 디커플링 캐패시터를, 이러한 디커플링 캐패시턴스를 필요로 하는 칩상의 능동회로로 매우 근접하여 제공하는 것이다.

Claims (20)

  1. 반도체 회로에 있어서,
    ① 제 1 및 제 2 주 표면과, 제 1 및 제 2 영역을 포함하는 반도체 기판과,
    ② 상기 제 1 및 제 2 영역을 분리하며, 상기 제 1 및 제 2 표면 사이에 위치하는 반도체 접합과,
    ③ 상기 제 1 영역에 다수의 능동 및 수동 소자들을 포함하는 집적 회로와,
    ④ 상기 집적 회로 위에 놓이는 상기 제 1 표면상에 위치하고, 상기 능동 및 수동 소자들의 각각으로 결합되는 다수의 결선 레벨들과,
    ⑤ 상기 결선 레벨들의 하나로 결합되는 전압원 ― 상기 제 2 영역은 접지로 결합됨 ― 과,
    ⑥ 상기 제 1 및 제 2 영역을 통해 상기 결선 레벨들로부터 상기 제 2 주 표면으로 통과하는 확장된 벽을 포함하는 개구와,
    ⑦ 상기 제 2 주 표면 및 상기 개구의 벽 상에 위치하는 제 1 절연체와,
    ⑧ 상기 제 2 주 표면상의 제 1 절연체와 상기 벽위의 절연체 위에 침착되고 상기 전압원에 결합되는 상기 결선 레벨로 접속되는 제 1 금속 침착물을 포함하며,
    상기 금속 침착물이 기판에 대해 캐패시터의 제 1 플레이트를 형성하며, 상기 기판은 접지로 결합되고 상기 캐패시터의 제 2 플레이트를 형성하는 반도체 회로.
  2. 제 1 항에 있어서,
    상기 제 1 금속 침착물이 추가로 제 2 절연체에 의해 덮이는 반도체 회로.
  3. 제 2 항에 있어서,
    상기 기판은 실리콘으로 형성되고 상기 제 1 및 제 2 절연체는 폴리아미드, 실리콘 질화물 및 실리콘 이산화물로 구성되는 그룹으로부터 선택되는 반도체 회로.
  4. 제 1 항에 있어서,
    상기 제 1 절연체는 두께가 최소한 50 x 10-8cm이고, 상기 제 1 금속 침착물은 텅스텐, 구리, 금, 납, 알루미늄, 주석, 구리 알루미늄, 티타늄, 크롬 및 이들의 합금으로 구성되는 그룹중에서 선택되는 반도체 회로.
  5. 반도체 회로에 있어서,
    ① 제 1 및 제 2 주 표면과, 반도체 접합에 의해 상호간에 분리된 제 1 및 제 2 영역을 포함하는 반도체 기판 ― 상기 제 1 주 표면은 상기 제 1 영역과 접하고 상기 제 2 영역은 상기 제 2 주 표면과 접함 ― 과,
    ② 다수의 능동 및 수동 소자들을 포함하며, 상기 제 1 영역에서 형성되어 상기 제 1 주 표면으로 확장되는 집적 회로와,
    ③ 상기 집적 회로 위에 놓이며 상기 제 1 주 표면상에 위치하고, 상기 능동 및 수동 소자들에 결합되며 다수의 접속점을 포함하는 다수의 결선 레벨들과,
    ④ 상기 결선 레벨들중 하나로 결합되는 전압원 ― 상기 제 2 영역은 접지로 결합된 ― 과,
    ⑤ 상기 제 1 및 제 2 영역을 통해 상기 결선 레벨들로부터 상기 제 2 주 표면으로 통과하는 확장된 벽을 포함하는 다수의 개구와,
    ⑥ 상기 제 2 주 표면 및 상기 개구의 벽 상에 침착된 제 1 절연체와,
    ⑦ 상기 제 2 주 표면 위의 상기 절연체 위 및 상기 벽 위의 절연체 위에 형성된 이격된 다수의 금속 침착물을 포함하며,
    상기 각각의 침착물은 각각의 개구를 통과하여 확장되고, 상기 접속 점의 각각의 하나로 접속되며, 상기 금속 침착물이 기판에 대해 캐패시터의 제 1 플레이트를 형성하고, 상기 기판은 접지로 결합되고 상기 캐패시터의 제 2 플레이트를 형성하는 반도체 회로.
  6. 제 5 항에 있어서,
    상기 기판은 실리콘으로 이루어지는 반도체 회로.
  7. 제 5 항에 있어서,
    상기 기판은 실리콘으로 형성되고, 상기 제 1 절연체는 폴리아미드, 실리콘 질화물 및 실리콘 이산화물로 구성되는 그룹으로부터 선택되는 반도체 회로.
  8. 제 5 항에 있어서,
    상기 제 1 절연체는 두께가 최소한 50 x 10-8cm이고, 상기 제 1 금속 침착물은 텅스텐, 구리, 금, 납, 알루미늄, 주석, 티타늄, 크롬 및 이들의 합금으로 구성되는 그룹중에서 선택되는 반도체 회로.
  9. 제 5 항에 있어서,
    상기 유전층 위의 도전층이 추가로 제 2 절연층에 의해 코팅되는 반도체 회로.
  10. 제 1 및 제 2 주 표면을 포함하는 반도체 기판상에 캐패시터를 형성하는 제조 방법에 있어서,
    ① 제 1 및 제 2 주 표면을 갖는 반도체 기판을 선택하는 단계와,
    ② 상기 제 1 및 제 2 주 표면간의 기판에 반도체 접합을 형성하는 단계와,
    ③ 상기 제 1 영역에 다수의 능동 및 수동 소자들을 포함하는 집적 회로를 형성하는 단계와,
    ④ 상기 집적 회로의 위쪽에 다수의 결선 레벨들을 형성하고, 상기 결선레벨을 상기 능동 및 수동 소자들로 결합시키는 단계와,
    ⑤ 상기 결선 레벨중의 하나를 전압원에 결합시키는 단계와,
    ⑥ 상기 기판을 접지에 결합시키는 단계와,
    ⑦ 상기 제 1 및 제 2 영역을 통해, 상기 제 2 주 표면으로부터 상기 전압원에 결합된 상기 결선 레벨로 뻗어나가며 상기 결선 레벨의 선택된 부분을 노출시키는 구멍을 형성하는 단계와,
    ⑧ 상기 기판의 제 2 주 표면 상에 유전체 층을 형성하고 형성된 구멍의 벽면에 상기 결선 레벨까지 뻗어나가는 유전체 코팅을 형성하는 단계와,
    ⑨ 상기 기판의 상기 제 2 주 표면상의 유전체 층 위 및 상기 구멍의 벽상의 유전체에 도전층을 형성하는 단계를 포함하며,
    상기 도전층은 상기 구멍의 상기 벽면상에 코팅되며 상기 구멍을 통해 뻗어나가고 상기 결선레벨의 제 1 표면의 선택된 영역과 전기적으로 접촉하며, 상기 도전층이 캐패시터의 제 1 플레이트를 형성하는 한편, 접지에 연결된 상기 제 2 영역이 상기 캐패시터의 제 2 플레이트를 형성하는 제조 방법.
  11. 제 10 항에 있어서,
    상기 형성된 구멍은 실질적으로 원통형인 제조 방법.
  12. 제 10 항에 있어서,
    상기 유전체층 위의 상기 도전층을 절연층으로 코팅하는 단계를 더 포함하는 제조 방법.
  13. 제 1 및 제 2 주 표면을 포함하는 반도체 기판상에 캐패시터를 형성하는 제조 방법에 있어서,
    ① 제 1 및 제 2 주 표면을 포함하는 반도체 기판을 선택하는 단계와,
    ② 상기 기판의 상기 제 1 및 제 2 주 표면 사이에 반도체 접합을 형성하여 상기 기판에 제 1 및 제 2 영역을 정의하는 단계와,
    ③ 상기 제 1 영역에 다수의 능동 및 수동 소자들을 포함하는 집적 회로를 형성하는 단계와,
    ④ 다수의 결선 레벨들을 제 1 영역상에 형성하고, 상기 결선 레벨을 상기 집적 회로의 능동 및 수동 소자들로 결합시키는 단계와,
    ⑤ 상기 결선 레벨 중의 하나를 전압원에 결합시키는 단계와,
    ⑥ 상기 제 2 영역을 접지에 결합시키는 단계와,
    ⑦ 상기 제 1 및 제 2 영역을 통해, 상기 제 2 주 표면으로부터 상기 집적 회로 상의 선택된 결선레벨로 뻗어나가는 실질적으로 원통형인 구멍을 형성하는 단계와,
    ⑧ 상기 기판의 제 2 주 표면 상에 유전체 층을 형성하고 형성된 구멍의 벽면에 상기 결선 레벨까지 뻗어나가는 유전체 라이닝(lining)을 형성하는 단계와,
    ⑨ 상기 기판의 상기 제 2 주 표면상의 상기 유전체 층 위 및 상기 구멍의 유전체 라이닝상에 도전층을 형성하는 단계를 포함하며,
    상기 구멍의 유전체 라이닝 상의 유전체를 코팅하는 상기 도전층은 상기 구멍의 벽과 실질적으로 동축상으로 존재하며 상기 구멍을 통해 뻗어나가고 상기 집적 회로 상의 선택된 결선레벨과 전기적으로 접촉하며, 상기 금속성 침착물이 캐패시터의 제 1 플레이트를 형성하는 한편, 상기 기판은 접지에 연결되어 상기 캐패시터의 제 2 플레이트를 형성하는 제조 방법.
  14. 반도체 회로에 있어서,
    ① 제 1 및 제 2 주 표면을 포함하는 반도체 기판과,
    ② 상기 제 1 주 표면상의 도핑된 영역 ― 상기 도핑된 영역은 상기 기판의 나머지 부분과 반도체 접합에 의해 분리됨 ― 과,
    ③ 다수의 능동 및 수동 소자들을 포함하는 상기 도핑된 영역의 집적 회로와,
    ④ 상기 능동 및 수동 소자들 각각으로 결합되고 선택된 접점을 포함하는 다수의 결선 레벨들 ― 상기 결선 레벨들중 하나는 전압원에 결합되고 상기 기판은 접지에 결합됨 ― 과,
    ⑤ 상기 도핑된 영역 및 상기 기판을 통해 상기 결선 레벨들로부터 상기 제 2 주 표면으로 통과하는 확장된 벽을 포함하는 개구와,
    ⑥ 상기 제 2 주 표면 및 상기 개구의 벽 상에 위치하는 제 1 절연체와,
    ⑦ 상기 제 2 주 표면상의 제 1 절연체와 상기 벽 위의 절연체 위의 제 1 금속 침착물과,
    ⑧ 상기 개구의 벽면상의 제 1 금속층 위로, 또한 상기 제 1 금속성 침착물 상에 위치하는 제 2 절연체와,
    ⑨ 상기 주표면상의 제 2 절연체 위와 상기 벽면의 제 2 절연체 위로 형성된 제 2 금속 침착물을 포함하는 반도체 회로.
  15. 제 14 항에 있어서,
    상기 제 2 금속 코팅 위로 제 3 절연체가 배치되는 반도체 회로.
  16. 제 14 항에 있어서,
    상기 제 1 및 제 2 금속성 침착물은 상기 결선 레벨상의 각각의 접점들로 전기적으로 접속되는 반도체 회로.
  17. 제 16 항에 있어서,
    상기 제 1 금속성 침착물은 전압원으로 접속되며 캐패시터의 제 1 플레이트를 형성하고, 상기 제 2 금속성 침착물은 접지로 접속되며 상기 캐패시터의 제 2 플레이트를 형성하는 반도체 회로.
  18. 제 14 항에 있어서,
    상기 기판은 실리콘으로 형성되며, 상기 제 1 및 제 2 절연체는 폴리아미드, 실리콘 질화물, 실리콘 이산화물로 구성되는 그룹으로부터 선택되는 반도체 회로.
  19. 제 14 항에 있어서,
    상기 제 1 및 제 2 절연체는 두께가 최소한 50 x 10-8cm이고, 상기 제 1 및 제 2 금속 침착물은 텅스텐, 구리, 금, 납, 알루미늄, 주석, 구리 알루미늄, 티타늄, 크롬 및 이들의 합금으로 구성되는 그룹중에서 선택되는 반도체 회로.
  20. 제 1 및 제 2 주 표면을 포함하는 반도체 기판상에 캐패시터를 형성하는 제조 방법에 있어서,
    ① 제 1 및 제 2 주 표면을 포함하는 반도체 기판을 선택하는 단계와,
    ② 상기 제 1 및 제 2 주 표면 사이의 상기 기판에 반도체 접합을 형성하여 기판상에 제 1 및 제 2 영역을 정의하는 단계와,
    ③ 상기 제 1 영역에 다수의 능동 및 수동 소자들을 포함하는 집적 회로를 형성하는 단계와,
    ④ 상기 집적 회로의 위쪽에 위치하는 다수의 결선레벨들을 형성하고 이들을 상기 능동 및 수동 소자들에 결합시키는 단계와,
    ⑤ 상기 결선 레벨들중의 하나를 전압원에 결합시키는 단계와,
    ⑥ 상기 제 2 영역을 접지면에 결합시키는 단계와,
    ⑦ 상기 기판을 통해 상기 집적 회로의 제 1 선택된 영역으로 뻗어나가는 실질적으로 원통형인 제 1 구멍을 형성하는 단계와,
    ⑧ 상기 기판의 제 2 주 표면 위에 제 1 유전체 층을 형성하고, 상기 구멍의 벽면상에 상기 결선 레벨로 뻗어 나가는 유전체 라이닝을 형성하는 단계와,
    ⑨ 상기 기판의 제 2 주 표면상의 제 1 유전체 층 위와 상기 구멍의 제 1 유전체 라이닝 위에 제 1 도전층을 침착하는 단계 ― 상기 구멍의 라이닝상의 제 1 유전체를 코팅하는 도전층은 상기 구멍의 벽면과 실질적으로 동축이고 상기 구멍을 통해 뻗어 있고 상기 집적 회로의 제 1 선택된 영역과 전기적으로 접촉하도록 함 ― 와,
    ⑩ 상기 집적 회로의 제 2 선택된 영역으로 뻗어 나가는 실질적으로 원통형인 제 2 구멍을 상기 기판 상에 형성하는 단계와,
    ⑪ 상기 기판의 제 2 주 표면상의 제 1 도전층 위와 그리고 상기 제 2 구멍의 벽면을 따라 뻗어 내려가는 제 2 유전체 라이닝상에 제 2 유전체 층을 형성하는 단계 ― 상기 제 2 구멍상의 제 2 유전체 라이닝은 상기 집적 회로의 선택된 영역으로 확장됨 ― 와,
    ⑫ 상기 기판의 제 2 주 표면상의 제 2 유전체 층 위 및 그리고 제 2 구멍의 제 2 유전체 라이닝 위에 제 2 도전층을 침착하는 단계 ― 상기 제 2 구멍의 제 2 유전체를 코팅하는 제 2 도전층은 상기 제 2 구멍의 벽면과 실질적으로 동축이고 제 2 구멍을 통해 뻗어 있으며 상기 집적 회로의 제 2 선택된 영역과 전기적으로 접촉하고, 상기 제 1 및 제 2 도전층이 기판에 대해 각각의 캐패시터의 한 플레이트를 형성하는 한편, 상기 기판은 접지로 연결되고 각각의 캐패시터의 제 2 플레이트를 형성함 ― 를 포함하는 제조 방법.
KR1019970048685A 1996-12-20 1997-09-25 집적된 고성능 디커플링 캐패시터 KR100266120B1 (ko)

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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294455B1 (en) 1997-08-20 2001-09-25 Micron Technology, Inc. Conductive lines, coaxial lines, integrated circuitry, and methods of forming conductive lines, coaxial lines, and integrated circuitry
US6143616A (en) * 1997-08-22 2000-11-07 Micron Technology, Inc. Methods of forming coaxial integrated circuitry interconnect lines
US6187677B1 (en) 1997-08-22 2001-02-13 Micron Technology, Inc. Integrated circuitry and methods of forming integrated circuitry
US6061228A (en) * 1998-04-28 2000-05-09 Harris Corporation Multi-chip module having an integral capacitor element
US6222246B1 (en) * 1999-01-08 2001-04-24 Intel Corporation Flip-chip having an on-chip decoupling capacitor
US6218729B1 (en) 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6236103B1 (en) 1999-03-31 2001-05-22 International Business Machines Corp. Integrated high-performance decoupling capacitor and heat sink
US6480992B1 (en) 1999-11-08 2002-11-12 International Business Machines Corporation Method, apparatus, and program product for laying out capacitors in an integrated circuit
US6320237B1 (en) * 1999-11-08 2001-11-20 International Business Machines Corporation Decoupling capacitor structure
US6461493B1 (en) 1999-12-23 2002-10-08 International Business Machines Corporation Decoupling capacitor method and structure using metal based carrier
US6452250B1 (en) 2000-01-20 2002-09-17 Advanced Micro Devices, Inc. Stacked integrated circuit and capacitor structure containing via structures
US6303456B1 (en) 2000-02-25 2001-10-16 International Business Machines Corporation Method for making a finger capacitor with tuneable dielectric constant
US6441479B1 (en) * 2000-03-02 2002-08-27 Micron Technology, Inc. System-on-a-chip with multi-layered metallized through-hole interconnection
US6452251B1 (en) 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor
US7151036B1 (en) * 2002-07-29 2006-12-19 Vishay-Siliconix Precision high-frequency capacitor formed on semiconductor substrate
US6538300B1 (en) * 2000-09-14 2003-03-25 Vishay Intertechnology, Inc. Precision high-frequency capacitor formed on semiconductor substrate
JP2002299462A (ja) * 2001-01-26 2002-10-11 Nokia Mobile Phones Ltd 半導体装置
US6541837B2 (en) 2001-02-09 2003-04-01 International Business Machines Corporation Charge-coupled device wafer cover plate with compact interconnect wiring
US6757152B2 (en) * 2001-09-05 2004-06-29 Avx Corporation Cascade capacitor
US6599808B2 (en) * 2001-09-12 2003-07-29 Intel Corporation Method and device for on-chip decoupling capacitor using nanostructures as bottom electrode
FR2830683A1 (fr) 2001-10-10 2003-04-11 St Microelectronics Sa Realisation d'inductance et de via dans un circuit monolithique
FR2832855A1 (fr) * 2001-11-27 2003-05-30 St Microelectronics Sa Circuit monolithique double face
US6421224B1 (en) * 2001-10-23 2002-07-16 Industrial Technology Research Institute Micro-structure capacitor
US6694493B2 (en) * 2001-11-14 2004-02-17 Sun Microsystems, Inc. Decoupling capacitance assignment technique with minimum leakage power
US6649937B2 (en) 2002-03-26 2003-11-18 Intel Corporation Semiconductor device with components embedded in backside diamond layer
US6730540B2 (en) * 2002-04-18 2004-05-04 Tru-Si Technologies, Inc. Clock distribution networks and conductive lines in semiconductor integrated circuits
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US7312402B2 (en) * 2002-10-11 2007-12-25 International Business Machines Corporation Method and apparatus for providing improved loop inductance of decoupling capacitors
US7030481B2 (en) * 2002-12-09 2006-04-18 Internation Business Machines Corporation High density chip carrier with integrated passive devices
US7199039B2 (en) * 2003-05-19 2007-04-03 Intel Corporation Interconnect routing over semiconductor for editing through the back side of an integrated circuit
JP5124839B2 (ja) * 2005-09-28 2013-01-23 株式会社リキッド・デザイン・システムズ 半導体装置
US7473979B2 (en) * 2006-05-30 2009-01-06 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer back-side capacitors
DE102007009383A1 (de) * 2007-02-20 2008-08-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiteranordnung und Verfahren zu deren Herstellung
JP5301108B2 (ja) * 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
TWI345797B (en) * 2007-12-21 2011-07-21 Ind Tech Res Inst Hybrid capacitor
CN101946304B (zh) * 2008-02-20 2013-06-05 Nxp股份有限公司 包括在衬底的两个面上形成的平面形状电容器的超高密度容量
US20090230446A1 (en) * 2008-03-17 2009-09-17 Technology Alliance Group, Inc. Semiconductor device and bypass capacitor module
US8222104B2 (en) * 2009-07-27 2012-07-17 International Business Machines Corporation Three dimensional integrated deep trench decoupling capacitors
JP2012009717A (ja) * 2010-06-26 2012-01-12 Zycube:Kk 半導体チップ及びそれを搭載した半導体モジュール
JP5500041B2 (ja) * 2010-10-21 2014-05-21 株式会社デンソー 電子装置の製造方法
US8710623B1 (en) 2010-11-18 2014-04-29 Xilinx, Inc. Integrated circuit having a discrete capacitor mounted on a semiconductor die
US8373252B1 (en) * 2011-03-07 2013-02-12 Xilinx, Inc. Integrated circuit having capacitor on back surface
US8686522B2 (en) 2011-10-13 2014-04-01 International Business Machines Corporation Semiconductor trench inductors and transformers
CN106463489A (zh) * 2014-03-28 2017-02-22 英特尔公司 Tsv连接的背侧去耦
JP6481518B2 (ja) * 2015-06-02 2019-03-13 日産自動車株式会社 コンデンサ構造体、コンデンサモジュール及びコンデンサ構造体の製造方法
US9881925B2 (en) 2016-06-24 2018-01-30 International Business Machines Corporation Mirror contact capacitor
US10615248B1 (en) 2018-09-26 2020-04-07 International Business Machines Corporation On-die capacitor for a VLSI chip with backside metal plates
US11917797B2 (en) * 2019-12-03 2024-02-27 The Florida State University Research Foundation, Inc. Integrated thermal-electrical component for power electronics converters
WO2021134457A1 (zh) 2019-12-31 2021-07-08 陈羿儒 可快速安装的升降头枕结构

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54110790A (en) * 1978-02-17 1979-08-30 Citizen Watch Co Ltd Ic chip containing capacitor
JPS57104265A (en) * 1980-12-19 1982-06-29 Fujitsu Ltd Semiconductor device
JPS58128754A (ja) * 1982-01-27 1983-08-01 Nec Corp 混成集積回路
US4675717A (en) * 1984-10-09 1987-06-23 American Telephone And Telegraph Company, At&T Bell Laboratories Water-scale-integrated assembly
JPS6365641A (ja) * 1986-09-05 1988-03-24 Nec Corp 半導体集積回路
US4945399A (en) * 1986-09-30 1990-07-31 International Business Machines Corporation Electronic package with integrated distributed decoupling capacitors
JPH0714031B2 (ja) * 1986-12-18 1995-02-15 松下電子工業株式会社 半導体集積回路
US4881115A (en) * 1987-12-28 1989-11-14 Motorola Inc. Bipolar semiconductor device having a conductive recombination layer
US4959705A (en) * 1988-10-17 1990-09-25 Ford Microelectronics, Inc. Three metal personalization of application specific monolithic microwave integrated circuit
US4900689A (en) * 1988-12-08 1990-02-13 Harris Corporation Method of fabrication of isolated islands for complementary bipolar devices
EP0393220B1 (en) * 1989-04-20 1994-07-13 International Business Machines Corporation Integrated circuit package
US5097315A (en) * 1989-10-05 1992-03-17 Sumitomo Electric Industries, Ltd. Integrated capacitor disposed over damaged crystal area
US5034850A (en) * 1990-02-12 1991-07-23 Rogers Corporation Thin decoupling capacitor for mounting under integrated circuit package
JP2822656B2 (ja) * 1990-10-17 1998-11-11 株式会社デンソー 半導体装置およびその製造方法
US5472900A (en) * 1991-12-31 1995-12-05 Intel Corporation Capacitor fabricated on a substrate containing electronic circuitry
US5212402A (en) * 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
US5208726A (en) * 1992-04-03 1993-05-04 Teledyne Monolithic Microwave Metal-insulator-metal (MIM) capacitor-around-via structure for a monolithic microwave integrated circuit (MMIC) and method of manufacturing same
US5351163A (en) * 1992-12-30 1994-09-27 Westinghouse Electric Corporation High Q monolithic MIM capacitor
US5414284A (en) * 1994-01-19 1995-05-09 Baxter; Ronald D. ESD Protection of ISFET sensors
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit

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Publication number Publication date
JPH10189873A (ja) 1998-07-21
SG66413A1 (en) 1999-07-20
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KR100266120B1 (ko) 2000-09-15
US5811868A (en) 1998-09-22

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