KR19980060610A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판의 콘택플러그 상부에 확산제어막으로 형성되는 티타늄 질화막을 두단계로 형성하는데, 첫번째는 질소함량이 적은 티타늄 질화막을 형성한 다음, 산소분위기에서 열처리하여 티타늄실리사이드막을 형성함으로써 열처리 과정에서 티타늄질화막의 파괴현상을 방지하고, 두번째는 질소함량이 많은 티타늄질화막을 형성하여 열처리 과정에서 산소확산에 의한 티타늄산화막 형성을 억제하여 열안정이 우수한 캐패시터를 형성함으로서 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 확산제어막으로 질소함유량이 적은 티타늄 질화막과 질소함유량이 많은 티타늄 질화막을 형성하여 열적안정성이 우수한 캐패시터를 형성함으로써 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자의 고집적화됨에 따라 캐패시터에 요구되는 정전용량이 증대되어 고유전상수의 캐패시터로서 SrTiO3및 (Ba, Sr) TiO3의 개발이 한창 진행되고 있다.
또한, 이와 병행하여 고유전율 박막의 하부구조에서 플러그 다결정 실리콘과 하부전극 사이에 열 또는 응력방지용막으로 티타늄/티타늄 질화막이 사용되는데 이는 캐패시터의 전기적 특성을 좌우하게 된다.
그런데, 열처리 공정에 있어 안정한 하부 전극의 개발이 필수적인데, 기존의 티타늄/티타늄 질화막의 확산 방지막 구조는 BST((Ba1-XSrX)TiO3이하, BST)의 상부 전극 증착시 800℃ 이상의 열처리나 비피에스지(BoroPhosphoSilicate Glass 이하, BPSG)의 산화막 증착시 850℃ 열처리 공정에 의해 티타늄막이 하부의 콘택 플러그된 실리콘과 반응하여 티타늄 실리사이드막의 응집으로 티타늄 질화막을 깨뜨리고, 하부 전극인 플라티늄막 증착 후 열처리 과정을 통한 산소확산으로 티타늄 질화막 표면에 큰 인장 응력을 발생하는 티타늄 산화막을 형성하여 플라티늄막 표면에 버블(Bubble) 형태의 결함 발생으로 전극의 열안정성에 문제를 야기함으로써 반도체 소자의 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 콘택플러그 상부에 확산제어막으로 형성되는 티타늄 질화막을 두단계로 형성하는데, 첫번째는 질소함량이 적은 티타늄 질화막을 형성한 다음, 산소분위기에서 열처리하여 티타늄실리사이드막을 형성함으로써 열처리 과정에서 티타늄 질화막의 파괴현상을 방지하고, 두번째는 질소함량이 많은 티타늄 질화막을 형성하여 열처리 과정에서 산소확산에 의한 티타늄 산화막 형성을 억제하여 열안정이 우수한 캐패시터를 형성함으로써 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도.
*도면의 주요부분에 대한 부호의 설명*
30 : 반도체 기판32 : 절연막
34 : 콘택플러그36 : 제 1 확산제어막
38 : 제 2 확산제어막40 : 제 3 확산제어막
42 : 도전층44 : 유전체막
46 : 플레이트 전극48 : BPSG 막
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과, 상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과, 상기 콘택플러그 상부에 확산제어막패턴을 형성하되 TiN/Ti 실리사이드/TiN의 적층 구조로 형성하는 공정과, 상기 확산제어막 패턴 상부에 저장전극이 되는 도전층패턴과 유전체막 및 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1g 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(30)에 산화막의 재질로된 소자분리 절연막(도시 않됨)과, 게이트산화막(도시 않됨)과, 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨) 등을 형성하고, 전표면에 절연막(32)을 형성한다.
다음, 상기 제 1 절연막(32)을 콘택마스크로 식각하여 콘택부분으로 예정되어 노출되는 부분에 콘택홀을 형성한다.
그 다음, 상기 구조의 전표면에 500~3000Å 두께의 다결정 실리콘막(도시 않됨)을 화학기상증착법(Chemical Vapor Deposition 이하, CVD)으로 형성한 다음, 상기 다결정 실리콘막을 전면 식각하여 상기 콘택홀을 매립하여 노출되는 콘택플러그(34)를 형성한다.(도 1a 참조)
다음, 상기 구조의 전표면에 티타늄 질화막(TiN)으로 이루어진 제 1 확산제어막(36)을 형성한다.
여기서, 상기 제 1 확산제어막(36)은 레디오 프리컨시 스퍼터링 쳄버(rf sputtering chamber) 내의 질소분위기가 100 sccm 보다 작은 상태에서 티타늄(Ti) 함량이 상대적으로 적게 형성한다.(도 1b참조)
그 다음, 상기 제 1 확산제어막(36)의 티타늄 질화막을 산소분위기와 500℃ 이상의 온도에서 열처리한 다음, 상기 제 1 확산제어막(36) 상부에 상기 티타늄 질화막내의 티타늄과 다결정 실리콘막을 반응시켜 티타늄 실리사이드막(Ti silicide)으로 이루어진 제 2 확산 제어막(38)을 형성한다.(도 1c 참조)
다음, 상기 제 2 확산제어막(38) 상부에 레디오 프리컨시 스퍼터링 쳄버내의 질소분위기가 120 sccm 이상이고, 티타늄(Ti) 함량이 상대적으로 많은 티타늄 질화막으로 이루어진 제 3 확산제어막(40)을 형성한다.
여기서, 상기 제 3 확산제어막(40)은 성긴 막 구조로 바꾸어 미리 막내에 산소를 다량 함유시켜 TiON 막 구조를 형성함으로서 후속 열처리 공정시 산소확산으로 인한 티타늄 산화막의 형성을 억제한다.
또한, 상기 제 1 및 제 3 확산제어막(36, 40)의 전체 두께는 300Å~2000Å 두께로 형성되며, 제 1 및 제 3 확산제어막(36, 40)은 각각 반으로 나누어 형성한다.(도 1d 참조)
그 다음, 노광 마스크를 이용한 이방성 식각공정으로 상기 제 1 절연막(32)의 상부표면이 노출될 때까지 식각하여 제 3 확산제어막(40) 패턴과, 제 2 확산제어막(38) 패턴 및 제 1 확산제어막(36) 패턴을 형성한다.(도 1e 참조)
다음, 상기 제 3 확산제어막(40), 제 2 확산제어막(38) 및 제 1 확산제어막(36)을 제거한 다음, 전표면에 1000~3000Å 두께의 플라티늄으로 이루어진 도전층(42)을 형성한다.
그 다음, 상기 도전층(42)을 노광마스크를 이용한 건식공정으로 전면식각하되 상기 제 1 절연막(32)의 상부표면이 노출되도록 식각하여 상기 콘택플러그(34)와 확산방지막(36, 38, 40) 패턴 및 도전층(42) 패턴을 형성하여 저장전극패턴을 형성한다.(도 1f 참조)
다음, 상기 구조의 전표면에 500~2000Å 두께의 BST 또는 PZT막(PB(ZrTi1-X)O3이하, PZT)으로 이루어진 유전체막(44)을 형성한다.
그 다음, 상기 유전체막(44) 상부에 500~2000Å 두께의 플라티늄을 CVD법으로 플레이트 전극(46)을 형성한다.
다음, 상기 플레이트전극(46) 상부에 절연막으로 비피에스지막(BPSG 48)을 형성하여 본 발명에 따른 캐패시터 제조공정을 완료한다.(도 1g 참조)
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 확산제어막으로 첫번째는 질소함량이 적은 티타늄 질화막을 형성하고, 두번째는 질소함량이 많은 티타늄 질화막을 형성하여, 열적 안정성이 우수한 캐패시터를 함으로써 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (7)
- 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,상기 콘택플러그 상부에 확산제어막패턴을 형성하되 TiN/Ti 실리사이드/TiN의 적층 구조로 형성하는 공정과,상기 확산제어막 패턴 상부에 저장전극이 되는 도전층패턴과 유전체막 및 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 확산제어막의 첫번째 TiN 는 Rf 스퍼터링 쳄버의 질소함량이 100sccm 이하인 분위기에서 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 확산제어막의 Ti 실리사이드는 온도가 500℃ 이상이고, 산소 분위기에서 열처리공정으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 두번째 TiN은 Rf 스퍼터링 쳄버의 질소함량이 120sccm 이상인 분위기에서 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 2에 있어서, 상기 TiN 는 300Å~2000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 도전층 및 플레이트전극은 플라티늄(Pt)로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서,상기 유전체막은 BST 막 또는 PZT 막으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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