KR19980056989A - 고속 로킹을 위한 위상 동기 루프 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

고속 록킹을 위한 위상 동기 루프

2. 발명이 해결하고자 하는 기술적 과제

종래의 위상 동기 루프는 언록상태에서 록 상태가 되기까지 소요되는 시간은 상기 위상 검출기가 입력 주파수를 분주한 신호 F_R, F_N을 비교하기 때문에 커지게 되고, 따라서 대부분의 PLL을 사용한 장치에서는 긴 록킹 시간을 요구하기 때문에 적합하지 못한 문제점이 있다.

3. 발명의 해결 방법의 요지

본 발명은 간단한 회로의 추가로 빠른 록킹 시간을 얻어 PLL을 사용하는 시스템의 성능 향상을 이룰 수 있는 고속 록킹을 위한 위상 동기 루프를 제공한다.

4. 발명의 중요한 용도

위상 동기 루프

Description

고속 로킹을 위한 위상 동기 루프

본 발명은 고속 록킹을 위한 위상 동기 루프에 관한 것이다.

도 1은 종래의 위상 동기 루프의 블록 구성도이다.

도면에 도시한 바와 같이 위상 동기 루프는 기준 주파수(Fref)를 R 분주하는 R카운터와, 전압 조절 오실레이터의 출력을 N 분주하는 N카운터, 그리고 각 카운터에서 분주된 F_R, F_N위상을 비교하여 비교 결과의 차이를 출력하는 위상 검출기, 상기 위상 검출기의 출력을 필터링 하는 저역 필터, 상기 저역 필터에서 입력되는 전압값에 비례하는 주파수의 신호를 발생하는 전압 조절 오실레이터로 구성된다.

이러한 루프는 F_R과 F_N이 위상과 주파수가 일치할 때 록(LOCK) 상태를 유지하게 되어 R 카운터와 N카운터는 분주값R과 N을 고정하거나 필요에 따라서 외부로부터 값을 로드할 수 있다. 초기의 언록 상태에서 록 상태가 되기까지는 시간이 소요되는데, 언록 상태에서 록 상태로 천이되는 과정에서 만약 주파수가 같다고 하더라도 위상이 다르면 전압 조절 오실레이터는 주파수를 바꾸고, 위상이 맞으면 주파수를 다시 맞추어서 록하게 된다.

그러나, 상기 종래의 위상 동기 루프는 언록상태에서 록 상태가 되기까지 소요되는 시간은 상기 위상 검출기가 입력 주파수를 분주한 신호F_R,F_N을 비교하기 때문에 커지게 되고, 따라서 대부분의 PLL을 사용한 장치에서는 긴 록킹 시간을 요구하기 때문에 적합하지 못한 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 간단한 회로의 추가로 빠른 록킹 시간을 얻어 PLL을 사용하는 시스템의 성능 향상을 이룰 수 있는 고속 록킹을 위한 위상 동기 루프를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 기준 주파수와 피드백된 위상 록 루프의 출력을 받아 분주비에 따라 분주하여 분주 신호를 발생하는 제1 카운터(R카운터)와, 상기 분주비에 따라 상기 기준 주파수를 분주하며 분주 신호를 발생하는 제2 카운터(N카운터)와, 상기 제1 및 제2 카운터로부터의 분주된 두신호를 입력으로하여 두 신호의 위상 차이를 검출하는 위상 검출기와, 상기 위상 검출기로부터 비교한 결과의 신호 차이에 비례하는 전압을 발생하는 저역 통과 필터와, 상기 저역 통과 필터에서 발생하는 전압에 비례하는 주파수 클럭을 발생하여 상기 제2 카운터에 분주한 입력을 제공하는 전압 조절 오실레이터를 구비한 고속 록킹을 위한 위상 동기 루프에 있어서, 상기 위상 검출기로부터 언록 신호를 받아 상기 제1 카운터 및 제2 카운터를 각각 제어하는 리스타트 제어신호를 발생하는 언록 검출수단을 포함하여 이루어지는 것을 특징으로 한다.

도 1은 종래의 위상 동기 루프 블록 구성도,

도 2는 본 발명에 따른 위상 동기 루프 블록 구성도,

도 3은 FR신호가 FN신호보다 앞설 때의 언록 신호의 타이밍도,

도 4는 FN신호가 FR신호보다 앞설 때의 언록 신호의 타이밍도,

도 5는 엣지 트리거형 위상 검출기 구성도,

도 6은 언록 검출기 구성도,

도 7은 하이 엣지 검출기 구성도.

* 도면의 주요부분에 대한 부호의 설명

201,202 : 카운터 203 : 위상 검출기

204 : 저역 통과 필터 205 : 전압 조절 오실레이터

206 : 언록 검출기

이하, 첨부된 도 2 이하를 참조하여 본 발명의 일실시예를 상세히 설명한다.

도 2는 본 발명에 따른 위상 고정 루프의 블록 구성도로서, 도면에서 201,202는 카운터, 203은 위상 검출기, 204는 저역 통과 필터, 205는 전압 조절 오실레이터, 206은 언록 검출기를 각각 나타낸다.

도면에 도시한 바와 같이 본 발명은 위상 검출기(203)의 신호를 받아 언록 범위를 조사한 후 R카운터 또는 N카운터(201,202)를 다시 스타트시킴으로써 위상을 동기시키는 루프이다.

도면에 도시한 바와 같이 도 2의 PLL 블럭도는 2개의 피드백 루프를 갖는데 하나의 루프는 위상 검출기와 저역 필터, 전압 조절 오실레이터, N카운터로 이어지는 루프와 R카운터, 위상 검출기, 언록 검출기로 구성되는 또하나의 루프이다. 이로써 두 개의 루프를 통해 매우 빠른 록킹 시간을 갖는 PLL을 구현할 수 있다. 상기와 같은 또 하나의 루프가 가능한 이유는 카운터 자체의 특징 때문이다.

R 카운터(201)와 N카운터(202)는 PLL의 경우 프로그램할 수 있는 카운터가 보통이며 이러한 프로그램 카운터의 가변적인 분주비로 인해 분주된 클럭의 듀티 사이클이 매우 작은 것이 보통이다.

이를 도 3 및 도 4를 통해 구체적으로 설명하면, 도 3 및 도 4에 R카운터와 N카운터 분주파형예를 나타내고 있다.

여기서 F_R이나 F_N의 하이 동안은 보통 카운터 분주값을 다시 로드하는 신호가 된다. 프로그램 카운터의 분주 클럭 듀티가 분주값에 따라 가변적이기 때문에 대부분의 디지털 위상 검출기는 엣지(edge) 비교형이 보통이고, 이 때 프로그램 카운터 로드 신호가 엣지를 비교한다. 그리고, 도 3은 F_R이 F_N보다 위상이 빠른 경우를 나타내고 있는데, 위상 검출기의 언록 신호는 도 3에 도시하였다.

즉 포시티브 엣지 부분의 F_R, F_N위상 차만큼 언록 신호가 발생한다.

본 발명의 PLL구조에서는 언록 포시티브 엣지를 검출하여 로드 신호를 이 때 상기 도 2의 저역 필터로 입력되는 위상차는 두 번째 루프에 의해 동기되도록 한다. 이 때 도 2의 저역 필터로 입력되는 위상차는 두 번째 루프에 의해 영향받지 않는다. 이는 언록 신호의 포시티브 엣지에서 다시 로드 신호를 발생하기 때문에 위상차는 그대로 저역필터로 입력된다.

도 3의 경우 F_R이 F_N보다 빠르기 때문에 F_N에 위상이 빠른 F_R을 동기시킨다. 즉 R카운터 리스타트 신호만 발생된다.

도 4는 F_N의 F_R보다 위상이 빠를 경우에 있어서의 신호들의 상관관계를 도시하였다. F_N의 포시티브 엣지에서 F_R의 포시티브 엣지까지 위상차 언록 신호가 발생되고, 이 언록 신호의 로우 엣지를 검출하여 N카운터의 로드 신호 즉, N카운터의 리스타트 신호를 만든다. 이로인해 도 3 및 도 4의 재동기시간에서 F_R과 F_N은 다시 동기되며 저역 필터로 입력되는 언록 신호에 의해 주파수 차이만 쉬프트되어 PLL은 매우 빨리 록킹된다.

도 5는 챠지 펌프가 추가로 형성되어 있는 엣지 트리거형 디지털 위상 검출기 구성의 일예를 나타내었는데 상기 위상 검출기는 R카운터의 출력신호 F_R과 N카운터의 출력신호 F_N을 입력신호 클럭에 연결하고 플립플롭 출력/Q를 NAND 게이트의 입력단에 입력시켜, NAND게이트의 출력이 플립플롭의 프리셋단에 입력되어 프리셋시키고, 언록 검출기와 저역 필터에 입력되는 플립플롭의 출력Q를 발생시키는 두 개의 D플립플롭(501,502)으로 구성된다.

여기서, F_R과 F_N의 두 신호중 먼저 포시티브로 트리거하는 신호쪽 단자에서 언록 신호를 발생한다. 만약 F_R이 F_N보다 먼저일 경우 U단자는 포시티브 엣지의 위상차만큼 로우를 유지하고 이 때 D단자는 하이를 유지한다. 그리고 F_R이 F_N보다 위상이 뒤질 때는 D단자는 위상차만큼 로우이고 이 때 U단자는 하이이다.

또한, 실제로는 저역 통과 필터로 입력되기 전에 차지 펌프 회로를 삽입함으로써 전압 조절 오실레이터(205)의 입력 전압을 높이거나(F_Rlead) 낮추게(F_Rlag)되며, 상기 도 5의 차지 펌프는 인버터와 PMOS 및 NMOS 트랜지스터로 구성되어 있다.

상기와 같은 위상 검출기(203)의 출력신호 U,D신호를 R 카운터(201), N 카운터(202)의 리스타트 신호를 발생시키기 위한 언록 신호로 사용하면 도 2의 언록 검출기(206)의 블록은 도 6과 같은 구조를 갖게 된다.

도 6에 도시된 바와 같이 언록 검출기는 도 5의 위상 검출기 출력신호U,D를 각각 하이 엣지 검출기로 받아 R 및 N 카운터 리스타트 신호를 발생한다.

그리고, 언록 신호의 하이 엣지를 검출하여 리스타트 신호를 발생하는 하이 엣지 검출기(602,603)는 도 7에 표시된 바와 같이 일종의 쇼트 펄스 발생기로서 언록 신호를 입력받아 반전시켜주는 인버터와 두 개의 NAND 게이트로 구성된 래치부와 NAND 게이트의 출력을 지연시켜주는 인버터 그리고 NAND 게이트의 출력과 원래 신호인 언록 신호와 논리곱을 하여 리스트타트 신호를 발생하는 AND 게이트로 구성되어 있다.

상기와 같은 본 발명은 종래의 위상 동기 루프 구조에 간단한 회로, 즉 언록 검출기를 추가함으로써 매우 빠른 록킹 성능을 갖는 위상 동기 루프를 구현할 수 있으므로 위상 동기 루프를 사용하는 시스템의 성능 향상을 이룰 수 있는 효과가 있다.

Claims (3)

1. 기준 주파수와 피드백된 위상 록 루프의 출력을 받아 분주비에 따라 분주하여 분주 신호를 발생하는 제1 카운터와, 상기 분주비에 따라 상기 기준 주파수를 분주하며 분주 신호를 발생하는 제2 카운터와, 상기 제1 및 제2 카운터로부터의 분주된 두신호를 입력으로하여 두 신호의 위상 차이를 검출하는 위상 검출기와, 상기 위상 검출기로부터 비교한 결과의 신호 차이에 비례하는 전압을 발생하는 저역 통과 필터와, 상기 저역 통과 필터에서 발생하는 전압에 비례하는 주파수 클럭을 발생하여 상기 제2 카운터에 분주한 입력을 제공하는 전압 조절 오실레이터를 구비한 고속 록킹을 위한 위상 동기 루프에 있어서, 상기 위상 검출기로부터 언록 신호를 받아 상기 제1 카운터 및 제2 카운터를 각각 제어하는 리스타트 제어신호를 발생하는 언록 검출수단을 포함하여 이루어지는 것을 특징으로 하는 위상 동기 루프.
2. 제1항에 있어서, 상기 언록 검출수단은 상기 위상 검출기로부터의 두 출력신호를 각각 입력받아 리스타트 신호를 발생하는 두 개의 하이 엣지 검출기로 구성하는 것을 특징으로 하는 위상 동기 루프.
3. 제2항에 있어서, 상기 하이 엣지 검출기는 언록 신호를 반전시키는 제1 인버터와, 상기 제1 인버터의 출력신호와 언록 신호를 각각의 일 입력으로 하고, 자신의 출력단으로부터의 출력신호를 지연된 신호로 각각의 타입력으로 하는 제1 및 제2 부정 논리곱 연산기와, 상기 제1 및 제2 부정 논리곱 연산기의 출력신호를 입력으로하는 제1 논리곱 연산기와, 상기 제1 논리곱 연산기의 출력신호를 일입력으로 하고, 상기 언록 신호를 타입력으로하여 상기 제1 및 제2 카운터로 리스타트 신호를 제공하는 제2 논리곱 연산기를 구비하는 것을 특징으로 하는 위상 동기 루프.