KR19980049210A - 반도체 패키지와 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 패키지와 그 제조 방법에 관한 것으로, 종래에는 패키지의 서브 스트레이트와 그 상면에 형성되는 몰딩부의 재질이 서로 달라 패키지를 사용하는 도중에 발생할 수 있는 열팽창등의 원인으로 패키지가 휘어지는 현상이 발생하고 서브 스트레이트와 몰딩부와의 계면에서 박리가 발생하여 신뢰성이 취약한 문제점이 있었던바, 본 발명은 인너 리드가 형성된 리드 프레임과, 상기 리드 프레임의 패들에 부착된 칩과 인너 리드를 연결하는 금속 와이어와, 상기 인너리드와 전기적 접속을 이루도록 접합된 리드 패턴과, 상기 칩과 금속 와이어와 인너 리드와 리드 패턴을 포함하는 일정 면적을 덮도록 몰딩하는 몰딩부와, 상기 리드 패턴의 하면에 부착된 솔더 볼로 구성됨으로써, 플라스틱 수지의 몰딩부로 전체 패키지를 구성하고 최소 면적의 금속 리드 프레임을 사용하여 패키지의 휨을 개선하고 계면에서 박리가 발생되는 것을 막아 패키지의 높은 신뢰성을 확보할 수 있는 반도체 패키지와 그 제조 방법을 제공하고자 한다.
Description
본 발명은 반도체 패키지와 그 제조 방법에 관한 것으로, 특히 플라스틱 수지의 몰딩부로 전체 패키지를 구성하고 최소 면적의 금속 리드 프레임을 사용하여 패키지를 제작함으로써 패키지의 휨을 개선하고 몰딩부와 서브 스트레이드와의 계면에서 박리가 발생되는 것을 막아 패키지의 높은 신뢰성을 확보할 수 있는 반도체 패키지와 그 제조 방법에 관한 것이다.
종래의 반도체 패키지는, 도 1에 도시한 바와 같이, 인너 리드(inner lead)(12a)가 상면에 형성된 서브 스트레이트(10a)에 반도체 칩(20)을 부착하고, 상기 반도체 칩(20)과 서브 스트레이트(10a)의 인너 리드(12a)를 금속 와이어(30)로 본딩하고, 상기 칩(20)과 와이어(30)를 포함하는 일정 면적을 외부로부터 보호하기 위하여 플라스틱 수지로 몰딩하여 몰딩부(50a)를 형성하고, 상기 서브 스트레이트(10a)의 하면에 외부 단자가 되는 솔더 볼(60)을 부착하여 패키지를 제작하였다.
그러나, 종래의 반도체 패키지는 서브 스트레이트(10a)와 그 상면에 형성되는 몰딩부(50a)의 재질이 서로 달라 패키지를 사용하는 도중에 발생할 수 있는 열팽창등의 원인으로 패키지가 휘어지는 현상이 발생하고 서브 스트레이트(10a)와 몰딩부(50a)와의 계면에서 박리가 발생하여 패키지의 신뢰성이 취약한 문제점이 있었던바, 이에 대한 보완이 요구되어 왔다.
따라서, 본 발명은 상기와 같은 문제점을 감안하여 안출한 것으로서, 솔더 볼을 부착할 수 있는 리드 패턴이 형성된 테이프를 인너 리드가 형성되어 있는 리드 프레임의 하면에 접착한 후 몰딩 과정을 거치고 나서 최종적으로 테이프를 제거함으로써, 플라스틱 수지의 몰딩부로 전체 패키지를 구성하고 최소 면적의 금속 리드 프레임을 사용하여 패키지를 제작하므로 패키지의 휨 현상을 방지할 수 있으며 서브 스트레이트와 몰딩부의 계면에 박리 현상이 발생하는 것을 없애므로 높은 신뢰성을 확보할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래의 반도체 패키지를 도시한 종단면도,
도 2 는 본 발명의 반도체 패키지의 리드 프레임을 도시한 평면도,
도 3 은 본 발명의 반도체 패키지의 리드 패턴이 형성된 테이프를 도시한 평면도,
도 4a 내지 도 4g는 본 발명의 반도체 패키지의 제조 방법을 나타낸 공정 수순도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 ; 리드 프레임11 ; 패들
12 ; 인너 리드20 ; 반도체 칩
30 ; 와이어40 ; 테이프
41 ; 리드 패턴50 ; 몰딩부
60 ; 솔더 볼
상기와 같은 목적을 달성하기 위하여 본 발명은 인너 리드가 형성된 리드 프레임과, 상기 리드 프레임의 패들에 부착된 칩과, 상기 칩과 인너 리드를 연결하는 금속 와이어와, 상기 인너 리드와 전기적 접속을 이루도록 리드 프레임의 하면에 접합된 리드 패턴과, 상기 칩과 금속 와이어와 인너 리드와 리드 패턴을 포함하는 일정 면적을 덮도록 몰딩하는 몰딩부와, 리드 패턴에 부착되는 솔더 볼로 구성된 것을 특징으로 하는 반도체 패키지가 제공된다.
상기 리드 패턴과 접합되는 리드 프레임의 접합부는 주석 플레이팅을 하고, 상기 리드 패턴의 접합부는 금 플레이팅을 한다.
상기와 같은 본 발명의 목적을 달성하기 위한 제조 방법에 있어서는, 인너 리드가 형성된 리드 프레임에 반도체 칩을 부착시키는 칩 본딩 공정을 수행하는 단계와, 상기 칩과 인너 리드를 와이어로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 리드 프레임의 하면에 리드 패턴이 형성된 테이프를 부착시키는 단계와, 상기 반도체 칩, 금속 와이어, 인너 리드와 리드 패턴을 포함하는 일정 면적을 몰딩하는 몰딩 공정을 수행하는 단계와, 상기 테이프를 제거하는 단계와, 상기 리드 프레임의 트리밍 공정을 수행하는 단계와, 상기 리드 패턴에 솔더 볼을 부착시키는 단계의 순서로 제조되는 것을 특징으로 하는 반도체 패키지 제조 방법이 제공된다.
이하, 본 발명의 반도체 패키지와 그 제조 방법을 첨부한 도면을 참조로 하여 상세히 설명하면 다음과 같다.
본 발명의 반도체 패키지는, 도 2에 도시한 바와 같이, 인너 리드(12)가 형성된 리드 프레임(10)과, 상기 리드 프레임(100의 패들(11)에 부착된 칩(20)과, 상기 칩(20)과 인너 리드(12)를 연결하는 금속 와이어(30)와, 상기 인너 리드(12)와 전기적인 접속을 이루도록 접합된 리드 패턴(41)을 포함하는 일정 면적을 덮도록 몰딩하는 몰딩부(50)와, 상기 리드 패턴(41)의 하면에 부착되는 솔더 볼(60)로 구성되는 것이다.
상기 리드 패턴(41)과 접합하는 리드 프레임(10)의 접합부는 주석(Sn) 플레이팅(plating)을 하고, 상기 리드 패턴(41)의 접합부는 금(Au) 플레이팅(plating)을 한다.
상기와 같이 구성되어 있는 본 발명의 반도체 패키지의 제조방법을 도 4a 내지 도 4g를 참조하여 설명하면 다음과 같다.
본 발명의 반도체 패키지는 인너 리드(12)가 형성된 리드 프레임(10)에 반도체 칩(20)을 부착시키는 칩 본딩 공정을 수행하는 단계(도 4a)와, 상기 칩(20)과 인너리드(12)를 와이어(30)로 연결하는 와이어 본딩 공정을 수행하는 단계(도 4b)와, 상기 리드 프레임(10)의 하면에 리드 패턴(41)과, 상기 칩(30)과 금속 와이어(30)와 인너 리드(12)와 리드 패턴(41)이 형성된 테이프(40)를 부착시키는 단계(도 4c)와, 상기 반도체 칩(20), 금속 와이어(30), 인너 리드(12)와 리드 패턴(41)을 포함하는 일정 면적을 몰딩하는 몰딩 공정을 수행하는 단계(도 4d)와, 상기 테이프(40)를 제거하는 단계(도 4d)와, 상기 리드 프레임(10)의 트리밍 공정을 수행하는 단계(도 4f)와, 상기 리드 패턴(41)에 솔더 볼(60)을 부착시키는 단계(도 4g)의 순서로 제조된다.
상기 리드 패턴(41)이 형성된 테이프(40)는 리드 프레임(10)에 열압착 방식으로 접합시켜 몰딩 공정을 거치고 나서 테이프(40)를 제거하더라도 접합된 상태를 견고하게 유지하게 된다.
본 발명의 반도체 패키지와 그 제조 방법에 의하여, 플라스틱 수지의 몰딩부로 전체 패키지를 구성하고 최소 면적의 금속 리드 프레임을 사용하므로 패키지의 휨을 개선하고 종래의 반도체의 몰딩부와 서브 스트레이트의 계면에서 박리가 발생되는 것을 방지하여 패키지의 높은 신뢰성을 확보할 수 있는 효과가 있다.
Claims (3)
- 인너 리드가 형성된 리드 프레임과, 상기 리드 프레임의 패들에 부착된 칩과, 상기 칩과 인너 리드를 연결하는 금속 와이어와, 상기 인너 리드와 전기적 접속을 이루도록 리드 프레임의 하면에 접합된 리드 패턴과, 상기 칩과 금속 와이어와 인너 리드와 리드 패턴을 포함하는 일정 면적을 덮도록 몰딩하는 몰딩부와, 리드 패턴에 부착되는 솔더 볼로 구성된 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 리드 패턴과 접합되는 리드 프레임의 접합부는 주석 플레이팅을 하고, 상기 리드 패턴의 접합부는 금 플레이팅을 하는 것을 특징으로 하는 반도체 패키지.
- 인너 리드가 형성된 리드 프레임에 반도체 칩을 부착시키는 칩 본딩 공정을 수행하는 단계와, 상기 칩과 인너 리드를 와이어로 연결하는 와이어 본딩 공정을 수행하는 단계와, 상기 리드 프레임의 하면에 리드 패턴이 형성된 테이프를 부착시키는 단계와, 상기 반도체 칩, 금속 와이어, 인너 리드와 리드 패턴을 포함하는 일정 면적을 몰딩하는 몰딩 공정을 수행하는 단계와, 상기 테이프를 제거하는 단계와, 상기 리드 프레임의 트리밍 공정을 수행하는 단계와, 상기 리드 패턴에 솔더 볼을 부착시키는 단계의 순서로 제조되는 것을 특징으로 하는 반도체 패키지 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960067883A KR100258852B1 (ko) | 1996-12-19 | 1996-12-19 | 반도체 패키지의 제조 방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960067883A KR100258852B1 (ko) | 1996-12-19 | 1996-12-19 | 반도체 패키지의 제조 방법 |
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---|---|
KR19980049210A true KR19980049210A (ko) | 1998-09-15 |
KR100258852B1 KR100258852B1 (ko) | 2000-06-15 |
Family
ID=19489178
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960067883A KR100258852B1 (ko) | 1996-12-19 | 1996-12-19 | 반도체 패키지의 제조 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100258852B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7790513B2 (en) | 2002-08-30 | 2010-09-07 | Fairchild Semiconductor Corporation | Substrate based unmolded package |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3103281B2 (ja) * | 1994-11-11 | 2000-10-30 | 株式会社三井ハイテック | 樹脂封止型半導体装置 |
-
1996
- 1996-12-19 KR KR1019960067883A patent/KR100258852B1/ko not_active IP Right Cessation
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---|---|---|---|---|
US7790513B2 (en) | 2002-08-30 | 2010-09-07 | Fairchild Semiconductor Corporation | Substrate based unmolded package |
US8541890B2 (en) | 2002-08-30 | 2013-09-24 | Fairchild Semiconductor Corporation | Substrate based unmolded package |
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Publication number | Publication date |
---|---|
KR100258852B1 (ko) | 2000-06-15 |
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