KR19980083263A - 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법 - Google Patents

리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법 Download PDF

Info

Publication number
KR19980083263A
KR19980083263A KR1019970018510A KR19970018510A KR19980083263A KR 19980083263 A KR19980083263 A KR 19980083263A KR 1019970018510 A KR1019970018510 A KR 1019970018510A KR 19970018510 A KR19970018510 A KR 19970018510A KR 19980083263 A KR19980083263 A KR 19980083263A
Authority
KR
South Korea
Prior art keywords
lead frame
input
protrusion
semiconductor package
solder
Prior art date
Application number
KR1019970018510A
Other languages
English (en)
Other versions
KR100233864B1 (ko
Inventor
신원선
Original Assignee
황인길
아남산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 황인길, 아남산업 주식회사 filed Critical 황인길
Priority to KR1019970018510A priority Critical patent/KR100233864B1/ko
Publication of KR19980083263A publication Critical patent/KR19980083263A/ko
Application granted granted Critical
Publication of KR100233864B1 publication Critical patent/KR100233864B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

본 발명은 리드프레임을 이용한 에어리어 어레이 범프드(Area Array Bumped) 반도체 패키지의 입출력 범프 형성 방법에 관한 것으로, 반도체 패키지의 저면에 어레이 형태로 리드의 돌출부가 노출되도록 배열되어 있는 에어리어 어레이 범프드 반도체 패키지에서 상기한 돌출부의 피치가 조밀하여도 용이하게 입출력 범프를 형성할 수 있어 칩 스케일 패키지를 형성할 수 있도록 된 것이다.

Description

리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법
본 발명은 리드프레임을 이용한 에어리어 어레이 범프드(Area Array Bumped) 반도체 패키지의 입출력 범프 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 패키지의 저면에 어레이 형태로 리드의 돌출부가 배열되어 있는 에어리어 어레이 범프드 반도체 패키지에서 상기 리드의 돌출부에 입출력 범프를 형성하는 방법에 관한 것이다.
일반적으로 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology, SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-Line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(QUAD Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic Leaded Chip Carrier), BGA(Ball Grid Array) 등이 있다.
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패키지 보다는 표면실장형 반도체패키지가 널리 사용되고 있는데, 이러한 종래의 패키지에 대한 구조를 도 1과 도 2를 참조하여 QFP와, BGA패키지에 대하여 설명하면 다음과 같다.
도 1은 일반적인 패키지의 QFP로서, 그 구조는 전자회로가 집적되어 있는 반도체칩(11)과, 상기 반도체칩(11)이 에폭시(15)에 의해 부착되는 탑재판(12')과, 상기 반도체칩(11)의 신호를 외부로 전달할 수 있는 다수의 리드(12)와, 상기 반도체칩(11)과 리드(12)를 연결시켜 주는 와이어(13)와, 상기 반도체칩(11)과 그 외주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(14)로 이루어지는 것이다.
그러나, 이러한 구성의 QFP는 반도체칩이 점차적으로 고성능화되어 가면서 핀의 수가 더욱 더 많아지게 되는데 비하여, 핀과 핀 사이의 거리를 일정치 이하로 좁히는 것은 기술적으로 어려움이 있기 때문에 많은 핀을 모두 수용하기 위해서는 패키지가 커지게 되는 단점이 있다. 이것은 반도체패키지의 소형화 추세에 역행하는 결과를 낳는 문제점이 있는 것이다.
이와 같이 다핀화에 따른 기술적 요구를 해결하기 위해서 등장한 것이 BGA패키지로서, 이는 입출력 수단으로서 반도체패키지의 일면전체에 융착된 솔더볼을 이용함으로써 QFP 보다 많은 수의 입출력 신호를 수용할 수 있음은 물론, 그 크기도 QFP 보다 작게 형성된 것으로서, 그 구성은 도 2에 도시된 바와 같이 표면에 회로패턴(22a)이 형성되고, 이 회로패턴(22a)을 보호하기 위해 솔더마스크(22b)가 코팅된 회로기판(22)과, 상기 회로기판(22)의 상면 중앙에 에폭시(25)에 의해 부착되며 전자회로가 집적되어 있는 반도체칩(21)과, 상기 반도체칩(21)과 상기 회로기판(22)의 회로패턴(22a)을 연결하여 신호를 전달하는 와이어(23)와, 상기 회로기판(22)의 회로패턴(22a)에 융착되어 외부로 신호를 전달하는 솔더볼(26)과, 상기 반도체칩(21)과 그 외 주변구성품들을 외부의 산화 및 부식으로부터 보호하기 위하여 그 외부를 감싼 봉지재(24)로 구성되는 것이다.
그러나, 이러한 BGA패키지는 내부에 내장된 반도체칩의 크기에 비해서 패키지의 크기가 몇 배 이상 크기 때문에 전자제품들을 소형화시키기에는 한계가 있었던 것이다. 또한, 상기의 BGA패키지는 회로기판이 고가이므로 제품의 가격이 상승되는 요인이 됨은 물론, 상기 회로기판을 통해서 습기가 침투됨으로써 크랙이 발생하게 되는 문제점이 있다,
이와 같은 문제점을 해결하기 위하여, BGA 반도체 패키지 방식이 아니면서도, 기판 접속리드를 패키지의 외부로 돌출시키지 않고 패키지의 저면으로 노출시킴으로써 실장면적을 줄일 수 있는 기술이 대한민국 실용신안 등록출원 공개번호 제96-3195호(공개일: 서기 1996년 1월 22일)의 버텀 리드형 반도체 패키지에서 개시된 바 있다.
그러나, 상기한 종래의 버텀 리드형 반도체 패키지는 단순히 리드를 일렬로 배열하여 놓았기 때문에 실장면적을 효율적으로 줄일 수 없는 문제점이 있다.
이와 같은 문제점을 해결하기 위하여, 리드의 돌출부가 패키지의 저면에 어레이 형태로 배열되도록 함으로써 실장면적을 효율적으로 줄임과 동시에 저렴한 비용으로 구성할 수가 있는 반도체 패키지에 관한 기술이 대한민국 특허출원 출원번호 제96-22899호(출원일자: 서기 1996년 6월 21일)의 리드 어레이형 리드 프레임 및 이를 이용한 반도체 패키지에서 본 출원인에 의해 출원된 바 있다.
그러나, 상기한 종래의 리드 어레이형 리드 프레임 및 이를 이용한 반도체 패키지는 리드프레임의 돌출부에 입출력 범프를 형성하는 방법이 도 3에 도시되어 있다.
도 3은 종래의 솔더볼을 이용한 입출력 범프의 형성 방법을 나타낸 도면이다. 도시된 바와 같이 다수의 열과 행을 가지면서 배열되는 돌출부(32a)가 형성된 리드프레임(32)을 제공하는 단계와, 상기한 리드프레임(32)에 전자회로가 집적되어 있는 반도체칩(31)을 부착하는 단계와, 상기한 반도체칩(31)과 리드프레임(32)을 전기적으로 연결하기 위하여 와이어(33)를 본딩하는 단계와, 상기한 반도체칩(31)과 와이어(33) 및 그 외의 구성부품을 보호하기 위하여 리드프레임(32)을 포함하며 리드프레임(32)의 돌출부(32a)가 일면으로 노출되도록 봉지재(34)로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 봉지재(34)의 외부로 노출된 리드프레임(32)의 돌출부(32a)에 솔더볼(36)을 안착시키는 단계와, 상기한 솔더볼(36)을 고온의 퍼니스(Furnace)에서 리플로우(Reflow)시키는 단계를 포함하여 입출력 범프를 형성하는 것이다.
그러나, 이와 같이 솔더볼(36)을 상기한 리드프레임(32)의 돌출부(32a)에 안착시킨 다음, 리플로우하여 입출력 범프를 형성하는 방법은, 상기한 리드프레임(32)의 돌출부(32a)와 돌출부(32a)의 간격이 서로 인접되어 있을 경우에는 즉, 돌출부(32a)와 돌출부(32a)의 피치가 좁을 경우에는 솔더볼(36)을 안착시켜 리플로우시 상기한 솔더볼(36)들이 서로 쇼트 되어 불량을 발생시키는 문제점이 있었던 것이다.
본 발명의 목적은 상기한 문제점을 개선하여 보완하기 위한 것으로서, 리드 프레임의 돌출부가 반도체 패키지의 저면에 어레이 형태로 배열되어 있는 에어리어 어레이 범프드 반도체 패키지에서, 상기한 돌출부와 돌출부 사이의 피치가 파인 피치인 경우에도 입출력 범프를 형성하도록 된 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법을 제공하는데 있다.
따라서, 본 발명의 목적을 달성하기 위한 제1실시예는 전기도금을 이용한 솔더 도금층을 형성하여 입출력 범프를 형성하는 것으로서, 그 방법은 다수의 열과 행을 가지면서 배열되는 돌출부가 형성된 리드프레임을 제공하는 단계와, 상기한 리드프레임에 전자회로가 집적되어 있는 반도체칩을 부착하는 단계와, 상기한 반도체칩과 리드프레임을 전기적으로 연결하기 위하여 와이어를 본딩하는 단계와, 상기한 반도체칩과 와이어 및 그 외의 구성부품을 보호하기 위하여 리드프레임을 포함하며 리드프레임의 돌출부가 일면으로 노출되도록 봉지재로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 리드프레임의 돌출부에 전기도금을 하여 솔더 도금층을 형성하는 단계와, 상기한 리드프레임의 돌출부에 형성된 솔더 도금층을 퍼니스에서 리플로우하여 입출력 범프를 형성하는 단계를 포함하여 이루어지는 것이다.
또한, 본 발명의 목적을 달성하기 위한 제2실시예는 멜트드 솔더를 이용하여 입출력 범프를 형성하는 것으로서, 그 방법은 다수의 열과 행을 가지면서 배열되는 돌출부가 형성된 리드프레임을 제공하는 단계와, 상기한 리드프레임에 전자회로가 집적되어 있는 반도체칩을 부착하는 단계와, 상기한 반도체칩과 리드프레임을 전기적으로 연결하기 위하여 와이어를 본딩하는 단계와, 상기한 반도체칩과 와이어 및 그 외의 구성부품을 보호하기 위하여 리드프레임을 포함하며 리드프레임의 돌출부가 일면으로 노출되도록 봉지재로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 리드프레임의 돌출부에 멜트드 솔더를 부착하는 단계와, 상기한 돌출부에 형성된 멜트드 솔더를 퍼니스에서 리플로우하여 입출력 범프를 형성하는 단계를 포함하여 이루어지는 것이다.
또한, 본 발명의 목적을 달성하기 위한 제3실시예는 프린트 스크린방식에 의한 솔더 페이스트를 이용하여 입출력 범프를 형성하는 것으로서, 그 방법은 다수의 열과 행을 가지면서 배열되는 돌출부가 형성된 리드프레임을 제공하는 단계와, 상기한 리드프레임에 전자회로가 집적되어 있는 반도체칩을 부착하는 단계와, 상기한 반도체칩과 리드프레임을 전기적으로 연결하기 위하여 와이어를 본딩하는 단계와, 상기한 반도체칩과 와이어 및 그 외의 구성부품을 보호하기 위하여 리드프레임을 포함하며 리드프레임의 돌출부가 일면으로 노출되도록 봉지재로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 리드프레임의 돌출부와 대응하는 통공을 구비한 스텐슬(Stencil; 형판)을 반도체 패키지의 돌출부가 노출된 일면에 위치시키는 단계와, 상기한 스텐슬의 상부에 솔더 페이스트를 프린팅 스크린 방법으로 도포하여 상기한 스텐슬의 통공을 통하여 리드프레임의 돌출부에 솔더 페이스트를 도포하는 단계와, 상기한 솔더 페이스트를 고온의 퍼니스에서 리플로우하는 단계를 포함하여 이루어지는 것이다.
도 1은 일반적인 QFP(Quad Flat Package)의 구조를 나타낸 단면도
도 2는 BGA(Ball Grid Array) 반도체 패키지의 구조를 나타낸 단면도
도 3은 종래의 솔더볼을 이용한 입출력 범프의 형성 방법을 나타낸 도면
도 4a와 도 4f는 본 발명의 제1실시예에 따른 입출력 범프의 형성방법을 나타낸 도면
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 입출력 범프의 형성방법을 나타낸 도면
도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 입출력 범프의 형성방법을 나타낸 도면
*도면의 주요 부분에 대한 부호의 설명*
41:반도체칩42:리드프레임
42a:돌출부43:와이어
44:봉지재46:입출력 범프
46a:솔더 도금층46b:멜트드 솔더
46c:솔더 페이스트 47:스텐슬
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 입출력 범프의 형성 방법을 나타낸 도면이다.
도 4a는 일면으로 다수의 열과 행을 가지면서 배열되는 돌출부(42a)가 형성되어 있는 리드프레임(42)을 도시한 것으로, 상기한 리드프레임(42)의 돌출부(42a)는 하프 에칭(Half-Etching)에 의해 형성된다.
도 4b는 상기한 리드프레임(42)의 돌출부(42a)가 형성된 반대면에 에폭시(45)에 의해 전자회로가 집적되어 있는 반도체칩(41)을 부착한 상태를 도시한 것이고, 도 4c는 상기한 반도체칩(41)의 신호를 리드프레임(42)에 전기적으로 연결하기 위하여 와이어(43)를 본딩한 상태를 도시한 것이다.
도 4d는 반도체칩(41)과 와이어(43) 및 리드프레임(42)을 포함하여 외부의 산화 및 부식으로 부터 보호하기 위하여 봉지재(44)를 몰딩한 상태를 도시한 것으로, 이때 상기한 리드프레임(42)의 돌출부(42a)는 봉지재(44)의 외부로 노출된다.
도 4e는 상기한 봉지재(44)의 외부로 노출된 리드프레임(42)의 돌출부(42a)에 전기도금을 하여 솔더 도금층(46a)을 형성한 것이다. 이때, 상기한 솔더 도금층(46a)은 그 두께가 1~5mil로 되는 것으로, 이와 같이 도금을 할 수 있는 것은 상기한 리드프레임(42)이 도전성임으로 가능하다.
이와 같이 솔더 도금층(46a)을 형성할 때, 상기한 솔더 도금층(46a)이 용이하게 형성되도록 하기 위하여 외부로 노출된 돌출부(42a)의 산화막을 제거하는 단계를 포함하는 것으로, 이러한 산화막 제거 단계는 플라즈 클리닝 공정이나, 또는 이러한 기능을 할 수 있는 클리닝 공정에 의해 산화막을 제거시키는 것이다.
도 4f는 상기한 리드프레임(42)의 돌출부(42a)에 형성된 솔더 도금층(46a)을 퍼니스에서 리플로우하여 입출력 범프(46)를 형성한 것이다. 이와 같이 솔더 도금층(46a)을 리플로우 하게 되면 표면장력에 의하여 솔더 도금층(46a)이 부풀어 오르면서 반구형 또는 볼(Ball) 형상의 입출력 범프(46)가 형성된다. 이러한 입출력 범프(46)의 높이는 3~8mil로 형성된다. 또한, 상기의 입출력 범프(46)는 반도체 패키지를 마더보드에 장착시 반도체칩(41)의 신호를 외부로 전달하는 역할을 한다.
상기와 같은 방법으로 에어리어 어레이 범프드 반도체 패키지에 입출력 범프를 형성하는 것은 다음과 같은 잇점이 있다.
첫째, 공정 수를 줄일 수 있어 단가를 절감시킬 수 있다.
둘째, 전기도금에 의해 리드프레임(42)의 돌출부(42a)에 입출력 범프(46)를 형성함으로서 미싱 범프(Missing Bump; 입출력 범프가 형성되지 않음)를 없어짐으로 패키지의 불량을 방지할 수 있다.
셋째, 파인 피치(Fine Pitch) 이면서 많은 수의 입출력 범프(46)를 형성할 수 있고, 이로 인하여 반도체 패키지의 크기를 줄일 수 있어 칩 스케일 패키지(Chip Scale Package; 반도체 패키지의 크기를 반도체칩의 크기와 비슷한 크기로 반도체 패키지를 제작한 것)를 구현할 수 있다.
도 5a 내지 도 5f는 본 발명의 제2실시예에 따른 입출력 범프의 형성 방법을 나타낸 도면이다.
도 5a 내지 도 5d는 본 발명의 제1실시예와 동일하다.
도 5e는 상기한 리드프레임(42)의 돌출부(42a)에 멜트드 솔더(46b)를 부착한 상태를 도시한 것이다. 이와 같이 멜트드 솔더(46b)를 부착하기 위해서는 리드프레임(42)의 돌출부(42a)가 노출되는 반도체 패키지의 일면을 멜트드 솔더(46b)에 담갔다 빼내어 돌출부(42a)에 멜트드 솔더(46b)를 부착하거나, 또는 미세한 구멍이 형성되어 있는 망사 등을 이용하여 그 하부에서 상기한 멜틸드 솔더(46b)를 분사시켜 상기한 망사의 미세한 구멍을 통해 돌출부(42a)에 부착할 수 있는 것으로, 상기한 멜트드 솔더(46b)가 부착되는 것은 상기한 돌출부(42a)가 금속임으로서 부착가능한 것이다.
이와 같이 돌출부(42a)에 메틸드 솔더(46b)를 부착할 때, 메틸드 솔더(46b)가 용이하게 부착되도록 하기 위하여 외부로 노출된 돌출부(42a)의 산화막을 제거하는 단계를 포함하는 것으로, 이러한 산화막 제거 단계는 플라즈마 클리닝 공정이나, 이러한 기능을 할 수 있는 클리닝 공정에 의해 산화막을 제거시킬 수 있는 것이다. 또는, 산화막 제거 단계는 플럭스를 도포하여 리플로우하는 공정에 의해서도 산화막 제거가 가능하다.
도 5f는 상기한 리드프레임(42)의 돌출부(42a)에 부착된 멜트드 솔더(46b)를 퍼니스에서 리플로우하여 반구형 또는 볼(Ball) 형상의 입출력 범프(46)를 형성한다. 이러한 입출력 범프(46)의 높이는 3~8mil로 형성된다. 이와 같이 멜트드 솔더(46b)를 리플로우하여 반구형 또는 볼(Ball) 형상의 입출력 범프(46)가 형성되는 것은 표면장력에 의한 것이다. 이러한 입출력 범프(46)는 반도체 패키지를 마더보드에 장착시 반도체칩(41)의 신호를 외부로 절단하는 역할을 한다.
도 6a 내지 도 6f는 본 발명의 제3실시예에 따른 입출력 범프의 형성 방법을 나타내는 도면이다.
도 6a 내지 도 6d는 본 발명의 제1실시예와 동일하다.
도 6e는 상기한 리드프레임(42)의 돌출부(42a)와 대응하는 통공(47a)을 구비한 스텐슬(47; Stencil, 형판)을 반도체 패키지의 돌출부(42a)가 노출된 일면에 위치시키고, 상기한 스텐슬(47)의 상부에 솔더 페이스트(46c; Solder Paste)를 프런팅 스크린 방식으로 도포하여 상기한 스텐슬(47)의 통공(47a)을 통하여 리드프레임(42)의 돌출부(42a)에 솔더 페이스트(46a)가 도포된 상태를 도시한 것이다.
이와 같이 솔더 페이스트(46c)를 도포할 때, 상기한 솔더 페이스트(46c)가 용이하게 도포되도록 하기 위하여 외부로 노출된 돌출부(42a)의 산화막을 제거하는 단계를 포함하는 것으로, 이러한 산화막 제거 단계는 플라즈 클리닝 공정이나, 또는 이러한 기능을 할 수 있는 클리닝 공정에 의해 산화막을 제거시키는 것이다.
도 6f는 상기한 리드프레임(42)의 돌출부(42a)에 도포된 솔더 페이스트(46c)를 퍼니스에서 리플로우하여 반구형 또는 볼(Ball) 형상의 입출력 범프(46)를 형성한다. 이와 같은 입출력 범프(46)는 반도체 패키지를 마더보드에 장착시 반도체칩(41)의 신호를 외부로 전달하는 역할을 한다.
상기와 같은 방법에 의하며 에어리어 어레이 범프드 반도체 패키지에 입출력 범프를 형성하면, 공정 수를 줄일 수 있어 단가를 절감시킬 수 있고, 파인 피치(Fine Pitch)이면서 많은 수의 입출력 범프를 형성할 수 있어 칩 스케일 패키지를 구현할 수 있다.
이상의 설명에서 알 수 있듯이 본 발명에 의하면, 리드의 돌출부가 반도체 패키지의 저면에 어레이 형태로 노출되면서 배열되어 있는 에어리어 어레이 범프드 반도체 패키지에서, 상기한 돌출부의 피치가 조밀하여도 용이하게 입출력 범프를 형성할 수 있어 칩 스케일 패키지를 만들 수 있는 효과가 있다.

Claims (19)

  1. 다수의 열과 행을 가지면서 배열되는 돌출부가 형성된 리드프레임을 제공하는 단계와, 상기한 리드프레임에 전자회로가 집적되어 있는 반도체칩을 부착하는 단계와, 상기한 반도체칩과 리드프레임을 전기적으로 연결하기 위하여 와이어를 본딩하는 단계와, 상기한 반도체칩과 와이어 및 그 외의 구성부품을 보호하기 위하여 리드프레임을 포함하며 리드프레임의 돌출부가 일면으로 노출되도록 봉지재로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 봉지재의 외부로 노출되는 리드프레임의 돌출부에 전기도금을 하여 솔더 도금층을 형성하는 단계와, 상기한 리드프레임의 돌출부에 형성된 솔더 도금층을 퍼니스에서 리플로우하여 입출력 범프를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  2. 청구항 1에 있어서, 상기한 리드프레임의 돌출부는 하프 에칭(Half-Etching)에 의해 형성되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  3. 청구항 1에 있어서, 상기한 솔더 도금층은 그 두께가 1~5mil로 되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  4. 청구항 1에 있어서, 상기 솔더 도금층을 형성하는 단계전에 외부로 노출된 돌출부의 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  5. 청구항 4에 있어서, 상기한 산화막 제거 단계는 플라즈마 클리닝 공정에 의해 산화막을 제거하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  6. 청구항 1에 있어서, 상기한 입출력 범프는 반구형 또는 볼(Ball) 형상으로 형성되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  7. 청구항 1 또는 청구항 6에 있어서, 상기한 입출력 범프의 높이는 3~8mil로 형성되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  8. 다수의 열과 행을 가지면서 배열되는 돌출부가 형성된 리드프레임을 제공하는 단계와, 상기한 리드프레임에 전자회로가 집적되어 있는 반도체칩을 부착하는 단계와, 상기한 반도체칩과 리드프레임을 전기적으로 연결하기 위하여 와이어를 본딩하는 단계와, 상기한 반도체칩과 와이어 및 그 외의 구성부품을 보호하기 위하여 리드프레임을 포함하며 리드프레임의 돌출부가 일면으로 노출되도록 봉지재로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 리드프레임의 돌출부에 멜트드 솔더를 부착하는 단계와, 상기한 돌출부에 부착된 멜트드 솔더를 퍼니스에서 리플로우하여 입출력 범프를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  9. 청구항 8에 있어서, 상기한 메틸드 솔더를 부착하는 단계는 리드프레임의 돌출부가 노출되는 반도체 패키지의 일면을 멜트드 솔더에 담갔다 빼내어 부착하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  10. 청구항 8에 있어서, 상기한 메틸드 솔더를 부착하는 단계는 리드프레임의 돌출부가 노출되는 반도체 패키지의 일면에 미세한 구멍이 형성되어 있는 망사를 위치시키고, 그 하부에서 상기한 메틸드 솔더를 분사시켜 상기한 망사의 미세한 구멍을 통해 돌출부에 부착하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  11. 청구항 8에 있어서, 상기한 멜트드 솔더를 부착하는 단계 전에 외부로 노출된 돌출부의 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  12. 청구항 11에 있어서, 상기한 산화막 제거 단계는 플라즈마 클리닝 공정에 의해 산화막을 제거하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  13. 청구항 11에 있어서, 상기한 산화막을 제거하는 단계는 반도체 패키지의 돌출부가 노출된 일면에 플럭스를 도포 후, 리풀로우시켜 산화막을 제거하는 것을 특징으로 하는 리드프레임을 이용하여 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법.
  14. 청구항 8에 있어서, 상기한 입출력 범프는 반구형 또는 볼(Ball) 형상으로 형성되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  15. 청구항 8 또는 청구항 14에 있어서, 상기한 입출력 범프의 높이는 3~8mil로 형성되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  16. 다수의 열과 행을 가지면서 배열되는 돌출부가 형성된 리드프레임을 제공하는 단계와, 상기한 리드프레임에 전자회로가 집적되어 있는 반도체칩을 부착하는 단계와, 상기한 반도체칩과 리드프레임을 전기적으로 연결하기 위하여 와이어를 본딩하는 단계와, 상기한 반도체칩과 와이어 및 그 외의 구성부품을 보호하기 위하여 리드프레임을 포함하며 리드프레임의 돌출부가 일면으로 노출되도록 봉지재로 외부를 감싸는 몰딩 단계로 이루어지는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 제조방법에 있어서, 상기한 리드프레임의 돌출부와 대응하는 통공을 구비한 스텐슬(Stencil)을 반도체 패키지의 돌출부가 노출된 일면에 위치시키는 단계와, 상기한 스텐슬의 상부에 솔더 페이스트를 프린팅 스크린 방식으로 도포하여 상기한 스텐슬의 통공을 통하여 리드프레임의 돌출부에 솔더 페이스트를 도포하는 단계와, 상기한 솔더 페이스트를 고온의 퍼니스에서 리플로우하는 단계를 포함하여 이루어지는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  17. 청구항 16에 있어서, 상기한 리드프레임의 돌출부에 스텐슬을 위치시키는 단계전에 외부로 노출된 돌출부의 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  18. 청구항 17에 있어서, 상기한 산화막 제거 단계는 플라즈마 클리닝 공정에 의해 산화막을 제거하는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
  19. 청구항 16에 있어서, 상기한 입출력 범프는 반구형 또는 볼(Ball) 형상으로 형성되는 것을 특징으로 하는 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성 방법.
KR1019970018510A 1997-05-13 1997-05-13 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법 KR100233864B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970018510A KR100233864B1 (ko) 1997-05-13 1997-05-13 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970018510A KR100233864B1 (ko) 1997-05-13 1997-05-13 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법

Publications (2)

Publication Number Publication Date
KR19980083263A true KR19980083263A (ko) 1998-12-05
KR100233864B1 KR100233864B1 (ko) 1999-12-01

Family

ID=19505731

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970018510A KR100233864B1 (ko) 1997-05-13 1997-05-13 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법

Country Status (1)

Country Link
KR (1) KR100233864B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058583A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 리드 엔드 그리드 어레이 반도체패키지
KR100456815B1 (ko) * 2000-03-30 2004-11-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 반도체 칩 부착방법
KR20150080821A (ko) * 2014-01-02 2015-07-10 삼성전자주식회사 반도체 패키지 기판 및 이를 포함하는 반도체 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010058583A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 리드 엔드 그리드 어레이 반도체패키지
KR100456815B1 (ko) * 2000-03-30 2004-11-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 반도체 칩 부착방법
KR20150080821A (ko) * 2014-01-02 2015-07-10 삼성전자주식회사 반도체 패키지 기판 및 이를 포함하는 반도체 패키지

Also Published As

Publication number Publication date
KR100233864B1 (ko) 1999-12-01

Similar Documents

Publication Publication Date Title
US5953589A (en) Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same
US9130064B2 (en) Method for fabricating leadframe-based semiconductor package with connecting pads top and bottom surfaces of carrier
JP3494593B2 (ja) 半導体装置及び半導体装置用基板
KR19980069147A (ko) 반도체 패키지의 구조 및 제조방법
US6278177B1 (en) Substrateless chip scale package and method of making same
US6414246B1 (en) Printed circuit board (PCB)
US5849609A (en) Semiconductor package and a method of manufacturing thereof
KR100233864B1 (ko) 리드프레임을 이용한 에어리어 어레이 범프드 반도체 패키지의 입출력 범프 형성방법
KR100251860B1 (ko) Csp (칩 스케일 패키지)의 구조 및 제조방법
KR100386636B1 (ko) 반도체 패키지용 인쇄회로기판의 제조방법
KR100230921B1 (ko) CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
KR20010042682A (ko) 반도체장치 및 그 제조방법
JPH10154768A (ja) 半導体装置及びその製造方法
KR19980039676A (ko) 실장이 용이한 바텀 리드 패키지형 칩 스케일 패키지의 구조
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR100225238B1 (ko) CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
JP3271500B2 (ja) 半導体装置
KR100258603B1 (ko) 리드프레임을 이용한 에어리어 어레이 범프드 반도체패키지의 입출력 단자용 랜드형성 방법 및 그 구조를 포함하는 반도체 패 키지
KR100381840B1 (ko) 반도체패키지의저면으로솔더볼이융착된리드프레임제조방법
KR100216845B1 (ko) CSP ( Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법
JPH0846091A (ja) ボールグリッドアレイ半導体装置
JPH06132443A (ja) 半導体装置およびその製造に用いられるリードフレーム
KR100246848B1 (ko) 랜드 그리드 어레이 및 이를 채용한 반도체 패키지
KR100230922B1 (ko) CSP(Chip Scale Package; 칩 스케일 패키지)의 구조 및 제조방법
KR100760953B1 (ko) 방열판을 구비한 비지에이 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120911

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130910

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150911

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160908

Year of fee payment: 18

EXPY Expiration of term