KR19980042393A - 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로 - Google Patents

복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로 Download PDF

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KR19980042393A
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Abstract

검파출력레벨의 변화에 대응하여 안정된 출력데이터를 얻는 것이다.
본 발명은, 수신신호를 DET(6)에서 검파한 후의 신호와, 소정 스레시홀드치와를 4치(値) 컴퍼레이터(8) 및 NRZ컴퍼레이터(9)에서 비교하여 출력데이터를 얻는 복조회로(1)에 있어서, 수신신호의 검파 후의 신호의 레벨을 검출하는 레벨검출회로와, 레벨검출회로에서 검출한 검파 후의 신호의 레벨과 4치 컴퍼레이터 및 NRZ컴퍼레이터(9)로의 소정 스레시홀드치와의 상대적인 크기를 제어하는 제어회로와를 구비하고 있다.

Description

복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로
본 발명은, 페이저 등의 복조회로(復調回路)에 있어서 다치(多値)의 신호를 컴퍼레이터에서 검출하기 위한 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치제어회로에 관한 것이다.
페이저 등의 복조회로에서는, 다치 레벨의 신호를 수신하여 복조할 수 있도록 다치 컴퍼레이터를 사용하여, 검파 후의 신호와 소정 스레시홀드치와의 비교에 의해 신호를 취출하도록 하고 있다.
도 10 및 도 11은 종래예를 설명하는 회로도이다. 도 10에 나타낸 회로에서는, 검파기전류출력을 로패스필터(LPF)를 통해 2개의 컴퍼레이터(101,102)에 입력하여, 각각 상이한 스레시홀드치전압과 비교함으로써 다치 데이터에 대한 출력데이터를 얻도록 하고 있다, 또, 이 회로에서는 검파출력의 평균전압을 평균전압검출회로(104)에서 검출하고, 이것을 컴퍼레이터(105)의 스레시홀드치로서 피드백하여 검파출력의 동작점을 움직이도록 하고 있다.
또, 도 11에 나타낸 회로에서는, 검파기출력을 로패스필터(LPF)를 통해 2개의 컴퍼레이터(201,202)에 입력하여, 각각 상이한 스레시홀드치전압과 비교함으로써 다치 데이터에 대한 출력데이터를 얻도록 하고 있다. 이 회로에서는, 검파출력의 평균전압을 평균전압검출회로(203)에서 검출하여, 컴퍼레이터(201,202)의 스레시홀드치를 움직이도록 하고 있다.
그러나, 이와 같은 회로에 있어서는, 중간주파수의 어긋남에 의해 신호레벨이 시프트되어, 감도의 저하를 초래하거나, 다치 컴퍼레이터의 스레시홀드치가 검파출력레벨 변화에 대응할 수 없어, 소자 불균일, 온도 변화, 입력레벨 변화 시에 감도저하를 일으킨다고 하는 문제가 있다.
또, 수신데이터중에 연속적으로 동일 데이터나 한쪽으로 치우친 데이터가 있으면, 검파출력레벨의 평균치가 변화하고, 각 컴퍼레이터의 스레시홀드치와 검파출력레벨의 동작점과의 사이에 오프셋이 생겨, 감도저하나 수신불능에 빠져버린다고 하는 문제가 발생한다. 또한, 간헐수신을 행할 때, 수신상승시에 평균전압을 구하는 시정수(時定數)를 작게 하고 있지만(퀵차지), 이 경우, 상승을 빠르게 한 설정을 행하면, 퀵차지의 타이밍에 의해 오차전압이 남아, 간헐수신 때마다 출력데이터의 듀티가 변화한다고 하는 문제가 생기고 있다.
도 1은 제1 실시형태를 설명하는 블록도.
도 2는 스레시홀드치설정회로를 설명하는 블록도.
도 3은 검출회로의 일예를 나타낸 회로도.
도 4는 스레시홀드치설정회로의 동작을 설명하는 도면.
도 5는 NRZ스레시홀드치전압의 변화를 설명하는 도면.
도 6은 퀵차지 시의 오차전압을 설명하는 도면.
도 7은 듀티어긋남을 설명하는 도면.
도 8은 IF입력주파수에 대한 검파출력전압을 나타낸 도면.
도 9는 제2 실시형태를 설명하는 블록도.
도 10은 종래예를 설명하는 회로도(그 1).
도 11은 종래예를 설명하는 회로도(그 2).
도면의 주요부분에 대한 부호의 설명
1 : 복조회로, 2 : 안테나, 3 : RF앰프, 4 : BPF, 5 : LIM, 6: DET, 7: LPF, 8 : 4치 컴퍼레이터, 9 : NRZ컴퍼레이터, 10 : 로컬오실레이터, 11 : 스레시홀드치설정회로, 12 : 타이밍회로
본 발명은 이와 같은 과제를 해결하기 위해 이루어진 것이다. 즉, 본 발명은, 수신신호를 검파회로에서 검파한 후의 신호와, 소정 스레시홀드치와를 컴퍼레이터에서 비교하여 출력데이터를 얻는 복조회로에 있어서, 수신신호의 검파 후의 신호의 레벨을 검출하는 레벨검출회로와, 레벨검출회로에서 검출한 검파 후의 신호의 레벨과 다치 컴퍼레이터에의 소정 스레시홀드치와의 상대적인 크기를 제어하는 제어회로와를 구비하고 있는 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치제어회로이다.
본 발명에서는, 검파 후의 신호의 레벨을 레벨검출회로에서 검출하고 있으며, 이 검출한 검파 후의 신호의 레벨과 다치 컴퍼레이터에의 소정 스레시홀드치와의 상대적인 크기를 제어회로에서 제어하고 있으므로, 신호의 레벨이 변화해도, 이 변화된 신호의 레벨에 대하여 소정 스레시홀드치가 일정한 비율로 되도록 설정할 수 있게 된다.
다음에, 본 발명의 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치제어회로의 실시의 형태를 도면에 따라서 설명한다. 도 1은 제1 실시형태를 설명하는 블록도이다. 제1 실시형태는, 페이저 등의 복조회로(1)에 사용되는 예를 들면 4치컴퍼레이터(8) 및 NRZ(non-return-to-zero)컴퍼레이터(9)에의 소정 스레시홀드치를 설정하는 것이다.
복조회로(1)는, 안테나(2), RF안테나(3), BPF(밴드패스필터)(4), LIM(리미터)(5), DET(검파회로)(6), LPF(로패스필터)(7), 4치 컴퍼레이터(8), NRZ컴퍼레이터(9), 로컬오실레이터(10), 스레시홀드치설정회로(11) 및 타이밍회로(12)로 구성되어 있다.
본 실시형태의 특징부분인 스레시홀드치설정회로(11)는, 마이크로컴퓨터(도시하지 않음) 등의 타이밍회로(12)에 의해 동작하고, 4치 컴퍼레이터(8) 및 NRZ컴퍼레이터(9)에의 스레시홀드치를 설정하는 동시에, NRZ컴퍼레이터(9)에의 스레시홀드치를 로컬오실레이터(10)에 입력하여 중간주파수의 피드백억제, 즉 AFC(Auto Frequency Control)를 위한 신호를 출력하고 있다.
이 스레시홀드치설정회로(11)는, 도 2에 나타낸 바와 같이, MAX레벨검출회로(11a)와, MIN레벨검출회로(11b)와, 저항 R1∼R4과로 구성되어 있다. MAX레벨검출회로(11a)에서는 LPF출력의 최대치를 검출하고, MIN레벨검출회로(11b)에서는 LPF출력의 최소치를 검출한다. 이 MAX레벨검출회로(11a)와 MIN레벨검출회로(11b)와의 출력전압 및 각 저항 R1∼R4에서의 저항분할에 의해 단자 T1로부터 4치 컴퍼레이터용 스레시홀드치 ①를 출력하고, 단자 T2로부터 NRZ컴퍼레이터용 스레시홀드치 및 AFC용 전압을 출력하고, 단자 T3로부터 4치 컴퍼레이터용 스레시홀드치 ②를 출력한다.
이와 같은 스레시홀드치설정회로(11)에 의해, LPF출력의 신호레벨에 변화가 생겨도, 각 스레시홀드치를 그 신호레벨변화에 대하여 일정 비율로 생성할 수 있게 된다.
도 3은 검출회로의 일예를 나타낸 회로도이고, (a)는 MAX레벨검출회로의 예, (b)는 MIN레벨검출회로의 예이다. 도 3 (a)에 나타낸 MAX레벨검출회로(11a)는, 페이저 등의 수신기(예를 들면, 전원 1.5V)에서의 동작을 고려한 예이고, 입력된 검파출력을 트랜지스터 Q1에 의해 DC시프트하고, 다이오드 D1의 스위치동작에 의해 최대전압을 컨덴서 C1에 홀드한다. 이 때, 컨덴서 C1에 의한 차지의 시정수는 다이오드 D1의 임피던스로 결정되지만, 이를 크게 설정(예를 들면, 저항을 시리즈로 넣음)하여 대(對)노이즈특성을 높인다.
이 컨덴서 C1에 차지된 전압은 버퍼앰프 A1로부터 출력된다. 또, 저항 R 및 스위치 S는, 회로의 리세트 즉 컨덴서 C1의 전하를 방전하기 위한 것으로, CR의 시정수로 방전하게 된다. 방전은, 도 1에 나타낸 타이밍회로(12)로부터의 신호에 따라서 행해진다.
또, 도 3 (b)에 나타낸 MIN레벨검출회로(11b)에서는, 입력된 검파출력의 최소치가 컨덴서 C2에 차지되어, 그 값보다 큰 입력이 있어도 다이오드 D2에 의해 차지되지 않게 된다. 이 회로에서는, 컨덴서 C2에 차지되는 전압이 MIN전압+1VF로 된다. 그러므로, 트랜지스터 Q2에서 1VF공제된다. 저항 R 및 스위치 S에 의한 회로의 리세트는, 도 1에 나타낸 타이밍회로(12)로부터의 신호에 따라서 행해진다.
도 4에 나타낸 바와 같이, 검파출력이 이와 같은 MAX레벨검출회로(11a) 및 MIN레벨검출회로(11b)(도 3 참조)에 입력됨으로써, 최대치검출을 행할 수 있고, 도 2에 나타낸 저항 R1∼R4에 의해 이 검파신호의 최대치에 대한 일정한 비율에서의 스레시홀드치 A∼C를 얻을 수 있게 된다. 따라서, 검파신호의 레벨이 변동되어도, 그 레벨에 대하여 상대적으로 스레시홀드치도 변화하게 되어, 레벨변동에 대응하여 컴퍼레이터로부터 출력데이터를 얻는 것이 가능하게 된다.
또, 도 5에 나타낸 바와 같이, 검파출력이 한쪽의 신호레벨(도면에서는 「1」)에 치우친 경우, (a)에 나타낸 바와 같은 평균전압검출로부터 NRZ스레시홀드치를 설정하는 예(종래예)에서는, 검파출력의 한쪽으로 치우침에 영향을 받아 NRZ스레시홀드치의 변동이 생기고 있었지만, (b)에 나타낸 본 실시형태의 NRZ스레시홀드치에서는, 검파출력의 한쪽으로 치우침에 영향을 받지 않고 일정한 NRZ스레시홀드치를 얻을 수 있다.
또한, 본 실시형태에서는, 도 6에 나타낸 바와 같은 퀵차지시(복조회로를 빨리 상승시키기 위한 짧은 시정수에서의 동작)의 평균전압의 요동(d)은 발생하지 않고, 도 7에 나타낸 바와 같이, 검파출력에 대하여 일정한 스레시홀드치 α를 유지할 수 있어, 스레시홀드치 β와 같이 오차가 생긴 경우의 듀티어긋남(컴퍼레이터출력의 위쪽 도면 참조)이 발생하지 않는다. 따라서, 일정한 듀티(컴퍼레이터출력의 아래쪽 도면 참조)를 얻는 것이 가능하게 된다.
또, 도 1에 나타낸 바와 같이, 본 실시형태에서는 스레시홀드치설치회로(11)에서 얻은 NRZ컴퍼레이터(9)의 스레시홀드치를 로컬오실레이터(10)에 입력하여 AFC를 행하고 있다. 이 AFC는, 도 8에 나타낸 바와 같은 IF입력주파수와 검파출력전압과의 관계 즉 S커브특성에 의해, IF입력주파수편차량이 검파출력동작점 어긋남으로 되는 것을 이용하여 행한다. 이로써, 중간주파수의 어긋남에 대한 피드백제어를 행할 수 있게 되어, 신호레벨의 시프트를 억제하여 안정된 검파 후의 신호와 스레시홀드치에 의한 컴퍼레이터출력을 얻을 수 있게 된다.
상기 제1 실시형태에서는, 도 1에 스레시홀드치설정회로(11)에 의해 검파출력으로부터 4치 컴퍼레이터(8) 및 NRZ컴퍼레이터(9)에의 각 스레시홀드치를 산출하는 예를 나타냈지만, 각 스레시홀드치를 고정하고, 검파출력에 피드백을 걸어 각 스레시홀드치와 검파출력레벨과의 상대적인 크기를 맞추도록 해도 된다.
이 검파출력에 피드백을 거는 예가 도 9의 블록도에 나타낸 제2 실시형태이다. 제2 실시형태에서는, 안테나(2), RF앰프(3), BPF(밴드패스필터)(4), LIM(리미터)(5), DET(검파회로)(6), LPF(로패스필터)(7), 4치 컴퍼레이터(8), NRZ컴퍼레이터(9), 로컬오실레이터(10)를 구비하는 점에서 제1 실시형태와 동일하지만, DET(6)에 대하여 피드백을 걸기 위한 레벨검출회로(11')를 구비하고 있는 점에서 상위하다.
이 레벨검출회로(11')는 도 2에 나타낸 MAX레벨검출회로(11a) 및 MIN레벨검출회로(11b)를 구비하는 스레시홀드치설정회로(11)와 동일하다. 이 레벨검출회로(11')로부터 DET(6)에 대하여 DC오프셋 및 검파출력게인을 부여하여 검파출력에 피드백제어를 건다. 이 DC오프셋이 제1 실시형태에 있어서의 AFC에 상당하고, 검파출력게인이 제1 실시형태에 있어서의 4치 컴퍼레이터(8)(도 1 참조)에의 스레시홀드치에 상당한다.
제2 실시형태에 있어서의 회로구성에 있어서는, 검파출력레벨에 대하여 각 스레시홀드치가 일정하게 되도록 검파출력을 조정하여, 제1 실시형태와 동일하게 4치 컴퍼레이터(8) 및 NRZ컴퍼레이터(9)로부터 안정된 출력데이터를 얻을 수 있게 된다.
그리고, 상기 설명한 각 실시형태에서는, 모두 4치 컴퍼레이터(8)를 사용하고 있지만, 본 발명은 이에 한정되지 않고 다른 다치 컴퍼레이터를 사용하는 경우라도 동일하다.
이상 설명한 바와 같이, 본 발명의 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치제어회로에 의하면 다음과 같은 효과가 있다. 즉, 검파 후의 신호의 레벨과 다치컴퍼레이터로의 소정 스레시홀드치와의 상대적인 크기를 제어할 수 있으므로, 회로, 부품의 불균일, 온도 변화, 입력신호레벨의 변화가 생겨도 안정된 감도로 출력데이터를 얻는 것이 가능하게 된다.
또, 연속하여 동일한 데이터가 보내져 오는 경우라도 안정된 복조를 행하는 것이 가능하게 된다. 또한, 출력데이터의 듀티어긋남을 억제할 수 있어, 퀵차지 직후라도 안정된 출력을 얻는 것이 가능하게 된다. 이로써, 신뢰성이 높은 복조회로를 제공하는 것이 가능하게 된다.

Claims (4)

  1. 수신신호를 검파회로에서 검파한 후의 신호와, 소정 스레시홀드치와를 다치(多値) 컴퍼레이터에서 비교하여 출력데이터를 얻는 복조회로에 있어서,
    상기 수신신호의 검파 후의 신호의 레벨을 검출하는 레벨검출회로와,
    상기 레벨검출회로에서 검출한 검파 후의 신호의 레벨과 상기 다치 컴퍼레이터에의 소정 스레시홀드치와의 상대적인 크기를 제어하는 제어회로와
    를 구비하고 있는 것을 특징으로 하는 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로.
  2. 청구항 1에 있어서, 상기 제어회로는, 상기 레벨검출회로에서 검출한 검파 후의 신호의 레벨에 따라서 상기 다치 컴퍼레이터에의 소정 스레시홀드치를 설정하는 것을 특징으로 하는 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로.
  3. 청구항 1에 있어서, 상기 제어회로는, 상기 레벨검출회로에서 검출한 검파 후의 신호의 레벨에 따라서 상기 검파회로에서의 게인을 제어하는 것을 특징으로 하는 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로.
  4. 청구항 1에 있어서, 상기 제어회로에 의해 제어하는 소정 스레시홀드치를 중간주파수의 피드백제어에 사용하는 것을 특징으로 하는 복조회로에 있어서의 다치컴퍼레이터의 스레시홀드치 제어회로.
KR1019970059797A 1996-11-28 1997-11-13 복조회로에 있어서의 다치 컴퍼레이터의 스레시홀드치 제어회로 KR19980042393A (ko)

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