KR19980041867A

KR19980041867A - 집적 회로 칩

Info

Publication number: KR19980041867A
Application number: KR1019970045104A
Authority: KR
Inventors: 칼터호워드레오; 바쓰존에드워드이세
Original assignee: 포만제프리엘; 인터내셔널비지네스머신즈코포레이션
Priority date: 1996-11-26
Filing date: 1997-08-30
Publication date: 1998-08-17
Also published as: KR100264302B1; US5796662A

Abstract

본 발명은 RAM, RAM 매크로(macro) 또는 비트 슬라이스 데이터 로직(bit slice data logic) 및 적어도 하나의 예비 어레이 엘리먼트(at least one spare array element) 또는 예비 슬라이스 엘리먼트(spare slice element)를 구비한 집적 회로 칩과, 이 칩에 대한 리던던시 방안(redundancy scheme)을 제공한다. 본 발명에 따른 와이드 데이터 경로를 가진 집적 회로 칩은 와이드 데이터 경로의 비트 수보다 적어도 하나를 초과하는 다수의 상호 변경가능한 엘리먼트 예를 들어 비트 슬라이스 엘리먼트 또는 메모리 엘리먼트와, 불량 데이터 엘리먼트를 선택해제(deselect)하는 선택 로직(selection logic)과, 상기 선택 수단에 응답하여 각각의 와이드 I/O 데이터 경로를 하나의 엘리먼트 또는 하나의 엘리먼트에 인접한 엘리먼트에 선택적으로 접속하는 스위치를 포함한다. 또한, 본 발명의 집적 회로 칩은 스위치로부터의 데이터를 엘리먼트에 선택적으로 구동하거나 그렇지 않으면 엘리먼트로부터의 데이터를 스위치로 통과시키는 드라이브 수단을 포함할 수 있다. 스위치는 3개의 CMOS(complementary metal oxide semiconductor) 통과 게이트(pass gates)와 같은 3-웨이 스위치(three-way switches)이다.

Description

집적 회로 칩

본 발명은 와이드 데이터 경로(wide data path)를 갖는 집적 회로 칩에 관한 것으로서, 특히 리던던트 메모리 셀(redundant memory cells)을 구비하여 불량 메모리 셀을 대체하는 반도체 메모리에 관한 것이다.

메모리 셀의 결함 및 메모리 어레이의 결함은 여러 가지 원인 및 그 결과의 상황에 의해 야기된다. 종종 하나의 고립된 셀의 고장이 메모리 어레이를 통해 확산되면서 근처에 있는 다수의 셀이 고장날 수 있다. 다수의 셀이 고장나는 경우, 이러한 고장은 워드 라인의 고장(즉, 동일한 워드 라인의 어드레스를 갖는 셀의 고장), 비트(또는 열) 라인의 고장(즉, 동일한 비트 어드레스를 갖는 셀의 고장) 또는 이들 모두로 특징지워질 수 있다. 이들 다수의 셀의 고장의 원인은 다양하다. 특히, 비트 라인의 고장은 하나 이상의 비트 라인이 오픈(open)되거나, 두개 이상의 비트 라인이 단락(short)되거나, 필드 산화물이 제거되거나, 산화물이 초과되거나, 내부 셀이 파손되거나 혹은 다른 여러 가지 원인으로 인해 야기될 수 있다. 그 결과, 불량 셀을 검출하기 위해서는 메모리 어레이를 광범위하게 테스트해야 한다.

흔히, 불량 셀이 있는 칩은 수리될 수 있다. 어레이 내에 예비 셀이 구비되어 있는 경우에, 불량 셀이 검출되면 불량 셀은 예비 셀로 전기적으로 대체될 수 있다. 온-칩 예비 셀(on-chip spare cells)을 제공하여 셀의 고장을 수리하는 방식은 본 기술 분야에서 온-칩 리던던시(on-chip redundancy)로서 알려져 있다. 현 기술 수준의 전형적인 리던던시 방안의 형태는 하나 이상의 예비 행(행 리던던시) 및/또는 하나 이상의 예비 열(열 리던던시)을 갖는 것이다. 이들 예비 행/열은 불량 행/열의 어드레스에 응답하여 불량 셀을 선택해제하도록 프로그래밍되는 퓨즈 프로그래밍가능한 디코더(fuse programmable decoders)를 구비하고 있다. 전기적으로 수리된 칩은 완전한 품질을 갖는 칩으로 볼 수 없다.

32비트 또는 64비트 또는 와이드 프로세서 데이터 경로와의 정합을 위해, RAM(random access memory)은 32비트(X32)의 와이드 데이터 경로 또는 이보다 폭넓은 데이터 경로로 구성된다. 전형적으로, 마이크로프로세서의 기술 분야에서는 32비트 또는 64비트 데이터 워드를 사용한다. 이들 마이크로프로세서들중 하나의 주변에 구성된 컴퓨터 시스템은 통상적으로 4-8 메가바이트(MB)의 DRAM을 필요로 한다. 2M×32로 구성된 시스템의 8MB 메모리는 단순히 4개의 16Mb(2M×8) 칩으로 구현될 수 있다. 예를 들어 2M×32의 SIMM(single in-line memory module)은 병렬로 구성된 4개의 2M×8 칩을 사용할 것이다. 그러나, 8M×8로 구성된 64Mb 칩은 이와 같이 간단하게 재구성되지 못한다. 그 대신, 8M×8로 구성된 X32의 SIMM에서는 부가적인 복합 로직이 요구되므로 실질적으로 성능이 저하된다. 그렇지만, 와이드 I/O 구성에서는 2M×32, 1M×64 또는 512K×128로 구성되든지 간에 현 기술 수준의 전형적인 마이크로프로세서계 시스템에 사용되도록 최적화된 64Mb 칩 구성을 제공한다. 실제로, 512K×128의 구성에서는 동시에 4개의 32 비트 워드에 대한 병행 액세스를 제공한다. 칩의 밀도가 256Mb 이상으로 증가하면, 인스트럭션이 256개 이상의 비트들에 상당하는 폭을 갖는 VLIW(very long instruction word)의 구조와 같이 더욱 폭넓은 새로운 워드 구조가 중점적으로 채용된다. 또한, 마이크로프로세서 또는 ASIC(application specific integrated circuit)에 포함되도록 설계된 RAM 매크로(macros)에는 일반적으로 온 칩 데이터 경로와 정합하는 128개 또는 256개 비트들에 상당하는 폭을 갖는 와이드 데이터 버스(wide data bus)가 제공된다.

불행하게도, 종래의 리던던시 기술은 와이드 I/O RAM에 부적절하다. RAM칩에 열 리던던시를 제공하는 종래 기술에서는 여러 가지 방안들이 존재한다. 이들 종래의 방안들중 하나는 작은 (리던던트) 어레이내의 예비 열을 분리시키는 것이다. 이 방안 대신, 열 어드레스가 불량 열을 가리킬 때마다 리던던트 어레이로부터 예비 열들중 사전 프로그램된 예비 열을 선택하는 방안이 있다. 본 명세서에서는 예를 들어, 요시다(Yoshida) 등에게 Semiconductor Memory Device Having Redundancy Means이란 명칭으로 허여된 미국 특허 제 4,727,516 호가 참조로 인용될 것이다. 그러나, 요시다의 방안은 속도가 느리며 상당량의 별도의 로직을 필요로 한다. 열 어드레스가 불량 열을 가리키는지를 판정하기 위해서는 별도의 로직이 필요한데, 만일 열 어드레스가 불량 열을 가리키면, 불량 열을 바이패스(bypass)하여 사전에 프로그램된 예비 열을 선택한다. 이러한 리던던시 방안은 단일 I/O 칩에 대해 채용되었지만 속도가 너무 느리고 융통성이 없으며 와이드 I/O 구조에서 사용하기에 문제가 있었다.

또다른 리던던시 방안은 덴서 어레이(denser arrays)와 같이 RAM 어레이를 계층적으로 구성하여 RAM 어레이가 보다 적은 서브어레이의 그룹을 갖도록(예를 들어, RAM 어레이가 1/4로 분할되도록) 하는데 사용된다. 이와 같은 제 2 종래 기술의 리던던시 방안에서, 리던던트 열은 각각의 서브어레이와 함께 포함되어 이 서브어레이용으로 제공된다. 제 1 방안의 경우와 같이 불량 열이 어드레싱될 때마다 별도 서브어레이로부터의 데이터를 대체(substitute)하는 것 대신에 서브어레이내의 리던던트 열 라인이 선택된다.

도 1은 와이드 I/O, 16Mb DRAM 칩에 대해 전술한 종래 기술의 제 2 리던던시 방안의 배선도이다. 칩(100)은 각각의 서브어레이(106)내에 두개의 예비 열을 제공하는 두개의 리던던트 비트 라인(Redundant bit lines: RBL)(102, 104)으로 구성된다. 각각의 서브어레이(106)는 2ⁿ비트 라인(bit lines: BL)(여기서, n은 전형적으로 5와 8 사이의 값)과 리던던트 비트 라인(이 실시예에서는 2개)을 포함한다. 각각의 서브어레이(106)는 서브어레이 블럭(110)의 일부분이다. 모든 서브어레이 블럭(110)은 집단적으로 전체 RAM 어레이를 구성한다. 따라서, 예를 들어, 16Mb RAM은 1Mb의 16개 블럭(110)을 구비한다. 블럭의 크기, 서브어레이의 크기 및 블럭(110)당 서브어레이(106)의 수는 서로 종속적이며 성능 및 로직의 목적을 기초로 하여 선택된다.

이와 같은 제 2 종래 기술의 리던던시 방안은 그 속도가 제 1 종래 기술의 방안만큼 느리지는 않지만 융통성을 갖지 못하고 있다. 제 1 종래 기술의 방안은 소정의 불량 열을 리던던트 열의 블럭내의 소정의 예비 열로 대체해서 사용한다. 제 2 종래 기술의 방안은 동일한 서브어레이내에 있는 불량 열만을 예비 열로 대체할 수 있다. 따라서, 칩의 유효 범위를 충분히 보장하기 위해 각각의 서브어레이마다 적어도 하나의 예비 열을 구비해야 한다. 이와 같은 제 2 종래 기술의 방안에 의해 제공된 유효 범위는 상이한 서브어레이에서 두개를 초과하는 불량 열을 대체하는 방안을 제공하지만, 칩당 두개의 불량 열을 수리가능하도록 서브어레이(106)당 두개의 예비 열만이 허용된다. 동일한 서브어레이(106)내에서 3개의 불량 열은 수리 불가능하다.

또한, 융통성과 더불어 전술한 제 2 종래 기술의 방안에서는 리던던시와 관련된 타이밍 지연을 제거하지 못한다. 서브어레이(106)는 하나의 워드 라인(112)이 선택되어 하이(high)로 구동될 때 액세스된다. 액세스된 셀로부터의 데이터는 비트 라인(108) 및 리던던트 라인(102, 104)에 동시에 제공된다. 각각의 서브어레이(106)에서는 리던던시 디코더가 예비 열이 어드레싱되는지를 판정하는데 충분한 사전설정된 최소 지연 이후에 단일 비트 라인(108) 또는 리던던트 비트 라인(102, 104)이 선택된다. 각각의 서브어레이에서, 선택된 비트 라인(108) 또는 리던던트 비트 라인(102, 104)은 로컬 데이터 라인(local data line: LDL)(114)에 접속된다. MDL(116)은 각각의 서브어레이 블럭(110)내의 대응하는 서브 어레이(106)를 접속한다. 데이터는 MDL(116)을 통해 서브어레이(106)와 칩 I/O 사이에서 전송된다.

전형적으로, 비트 선택 로직은 리던던시 디코드 로직보다 빠르게 동작한다. 그러나, 이들 두 회로의 속도가 동일하더라도, 전술한 제 2 종래 기술의 방안에서는 레이스 상태(race conditions)로 알려져 있는 타이밍 충돌(timing conflicts)을 방지하기 위해 비트 라인의 선택이 지연될 수 있다. 레이스 상태가 발생되면, 예비 비트 라인(102 또는 104) 및 불량 비트 라인은 짧은 주기 동안 LDL에 동시에 접속되며, 이로 인해 이들 라인 모두가 단락된다. 레이스 상태에서 야기되는 문제점은 데이터가 느리게 변하므로(즉, 1 또는 0이 저장되어 있는지를 감지하는 것이 느리므로) 어레이 내에 저장된 데이터를 잘못 스위칭하거나 혹은 데이터가 잘못 판독 또는 기록될 수 있다는 점이다. 이러한 레이스 상태를 방지하기 위해서는 비트 라인이 선택되기 전에 미소한 지연(slight delay)이 칩 타이밍에 추가되어야 한다. 이러한 미소 지연은 제 1 종래 기술의 방안을 사용하는데 필요한 지연보다는 훨씬 작지만 리던던시를 포함하기 위해 의도적으로 느린 칩의 액세스 시간을 필요로 한다. 이같이 느린 칩 액세스는 대부분의 RAM에서 목적으로 하는 고 성능과는 상반된다.

비융통성과 느린 칩의 액세스와 더불어, 전술한 제 2 종래 기술의 리던던시 방안은 비효율적이다. 전술한 실시예의 16Mb 칩에서, 모든 2⁵= 32 비트 라인(108)에 대해 두개의 리던던트 비트 라인(102, 104)이 존재한다. 어레이 영역에서는 적어도 6.25%가 예비 셀로 제공된다.

와이드 I/O 어레이 칩에 대한 종래 기술의 리던던시 방안은 전술한 종래 기술의 방안을 더욱 확장하여 제공하는 것이다. 정밀한 I/O RAM에 대한 장점들을 제한하는 이들 종래 기술의 리던던시 방안은 와이드 I/O RAM 또는 프리패치 유형의 SDRAM에서는 부적절하다. 전술한 바와 같이, RAM의 밀도가 증가함에 따라 와이드 I/O 칩을 구성하는 것이 더욱 필요하다. 따라서, 융통성이 있는 리던던시를 가진 와이드 I/O RAM 구조를 제공하는 것이 필요하다.

본 발명의 목적은 예비 비트 라인을 단순화하는데 있다.

본 발명의 다른 목적은 RAM의 성능을 향상시키는데 있다.

본 발명의 또다른 목적은 RAM의 리던던시 오버헤드를 줄이는데 있다.

본 발명의 또다른 목적은 예비 비트 라인을 단순화하면서 RAM 리던던시 오버헤드를 줄이는데 있다.

본 발명은 적어도 하나의 예비 어레이 엘리먼트 및 디코드가 구비된 RAM 또는 RAM 매크로를 포함하는 집적 회로와 이 회로의 리던던시 방안에 관한 것이다. 본 발명의 칩은 I/O 경로의 폭보다 적어도 하나를 초과하고 다수의 상호 변경가능한 병렬의 메모리 엘리먼트가 구비된 데이터 경로를 갖도록 구성된다. 본 발명의 칩은 데이터 경로의 불량 메모리 엘리먼트를 선택해제(deselect)하는 선택 수단을 포함한다. 스위치는 상기 선택 수단에 응답하여 I/O 경로의 각각의 비트를 하나의 메모리 엘리먼트 또는 인접한 메모리 엘리먼트에 선택적으로 접속한다. 본 발명의 집적 회로 칩은 스위치로부터의 데이터를 데이터 경로에 선택적으로 구동하거나 이와는 달리 데이터 경로로부터의 데이터를 스위치로 통과시키는 구동 수단을 포함한다. 스위치는 3-웨이 스위치(three-way switches)가 바람직하다. 바람직하게, 각각의 3-웨이 스위치는 3개의 CMOS 통과 게이트이다.

도 1은 와이드 I/O RAM에 대한 종래 기술의 리던던시 방안의 배선도

도 2는 본 발명에 따라 검출된 불량 엘리먼트를 수리하기 위해 예비 데이터 엘리먼트를 갖는 RAM 어레이 경로에서와 같은 비트 슬라이스 데이터의 블럭도

도 3a는 본 발명에 따라 불량 열을 수리하기 위해 예비 열을 구비한 와이드 I/O DRAM을 도시한 도면

도 3b는 도 3a의 와이드 I/O DRAM의 대체가능한 엘리먼트인 열의 블럭도

도 4는 CMOS 통과 게이트의 배선도

도 5는 도 4에서와 같은 CMOS 통과 게이트를 사용한 3-웨이 스위치의 블럭도

도 6은 도 3a의 DRAM에서 사용된 바와 같이 스위치가 도 5의 3-웨이 스위치인 와이드 I/O 스위치의 블럭도

도 7은 스위치로부터의 외부의 데이터를 도 3a의 DRAM의 데이터 라인에 재구동하기 위한 양방향 버퍼의 배선도

도 8은 본 발명의 집적 회로 칩에 대한 쉬프트 선택 회로의 블럭도

도 9a는 도 8의 쉬프트 선택 회로에 대한 프리디코더의 배선도

도 9b는 도 9a의 프리디코더에 대한 기준 테이블을 도시한 도면

도 10a는 도 8의 쉬프트 선택 회로에 대한 최종 디코더의 배선도

도 10b는 도 8의 쉬프트 선택 회로의 프리디코더 및 최종 디코더에 대한 로직 시뮬레이션을 도시한 도면

도면의 주요 부분에 대한 부호의 설명

100: 칩 102, 104: 비트 라인

106: 서브어레이 110: 서브어레이 블럭

120: 입력 블럭 152: 출력 블럭

160: 어레이 엘리먼트 172: 와이드 I/O DRAM

174: 퓨즈 엘리먼트 블럭 180, 182: 버퍼

184, 186, 240: 쉬프트 블럭 190: 통과 게이트

270, 272, 274: 프리디코더 276: 최종 디코더

본 발명은 RAM을 갖는 집적 회로 칩, 또는 예비 RAM 셀 또는 예비 비트 슬라이스를 갖는 RAM 매크로 또는 비트 슬라이스 데이터 로직과 리던던시 방안에 관한 것이다. 본 발명의 칩에서, 불량 엘리먼트는 논리적으로 무시되고 인접한 정상 동작하는 동일한 엘리먼트로 대체되며, 이에 따라 그 인접한 엘리먼트가 하나의 위치 만큼 불량 엘리먼트의 이전의 위치로 효율적으로 쉬프트된다. 또한, 불량 엘리먼트의 일측에 있는 모든 엘리먼트는 동일한 방향으로 하나의 위치씩 쉬프트된다. 본 발명은 전반적으로 와이드 I/O RAM 또는 DRAM 리던던시에 관해 기술되지만, 본 발명은 모듈러 또는 비트 슬라이스 구성을 갖는 소정의 로직 블럭의 데이터 경로에 대해서도 적용될 수 있음을 이해하여야 한다.

메모리 어레이는 모두 동일한 기능을 제공하여 상호 변경될 수 있도록 하는 동일한 블럭(본 명세서에서 열(columns)로 일컬어짐)으로 구성될 수 있다. 본 발명은 RAM의 열을 상호 변경할 수 있는 특성을 갖는 장점을 제공한다. 전형적으로, 종래 기술의 RAM 어레이는 데이터 경로를 통해 보유된 고정 비트 위치를 갖고 있다. 리던던트 비트 라인은 종래 기술의 칩내에 포함될 수 있지만, 데이터 경로의 불량 비트를 대체하기 위해서는 리던던트 비트 라인을 재로딩(reload)하여 이들 비트 라인이 결함있는 것으로 검출된 경우에만 불량 비트 라인을 대체한다. 그렇지만, 이들 종래 기술의 예비 기술은 칩의 성능을 저하시킨다. 그 밖에 요구되는 것은 RAM으로부터 판독된 데이터가 RAM에 기록된 데이터와 정합하는 것이다. 그러나, 종래 기술의 RAM에서는 각각의 개별 비트가 (설계에 의해) 워드 또는 데이터 경로의 위치에 영구적으로 할당되었다. 이러한 비트 할당은 비트가 결함있는 것으로 검출되지 않으면 변경되지 않는다. 그후, 검출된 불량 비트 또는 위치는 예비 비트 라인 또는 리던던트 열 라인으로서 사전지정된 개별 예비 비트 라인 또는 열 라인을 분리함으로써 (퓨즈 프로그래밍을 통해) 전기적으로 대체되었다. 이러한 예비 형태는 매우 복잡한 특정 디코드 및 디코드 타이밍 로직을 필요로 한다. 예비 셀이 구비된 메모리의 예에 대한 Bit sparing logic for semiconductor memory systems이란 명칭의 IBM Technical Disclosure Bulletin, Vol. 37, No. 6A, pp. 361-362, June, 1994의 문헌을 참조해 보면, 메모리의 어드레스 위치의 모든 비트는 다음 위치에 지정된 불량 비트와 동일하거나 혹은 이보다 크다라고 기술하고 있다.

본 발명은 예비 엘리먼트로 불량 엘리먼트를 대체한 뒤에도 비트 순서를 유지한다. 데이터 경로에서는 비트 위치가 고정되어 있지 않으므로, 본 발명은 종래 기술의 방안보다 훨씬 빠르게 동작하고 매우 적은 별도의 로직을 필요로 하고 타이밍 로직은 필요로 하지 않는다. 본 발명에 있어서는, 데이터 경로의 입력 및 출력을 하나의 위치씩 불량 엘리먼트의 일측으로 쉬프트하는 것에 의해 불량 엘리먼트가 논리적으로 무시된다.

노르가드(Norgaad)에 의해 Improved Bit Sparing Technique Yields Faster Memory Access이란 명칭으로 기술된 IBM TDB Vlo. 33, No. 11, April 1991, pp. 92-96의 문헌에서, 대형 컴퓨터 시스템의 메모리 어레이에는 데이터 경로 비트를 하나의 위치씩 쉬프트하여 불량 모듈을 무시함으로써 불량 모듈을 대체시키는 예비 메모리 모듈이 제공된다. 이것은 (프로세서에 의해) 불량 메모리 모듈에 대응하는 값을 갖는 (메모리) 제어 레지스터가 로딩되는 시스템 메모리이다. 그렇지만, 본 명세서에 개시된 바와 같이 메모리중 10%가 리던던시에 전용되면, 프로세서의 프로그램 제어에 따라 메모리 시스템의 데이터 비트를 선택적으로 쉬프트하는 것은 비교적 적은 태스크이다. RAM의 성능을 크게 저하시키지 않고 집적 회로 칩상의 RAM 또는 RAM 매크로로부터의 데이터 워드의 일부를 쉬프트하는 것은 훨씬 어렵다. 리플 캐리(ripple carry)와 유사한 경우와 같이 직방향 쉬프트로 제어되면 워드의 부분이 효율적으로 쉬프트될 수 있다. 그러나, 리플 캐쉬 쉬프트로부터의 지연은 위치 종속적(position dependent)이고 상당히 길 수 있다. 따라서, 비트 쉬프트 리던던시 방안(bit shift redundancy scheme)은 집적 회로상의 데이터 경로에서 사용하는데 실용적이지 않다. 그러나, 본 발명의 RAM의 쉬프트 디코드는 RAM의 성능을 저하시키지 않고 데이터 경로의 1, 2 또는 모든 비트가 1비트, 2비트 또는 원하는 비트 만큼 쉬프트될 수 있을 정도로 충분히 빠르다. 본 발명의 RAM 또는 RAM 매크로는 종래 기술의 RAM보다 훨씬 융통성을 제공한다. 또한, 본 발명은 메모리 뿐만 아니라 비트 슬라이스 엘리먼트와 같은 와이드 I/O 고정 함수 로직 데이터 경로가 구비된 집적 회로 칩에 적용될 수 있다. 통상적으로, 종래 기술의 로직 칩에서는 프로그래밍가능한 어레이 로직의 극히 일부만을 제외하고는 리던던시가 이용될 수 없었다. 프로그램가능한 어레이 로직(Programmable Array Logic: PAL)상에 예비 로직 셀을 포함하는, 클리프(Cliff) 등의 Programmable Logic Devices with Spare Circuits for Replacement of Defects이란 명칭을 가진 미국 특허 제 5,485,102 호를 참조한다. 하나의 PAL 제품 텀의 경로가 불량 셀을 포함하는 것으로 검출되면, 칩의 I/O 할당을 유지하면서 인접한 제품 텀의 로직 셀이 불량 제품의 텀 로직을 대체하도록 프로그램된다. 그렇지만, 이러한 PAL은 완전히 프로그램가능하고 밀도가 적고, 프로그램될 때까지 사전설정된 기능을 갖지 않는 기능이 낮은 로직 칩이다.

도 2는 본 발명에 따른 누산기, 가산기, 스택 레지스터 또는 RAM과 같은 와이드 I/O 비트 슬라이스 데이터 경로를 구비한 칩의 논리 블럭도이다. 입력 블럭(120)은 입력 핀(122)상의 128비트 입력 워드를 수신한다. 라인(124, 126)으로 도시된 두개의 불량 슬라이스가 검출되었다면, 이들 불량 슬라이스는 스위치(128, 130)를 통한 데이터 경로로부터 벗어나게 제각기 스위칭되어 이들 불량 슬라이스가 무시(ignore)된다. 불량 슬라이스(126)의 우측의 하나 이상의 데이터 라인(132)은 스위치(130)에 의해 하나의 위치씩 우측으로 쉬프트된다. 불량 슬라이스(124) 좌측의 데이터 라인(134, 136, 138, 140)은 스위치(128, 142, 144, 146)에 의해 하나의 위치씩 좌측으로 쉬프트된다. 불량 슬라이스(124, 126) 사이의 하나 이상의 데이터 라인(148)은 스위치(150)에 의해 쉬프트되지 않는다. 데이터 경로에 나타난 양호한 데이터 라인(132-140 및 148)은 스위치(154)에 의해 출력 블럭(152)내의 위치로 다시 스위칭되어 출력 핀(156)상에 128 비트 워드로서 나타난다. 전형적으로, RAM의 경우에 있어서, 입력 블럭(120)과 출력 블럭(152)은 동일한 블럭일 수 있다. 따라서, 포인트가 입력 또는 출력중 어느 하나로 상호 변경가능하게 동작하는 것을 나타내기 위해 입력 또는 출력대신 텀 핀(term pin)이 사용될 수 있다.

도 3a는 바람직한 실시예의 와이드 I/O DRAM의 블럭도이다. 도 3b는 256 워드 라인×16열 라인으로 구성된 대체가능한 어레이 엘리먼트(160) 또는 열의 블럭도이다. 16개의 열 라인은 (4개의 예비 워드 라인을 포함하는) 260개의 워드 라인 × 8 비트 라인쌍(열)으로 구성된 두개의 그룹(162, 164)으로 분할된다. 두개의 그룹은 로컬 버퍼(166)의 맞은편에 위치된다. 각각의 비트 라인쌍(또는 열 라인)은 어레이 데이터를 판독하기 위해 감지 증폭기(도시되지 않음)를 포함한다. 열 디코더(도시되지 않음)에 제공되는 열 어드레스는 하나의 감지 증폭기의 출력을 로컬 버퍼에 선택적으로 접속하고, 로컬 버퍼는 선택된 감지 증폭기의 출력을 MDL로 진행되는 LDL상으로 다시 구동한다. 도 3a의 와이드 I/O DRAM(172)의 각각의 어레이 블럭(170)은 130개의 동일한 대체가능한 어레이 엘리먼트(160), 즉, 128개의 데이터 엘리먼트와 2개의 예비 엘리먼트(160)를 포함한다.

또한, 각각의 어레이 블럭(170)은 리던던시 디코더를 프로그래밍하고 비트 쉬프트 선택을 프로그래밍하기 위해 퓨즈 링크(fusible links)가 위치되는 퓨즈 엘리먼트의 블럭(174)을 포함한다. 특정한 블럭(170)이 선택되면, 퓨즈 블럭(174)으로부터의 비트 쉬프트 선택 신호는 버스(176, 178)를 통해 버퍼(180, 182)로 제공된다. 그후, 버퍼(180, 182)는 제어 신호를 재구동하여 쉬프트 블럭(184, 186)으로 제공하여 쉬프트 블럭(184, 186)이 우측 또는 좌측으로 쉬프트되는 MDL 라인을 선택할 수 있도록 한다. 전술한 바와 같이, 쉬프트 블럭(184, 186)은 입력 블럭(120)과 출력 블럭(152)을 모두 포함한다. 도 3a의 바람직한 실시예의 DRAM에서, 쉬프트 블럭(184, 186)의 스위치는 통과 게이트 스위치(pass gate switches)이다.

도 4는 NFET(192)와 PFET(194)이 두개의 상호 변경가능한 핀(196, 198) 사이에 병렬로 접속되는 단순한 CMOS 통과 게이트(190)의 배선도이다. 인버터(200) 또는 이와 동일한 기능을 갖는 다른 로직은 두개의 소자의 게이트(202, 204) 사이에 접속된다. 인버터(200)는 NFET(192)의 게이트(202)가 항상 PFET(194)의 게이트(204)로부터 인버터되도록 하여 FET(192, 194)가 동시에 온 또는 오프되게 한다. 따라서, 게이트(204)가 로우(low)이면 소자(192, 194)는 온 상태(즉, 스위치가 폐쇄됨)가 되고, 게이트(204)가 하이이면 소자(192, 194)는 오프 상태(즉, 스위치가 개방됨)가 된다. 3-웨이 스위치를 구성하기 위해 이들 CMOS 통과 게이트(190)의 3개를 조합한다.

도 5는 3개의 CMOS 통과 게이트(190)로 구성된 3-웨이 스위치(210)의 배선도이다. 스위치는 제각기 도 4의 CMOS 통과 게이트(190)와 동일한 3개의 CMOS 통과 게이트(212, 214, 216)를 포함한다. 각각의 스위치 선택 입력(218, 220, 222)은 제각기 하나의 통과 게이트 블럭(212, 214, 216)의 인버터에 입력된다. 핀(224, 226, 228)은 각각의 통과 게이트(212, 214, 216)의 NFET/PFET 쌍(192, 194)의 전도성 터미널들(198, 196)중 하나에 대응한다. 나머지 3개의 통과 게이트의 전도성 터미널(196, 198)은 핀(230)에 공통으로 접속된다. 스위치 선택 입력(218, 220, 222)중 하나가 로우로 구동될 때 선택이 이루어진다. 하나의 통과 게이트(212, 214 또는 216)중 하나가 선택되고 다른 두개의 통과 게이트가 선택되지 않으면, 데이터는 핀(224, 226 또는 228)중 하나로부터 핀(230)으로 통과되거나 혹은 핀(230)으로부터 핀(224, 226 또는 228)중 하나로 통과된다. 게이트(212, 214 또는 216)가 선택되지 않으면, 데이터는 통과되지 않으며 3-웨이 스위치(210)는 오프된다.

입력 블럭(120), 출력 블럭(152) 및 쉬프트 블럭(184, 186)은 제각기 128개의 3-웨이 스위치(210)를 제각기 포함한다. 3개의 인접한 비트들(n, n+1, n+2)은 각각의 핀(224, 226, 228)에 제각기 접속된다. 3-웨이 스위치(210)내의 소정의 통과 게이트가 선택되지 않으면 데이터가 차단될 수 있다(즉, 라인이 스위치 아웃됨). 그렇지 않으면, 통과 게이트(212)는 쉬프트가 수행되지 않을 때 선택되어 핀(230)에서 비트 n이 제공되고; 통과 게이트(214)는 쉬프트가 1 비트로 수행될 때 선택되어 핀(230)에서 비트 n+1이 제공되고; 통과 게이트(216)는 쉬프트가 2 비트로 수행될 때 선택되어 핀(230)에서 비트 n+2가 제공된다. 각각의 스위치 엘리먼트(212, 214, 216)는 엘리먼트로의/로부터의 데이터가 쉬프트되지 않고 통과되거나, 차단되거나 혹은 우측 또는 좌측으로 쉬프트되는지를 판정하는 3개의 선택 신호들중 개별 신호를 수신한다. 쉬프트는 열 어드레스와 독립적으로 행해지므로, 데이터가 스위치에 도달하기 전에 선택 신호가 스위치에 바람직하게 제공될 수 있다. 그 결과, 통상적으로 열 리던던시를 디코딩하는데 필요한 시간 지연이 발생되지 않는다.

또한, 쉬프트되지 않은 어레이는 한쪽 어레이 측면(즉, 우측 또는 좌측)에 쉬프트되지 않은 데이터 경로를 갖는 것으로 고려될 수 있고, 예비 엘리먼트는 다른쪽 측면(즉, 워드의 시작 부분 또는 끝부분)에 위치하는 것으로 고려될 수 있다. 우선, 쉬프트되지 않은 구성은 쉬프트 로직이 이네이블 신호를 어떻게 발생하는지를 판정하는 것을 제외하고는 중요하지 않다. 이러한 실시예에서, 3개의 신호는 엘리먼트로의/로부터의 데이터가 쉬프트되지 않고서 통과되는지, 차단되는지, 하나의 엘리먼트만큼 쉬프트되는지 혹은 2개의 엘리먼트만큼 쉬프트되는지를 판정한다.

도 6은 도 5의 3-웨이 스위치(210)를 128개 포함하는 쉬프트 블럭(184, 186)에서와 같은 128 비트 쉬프트 블럭(240)의 블럭도이다. 쉬프트 블럭(240)에서, 128개의 동일한 스위치(242-254)의 각각의 핀(224, 226, 228)은 130개의 각각의 데이터 라인이 0, 1 또는 2 위치씩 선택적으로 쉬프트되고 또한 소정의 두개의 선택된 데이터 라인이 무시되도록 접속된다. 따라서, 선택 제어 신호는 도 5의 스위치의 제어 입력(218, 220, 222)의 각각의 스위치(242-254)에 제각기 제공된다(도 6에 도시되지 않음). 이 실시예에서, 각각의 스위치(242-254)에 대한 쉬프트 선택은 각각의 퓨즈 블럭(174)내의 퓨즈가능한 링크로 프로그래밍된다. 따라서, 비트 쉬프트는 블럭에 의존하고 전체 DRAM에 대해서는 고정되어 있지 않다.

도 7은 바람직한 실시예의 DRAM에서 요구되는 광학적 양방향 버퍼(optical bidirectional buffer)인데, 그 이유는 어레이에 대해 데이터 경로가 양방향이지만 조우된 로드(encountered loads)는 양방향이 아니기 때문이다. 따라서, 어레이 블럭(170)에 대한 데이터는 버퍼되어 재구동될 수 있다. 도 7의 양방향 버퍼는 도 4의 CMOS 통과 게이트(190)와 같은 통과 게이트이며, 3-상태 드라이버(tri-state driver)(260)에 병렬로 접속된다. 3-상태 드라이버의 데이터 입력(262)은 통과 게이트의 일측에 공통으로 접속되고, 통과 게이트의 반대측은 드라이버의 출력(264)과 공통으로 접속된다. 통과 게이트(190) 또는 드라이버(260)중 어느 하나가 이네이블되지만 이들 모두가 동시에 이네이블되지 않도록 하기 위해 드라이버(260)에 대한 3-상태 이네이블(268)은 통과 게이트 이네이블(204)로부터 인버트된다. 도 3a의 DRAM의 경우, 하나의 양방향 버퍼는 130개의 각각의 스위치(242-254)에 위치된다. 각각의 드라이버의 입력(262)은 스위치에 접속되고, 드라이버의 출력은 어레이 MDL에 접속된다. 따라서, 블럭으로부터 데이터가 판독될 때, 통과 게이트는 이네이블되고 드라이버(260)는 디스에이블되며(높은 임피던스 상태로 됨), 이네이블 라인(268)은 하이가 되고 통과 게이트 제어 라인(204)은 로우가 된다. 데이터가 어레이 블럭으로 다시 통과되면, 즉, 어레이에 기록되면, 통과 게이트 이네이블 라인(204)이 하이가 되고 모든 통과 게이트가 디스에이블되면서 모든 드라이버 이네이블 라인(268)이 로우가 되고, 그 결과 모든 드라이버(260)가 이네이블된다.

도 8은 본 발명의 RAM의 64 비트 쉬프트 선택 회로의 블럭도이다. 7개의 디코드 어드레스(A0-A6)는 퓨즈가능한 링크를 이용하여 불량 열의 위치를 선택하도록 인코딩된다. X, Y, Z의 프리디코더(270, 272, 274)는 인코딩된 비트 위치를 부분적으로 디코딩하고, 디코딩된 비트 정보는 제각기 XN0-XN3, YN0-YN3, ZN0-ZN3을 통해 X, Y, Z 프리디코더(270, 272, 274)로부터 최종 디코더(276)로 통과된다. XNO-XN3, YN0-YN3, ZN0-ZN3은 네거티브 활성 신호이다. 편의상, 최종 디코더(276)는 본 명세서에서 그들의 출력을 참조해서 구별한다. 따라서, 출력 0을 갖는 최종 디코더는 본 명세서에서 27600으로 참조되고, 출력 7을 갖는 최종 디코더(276)는 본 명세서에서 27607로 참조되고, 출력 63을 갖는 최종 디코더는 본 명세서에서 276063으로 참조된다.

도 9a는 X, Y, Z의 프리디코더(270, 272 또는 274)에서와 같은 프리디코더를 도시한 배선도이다. 도 9b는 프리디코더에 대한 진리표(truth table)이다. 각각의 입력(A0, A1, A2)은 인버터(280, 282, 284)에 의해 제각기 버퍼된다. 3-웨이 NAND 게이트(286)는 인버터(280, 282, 284)로부터의 , , 를 조합하여 3개의 입력(A0, A1, A2)이 모두 로우일 때에만 로우 상태가 되는(단정(assert)되는) 출력 O0을 발생한다. 2-웨이 NAND 게이트(288)는 인버터(282, 284)로부터의 , 를 조합하여 출력 01을 발생하는데, 이 출력은 A1, A2 모두가 A0의 상태에 무관하게 로우일 때에 로우이다. PFET(290, 292, 294) 및 NFET(296, 298, 300)는 AND-OR 인버터(AOI)(302)를 구성한다. AOI(302)는 인버터(280, 282, 284)로부터의 , , 를 조합하여 2에 로직 함수 를 제공한다. 따라서, A2가 로우이고 A0 또는 A1중 어느 하나가 로우이면 2는 로우이다. 인버터(304)는 를 다시 인버트하여 3 = A2 이 되도록 한다. 그러면, A2가 로우일 때에만 3이 로우가 된다.

도 10a는 최종 디코더(276)의 배선도이다. 도 10b는 도 8의 쉬프트 선택 회로의 프리디코드 및 최종 디코드에 대한 로직 시뮬레이션을 도시한 도면이다. 최종 디코더(276)는 5개의 입력, 즉, X, Y, Z 입력과 이네이블 X(EX) 및 이네이블 Y(EY) 입력을 갖고 있다. NFET(310)는 Z가 하이일 때 출력 DECP을 접지에 접속한다. NFET(312, 314)는 Y 및 EY가 하이일 때 DECP를 접지에 접속한다. NFET(316, 318, 320)는 EX, EY, X가 하이일 때 DECP를 접지에 접속한다. PFET(322)는 Z가 하이일 때 DECP를 VH로부터 분리시킨다. PFET(324,326)는 Y 및 EY가 하이일 때 DECP를 VH로부터 분리시킨다. PFET(328, 330, 332)는 EX, EY, X가 하이일 때 DECP를 VH로부터 분리시킨다. 따라서, DECP는 X, Y, Z가 로우이거나, EX, Y, Z가 로우이거나 혹은 EY, Z가 로우일 때 하이가 된다.

따라서, 도 8에서, X, Y 부분 디코더(270, 272)는 제각기 A2 입력이 로우인 신호를 가지므로, XN3 및 YN3은 항상 로우가 되며, 그 결과 X 및 Y 부분 디코더는 3-입력 디코더로부터 2-입력 디코더로 디폴트(default)된다. 최종 디코더 27600-15는 하이 상태의 EY를 가지므로 이들 각각의 Y 입력이 이네이블된다. 최종 디코더 27600-3, 276016-19, 276032-35(도시되지 않음) 및 276048-51(도시되지 않음)은 하이 상태의 EX 입력을 가지므로 이들 각각의 X 입력이 디스에이블된다. 각각의 Y 프리디코더의 출력 YN0-YN3은 4개의 최종 디코더(즉, 27600-3)의 4번째 그룹에 대한 Y 입력이고 4개의 최종 디코더(즉, 27604-7)의 후속 그룹에 대한 EX 입력이며, 각각의 Z 프리디코더의 출력 ZN0-3은 16개의 최종 디코더(즉, 27600-15)의 그룹에 대한 Z 입력이고 16개의 최종 디코더(즉, 276016-31)의 후속 그룹에 대한 EY 입력이다.

불량 열은 A0-6에 제공된 어드레스에 의해 검출된다. 대응하는 최종 디코더의 출력 00-063은 하이로 구동된다. 또한, (더욱 낮은 출력 번호를 갖는) 검출된 불량 비트 좌측의 모든 비트는 하이로 구동된 출력을 갖는다. 따라서, 최종 디코더상의 신호가 하이이면 이에 대응하는 열은 하나의 위치씩 쉬프트된다. 또한, 제 2 불량 열은 도 8에서와 같이 동일한 디코드를 사용함으로써 검출될 수 있다. 따라서, 두 디코더로부터의 쉬프트는 2개의 열 위치를 쉬프트하는 것에 대응하고, 하나의 디코더로부터의 쉬프트는 단일 위치 쉬프트에만 대응한다. 쉬프트가 1 비트, 2 비트로 수행되는지 혹은 노 비트(no bit)로 수행되는지의 여부는 배타적 OR 및 AND 게이트를 이용함으로써 판정될 수 있다.

따라서, 도 8-10의 쉬프트 디코드의 로직을 살펴보면, 본 발명에 따라 리던던트 열을 선택하기 위해 쉬프트 디코드를 비트 선택 디코드와 일치시킴으로써 부가적인 지연이 거의 또는 전혀 존재하지 않음을 알 수 있을 것이다. 또한, 도 8의 디코더는 종래의 디코더보다 훨씬 융통성을 가지므로, 동일한 RAM의 상이한 영역에서 상이한 열을 선택하여 이를 쉬프트하는데 동일한 디코더가 사용될 수 있다.

도 6의 실시예로 제시된 와이드 I/O의 DRAM의 경우, 본 발명의 예비 방안(sparing method)에서는 열 리던던시에 전용되는 예비 열이 종래 기술의 리던던시 방안의 6.25%보다 1/4 보다적은 2/130=1.5%의 예비 열만이 필요함을 알 수 있을 것이다. 이를 구현하면, 성능이 4배 이상 향상되고 리던던시 디코드 및 로직이 단순화된다. 따라서, 본 발명을 구현하게 되면 통상적으로 종래 기술의 비트 라인 리던던시의 문제점을 해결하는데 있어서 직면케 되는 복합 디코드 회로, 부가적인 타이밍 지연 또는 다른 부가적인 로직이 필요 없게 된다. 단순한 1 또는 2 비트 쉬프트는 복합 디코더 대신 스위치(CMOS 통과 게이트)를 이용함으로써 행해진다. 통과 게이트를 이용하면 데이터 경로에 지연 시간이 거의 부가되지 않는다.

또한, 도 3a의 실시예의 바람직한 DRAM은 소자의 오버헤드(overhead)를 최소화하기 위해 블럭에 의존하는 리던던시 스위칭 방안을 사용하였다. 하지만, 이러한 리던던시 선택 요건은 각각의 블럭(170)에 퓨즈 프로그래밍가능한 스위치를 제공함으로 제거될 수 있다.

또한, 본 발명은 설계를 적절하게 조정해서 워드 라인 어드레스를 1 또는 2 라인씩 쉬프트하여 불량 라인을 무시하는 워드 라인 리던던시에도 적용될 수 있다. 본 발명은 비트 라인들을 1 또는 2 비트 라인씩 양방향으로 쉬프트하는 열 내의 비트 라인 리던던시에도 적용될 수 있다. 그러나, 본 발명을 비트 라인 리던던시에 적용하면, 열 쉬프트 시에 획득되는 효율성이 일부 상실됨은 물론이고, 부가적인 퓨즈를 필수적으로 제공해야 하므로 칩의 영역이 상당히 손실된다.

또한, 종래의 리던던시 방안과는 달리, 본 발명은 RAM으로 한정하지 않고 비트 슬라이스 데이터 경로가 구비된 모든 집적 회로에 사용될 수 있다. 데이터 경로 엘리먼트가 상호 변경가능하면, 불량 슬라이스는 데이터 경로를 하나의 위치씩 불량 엘리먼트 양측으로 쉬프트함으로써 무시될 수 있다. 따라서, 본 발명의 리던던시 선택 방안을 이용하면 더 많은 융통성이 제공되고, 셀 영역의 오버헤드가 줄어들고 종래 기술의 리던던시보다 훨씬 향상된 성능이 제공된다.

본 발명은 바람직한 실시예로 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자라면, 본 발명의 특허 청구범위를 벗어나지 않은 범위 내에서 여러 가지 변경 및 수정이 이루어질 수 있음을 이해하여야 한다. 본 발명의 특허 청구범위는 본 발명의 사상을 벗어나지 않은 범위내의 전술한 변경 및 수정을 포함한다.

Claims

와이드 I/O 데이터 경로(a wide I/O data path)를 갖는 집적 회로 칩에 있어서,

① 다수의 상호 변경가능한 비트 슬라이스 엘리먼트(a plurality of interchangeable bit slice elements)의 어레이(an array) ― 상기 다수의 상호 변경가능한 엘리먼트는 상기 와이드 I/O 데이터 경로상의 비트 수보다 적어도 하나를 초과한다 ― 와,

② 불량 데이터 엘리먼트(defective data elements)를 선택해제(deselect)하는 선택 수단(selection means)과,

③ 상기 선택 수단에 응답하여 상기 와이드 I/O 데이터 경로의 각각의 비트를 하나의 엘리먼트 또는 상기 하나의 엘리먼트에 인접한 엘리먼트에 선택적으로 접속하는 스위칭 수단(switching means)

을 포함하는 집적 회로 칩.
제 1 항에 있어서,

상기 비트 슬라이스 데이터 경로는 메모리 어레이(a memory array)이고, 상기 비트 슬라이스 엘리먼트는 메모리 엘리먼트(memory elements)인 집적 회로 칩.
제 2 항에 있어서,

상기 메모리 엘리먼트는 메모리 어레이 열(memory array columns)인 집적 회로 칩.
제 3 항에 있어서,

상기 선택 수단은,

불량 열 어드레스에 응답하는 다수의 부분 디코더(a plurality of partial decoders)와,

쉬프트 열 신호(a shift column signal)를 상기 불량 열과 이 불량 열의 일측에 있는 각각의 열에 제공하는 다수의 최종 디코더(a plurality of final decoders)

를 포함하는 집적 회로 칩.
제 1 항에 있어서

상기 스위칭 수단은 다수의 3-웨이 스위치(a plurality of three-way switches)인 집적 회로 칩.
제 5 항에 있어서,

상기 다수의 3-웨이 스위치 각각은 3개의 CMOS 통과 게이트(three CMOS pass gates)인 집적 회로 칩.
제 1 항에 있어서,

상기 스위칭 수단으로부터의 데이터를 상기 어레이에 선택적으로 구동하거나 혹은 상기 데이터 경로로부터의 데이터를 상기 스위칭 수단으로 통과시키는 구동 수단을 더 포함하는 집적 회로 칩.
와이드 I/O 데이터 경로를 갖고 RAM을 포함하는 집적 회로 칩에 있어서, 상기 RAM은,

다수의 상호 변경가능한 열을 구비한 메모리 어레이 ― 상기 다수의 상호 변경가능한 열은 상기 와이드 I/O 데이터 경로보다 적어도 하나를 초과한다 ― 와,

불량 열을 선택해제하는 선택 수단과,

쉬프트 열 신호(shift column signals)에 응답하여, 상기 와이드 I/O 데이터 경로의 각각의 비트를 하나의 열 또는 상기 하나의 열에 인접한 열에 선택적으로 접속하는 스위칭 수단을 포함하고,

상기 선택 수단은,

적어도 하나의 불량 열 어드레스(at least one defective column address)에 응답하는 다수의 부분 디코더와,

상기 부분 디코더에 응답하여 쉬프트 열 신호를 상기 불량 열과, 각각의 불량 열의 일측에 있는 각각의 열로 구동하는 다수의 최종 디코더를 포함하는

집적 회로 칩.
제 8 항에 있어서,

상기 스위칭 수단으로부터의 데이터를 상기 데이터 경로에 선택적으로 구동하거나 혹은 상기 데이터 경로로부터의 데이터를 상기 스위칭 수단으로 통과시키는 구동 수단을 더 포함하는 집적 회로 칩.
제 9 항에 있어서,

상기 스위칭 수단은 다수의 3-웨이 스위치인 집적 회로 칩.
제 10 항에 있어서,

상기 다수의 3-웨이 스위치 각각은 3개의 CMOS 통과 게이트인 집적 회로 칩.
제 10 항에 있어서,

상기 적어도 하나의 메모리 어레이는 다수의 메모리 어레이이고,

상기 메모리 어레이의 각각은 그 내의 불량 열 위치를 상기 선택 수단에 제공하는 프로그래밍 수단(programming means)을 포함하며,

상기 스위칭 수단은 상기 제공된 불량 열 위치를 기초로 하여 불량 열을 선택해제하는

집적 회로 칩.
와이드 I/O 데이터 경로를 갖고 RAM을 포함하는 집적 회로 칩에 있어서,

상기 RAM은,

① 다수의 상호 변경가능한 열을 구비한 적어도 하나의 메모리 어레이 ― 상기 다수의 상호 변경가능한 열은 상기 와이드 I/O 데이터 경로보다 적어도 하나를 초과한다 ― 와,

② 불량 열을 선택해제하는 선택 수단 ― 상기 선택 수단은 ⓐ적어도 하나의 불량 열 어드레스에 응답하는 3개의 부분 디코더와, ⓑ상기 부분 디코더에 응답하여 쉬프트 열 신호를 상기 불량 열과 상기 각각의 불량 열의 각각의 일측에 있는 각각의 열에 제공해서 제 1 불량 열의 일측에 있는 열들이 하나의 열씩 쉬프트되고 제 2 불량 열의 상기 일측에 있는 열들이 2개의 열씩 쉬프트되도록 하는 다수의 최종 디코더를 포함한다 ― 과,

③ 상기 각각의 메모리 어레이내의 불량 열 위치를 상기 선택 수단에 제공하는 프로그래밍 수단과,

④ 다수의 3-웨이 스위치를 포함하고, 상기 선택 수단에 응답하여 상기 와이드 I/O 데이터 경로의 각각의 비트를 하나의 열 또는 상기 하나의 열에 인접한 열에 선택적으로 접속하는 스위칭 수단과,

⑤ 상기 스위칭 수단으로부터의 데이터를 상기 데이터 경로에 선택적으로 구동하거나 혹은 상기 데이터 경로로부터의 데이터를 상기 스위칭 수단으로 통과시키는 구동 수단을 포함하는

집적 회로 칩.
제 13 항에 있어서,

상기 다수의 3-웨이 스위치 각각은 3개의 CMOS 통과 게이트인 집적 회로 칩.