KR19980037184A - 반도체 소자의 금속층 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속층 형성방법에 관한 것으로, 콘택 홀이 형성된 실리콘 기판상에 베리어 금속층을 형성하고, 그 위에 웨팅층을 형성한 후 구리로 이루는 금속층을 형성하고, 그 후 저온 및 질소 분위기하에서 열처리 공정을 실시하여 금속층의 표면을 매끄럽게 하므로써 전자이동의 방지 및 후속공정의 미세금속층 패턴을 실현할 수 있는 효과가 있다.

Description

반도체 소자의 금속층 형성방법

본 발명은 반도체 소자의 금속층 형성방법에 관한 것으로 특히, 반도체 소자의 제조공정 중 콘택 홀 또는 비아홀을 형성한 후 구리를 사용한 금속층 형성방법에 관한 것이다.

일반적으로 알루미늄(Al)은 실리콘(Si) 및 산화 실리콘(SiO₂) 등에 대한 접착력이 우수하고, 전기 비저항 값이 비교적 낮은 장점으로 인하여 금속층 재료로서 많이 사용된다. 그러나 이 알루미늄은 전기적 스트레스(Stress)를 많이 받으면 알루미늄 내에서 원자들의 이동으로 인하여 공극(Void)이 발생되고, 실리콘 기판과 접촉되는 부분에서 베리어 메탈층의 스텝 커버리지(Step Coverage)가 나쁜 부분에 도 1C에 도시된 바와 같이 접합 스피킹(Junction Spiking)이 발생되는데, 그러면 종래의 알루미늄을 금속층으로 사용한 금속층 형성방법을 설명하면 다음과 같다. 도 1A는 접합영역(2)이 형성된 실리콘기판(1)상에 절연층(3)을 형성한 후 접합 영역(2)이 노출되도록 절연층(3)을 식각하여 콘택 홀(10)을 형성한 상태를 도시한다.

도 1B는 실리콘 기판(1)의 전체 상부면에 티타늄층(4) 및 티타늄 나이트라이드층(5)을 순차적으로 형성한 상태를 도시한다. 도 1C는 실리콘 기판(1)의 전체 상부면에 금속층(7)을 형성한 상태를 도시한다. 상기 금속층(7)은 알루미늄으로 이루어지며 이때, 증착되는 금속층(7)은 베리어 메탈로 사용되는 티타늄층(4) 및 티타늄 나이트라이드층(5)의 스텝 커버리지가 좋지 않은 부분에 화살표 A로 도시된 바와 같이 접합 스피킹이 발생되어 소자의 특정을 저하 시킨다.

이러한 문제점을 해소하기 위한 방안으로 전기적 저항이 낮을 뿐만 아니라 전자이동(Electro Migration : EM)이 발생되지 않는 금속층(7)의 재료로서 구리(Cu)를 사용하였다. 그러나 구리는 높은 온도 조건에서 플로우(Flow)시 표면이 거칠어지기 때문에 금속층 패턴시 불안정하게 된다. 이는 소자의 고집적화에 따라 선폭이 작아지면서 문제는 더욱 심각해 진다.

따라서 본 발명은 구리를 사용한 금속층 형성시 낮은 온도 조건에서 리플로우 시켜 금속층의 표면을 매끄럽게 할 수 있는 반도체 소자의 금속층 형성방법을 제공하는 것을 그 목적으로 한다.

상술한 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 금속층 형성방법은 소정의 공정을 마친 실리콘 기판상에 콘택 홀을 형성하는 단계와, 실리콘 기판의 전체 상부면에 티타늄층 및 티타늄 나이트라이드층을 형성한 후 급속 열처리 공정을 실시하는 단계와, 상기 티타늄층상에 웨팅층을 형성하는 단계와, 상기 실리콘 기판의 전체 상부면에 금속층을 형성한 후 열처리 공정을 실시하는 단계로 이루어진다.

도 1A 내지 1C는 종래 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.

도 2A 내지 2D는 본 발명에 따른 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

1 및 11 : 실리콘기판2 및 12 : 접합영역

3 및 13 : 절연층4 및 14 : 티타늄층

5 및 15 : 티타늄 나이트라이드층7, 17 및 17A : 금속층

10 및 20 : 콘택 홀16 : 웨팅층

A : 접합 스피킹

이하, 본 발명에 따른 반도체 소자의 금속층 형성방법을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2A 내지 2D는 반도체 소자의 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 도 2A는 접합영역(12)이 형성된 실리콘기판(11)상에 절연층(13)을 형성한 후 접합영역(12)이 노출되도록 절연층(13)을 식각하여 콘택 홀(20)을 형성한 상태를 도시한다. 절연층(13)은 BPSG로 이루어진다.

도 2B는 실리콘 기판(11)의 전체 상부면에 티타늄층(14) 및 티타늄 나이트 라이드층(15)을 순차적으로 형성한 후 급속 열처리 공정을 실시하고, 인시튜(In Situ)로 티타늄층(14)상에 웨팅층(16)을 형성한 상태를 도시한다. 급속 열처리 공정은 700 내지 750℃의 온도 및 질소 분위기하에서 실시된다. 티타늄층(14)은 300 내지 500Å의 두께로 형성되며 티타튬 나이트라이드층(15)은 700 내지 1200Å의 두께로 형성되고, 웨팅층(16)은 티타늄으로 이루어지며 고 진공 챔버 내에서 스퍼터링 방법에 의해 300 내지 500Å의 두께로 형성된다. 상기 웨팅층(16)은 티타늄 나이트라이드층(15)과 후속공정의 금속층(17)간의 접착력을 양호하기 위해 형성된다.

도 2C는 인시튜로 실리콘 기판(11)의 전체 상부면에 금속층(17)을 형성한 상태를 도시한다. 상기 금속층(17)은 구리로 이루어지며 5000 내지 7000Å의 두께로 형성된다. 이때, 금속층(17)의 표면은 높은 온도 조건으로 인하여 화살표 B로 도시된 바와 같이 거칠게 형성된다.

도 2D는 인시튜로 금속층(17)의 표면에 열처리 공정을 실시한 상태를 도시한다. 열처리 공정은 400 내지 500℃의 온도 및 질소 분위기하에서 30 내지 100초간 리플로우 시킨다. 이때, 금속층(17A)의 표면은 매끄럽게 형성된다. 따라서 후속공정의 금속층 식각시 금속층의 잔류물이 남아있지 않게 되어 양호한 금속층 미세 패턴을 얻을 수 있다.

본 실시예에서는 베리어 금속층이 필요한 콘택 홀에 금속층을 형성하는 예를 설명하였으나 본 발명은 이것에 한정되는 것은 아니다. 즉, 다중 금속층 형성을 위한 비아홀에 적용할 수 있음은 물론이다.

상술한 바와 같이 본 발명에 의하면 콘택홀이 형성된 실리콘 기판상에 베리어 금속층을 형성하고, 그 위에 웨팅층을 형성한 후 구리로 이루는 금속층을 형성하고, 다음으로 저온 및 질소 분위기하에서 열처리 공정을 실시하여 금속층의 표면을 매끄럽게 하므로써 전자이동의 방지 및 후속공정의 미세 금속층 패턴을 실현할 수 있는 효과가 있다.

Claims (6)

1. 반도체 소자의 금속층 형성방법에 있어서,

   소정의 공정을 마친 실리콘 기판상에 콘택홀을 형성하는 단계와,

   상기 실리콘 기판의 전체 상부면에 티타늄층 및 티타늄 나이트라이드층을 형성한 후 급속 열처리 공정을 실시하는 단계와,

   상기 티타늄층상에 웨팅층을 형성하는 단계와,

   상기 실리콘 기판의 전체 상부면에 금속층을 형성한 후 열처리 공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
2. 제 1 항에 있어서,

   상기 티타튬층은 스퍼터링 방법으로 300 내지 500Å의 두께로 형성되고, 상기 티타늄 나이트라이드층은 스퍼터링 방법으로 700 내지 1200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
3. 제 1 항에 있어서,

   상기 급속 열처리 공정은 700 내지 750℃의 온도 및 질소 분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
4. 제 1 항에 있어서,

   상기 웨팅층은 티타늄으로 이루어지며 고 진공 챕버 내에서 스퍼터링 방법에 의해 300 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
5. 제 1 항에 있어서,

   상기 금속층은 구리로 이루어지며 5000 내지 7000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.
6. 제 1 항에 있어서,

   상기 열처리 공정은 400 내지 500℃의 온도 및 질소 분위기하에서 30 내지 100초간 실시되는 것을 특징으로 하는 반도체 소자의 금속층 형성방법.