KR19980036421A - 영상 기록/재생장치의 동시 기록/재생을 위한 시간코드 처리장치 - Google Patents

영상 기록/재생장치의 동시 기록/재생을 위한 시간코드 처리장치 Download PDF

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Abstract

본 발명은 영상 기록/재생장치의 시간코드처리장치에 관한 것으로서, 특히 중앙처리부; 이전에 발생된 시간코드를 참조하여 주기적으로 시간코드를 발생하는시간코드 발생기; 외부의 시리얼 시간코드를 읽어서 병렬시간코드로 변환하는 시간코드 리더기; 상기 시간코드 발생기에서 발생된 시간코드를 저장하는 제 1 시간코드 메모리; 상기 시간코드 리더기에서 리드된 시간코드를 저장하는 제 2 시간코드 메모리; 상기 시간코드 발생기와 제 1 시간코드 메모리 사이에 접속되어 제 1 버스를 버퍼링하는 제 1 버퍼; 시간코드 리더기와 제 2 시간코드 메모리 사이에 접속되어 제 2 버스를 버퍼링하는 제 2 버퍼; 중앙처리부와 상기 제 1 시간코드 메모리 사이에 접속되어 제 3 버스를 버퍼링하는 제 3 버퍼; 중앙처리부와 상기 제 2 시간코드 메모리 사이에 접속되어 제 4 버스를 버퍼링하는 제 4 버퍼; 상기 중앙처리부, 시간코드 발생기, 시간코드 리더기의 버스요구신호에 응답하여 버스사용 권한여부를 중재하는 버스중재부; 및 상기 제 1 내지 제 4 버퍼들과 상기 제 1 및 제 2 시간코드 메모리들을 제어하는 버스제어부(56)를 구비하는 것을 특징으로 한다.

Description

영상 기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치
본 발명은 영상 기록/재생장치의 시간코드처리장치에 관한 것으로서, 특히 디지탈 비디오 디스크를 사용하는 방송용 영상 기록/재생장치에 있어서 동시에 기록/재생이 가능하도록 시간코드를 처리할 수 있는 영상 기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치에 관한 것이다.
도 1 을 참조하면, 종래의 방송용 디지탈 비디오 디스크 기록/재생장치의 시간코드처리장치는 중앙처리부(10), 시간코드 발생기(12), 시간코드 리더기(14), 시간코드 메모리(16), 시간코드 발생기(12)와 시간코드 메모리(16) 사이에 접속되어 제 1 버스(19)를 버퍼링하는 제 1 버퍼(18), 시간코드 리더기(14)와 시간코드 메모리(16) 사이에 접속되어 제 2 버스(21)를 버퍼링하는 제 2 버퍼(20), 중앙처리부(10)와 상기 제 1 버스(19)를 버퍼링하는 제 3 버퍼(22), 중앙처리부(10)와 상기 제 2 버스(19)를 버퍼링하는 제 4 버퍼(26), 상기 중앙처리부(10), 시간코드 발생기(12), 시간코드 리더기(14)의 각 버스사용요구신호에 응답하여 상기 시간코드 메모리(16), 제 1 내지 제 3 버퍼를 제어하는 버스중재부(24)를 포함한다. 제 1 및 제 2 버퍼(18, 20)은 시간코드 메모리(16)와 제 1 공통버스(17)를 통하여 연결되고, 제 3 및 제 4 버퍼(22, 26)는 중앙처리부(10)와 제 2 공통버스(11)를 통하여 연결된다. 각 버스의 검은색은 데이터버스이고 흰색은 어드레스버스이다. 버스중재부(24)에서는 *cpu_req, *tcg_req, *tcr_req 등의 각 버스요구신호에 응답하여 *cpu_en, *tcg_en, *tcr_en 등의 제 1 내지 제 4 버퍼의 인에이블신호를 발생하고 *cpu_gnt의 중앙처리부의 버스사용 권한부여신호를 발생한다.
도 1 에 도시한 바와 같이 중앙처리부(10)는 시간코드 발생기(12) 및 리더기(14)가 버스동작을 수행하지 않는 동안에 버스 억세스 권한을 획득함으로써 시간코드 메모리(16)의 내용을 참조할 수 있으며, 시간코드 발생기(12)가 버스의 사용을 원할 경우 시간코드 리더기(14)는 동작을 하지 않기 때문에 시간코드 메모리(16)를 참조할 수 있으며 시간코드 리더기(14)의 경우도 마찬가지로 동작하게 된다. 또한, 시간코드 발생기(12)와 시간코드 리더기(14)가 비록 같은 메모리 주소를 사용하지 않지만 같은 시간코드 메모리(16)를 공유하여 사용한다.
따라서, 종래의 기술은 어느 한 순간에는 오직 하나의 제어기(중앙처리장치, 시간코드 발생기, 시간코드 리더기)가 시간코드 메모리(16)에 접근을 할 수 있다는 것이다. 즉 DVD(Digital Video Disc) 레코더와 같은 녹음과 재생을 할 수 있는 방송용 영상편집 시스템인 경우에 녹화와 재생을 동시에 해야할 경우 종래의 기술은 버스를 제어하는 데 너무 많은 시간을 소비하며, 따라서, 중앙처리부의 처리에 오버헤드를 가질 수 있다. 즉, 동시에 녹화와 재생이 필요한 경우에 시간코드 발생기(12) 및 시간코드 리더기(14) 모두가 버스를 억세스하지 않는 경우에 모두 양시간 코드값을 읽어야 한다. 이는 시스템에 커다란 성능저하를 초래할 수 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 동시에 기록/재생이 가능하도록 보다 빠른 시간코드 억세스가 가능하여 시스템의 성능을 향상시킬 수 있는 영상 기록재생장치의 동시 기록/재생을 위한 시간코드처리장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 중앙처리부; 이전에 발생된 시간코드를 참조하여 주기적으로 시간코드를 발생하는시간코드 발생기; 외부의 시리얼 시간코드를 읽어서 병렬시간코드로 변환하는 시간코드 리더기; 상기 시간코드 발생기에서 발생된 시간코드를 저장하는 제 1 시간코드 메모리; 상기 시간코드 리더기에서 리드된 시간코드를 저장하는 제 2 시간코드 메모리; 상기 시간코드 발생기와 제 1 시간코드 메모리 사이에 접속되어 제 1 버스를 버퍼링하는 제 1 버퍼; 시간코드 리더기와 제 2 시간코드 메모리 사이에 접속되어 제 2 버스를 버퍼링하는 제 2 버퍼; 중앙처리부와 상기 제 1 시간코드 메모리 사이에 접속되어 제 3 버스를 버퍼링하는 제 3 버퍼; 중앙처리부와 상기 제 2 시간코드 메모리 사이에 접속되어 제 4 버스를 버퍼링하는 제 4 버퍼; 상기 중앙처리부, 시간코드 발생기, 시간코드 리더기의 버스요구신호에 응답하여 버스사용 권한여부를 중재하는 버스중재부; 및 상기 제 1 내지 제 4 버퍼들과 상기 제 1 및 제 2 시간코드 메모리들을 제어하는 버스제어부(56)를 구비하는 것을 특징으로 한다.
도 1은 종래의 영상 기록/재생장치의 시간처리장치의 구성을 나타낸 블록도.
도 2는 본 발명에 의한 영상 시록/재생장치의 동시 기록/재생을 위한 시간코드처리장치의 구성을 나타낸 블럭도.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 의한 영상 시록/재생장치의 동시 기록/재생을 위한 시간코드처리장치의 구성을 나타낸다. 도 2의 장치는 중앙처리부(30), 이전에 발생된 시간코드를 참조하여 주기적으로 시간코드를 발생하는시간코드 발생기(32), 외부의 시리얼 시간코드를 읽어서 병렬시간코드로 변환하는 시간코드 리더기(34), 상기 시간코드 발생기(32)에서 발생된 시간코드를 저장하는 제 1 시간코드 메모리(36), 상기 시간코드 리더기(34)에서 리드된 시간코드를 저장하는 제 2 시간코드 메모리(38), 상기 시간코드 발생기(32)와 제 1 시간코드 메모리(36) 사이에 접속되어 제 1 버스(40)를 버퍼링하는 제 1 버퍼(42), 시간코드 리더기(34)와 제 2 시간코드 메모리(38) 사이에 접속되어 제 2 버스(44)를 버퍼링하는 제 2 버퍼(46), 중앙처리부(30)와 상기 제 1 시간코드 메모리(36) 사이에 접속되어 제 3 버스(48)를 버퍼링하는 제 3 버퍼(50), 중앙처리부(10)와 상기 제 2 시간코드 메모리(38) 사이에 접속되어 제 4 버스(52)를 버퍼링하는 제 4 버퍼(54); 상기 중앙처리부(30), 시간코드 발생기(32), 시간코드 리더기(34)의 버스요구신호에 응답하여 버스사용 권한여부를 중재하는 버스중재부(56), 상기 제 1 내지 제 4 버퍼(42, 46, 50, 54)와 상기 제 1 및 제 2 시간코드 메모리(36, 38)들을 제어하는 버스제어부(58)을 포함한다.
시간코드를 발생하기 위하여 시간코드 발생기(32)에 의해서 각 디지트별 4비트의 시간코드값(시간코드의 데이터 형식은 시, 분, 초, 프레임 전체 4바이트)이 메모리(36)의 일정한 번지에 저장이 되면 중앙처리부(30)에 의해서 메모리(36)의 해당번지의 값을 읽음으로써 시간코드값을 취할 수 있다. 또한, 시간코드 발생기(32)는 다음의 시간코드값을 출력하기 위해선 이전의 값을 참고로 해야하기 때문에 항상 시간코드값을 출력하기 전에 메모리(36)에서 값을 읽어간다. 읽어간 후 다시 시간코드값을 메모리(36)에 기입하게 된다.
이와는 별도로 시간코드 리더기(34)에서는 시간코드 발생기(32)와는 독립적으로 외부로부터의 시리얼한 시간코드값이 입력되면 이 신호를 분석하여 적당한 시간코드값으로 변환시키는 데, 이 변환된 시간코드값도 역시 중앙처리부(30)에 의해 4비트씩 참조가 되어야 하므로 별도의 메모리(38)에 기록될 필요성이 있다. 이렇게 저장된 값은 중앙처리부(30)로부터의 읽기요구신호가 올 때마다 그 번지의 메모리(38)의 시간코드를 읽으면 된다.
그리고, 제 1 시간코드 메모리(36)과 제 2 시간코드 메모리(38)의 동시적인 메모리 억세스를 위하여, 상기 제 3 버퍼(50)의 데이터 버퍼(50a)는 상기 제 3 버스(48)와 상기 중앙처리부(30)의 공통데이터버스(60)의 하위 4비트와 연결되고 상기 제 4 버퍼(54)의 데이터 버퍼(56a)는 상기 제 4 버스(52)와 상기 중앙처리부(30)의 공통데이터버스(60)의 상위 4비트와 연결된다. 상기 제 3 버퍼(50)의 어드레스 버퍼(50b)는 상기 제 3 버스(48)와 상기 중앙처리부(30)의 공통어드레스버스(62)와 연결되고 상기 제 4 버퍼(54)의 어드레스 버퍼(56b)는 상기 제 4 버스(52)와 상기 중앙처리부(30)의 공통어드레스버스(62)와 연결된다.
시간코드의 발생 및 인터럽트 발생에 의한 시간코드 리딩은 시간코드 발생기(32) 및 시간코드 리더기(34)의 일정한 주파수에 의해 주기적으로 코드를 발생 혹은 리딩을 하기 때문에 반드시 중앙처리부(30)와의 어드레스 및 데이터 신호선과는 버스가 분리되어야 하며, 이 두가지의 콘트롤러의 어드레스 및 데이터 버스 및 중앙처리장치의 어드레스 및 데이터 버스와도 버퍼에 의해 분리되어야 한다.
상기 제 1 내지 제 4 버퍼(42, 46, 50, 54)들는 각각 상기 버스(40, 44, 48, 52)들의 데이터 버스(40a, 44a, 48a, 52a)들을 상호 연결하는 데이터버퍼(42a, 46a, 50a, 54a)와 어드레스버스(40b, 44b, 48b, 52b)를 상호 연결하는 어드레스버퍼(42b, 46b, 50b, 54b)로 구성된다.
상기 버스중재부(56)는 다음 논리식에 의해 버스사용 권한부여신호를 발생한다.
*cpu_gnt = (!*tcg_req # !*tcr_req ) *cpu_req
*tcr_gnt = *tcr_req
*tcg_gnt = *tcg_req
여기서, *tcg_req, *tcr_req, *cpu_req는 시간코드 발생기, 시간코드 리더기, 중앙처리부에서 각각 발생되는 버스요구신호이고, *cpu_gnt, *tcr_gnt, *tcg_gnt는 버스사용권한부여신호이다.
상기 버스제어부(58)에 인가되는 제어신호(tcg_controll, tcr_controll, cpu_controll)들은 버스사용 권한부여신호, 메모리 독출제어신호, 메모리 기입제어신호를 각각 포함한다.
상기 버스제어부(58)는 다음 논리식에 의해 버퍼인에이블신호를 발생한다.
*tcg_en = *tcg_req
*tcr_en = *tcr_req
*cpu_en1 = !*tcg_req
*cpu_en2 = !*tcr_req
또한, 상기 버스제어부(58)는 다음 논리식에 의해 메모리제어신호를 발생한다.
*tcg_cs = *tcg_en *cpu_en1
*tcg_rd = *tcg_rd *cpu_rd
*tcg_wr = *tcg_wr *cpu_wr
*tcr_cs = *tcr_en *cpu_en2
*tcr_rd = *tcr_rd *cpu_rd
*tcr_wr = *tcr_wr *cpu_wr
여기서, cs는 칩선택신호이고, rd는 독출제어신호이고, wr은 기입제어신호이다.
이와 같은 구성에 의해 다음의 11가지 동작을 수행할 수 있다.
1)시간코드 발생기(32)만이 메모리를 억세스하는 경우
제 1 버퍼(42)만 인에이블시키고 다른 버퍼(46, 50, 54)는 디스에이블시킴(*tcg_en = *tcg_req).
2)시간코드 리더기(34)만이 메모리를 억세스하는 경우
제 2 버퍼(46)만 인에이블시키고 다른 버퍼(42, 50, 54)는 디스에이블시킴(*tcr_en = *tcr_req).
3)중앙처리부(30)만이 메모리를 억세스하는 경우
제 3 버퍼(50) 또는 제 4 버퍼(54)만 인에이블시키고 다른 버퍼(42, 46)는 디스에이블시킴(*cpu_en1 = !*tcg_req 또는 *cpu_en2 = !*tcr_req).
4)시간코드 발생기(32)가 버스를 소유하고 있을 때, 시간코드 리더기(34)가 버스의 소유요구를 할 경우에는 각각 독립된 구조이기 때문에 상관없다.
5)시간코드 리더기(34)가 버스를 소유하고 있을 때, 시간코드 발생기(32)가 버스의 소유요구를 할 경우에는 각각 독립된 구조이기 때문에 상관없다.
6)시간코드 발생기(32)가 버스를 소유하고 있을 때, 중앙처리부(30))가 버스의 소유요구를 할 경우
중앙처리부(30)의 버스요구신호를 홀딩한 후에 시간코드 발생기(32)의 버스 동작이 완료된 후에 버스의 소유권을 중앙처리부(30)에 넘겨줌.
*tcg_en = *tcg_req
*cpu_gnt = !*tcg_req *cpu_req
7)시간코드 리더기(34)가 버스를 소유하고 있을 때, 중앙처리부(30))가 버스의 소유요구를 할 경우
중앙처리부(30)의 버스요구신호를 홀딩한 후에 시간코드 리더기(34)의 버스 동작이 완료된 후에 버스의 소유권을 중앙처리부(30)에 넘겨줌.
*tcr_en = *tcr_req
*cpu_gnt = !*tcr_req *cpu_req
8)중앙처리부(30)가 버스를 소유하고 있을 때 시간코드 발생기(32)에 의한 버스요구가 있을 경우
현재의 중앙처리부(30)에 의한 버스 사이클을 마친 후에 버스의 소유권을 시간코드 발생기(32)에 넘겨줌.
*cpu_gnt = !*tcg_req *cpu_req
*cpu_en = *cpu_gnt
9)중앙처리부(30)가 버스를 소유하고 있을 때 시간코드 리더기(34)에 의한 버스요구가 있을 경우
현재의 중앙처리부(30)에 의한 버스 사이클을 마친 후에 버스의 소유권을 시간코드 리더기(34)에 넘겨줌.
*cpu_gnt = !*tcr_req *cpu_req
*cpu_en = *cpu_gnt
10)시간코드 발생기(32)와 시간코드 리더기(34)가 동시에 메모리를 억세스할 때 중앙처리부(30)의 동시적인 메모리 억세스 요구가 있는 경우
*tcg_en = *tcg_req
*tcr_en = *tcr_req
*cpu_gnt = (!*tcg_req # !*tcr_req ) *cpu_req
11)중앙처리부(30)가 버스를 소유하고 있을 때, 시간코드 발생기(32)와 시간코드 리더기(34)의 버스요구신호가 있을 경우
현재의 중앙처리부(30)에 의한 버스 사이클을 마친 후에 버스의 소유권을 시간코드 발생기(32)와 시간코드 리더기(34)에게 넘겨줌.
*cpu_gnt = (!*tcg_req # !*tcr_req ) *cpu_req
*cpu_en1 = *cpu_gnt
*cpu_en2 = *cpu_gnt
이상과 같이 본 발명에서는 시간코드 발생기와 시간코드 리더기의 메모리 사용을 서로 독립적인 구조로 사용이 가능하도록 함으로써 동시 기록/재생이 가능하여 시스템의 성능을 향상시킬 수 있다.

Claims (6)

  1. 중앙처리부; 이전에 발생된 시간코드를 참조하여 주기적으로 시간코드를 발생하는시간코드 발생기; 외부의 시리얼 시간코드를 읽어서 병렬시간코드로 변환하는 시간코드 리더기; 상기 시간코드 발생기에서 발생된 시간코드를 저장하는 제 1 시간코드 메모리; 상기 시간코드 리더기에서 리드된 시간코드를 저장하는 제 2 시간코드 메모리; 상기 시간코드 발생기와 제 1 시간코드 메모리 사이에 접속되어 제 1 버스를 버퍼링하는 제 1 버퍼; 시간코드 리더기와 제 2 시간코드 메모리 사이에 접속되어 제 2 버스를 버퍼링하는 제 2 버퍼; 중앙처리부와 상기 제 1 시간코드 메모리 사이에 접속되어 제 3 버스를 버퍼링하는 제 3 버퍼; 중앙처리부와 상기 제 2 시간코드 메모리 사이에 접속되어 제 4 버스를 버퍼링하는 제 4 버퍼; 상기 중앙처리부, 시간코드 발생기, 시간코드 리더기의 버스요구신호에 응답하여 버스사용 권한여부를 중재하는 버스중재부; 및 상기 제 1 내지 제 4 버퍼들과 상기 제 1 및 제 2 시간코드 메모리들을 제어하는 버스제어부(56)를 구비하는 것을 특징으로 하는 영상기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치.
  2. 제 1 항에 있어서, 상기 제 3 버퍼는 상기 제 3 버스와 상기 중앙처리부의 데이터버스의 하위 4비트와 연결시키고 상기 제 4 버퍼는 상기 제 4 버스와 상기 중앙처리부의 데이터버스의 상위 4비트와 연결시키는 것을 특징으로 하는 것을 특징으로 하는 영상기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치.
  3. 제 1 항에 있어서, 상기 제 1 내지 제 4 버퍼들는 각각 상기 버스들의 데이터 버스들을 상호 연결하는 데이터버퍼와 어드레스버스를 상호 연결하는 어드레스버퍼로 구성된 것을 특징으로 하는 영상기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치.
  4. 제 1 항에 있어서, 상기 버스중재부는 다음 논리식에 의해 버스사용 권한부여신호를 발생하는 것을 특징으로 하는 영상기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치.
    *cpu_gnt = (!*tcg_req # !*tcr_req ) *cpu_req
    *tcr_gnt = *tcr_req
    *tcg_gnt = *tcg_req
  5. 제 4 항에 있어서, 상기 버스제어부는 다음 논리식에 의해 인에이블신호를 발생하는 것을 특징으로 하는 영상기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치.
    *tcg_en = *tcg_req
    *tcr_en = *tcr_req
    *cpu_en1 = !*tcg_req
    *cpu_en2 = !*tcr_req
  6. 제 5 항에 있어서, 상기 버스중재부는 다음 논리식에 의해 메모리 제어신호를 발생하는 것을 특징으로 하는 영상기록/재생장치의 동시 기록/재생을 위한 시간코드처리장치.
    *tcg_cs = *tcg_en *cpu_en1
    *tcg_rd = *tcg_rd *cpu_rd
    *tcg_wr = *tcg_wr *cpu_wr
    *tcr_cs = *tcr_en *cpu_en2
    *tcr_rd = *tcr_rd *cpu_rd
    *tcr_wr = *tcr_wr *cpu_wr
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