JPH07192462A - 周辺記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は単一のデータバッファメモリとして
のＤＲＡＭを時分割で使用する周辺記憶装置を提供す
る。 【構成】 本発明の周辺記憶装置はホストコンピュータ
とのデータの送受を行うインターフェース手段と、前記
ホストコンピュータと記録媒体との間でデ−タの記録／
再生をなす際にデータを一時的に保存する単一のデータ
バッファメモリとしてのＤＲＡＭと、前記記録媒体に対
するデータの記録／再生の制御を行う記録再生制御手段
と、前記ホストコンピュータとＤＲＡＭとのデータ送受
および前記記録媒体とＤＲＡＭとのデータ送受を時分割
で行うためにタイミング調停を行うタイミング調停手段
とを備え、前記記録媒体とのデータの送受の間は、前記
ＤＲＡＭのリフレッシュを特定のリフレッシュ動作でな
く所定範囲のメモリアドレスをアクセスしながらデータ
のＷ／Ｒをすることで行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばホストコンピ
ュータからのデータを記録媒体としての光ディスクに記
録するために転送したり、あるいは光ディスクから再生
したデータをホストコンピュータに転送するときに、こ
れらの間でデータを一時的に記憶するデータバッファメ
モリを有する周辺記憶装置に係り、特に単一のデータバ
ッファメモリとしてＤＲＡＭ（ダイナミックランダムア
クセスメモリ）を時分割で使用するようにした周辺記憶
装置に関する。

【０００２】

【従来の技術】一般に、光ディスク装置等の周辺記憶装
置ではホストコンピュータのデータを記録媒体に記録す
るとき、または記録媒体より再生されたデータをホスト
コンピュータに転送するとき、これらの間でデータを一
時的に保存するデータバッファメモリを持っている。

【０００３】従来はいわゆるダブルバッファ構成をと
り、ある期間は、一方のバッファメモリをホストコンピ
ュータとのデータ送受に、他方のバッファメモリを記録
媒体とのデータ送受に使用すると共に、次の期間は、こ
の反対のデータ送受に各バッファメモリを使用してい
る。

【０００４】従って、従来の周辺記憶装置は偶数個（最
低２個）のデータバッファメモリを持っている。

【０００５】

【発明が解決しようとする課題】前述したように従来の
周辺記憶装置ではデータバッファメモリとして最低２個
のメモリを必要とし、装置内の回路基板に占める面積、
コストの面で大きな問題となる。

【０００６】特に、周辺記憶装置の小型化／低コスト化
／データバッファメモリの大容量化が必要とされる現在
において高価格のメモリを数多く使用することは困難で
ある。

【０００７】そこで、この発明は以上のような点に鑑み
てなされたもので、単一のデータバッファメモリとして
低価格のＤＲＡＭを時分割で使用することにより、小形
化、低コスト及び大容量化を容易に達成し得るようにし
た周辺記憶装置を提供することを課題としている。

【０００８】すなわち、本発明は、上記の課題を解決す
るために下記の点に留意して為されたものである。

【０００９】（１）ホストコンピュータとデータバッフ
ァメモリとのインターフェースを通してのデータ転送で
は、インターフェースの特性上その転送速度には上限が
あること。

【００１０】（２）記録媒体からデータバッファメモリ
とのデータ転送では、記録媒体の回転数や記録密度によ
り、その転送速度には上限があること。

【００１１】（３）データバッファとしてＤＲＡＭを用
いる場合、ＤＲＡＭにはデータ保持の為に一定時間内に
ＤＲＡＭの持つ特定のリフレッシュ動作を一定サイクル
以上行う必要がある（例えば５１２サイクル／８ｍｓ）
こと。

【００１２】（４）ＤＲＡＭのリフレッシュは（３）に
述べた特定のリフレッシュ動作以外にもＤＲＡＭに対し
て一定時間内に一定範囲のメモリアドレスをアクセスし
ながらデータのＷ／Ｒをすることでも行われる（５１２
アドレス／８ｍｓ）こと。

【００１３】そして、上記４点を考慮して、本発明では
単一のデータバッファメモリとしてＤＲＡＭを使用し、
これを時分割で使用すると共に、記録媒体とのデータ送
受の間はＤＲＡＭの特定のリフレッシュ動作を行わなく
とも実質的にリフレッシュを行うようにして単一のＤＲ
ＡＭによるデータバッファメモリで効率良く周辺記憶装
置を構成し得るようにしたものである。

【００１４】

【課題を解決するための手段】本発明によると、上記課
題を解決するために、ホストコンピュータとのデータの
送受を行うインターフェース手段と、前記ホストコンピ
ュータからのデータを記録媒体へ記録するときまたは記
録媒体よりデータを再生するときにこれらの間でデータ
を一時的に保存する単一のデータバッファメモリとして
のＤＲＡＭと、前記記録媒体へのデータの記録または記
録媒体からのデータの再生の制御を行う記録再生制御手
段と、前記ホストコンピュータとデータバッファメモリ
とのデータ送受および前記記録媒体とデータバッファメ
モリとのデータ送受を時分割で行うためにタイミング調
停を行うタイミング調停手段とを具備し、前記記録媒体
とデータバッファメモリとのデータの送受の間は、前記
単一のデータバッファメモリとしてのＤＲＡＭのリフレ
ッシュを特定のリフレッシュ動作でなく所定範囲のメモ
リアドレスをアクセスしながらデータのＷ／Ｒをするこ
とで行うようにしたことを特徴とする周辺記憶装置が提
供される。

【００１５】

【作用】本発明では単一のデータバッファメモリとして
ＤＲＡＭを使用し、これを時分割で使用すると共に、記
録媒体とのデータ送受の間はＤＲＡＭの特定のリフレッ
シュ動作を行わなくとも実質的にリフレッシュを行うよ
うにして単一のＤＲＡＭによるデータバッファメモリで
効率良く周辺記憶装置を構成し得るようにしたものであ
る。

【００１６】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は光ディスク１０にデータを記録
したり、光ディスク１０に記録されているデータを再生
する記録再生システムの構成を示すブロック図である。

【００１７】図１において、この記録再生システムは、
この発明の主要部となるデータ転送装置を有する光ディ
スク装置（記録再生装置）１と光ディスク１０に記録す
るデータを出力したり、光ディスク１０から再生したデ
ータを受入れるホストコンピュータ２から構成されてい
る。

【００１８】光ディスク装置１は、光ディスク１０にデ
ータを記録したり、あるいは光ディスク１０に記録され
ているデータを再生する記録再生部１１、光ディスク装
置１の全体を制御するＣＰＵ１２、ホストコンピュータ
２用のインターフェース回路１３、記録するデータや再
生したデータや再生データに対して誤り訂正がなされた
データ等を一時的に記憶する単一のＤＲＡＭによるデー
タバッファメモリ１４、このデータバッファメモリ１４
に一時的に記憶された再生データに対してこの再生デー
タとともに再生されたチェックコードを用いて誤りの有
無を判定し、その誤りの検出及び訂正を行う誤り検出／
訂正回路１５、記録再生部１１から供給される光ディス
ク１０からの再生データを１バイト（８ビット）のパラ
レルデータに変換したり、タイミング調停回路１７から
の記録データをシリアルデータに変換するシリアル−パ
ラレル変換回路１６、および上記各部に所定のタイミン
グ信号を出力するタイミング調停回路１７によって構成
されている。

【００１９】タイミング調停回路１７は、図２に示すよ
うに、アンド回路、オア回路、ラッチ回路等の論理回路
により構成され、種々のタイミング信号を出力するタイ
ミング調停部２１、データを転送するゲートとして用い
られるバッファ２２、２３、２４、２５、および各部を
接続するデータバス３１、３２、３３、３４、３５によ
って構成されている。

【００２０】また、上記各部は種々の信号線によって接
続されている。

【００２１】上記各部を接続する種々の信号線とデータ
バス３１、…について、図２を用いて説明する。

【００２２】すなわち、タイミング調停部２１には、図
示しない発振回路からのサイクルクロック信号ＣＹ−Ｃ
ＬＫ、サイクルエンド信号ＣＹ−ＥＮＤと、ＣＰＵ１２
からのチップセレクト信号ＣＰＵ−ＣＳ、リード信号Ｃ
ＰＵ−ＲＤ、ライト信号ＣＰＵ−ＷＲと、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
と、誤り検出／訂正回路１５からのデータ送受要求信号
ＥＣＣ−ＲＥＱと、シリアル−パラレル変換回路１６か
らのデータ送受要求信号Ｓ／Ｐ−ＲＥＱとが供給されて
いる。

【００２３】タイミング調停部２１からは、次のように
して各信号が出力される。

【００２４】先ず、待機（レディ）信号ＣＰＵ−ＲＤＹ
がＣＰＵ１２へ出力される。

【００２５】リード信号Ｉ／Ｆ−ＲＤとライト信号Ｉ／
Ｆ−ＷＲと応答信号Ｉ／Ｆ−ＡＣＫとがインターフェー
ス回路１３へ出力される。

【００２６】リード信号ＢＦ−ＲＤとライト信号ＢＦ−
ＷＲとチップセレクト信号ＢＦ−ＣＡＳ、ＢＦ−ＲＡＳ
とがデータバッファメモリ１４へ出力される。

【００２７】リード信号ＥＣＣ−ＲＤとライト信号ＥＣ
Ｃ−ＷＲと応答信号ＥＣＣ−ＡＣＫとが誤り検出／訂正
回路１５へ出力される。

【００２８】応答信号Ｓ／Ｐ−ＡＣＫと方向（ディレク
ション）信号Ｓ／Ｐ−ＤＩＲとがシリアル−パラレル変
換回路１６へ出力される。

【００２９】方向信号ＣＰＵ−ＤＩＲがバッファ２５へ
出力され、方向信号Ｉ／Ｆ−ＤＩＲがバッファ２３へ出
力され、方向信号ＥＣＣ−ＤＩＲがバッファ２４へ出力
され、方向信号Ｓ／Ｐ−ＤＩＲがバッファ２２へ出力さ
れる。

【００３０】また、タイミング調停部２１からのゲート
信号ＣＰＵ−Ｇがバッファ２５へ出力され、応答信号Ｉ
／Ｆ−ＡＣＫがゲート信号としてバッファ２３へ出力さ
れ、応答信号ＥＣＣ−ＡＣＫがゲート信号としてバッフ
ァ２４へ出力され、応答信号Ｓ／Ｐ−ＡＣＫがゲート信
号としてバッファ２２へ出力される。

【００３１】また、ＣＰＵ１２とタイミング調停部２１
とバッファ２５とは、データバス３１によって接続され
る。

【００３２】インターフェース回路１３とバッファ２３
とは、データバス３２によって接続される。

【００３３】誤り検出／訂正回路１５とバッファ２４と
は、データバス３３によって接続される。

【００３４】シリアル−パラレル変換回路１６とバッフ
ァ２２とは、データバス３４によった接続される。

【００３５】データバッファメモリ１４と各バッファ２
２、２３、２４、２５とは、データバス３５によって接
続されている。

【００３６】タイミング調停回路１７は、ＣＰ１２から
のチップセレクト信号、インターフェース回路１３、誤
り検出／訂正回路１５、シリアル−パラレル変換回路１
６からのデータ送受要求信号によりデータ転送が制御さ
れている。

【００３７】この際、各信号には優先順位（要求優先
度）が設定されている。

【００３８】たとえばシリアル−パラレル変換回路１６
からのデータ送受要求信号＞誤り検出／訂正回路１５か
らのデータ送受要求信号あるいはＣＰＵ１２からのチッ
プセレクト信号＞インターフェース回路１３からのデー
タ送受要求信号の順になっている。

【００３９】タイミング調停回路１７では、図３および
図４に示すように、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上がり
の際に上記要求優先度の高い要求に対応した調停を行う
ようになっている。

【００４０】つまり、各リード／ライトサイクルの終り
のタイミングで次のサイクルがどのデータ送受要求を許
可するかを決定し、この決定した要求に対応した調停が
行なわれる。

【００４１】たとえば、シリアル−パラレル変換回路１
６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給され
ている場合には、その要求の許可を決定する。

【００４２】また、シリアル−パラレル変換回路１６か
らのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給されてい
ない状態で、誤り検出／訂正回路１５からのデータ送受
要求信号ＥＣＣ−ＲＥＱあるいはＣＰＵ１２からのチッ
プセレクト信号ＣＰＵ−ＣＳが供給されている場合に
は、その要求の許可を決定する。

【００４３】また、他の回路から要求信号が供給されて
いない場合には、インターフェース回路１３からのデー
タ送受要求信号Ｉ／Ｆ−ＲＥＱに対する要求の許可を決
定する。

【００４４】たとえば、ホストコンピュータ２から光デ
ィスク１０の所定のアドレスのデータの再生がＣＰＵ１
２に指示された場合、ＣＰＵ１２はリードモードを示す
信号をタイミング調停部２１へ出力するとともに、所定
のアドレスのデータの再生を記録再生部１１に指示す
る。

【００４５】この指示により、記録再生部１１は光ディ
スク１０からデータを再生し、シリアル−パラレル変換
回路１６へ出力する。

【００４６】そして、シリアル−パラレル変換回路１６
は、１バイト分のデータが準備できた際、データ送受要
求信号Ｓ／Ｐ−ＲＥＱをタイミング調停部２１へ出力す
る。

【００４７】タイミング調停部２１は、その要求優先度
の一番高い応答信号Ｓ／Ｐ−ＡＣＫによりシリアル−パ
ラレル変換回路１６とデータバッファメモリ１４とのデ
ータ送受を判断する。

【００４８】すなわち、タイミング調停部２１は、この
判断としてサイクルエンド信号ＣＹ−ＥＮＤが「０」で
サイクルクロック信号ＣＹ−ＣＬＫの立上がりのタイミ
ングで、Ｓ／Ｐ−ＤＩＲとＳ／Ｐ−ＡＣＫ、ＢＦ−Ｗ
Ｒ、ＢＦ−ＣＡＳ、ＢＦ−ＲＡＳとを次のサイクルで出
力する。

【００４９】この場合、シリアル−パラレル変換回路１
６からデータバッファメモリ１４へのデータ送受を示す
方向信号Ｓ／Ｐ−ＤＩＲがシリアル−パラレル変換回路
１６とバッファ２２へ出力されると共に、応答信号Ｓ／
Ｐ−ＡＣＫがシリアル−パラレル変換回路１６とバッフ
ァ２２へ出力され、さらにライト信号ＢＦ−ＷＲとチッ
プセレクト信号ＢＦ−ＣＡＳ、ＢＦ−ＲＡＳとがデータ
バッファメモリ１４へ出力される。

【００５０】これにより、シリアル−パラレル変換回路
１６からの再生データはデータバス３４、バッファ２
２、データバス３５を介してデータバッファメモリ１４
へ供給され、データバッファメモリ１４で記憶される。

【００５１】このシリアル−パラレル変換回路１６から
の再生データは所定の間隔でデータバッファメモリ１４
へ供給され、データバッファメモリ１４で記憶される。

【００５２】また、タイミング調停部２１は、バッファ
２２から誤り検出／訂正回路１５へのデータ送受を示す
方向信号ＥＣＣ−ＤＩＲをバッファ２４へ出力するとと
もに、応答信号ＥＣＣ−ＡＣＫを誤り検出／訂正回路１
５とバッファ２４へ出力し、さらにライト信号ＥＣＣ−
ＷＲを誤り検出／訂正回路１５へ出力する。

【００５３】これにより、シリアル−パラレル変換回路
１６からの再生データとその後のエラー訂正コードとが
データバス３４、バッファ２２、データバス３５、バッ
ファ２４、データバス３３を介して誤り検出／訂正回路
１５へ供給される。

【００５４】また、誤り検出／訂正回路１５によって誤
りが判定された際に、誤り検出／訂正回路１５はデータ
送受要求信号ＥＣＣ−ＲＥＱをタイミング調停部２１へ
出力する。

【００５５】タイミング調停部２１は、シリアル−パラ
レル変換回路１６からのデータ送受要求信号Ｓ／Ｐ−Ｒ
ＥＱが供給されていない際、誤り検出／訂正回路１５と
データバッファメモリ１４とのデータ送受を判断する。

【００５６】すなわち、タイミング調停部２１は、サイ
クルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロッ
ク信号ＣＹ−ＣＬＫの立上がりのタイミングで、ＥＣＣ
−ＤＩＲ、ＥＣＣ−ＡＣＫ、ＥＣＣ−ＲＤ、ＢＦ−ＣＡ
Ｓ、ＢＦ−ＲＡＳとを、次のサイクルで出力する。

【００５７】すなわち、この場合、誤り検出／訂正回路
１５からデータバッファメモリ１４へのデータ送受を示
す方向信号ＥＣＣ−ＤＩＲがバッファ２４へ出力され、
応答信号ＥＣＣ−ＡＣＫが誤り検出／訂正回路１５とバ
ッファ２４へ出力され、リード信号ＥＣＣ−ＲＤが誤り
検出／訂正回路１５へ出力され、ライト信号ＢＦ−ＷＲ
とチップセレクト信号ＢＦ−ＣＡＳ、ＢＦ−ＲＡＳとが
データバッファメモリ１４へ出力される。

【００５８】これにより、誤り検出／訂正回路１５から
の訂正データはデータバス３３、バッファ２４、データ
バス３５を介してデータバッファメモリ１４へ供給さ
れ、データバッファメモリ１４に記憶されている再生デ
ータが訂正される。

【００５９】また、インターフェース回路１３でホスト
コンピュータ２からのデータ転送可信号が供給されてい
る際に、インターフェース回路１３はデータ送受要求信
号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力する。

【００６０】タイミング調停部２１は、他の回路からの
データ送受要求信号が供給されていない際、データバッ
ファメモリ１４とインターフェース回路１３とのデータ
送受を判断する。

【００６１】すなわち、タイミング調停部２１は、サイ
クルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロッ
ク信号ＣＹ−ＣＬＫの立上がりのタイミングで、Ｉ／Ｆ
−ＤＩＲ、Ｉ／Ｆ−ＡＣＫ、Ｉ／Ｆ−ＷＲ、ＢＦ−Ｒ
Ｄ、ＢＦ−ＣＡＳ、ＢＦ−ＣＡＳとを、次のサイクルで
出力する。

【００６２】この場合、データバッファメモリ１４から
インターフェース回路１３へのデータ送受を示す方向信
号Ｉ／Ｆ−ＤＩＲがバッファ２３へ出力され、応答信号
Ｉ／Ｆ−ＡＣＫがインターフェース回路１３とバッファ
２３へ出力され、ライト信号Ｉ／Ｆ−ＷＲがインターフ
ェース回路１３へ出力され、リード信号ＢＦ−ＲＤとチ
ップセレクト信号ＢＦ−ＣＡＳ、ＢＦ−ＣＡＳとがデー
タバッファメモリ１４へ出力される。

【００６３】データバッファメモリ１４からの再生デー
タはデータバス３５、バッファ２３、データバス３２を
介してインターフェース回路１３へ供給され、インター
フェース回路１３を通して再生データはホストコンピュ
ータ２へ出力される。

【００６４】従って、図５に示すように、シリアル−パ
ラレル変換回路１６からのデータ送受要求信号Ｓ／Ｐ−
ＲＥＱが供給された際、シリアル−パラレル変換回路１
６（光ディスク１０）とデータバッファメモリ１４との
間のデータ送受が行われシリアル−パラレル変換回路１
６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給され
ていない状態で、誤り検出／訂正回路１５からのデータ
送受要求信号ＥＣＣ−ＲＥＱが供給された際、誤り検出
／訂正回路１５とデータバッファメモリ１４との間のデ
ータ送受が行われ、シリアル−パラレル変換回路１６か
らのデータ送受要求信号Ｓ／Ｐ−ＲＥＱと誤り検出／訂
正回路１５からのデータ送受要求信号ＥＣＣ−ＲＥＱが
供給されていない場合、データバッファメモリ１４とイ
ンターフェース回路１３（ホストコンピュータ２）との
間のデータ送受が行われる。

【００６５】この場合、Ｔはデータバッファメモリ１４
との１データのリード／ライトサイクルである。

【００６６】次に、ホストコンピュータ２から光ディク
１０の所定のアドレスへのデータの記録がＣＰＵ１２に
指示された場合、ＣＰＵ１２はライトモードを示す信号
をタイミング調停部２１へ出力するとともに、所定のア
ドレスへのデータの記録を記録再生部１１に指示する。

【００６７】また、ホストコンピュータ２から１バイト
単位の記録データがインターフェース回路１３に供給さ
れることにより、インターフェース回路１３はデータ送
受要求信号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出
力する。

【００６８】次ぎに、タイミング調停部２１は、インタ
ーフェース回路１３とデータバッファメモリ１４とのデ
ータ送受を判断する。

【００６９】すなわち、タイミング調停部２１は、サイ
クルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロッ
ク信号ＣＹ−ＣＬＫの立上がりのタイミングで、Ｉ／Ｆ
−ＤＩＲ、Ｉ／Ｆ−ＡＣＫ、Ｉ／Ｆ−ＲＤ、ＢＦ−Ｗ
Ｒ、ＢＦ−ＣＡＳ、ＢＦ−ＣＡＳとを、次のサイクルで
出力する。

【００７０】この場合、インターフェース回路１３から
データバッファメモリ１４へのデータ送受を示す方向信
号Ｉ／Ｆ−ＤＩＲがバッファ２３へ出力され、応答信号
Ｉ／Ｆ−ＡＣＫがインターフェース回路１３とバッファ
２３へ出力され、リード信号Ｉ／Ｆ−ＲＤがインターフ
ェース回路１３へ出力され、ライト信号ＢＦ−ＷＲとチ
ップセレクト信号ＢＦ−ＣＡＳ、ＢＦ−ＣＡＳとがデー
タバッファメモリ１４へ出力される。

【００７１】これにより、インターフェース回路１３か
らの記録データはデータバス３２、バッファ２３、デー
タバス３５を介してデータバッファメモリ１４へ供給さ
れ、データバッファメモリ１４に記憶される。

【００７２】また、シリアル−パラレル変換回路１６
は、所定の周期でデータ送受要求信号Ｓ／Ｐ−ＲＥＱを
タイミング調停部２１へ出力する。

【００７３】次ぎに、タイミング調停部２１は、データ
バッファメモリ１４とシリアル−パラレル変換回路１６
とのデータ送受を判断する。

【００７４】すなわち、タイミング調停部２１は、サイ
クルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロッ
ク信号ＣＹ−ＣＬＫの立上がりのタイミングで、Ｓ／Ｐ
−ＤＩＲ、Ｓ／Ｐ−ＡＣＫ、ＢＦ−ＲＤ、ＢＦ−ＣＡ
Ｓ、ＢＦ−ＣＡＳとを、次ぎのサイクルで出力する。

【００７５】この場合、データバッファメモリ１４から
シリアル−パラレル変換回路１６へのデータ送受を示す
方向信号Ｓ／Ｐ−ＤＩＲがシリアル−パラレル変換回路
１６とバッファ２２へ出力されると共に、応答信号Ｓ／
Ｐ−ＡＣＫがシリアル−パラレル変換回路１６とバッフ
ァ２２へ出力サレ、さらにリード信号ＢＦ−ＲＤとチッ
プセレクト信号ＢＦ−ＣＡＳ、ＢＦ−ＣＡＳとがデータ
バッファメモリ１４へ出力される。

【００７６】これにより、データバッファメモリ１４か
らの記録データはデータバス３５、バッファ２２、デー
タバス３４を介してシリアル−パラレル変換回路１６へ
供給されることにより、シリアル−パラレル変換回路１
６は供給された記録データをシリアルデータに変換して
記録再生部１１へ出力する。

【００７７】記録再生部１１は供給される記録データに
応じて光ディスク１０にデータを記憶する。

【００７８】従って、図６に示すように、シリアル−パ
ラレル変換回路１６からのデータ送受要求信号Ｓ／Ｐ−
ＲＥＱが供給された際、データバッファメモリ１４とシ
リアル−パラレル変換回路１６（光ディスク１０）との
間のデータ送受が行われシリアル−パラレル変換回路１
６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給され
ていない場合、インターフェース回路１３（ホストコン
ピュータ２）とデータバッファメモリ１４との間のデー
タ送受が行われる。

【００７９】この場合、Ｔはデータバッファメモリ１４
との１データのリード／ライトサイクルである。

【００８０】すなわち、以上において、各デ−タ送受要
求信号のタイミング関係は図５、図６に示すようになっ
ており、シリアル−パラレル変換回路１６からのデータ
送受要求信号Ｓ／Ｐ−ＲＥＱの最小周期を３Ｔとしてお
けば、インターフェース回路１３からのデータ送受要求
信号Ｉ／Ｆ−ＲＥＱの最小周期は１．５Ｔ以上であれ
ば、ホストコンピュータ２とのデータ送受を無駄なく行
うことができる。

【００８１】上記実施例では、光ディスクにおける生エ
ラーレートは１０^-6台であるので、誤り検出／訂正回路
１５からのデータ送受要求信号はほとんど発生せず、ホ
ストコンピュータ２とのデータ送受の転送速度への影響
は無視できる。

【００８２】また、上記実施例では、誤り検出／訂正回
路１５を用いたが、これに限らず、誤り検出／訂正回路
を用いない場合も同様に実施できる。

【００８３】図７は、本発明において、単一のデータバ
ッファメモリ１４として用いるＤＲＡＭのリフレッシュ
動作と、データアクセス状態との関係を説明するための
タイミングチャートであり、この図７において、（ａ）
は、ＤＲＡＭのリフレッシュ動作を利用する場合のタイ
ミングを示している。

【００８４】この図７（ａ）中のＡは、記録媒体とデー
タバッファメモリ（ＤＲＡＭ）との間のデータの送受を
示し、Ｂは、ホストコンピュータとデータバッファメモ
リ（ＤＲＡＭ）との間のデータ送受を示し、Ｃは、リフ
レッシュ動作を示し、Ｔは、データバッファメモリ（Ｄ
ＲＡＭ）との１データのＷ／Ｒ（ライト・リード）サイ
クルを示している。

【００８５】ここで、３Ｔは、光ディスク装置等の記録
媒体とのデータ送受の一つのサイクルを示している。

【００８６】この図７（ａ）においては、リフレッシュ
動作を用いている。

【００８７】一方、図７（ｂ）は、記録媒体とのデータ
の送受を、ＤＲＡＭのメモリアドレスを連続的にアクセ
スしながら行うことにより、リフレッシュを行う場合を
示したタイミングチャートであり、この図７（ｂ）によ
れば、データアクセス期間中は、データバッファメモリ
（ＤＲＡＭ）において行われるリフレッシュ動作が行わ
れていないことが分かる。

【００８８】図８は、この発明のデータバッファメモリ
（ＤＲＡＭ）におけるリフレッシュ動作と、制御信号と
の関係を示すタイミングチャートであり、この図８にお
いてデータバッファメモリが光ディスク装置等をアクセ
スしていない期間中は、タイミング調停回路１７からの
制御信号、ＲＡＳ、ＣＡＳ、ＲＤ、ＷＲ等の組み合わせ
により、リフレッシュ動作（本実施例ではＣＡＳビフォ
ーアＲＡＳ方式）を行う。

【００８９】しかし、アクセス期間１０１では、ＤＲＡ
Ｍへアクセスするアドレスが連続することから、これら
の制御信号によるリフレッシュ動作を行う必要がない。

【００９０】図９は、従来のデータバッファメモリにお
けるリフレッシュ動作と、データアクセス状態との関係
を示すタイミングチャートであり、この場合、アクセス
されている期間においても定期的にデータバッファメモ
リのリフレッシュ動作が行われるため、より早いアクセ
スタイムを有するＤＲＡＭの使用が必要となる。

【００９１】図１０は、この発明のデータバッファメモ
リ（ＤＲＡＭ）における１ブロック分のデータと連続す
るＤＲＡＭアドレスとの関係を示す対称表である。

【００９２】図１１は、この発明のデータバッファメモ
リ（ＤＲＡＭ）と、光ディスク装置、ホストコンピュー
タ、誤り検出／訂正回路とのアクセスのタイミングを示
すタイミングチャートであり、この図１１においてリフ
レッシュタイミングと、記録媒体とのデータＷ／Ｒを関
係を詳細に示している。

【００９３】このサイクルＴは、データバッファメモリ
１４と光ディスク１０とのＷ／Ｒ（光ディスクとのＷ／
Ｒで示される）、ホストコンピュータ２等とインターフ
ェース回路１３とのＷ／Ｒ（Ｉ／Ｆで示される）、そし
て、誤り検出／訂正回路１５の動作期間（ＥＣＣで示さ
れる）からなっている。

【００９４】又、更に、この図からも、アクセス中は、
リフレッシュが行われないことが波線により示される。

【００９５】以上のようにこの発明では、単一のＤＲＡ
Ｍによるデータバッファメモリを時分割で使用するため
に、タイミング調停回路によって、単一のデータバッフ
ァメモリとしてのＤＲＡＭが光ディスク記録再生装置又
は外部装置とアクセス状態にあるとき、このデータバッ
ファメモリ（ＤＲＡＭ）にリフレッシュ動作を行わせな
い働きをもつ。

【００９６】これにより、単一のデータバッファメモリ
（ＤＲＡＭ）は、アクセス状態にあるときには、タイミ
ング調停回路のリフレッシュ動作のタイミングを待たず
に記録再生処理を行うことができるので、安価なＤＲＡ
Ｍを時分割で使用可能とした周辺記憶装置を構成するこ
とができる。

【００９７】

【発明の効果】従って、以上詳述したように本発明によ
れば、単一のデータバッファメモリとして低価格のＤＲ
ＡＭを時分割で使用することにより、小形化、低コスト
及び大容量化を容易に達成し得るようにした周辺記憶装
置を提供することが可能となる。

【図面の簡単な説明】

【図１】この発明の一実施例における全体の構成を示す
ブロック図。

【図２】この発明のタイミング調停回路の構成を示すブ
ロック図。

【図３】この発明のタイミング調停回路の要求信号の許
可論理を示す図。

【図４】この発明のタイミング調停部の要求信号の許可
論理を説明するためのタイミングチャート。

【図５】この発明の各要求信号に対応する許可状態を説
明するためのタイミングチャート。

【図６】この発明の各要求信号に対応する許可状態を説
明するためのタイミングチャート。

【図７】この発明のデータバッファメモリにおけるリフ
レッシュ動作と、データアクセス状態との関係を示すタ
イミングチャート。

【図８】この発明のデータバッファメモリにおけるリフ
レッシュ動作と、制御信号との関係を示すタイミングチ
ャート。

【図９】従来のデータバッファメモリにおけるリフレッ
シュ動作と、データアクセス状態との関係を示すタイミ
ングチャート。

【図１０】この発明のデータバッファメモリにおける１
ブロック分のデータとＤＲＡＭアドレスとの関係を示す
対称図。

【図１１】この発明のデータバッファメモリと、光ディ
スク装置、ホストコンピュータ、誤り検出／訂正回路と
のアクセスのタイミングを示すタイミングチャート。

【符号の説明】

１…光ディスク装置、２…ホストコンピュータ、１０…
光ディスク、１１…記録再生部、１２…ＣＰＵ、１３…
インターフェース回路、１４…データバッファメモリ、
１５…誤り検出／訂正回路、１６…シリアル−パラレル
変換回路、１７…タイミング調停回路、２１…タイミン
グ調停部、２２，２３，２４，２５…バッファ、３１，
３２，３３，３４，３５…データバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ホストコンピュータとのデータの送受を
   行うインターフェース手段と、 前記ホストコンピュータからのデータを記録媒体へ記録
   するときまたは記録媒体よりデータを再生するときにこ
   れらの間でデータを一時的に保存する単一のデータバッ
   ファメモリとしてのＤＲＡＭと、 前記記録媒体へのデータの記録または記録媒体からのデ
   ータの再生の制御を行う記録再生制御手段と、 前記ホストコンピュータとデータバッファメモリとのデ
   ータ送受および前記記録媒体とデータバッファメモリと
   のデータ送受を時分割で行うためにタイミング調停を行
   うタイミング調停手段とを具備し、 前記記録媒体とデータバッファメモリとのデータの送受
   の間は、前記単一のデータバッファメモリとしてのＤＲ
   ＡＭのリフレッシュを特定のリフレッシュ動作でなく所
   定範囲のメモリアドレスをアクセスしながらデータのＷ
   ／Ｒをすることで行うようにしたことを特徴とする周辺
   記憶装置。