JPH0962454A

JPH0962454A - バッファリング装置

Info

Publication number: JPH0962454A
Application number: JP21758995A
Authority: JP
Inventors: Kenichi Muramatsu; 賢一村松; Yoshihiro Chiba; 宣裕千葉
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-08-25
Filing date: 1995-08-25
Publication date: 1997-03-07

Abstract

(57)【要約】【課題】ＤＲＡＭを用いたバッファリング装置において
は、転送速度が速くなると適切にデータの転送が行えな
くなる。【解決手段】ＭＯディスク３０などの記録再生装置や伝
送装置には、データを一時的に記憶するバッファ１２と
エラー訂正処理回路（ＥＣＣ回路）１４を有するバッフ
ァリング装置１０が、通常設けられる。そこで、ＥＣＣ
回路１４においてエラー訂正処理中であって、ＥＣＣ回
路１４とバッファ１２のデータ転送が一時的に停止して
いる期間に、バッファ１２内のＤＲＡＭのリフレッシュ
を行う。これにより、リフレッシュサイクルを実質的に
無視してデータ転送のシーケンスを設計することがで
き、高速なデータ転送が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばデータ記
録再生装置などに設けられ、装置間のデータ転送を制御
するバッファリング装置に関する。

【０００２】

【従来の技術】複数の装置間でデータの転送を行う際に
は、通常、各装置のデータ転送速度の違いなどを調整す
るバッファや、適切にデータ転送を行うためのエラー訂
正手段などが、そのインターフェイス部に設けられる。

【０００３】そのようなバッファリング手段について図
４および図５を参照して説明する。図４に示すデータ記
録再生装置１ｂは、計算機装置などの外部記録装置とし
て用いられるデータ記録再生装置であって、ＭＯディス
ク３０にデータを記録し、上位の装置とはＳＣＳＩイン
ターフェイス１１を介してデータの転送を行う装置であ
る。データ記録再生装置１ｂにおいては、データ記録時
には、ＳＣＳＩＩ／Ｆ１１を介して入力されたデータが
バッファ１２に一時的に格納される。そしてＥＣＣ回路
１４により順次読み出されエラー訂正符号が付与され、
ＲＦ回路２０によりＲＦ信号に変換され、ＭＯディスク
３０の記録される。また、データ再生時には、ＭＯディ
スク３０に記録されたデータがＲＦ回路２０により順次
読み出され、ＥＣＣ回路１４においてエラー訂正が行わ
れ、バッファ１２に一時的に記憶される。そして、ＳＣ
ＳＩＩ／Ｆ１１により順次読み出され、外部に出力され
る。

【０００４】ところで、実際にデータを記憶するバッフ
ァ１２は、汎用的なメモリであるＤＲＡＭ（記憶保持動
作の必要なランダムアクセスメモリ）で構成されるのが
普通であり、そのデータのリード／ライトおよびリフレ
ッシュ動作は、バッファコントローラ１３ｂにより制御
される。その制御方法は、図５に示すように、所定のク
ロックに基づいて一定時間ずつの動作期間（以後、タイ
ムスロットと言う）を設定し、このタイムスロットを単
位としてバッファ１２の動作を制御する方法が用いられ
る。

【０００５】図５に示す例においては、第２のクロック
ＣＬＫ２の周期が１つのタイムスロットとされ、４つの
タイムスロットにＳＣＳＩＩ／Ｆ１１とデータ転送を行
う期間が２回、ＥＣＣ回路１４とデータ転送を行う期間
が１回、リフレッシュを行う期間が１回設定され、これ
を周期として、すなわち、第１のクロックＣＬＫ１の周
期でこの動作が繰り返される。なお、このタイムスロッ
トの割り当ては、ＳＣＳＩＩ／Ｆ１１によるデータ転送
の転送レートとＥＣＣ回路１４によるデータ転送の転送
レートの関係、および、要求されるリフレッシュ間隔に
より決定される。

【０００６】

【発明が解決しようとする課題】しかし、前述したよう
な構成のバッファリング手段においては、データ転送速
度が高速になると、適切にデータの転送が行えないとい
う問題があった。たとえば、図４および図５に示した装
置において、ＳＣＳＩＩ／Ｆ１１を介したデータ転送の
転送速度として５ＭHz、バッファ１２とＥＣＣ回路１４
の間のデータ転送速度として２．５ＭHzが要求された場
合、第１のクロックＣＬＫ１が２．５ＭHz、第２のクロ
ックＣＬＫ２が１０ＭHzとして、図５に示すようにバッ
ファ１２を制御すれば、前記要求を満たすことができ
る。しかし、汎用品として安価に普及しているＤＲＡＭ
は、アクセスタイム８０nsec、サイクルタイム１５０ns
ec程度のものが多く、速くてもアクセスタイム７０nsec
〜６０nsec、サイクルタイム１２０nsec〜１１０nsecと
いう動作速度である。したがって、図５に示すように、
サイクルタイム１００nsecで動作させることはできな
い。

【０００７】さらに、仮にサイクルタイム１００nsecで
動作可能なＤＲＡＭが普及したとしても、データ転送を
より高速に行いたいという要望は強く、その時点におい
てはさらに高速なＤＲＡＭが要求されていることは容易
に予想される。また、高速にアクセス可能な特殊用途向
けのＤＲＡＭや、ＳＲＡＭ（記憶保持動作が不要なラン
ダムアクセスメモリ）などを用いてバッファを構成する
方法も考えられるが、そのようなメモリは価格が高い上
に集積率が劣るため、バッファリング手段自体が高価に
なり大型化するという問題が生じる。

【０００８】したがって、本発明の目的は、汎用的なＤ
ＲＡＭを用いて、より高速にデータの転送ができるバッ
ファリング装置を提供することにある。

【０００９】

【課題を解決するための手段】このようなバッファリン
グ装置においては、データの転送を行う際に必然的にエ
ラー訂正を行っており、さらに、そのエラー訂正の処理
中はメモリのアクセスが行われないことに着目し、その
エラー訂正処理の際に、メモリに対してはリフレッシュ
動作を行い、見かけ上リフレッシュ動作のためのタイム
スロットを不要にした。

【００１０】したがって、本発明のバッファリング装置
は、たとえばデータ記録装置やデータ伝送装置などの第
１のデータ処理手段との間で転送されるデータに対して
エラー訂正処理を行うエラー訂正処理手段と、たとえば
計算機装置などの第２のデータ処理手段との間のデータ
の転送を制御するインターフェイス手段と、前記エラー
訂正処理手段と前記インターフェイス手段の間に設けら
れ、前記手段の間を転送されるデータをＤＲＡＭに一時
的に格納するバッファ手段と、前記バッファ手段へのデ
ータの入出力を制御し、さらに、バッファ手段が第１の
データ処理手段とデータ転送を行うように確保された期
間であって、エラー訂正処理手段においてエラー訂正処
理が行われているためにデータ転送が行われていない期
間に、前記ＤＲＡＭのリフレッシュを行うバッファ制御
手段とを有する。

【００１１】好適には、前記バッファ制御手段は、イン
ターフェイス手段およびエラー訂正処理手段各々がバッ
ファ手段とデータの転送を行う期間を周期的に割り当
て、その期間内にそれらの手段とバッファ手段が各々デ
ータの転送を行うように制御し、さらに、その期間の中
のエラー訂正処理手段がバッファ手段とデータの転送を
行う期間であって、エラー訂正処理手段がエラー訂正処
理を行いデータの転送を実質的に行わない期間に、ＤＲ
ＡＭのリフレッシュを行うように制御する。

【００１２】この構成において、第１のデータ処理手段
からインターフェイス手段を介して入力されたデータ
は、バッファ手段に一時格納され、エラー訂正処理手段
に順次読み出され、エラー訂正符号が付与され、第２の
データ処理手段に転送される。また、第２のデータ処理
手段から入力されたデータは、エラー訂正処理手段にお
いてエラーチェックが行われ、バッファ手段に一時格納
され、インターフェイス手段を介して第１のデータ処理
手段に転送される。そして、前記エラー訂正処理手段に
おいてエラー訂正符号の付与、あるいは、エラーチェッ
クが行われている期間に、バッファ制御手段はバッファ
手段内のＤＲＡＭのリフレッシュを行う。

【００１３】

【発明の実施の形態】本発明のバッファリング装置の一
実施の形態について図１〜図３を参照して説明する。な
お本実施の形態としては、本発明のバッファリング装置
を適用したデータ記録再生装置を例示して説明する。そ
のデータ記録再生装置は、計算機装置などの外部記録装
置として用いられる光磁気ディスク（ＭＯディスク）に
データを記録する記録再生装置である。図１は、そのデ
ータ記録再生装置の構成を示すブロック図である。デー
タ記録再生装置１は、本発明に係わるバッファリング装
置１０、ＲＦ回路２０およびＭＯディスク３０を有す
る。

【００１４】まず、データ記録再生装置１の各部の構成
について説明する。バッファリング装置１０は、記録媒
体であるＭＯディスク３０と、図示せぬ上位の計算機装
置などの間のデータ転送を行うバッファ手段であり、Ｓ
ＣＳＩＩ／Ｆ１１、バッファ１２、バッファコントロー
ラ１３およびＥＣＣ回路１４を有する。ＳＣＳＩＩ／Ｆ
１１は、その上位の計算機装置とバッファ１２に記憶さ
れているデータの転送を行うインターフェイスである。
本実施の形態においては、３２ビットのバス幅で５ＭHz
でデータ転送を行う。

【００１５】バッファ１２およびバッファコントローラ
１３の構成について、図２をさらに参照して説明する。
バッファ１２は、転送データを一時的に記憶する記憶手
段であり、ＤＲＡＭ１２１およびデータセレクタ１２２
を有する。ＤＲＡＭ１２１は、そのデータを実際に記憶
するメモリであり、２個のＤＲＡＭ１２１ａ，１２１ｂ
により構成される。これらのＤＲＡＭ１２１ａ，１２１
ｂは、アクセスタイム６０nsec、サイクルタイム１１０
nsecで、１Ｍ×１６bit 構成の１６Ｍbit ＤＲＡＭであ
る。このＤＲＡＭ１２１のデータ入出力ラインは、デー
タセレクタ１２２に接続され、アドレス入力としてはバ
ッファコントローラ１３のアドレスセレクタ１３４で選
択されたアドレスが入力される。また、その動作は、バ
ッファコントローラ１３のリード・ライトコントローラ
１３５により制御される。

【００１６】データセレクタ１２２は、ＤＲＡＭ１２１
に入出力されるデータを、ＳＣＳＩＩ／Ｆ１１およびＥ
ＣＣ回路１４のいずれに出入力させるかを選択する。す
なわち、データセレクタ１２２は、ＭＯディスク３０に
データが書き込まれる時には、ＳＣＳＩＩ／Ｆ１１から
入力されるデータをＤＲＡＭ１２１に記憶し、ＤＲＡＭ
１２１から読み出されたデータはＥＣＣ回路１４に出力
するように動作する。また、ＭＯディスク３０に記録さ
れているデータが読み出される時には、ＥＣＣ回路１４
から入力されたデータをＤＲＡＭ１２１に記憶し、ＤＲ
ＡＭ１２１から読み出されたデータはＳＣＳＩＩ／Ｆ１
１に出力するように動作する。

【００１７】バッファコントローラ１３は、所望のデー
タ転送を行うようにバッファ１２を制御する手段であ
る。そのバッファコントローラ１３は、図２に示すよう
に、ＳＣＳＩアドレスカウンタ１３１、ＥＣＣアドレス
カウンタ１３２、リフレッシュアドレスカウンタ１３
３、アドレスセレクタ１３４および、リード・ライトコ
ントローラ１３５を有する。

【００１８】ＳＣＳＩアドレスカウンタ１３１は、ＳＣ
ＳＩＩ／Ｆ１１を介して計算機装置との間で転送される
データのＤＲＡＭ１２１上のアドレスを出力するカウン
タであり、ＥＣＣアドレスカウンタ１３２は、ＥＣＣ回
路１４との間で転送されるデータのＤＲＡＭ１２１上の
アドレスを出力するカウンタである。

【００１９】本実施の形態においては、ＤＲＡＭ１２１
をＦＩＦＯメモリのように使用してバッファ機能を実現
する。したがって、ＭＯディスク３０にデータが記録さ
れる時は、ＳＣＳＩＩ／Ｆ１１からＥＣＣ回路１４方向
にデータが転送されるので、ＳＣＳＩアドレスカウンタ
１３１がライトアドレス、ＥＣＣアドレスカウンタ１３
２がリードアドレスを出力することになる。また、ＭＯ
ディスク３０のデータが読み出される時は、ＥＣＣ回路
１４からＳＣＳＩＩ／Ｆ１１方向にデータが転送される
ので、ＥＣＣアドレスカウンタ１３２がライトアドレ
ス、ＳＣＳＩアドレスカウンタ１３１がリードアドレス
を出力することになる。また、いずれの場合も、ＳＣＳ
Ｉアドレスカウンタ１３１およびＥＣＣアドレスカウン
タ１３２はインクリメンタルに（０，１，２，・・・・
と１ずつカウントアップするように）動作する。

【００２０】リフレッシュアドレスカウンタ１３３は、
ＤＲＡＭ１２１をリフレッシュする時のロウアドレスを
出力するためのカウンタである。

【００２１】アドレスセレクタ１３４は、バッファ１２
の動作に応じてアドレスを選択する選択手段である。ア
ドレスセレクタ１３４は、データ転送の時には、前述し
たように、データ転送の方向、および、データのリード
／ライトに応じて、ＳＣＳＩアドレスカウンタ１３１ま
たはＥＣＣアドレスカウンタ１３２のいずれかを選択す
る。さらに、その際にはＤＲＡＭ１２１の動作に合わせ
て、そのカウンタから出力されるアドレスをロウアドレ
スまたはカラムアドレスに分けて、適宜出力する。ま
た、リフレッシュ時には、アドレスセレクタ１３４はリ
フレッシュアドレスカウンタ１３３を選択し、その出力
アドレスをＤＲＡＭ１２１に出力する。

【００２２】リード・ライトコントローラ１３５は、Ｄ
ＲＡＭ１２１の動作、すなわち、バッファ１２の動作を
制御する。リード・ライトコントローラ１３５は、所定
周波数のクロックに基づいて、所定周期のタイムスロッ
トを設定し、このタイムスロットを単位としてバッファ
１２の動作を管理し制御する。リード・ライトコントロ
ーラ１３５は、所定数のタイムスロットを周期として、
その１周期の中の所定数のタイムスロットをバッファ１
２とＳＣＳＩＩ／Ｆ１１とのデータ転送に、残りのタイ
ムスロットをバッファ１２とＥＣＣ回路１４とのデータ
転送に割り当てる。さらに、そのバッファ１２とＥＣＣ
回路１４とのデータ転送に割り当てられたタイムスロッ
トであって、ＥＣＣ回路１４より入力されるＥＣＣイネ
ーブル（ＥＣＣＥＢ）信号がアクティブな期間、すなわ
ち、ＥＣＣ回路１４でエラー訂正処理が行われている期
間には、リード・ライトコントローラ１３５はＤＲＡＭ
１２１に対してリフレッシュを行う。

【００２３】なお、リード・ライトコントローラ１３５
は、実際には、ＤＲＡＭ１２１のＲＡＳ信号、ＣＡＳ信
号、ＷＥ信号などの信号を制御して、ＤＲＡＭ１２１が
前述したような所望の動作をするように制御する。ま
た、本実施の形態において、ＤＲＡＭ１２１のリフレッ
シュ方法は、リードオンリーリフレッシュである。

【００２４】本実施の形態において、リード・ライトコ
ントローラ１３５は、７．５ＭHzのクロックに基づい
て、その１周期、すなわち１３３nsecを１つのタイムス
ロットとする。そして、バッファ１２とＳＣＳＩＩ／Ｆ
１１のデータ転送に２つのタイムスロットを、バッファ
１２とＥＣＣ回路１４のデータ転送に１つのタイムスロ
ットを割り当て、この３つのタイムスロットを１つの周
期としてＤＲＡＭ１２１を制御する。そして、バッファ
１２とＥＣＣ回路１４とのデータ転送に割り当てられた
タイムスロットであって、ＥＣＣＥＢ信号がアクティブ
な時にＤＲＡＭ１２１に対してリフレッシュを行う。こ
のＤＲＡＭの制御の状態を図３に示す。なお、図３にお
いて、ＥＣＣＥＢ信号はアクティブローの信号とする。

【００２５】ＥＣＣ回路１４は、ＭＯディスク３０に記
録または再生されるデータのエラー訂正処理を行う回路
であり、ＭＯディスク３０に記録されるデータに対して
はエラー訂正符号の付与を行い、ＭＯディスク３０から
再生されるデータに対しては、付与されているエラー訂
正符号を用いてエラーチェックを行う。なお、本実施の
形態において、ＥＣＣ回路１４とバッファ１２の間は、
データのビット幅が３２ビットで２．５ＭHzで動作する
バスにより接続されている。

【００２６】ＲＦ回路２０は、バッファリング装置１０
から転送されたデータ信号のＲＦ信号への変換、およ
び、ＭＯディスク３０から読み出されたＲＦ信号のデー
タ信号への変換を行う信号変換回路である。ＭＯディス
ク３０は、ＲＦ回路２０より入力された信号の記録、お
よび、ＭＯディスクに記録されている信号の再生を行う
データ記録手段である。

【００２７】次に、バッファリング装置１０の動作につ
いて説明する。計算機装置などからＳＣＳＩＩ／Ｆ１１
を介して入力されたデータは、データセレクタ１２２を
介して、ＤＲＡＭ１２１のＳＣＳＩアドレスカウンタ１
３１によりアドレスが示される記憶領域に順次記憶され
る。このデータの転送は、図３に示すように、７．５Ｍ
Hzのクロックに基づいて設定されたタイムスロットの３
回に２回の割合で行われる。このＳＣＳＩＩ／Ｆ１１を
介するデータ転送は、バス幅が３２bit なので、最高で
１６０Ｍbps （３２bit ×５ＭHz）の転送レートで行わ
れることになる。

【００２８】ＳＣＳＩＩ／Ｆ１１を介してデータの転送
が行われたら、適宜ＤＲＡＭ１２１に記憶されたデータ
のＥＣＣ回路１４への転送も開始される。ＤＲＡＭ１２
１の、ＥＣＣアドレスカウンタ１３２で示すアドレスに
記憶されているデータは、データセレクタ１２２を介し
てＥＣＣ回路１４に転送される。この動作は、前記タイ
ムスロットの３回の中の残りの１回を利用して行われ
る。このＥＣＣ回路１４へのデータの転送は、バス幅が
３２bit なので、最高で８０Ｍbps （３２bit ×２．５
ＭHz）の転送レートで行われることになる。

【００２９】ＥＣＣ回路１４に所定量のデータが転送さ
れたら、ＥＣＣ回路１４においてエラー訂正符号の付与
が行われる。この時、ＥＣＣＥＢ信号はローレベルにな
り、バッファ１２からＥＣＣ回路１４へのデータの転送
は停止される。そして、この状態であって、ＥＣＣ回路
１４へデータ転送を行うタイムスロットの期間に、リー
ド・ライトコントローラ１３５はリフレッシュアドレス
カウンタ１３３の示すアドレスをＤＲＡＭ１２１に入力
し、ＤＲＡＭ１２１のリフレッシュを行う。ＥＣＣ回路
１４でエラー訂正符号の付与が行われたデータは、ＲＦ
回路２０でＲＦ信号に変換されＭＯディスク３０に記録
される。

【００３０】ＭＯディスク３０からデータを読み出す場
合にも、同様の動作が行われる。ＭＯディスク３０から
読み出された信号は、ＲＦ回路２０でデータ信号に変換
され、ＥＣＣ回路１４に入力される。そしてＥＣＣ回路
１４において、エラーチェックが行われている間は、Ｅ
ＣＣＥＢ信号はローレベルになり、ＥＣＣ回路１４から
バッファ１２へのデータの転送は停止される。したがっ
て、この状態で、バッファ１２がＥＣＣ回路１４とのデ
ータ転送を行うタイムスロットの期間に、リード・ライ
トコントローラ１３５はリフレッシュアドレスカウンタ
１３３の示すアドレスをＤＲＡＭ１２１に入力し、ＤＲ
ＡＭ１２１のリフレッシュを行う。

【００３１】エラーチェックの終了したデータは、バッ
ファ１２がＥＣＣ回路１４とのデータ転送を行うタイム
スロットの期間に、データセレクタ１２２を介して順次
ＤＲＡＭ１２１に転送される。この時は、ＥＣＣアドレ
スカウンタ１３２でアドレスが示される記憶領域にデー
タが格納される。そして、バッファ１２とＳＣＳＩＩ／
Ｆ１１がデータ転送を行うタイムスロットの期間に、Ｄ
ＲＡＭ１２１に格納されているデータが順次データセレ
クタ１２２およびＳＣＳＩＩ／Ｆ１１を介して計算機装
置などに転送される。なお、ＭＯディスク３０からＳＣ
ＳＩＩ／Ｆ１１方向にデータが転送される際の各部間の
データ転送レートも、前述したＳＣＳＩＩ／Ｆ１１から
ＭＯディスク３０方向にデータが転送される際の転送レ
ートと同じである。

【００３２】なお、通常ＤＲＡＭは、１０２４cycle/１
６msでリフレッシュを行うことが要求されている。本実
施の形態において、ＥＣＣＥＢ信号が常にローであれ
ば、２．５ＭHzの周期、すなわち１０２４cycle/０．４
msの周期で、リフレッシュが行われることになる。した
がって、前記ＤＲＡＭの仕様を満たすためには、バッフ
ァ１２がＥＣＣ回路１４とデータ転送を行うタイムスロ
ットの４０回に１回リフレッシュを行えばよいことにな
る。ＥＣＣ回路１４におけるエラー訂正処理が比較的複
雑な処理であることから、このリフレッシュサイクルは
十分確保され、本実施の形態のバッファリング装置１０
におけるＤＲＡＭの動作は保証される。

【００３３】このように、本実施の形態のバッファリン
グ装置１０によれば、リフレッシュサイクルを実質上無
視してデータ転送のシーケンスを設計できるので、７．
５ＭHzのクロックに基づいて１３３nsecの周期でＤＲＡ
Ｍをアクセスしても、計算機装置との間で最高１６０Ｍ
bps 、ＭＯディスク３０との間で最高８０Ｍbps のデー
タ転送が実現できる。そして、これにより、バッファ１
２に用いるメモリとして、従来と同じアクセスタイム６
０nsec、サイクルタイム１１０nsecのＤＲＡＭを用いる
ことができる。

【００３４】なお、本発明は本実施の形態に限られるも
のではなく、種々の改変が可能である。たとえば、本実
施の形態は、計算機装置に対して外部記憶装置として設
けられている記録再生装置に、本発明のバッファリング
装置を適用したものであった。しかし、本発明のバッフ
ァリング装置は、任意のデータ処理装置間におけるデー
タ転送に適用可能であり、その他の記録再生装置、ある
いは、計算機装置間などに適用してもよい。また、伝送
路とのインターフェイス部分に適用してもよい。

【００３５】また、バッファ１２においてデータを記憶
するＤＲＡＭの種類は、任意の容量、任意のビット構成
のもの、任意のアクセス速度のものを用いてよい。ま
た、本実施の形態のバッファリング装置では、一方のデ
ータ処理装置とのインターフェイスとしてＳＣＳＩイン
ターフェイスを用いていたが、これに限られるものでは
なく任意のインターフェイスでよい。また、本実施の形
態のＥＣＣ回路に具体的な回路構成は、周知の任意のエ
ラー訂正回路を適用してよい。その他、バッファ１２お
よびバッファコントローラ１３の細部の構成なども、本
実施の形態に限られるものではなく任意好適な回路構成
としてよい。

【００３６】

【発明の効果】本発明によれば、ＤＲＡＭを用いてより
高速にデータの転送が可能なバッファリング装置を提供
できる。換言すれば、高速にデータの転送を行うバッフ
ァリング装置を、ＤＲＡＭを用いて実現することがで
き、そのようなバッファリング装置を低コストで提供で
きる。

【図面の簡単な説明】

【図１】本発明のバファリング装置を適用したデータ記
録再生装置の構成を示すブロック図である。

【図２】図１に示したデータ記録再生装置のバッファリ
ング装置の、バッファおよびバッファコントローラの構
成をより詳細に示すブロック図である。

【図３】図２に示したバッファのＤＲＡＭのアクセス状
態を示すタイムチャートである。

【図４】これまでのバファリング装置を用いたデータ記
録再生装置の構成を示すブロック図である。

【図５】図４に示したバッファリング装置のＤＲＡＭの
アクセス状態を示すタイムチャートである。

【符号の説明】

１…データ記録再生装置１０…バッファリング装置１１…ＳＣＳＩインターフェイス１２…バッファ１２１…ＤＲＡＭ１２２…データセレクタ１３…バッファコントローラ１３１…ＳＣＳＩアドレスカウンタ１３２…ＥＣＣアドレスカウンタ１３３…リフレッシュアドレスカウンタ１３４…アドレスセレクタ１３５…リード・ライトコントローラ１４…ＥＣＣ回路２０…ＲＦ回路３０…ＭＯディスク

Claims

【特許請求の範囲】

【請求項１】第１のデータ処理手段と第２のデータ処理
手段との間のデータ転送を行うバッファリング手段であ
って、前記第１のデータ処理手段との間で転送されるデータに
対して、エラー訂正処理を行うエラー訂正処理手段と、前記第２のデータ処理手段との間のデータの転送を制御
するインターフェイス手段と、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）を有し、前記エラー訂正処理手段および前記インタ
ーフェイス手段各々とデータの転送を行い、前記第１の
データ処理手段と前記第２のデータ処理手段との間を転
送されるデータを一時的に前記ＤＲＡＭに格納するバッ
ファ手段と、前記バッファ手段へのデータの転送を制御し、さらに、
前記バッファ手段が前記第１のデータ処理手段とデータ
転送を行うために確保された期間であって、前記エラー
訂正処理手段においてエラー訂正処理が行われているた
めに前記データ転送が行われていない期間に、前記ＤＲ
ＡＭのリフレッシュを行うバッファ制御手段とを有する
バッファリング装置。
【請求項２】前記バッファ制御手段は、前記インターフェイス手段または前記エラー訂正処理手
段各々について、前記バッファ手段とデータの転送を行
う期間を周期的に決定し、当該期間に当該手段とバッフ
ァ手段がデータの転送を行うようにバッファ手段を制御
し、前記決定された期間の中の、前記エラー訂正処理手段が
前記バッファ手段とデータの転送を行う期間であって、
該エラー訂正処理手段が、エラー訂正処理を行い前記デ
ータの転送を行わない期間に、前記ＤＲＡＭのリフレッ
シュを行う請求項１記載のバッファリング装置。
【請求項３】前記エラー訂正処理手段は、前記第１のデータ処理手段に出力するデータに対して、
所定のデータ量のデータブロックごとにエラー訂正符号
を付与し、前記第１のデータ処理手段から入力されるデータに対し
て、前記所定のデータ量のデータブロックごとに、該デ
ータブロックに付与されたエラー訂正符号に基づいてエ
ラー訂正を行う請求項１または２記載のバッファリング
装置。
【請求項４】前記第１のデータ処理手段は、データ記録
再生装置である請求項１〜３いずれか記載のバッファリ
ング装置。
【請求項５】前記第１のデータ処理手段は、データ伝送
装置である請求項１〜３いずれか記載のバッファリング
装置。