JPH0793887A - データバッファメモリ時分割方式 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、単一のデータバッファメモリを時
分割制御のもとで周辺装置とともにデータの処理をおこ
なう場合に、動作タイミングのマージンが非常に少なく
なるという問題を解決するもので、単一のデータバッフ
ァメモリをタイミング的に比較的余裕をもって安定した
動作で、時分割制御のもとで記憶装置として活用する光
ディスク装置等の記録再生装置を提供することを目的と
する。 【構成】この発明のデータ転送装置は、第１の装置（１
０）から転送されるデータを記録し、これを第２の装置
（２）に供給する情報記録装置であって、前記第１又は
第２装置からのデータを記憶し、再生する手段（１４）
と、前記記憶・再生手段にリフレッシュ動作（ＲＡＳ、
ＣＡＳ）を行わせる手段（１７）と、前記記憶・再生手
段が前記第１又は第２装置とアクセス状態にあるとき、
前記記憶・再生手段にリフレッシュ動作（ＲＡＳ，ＣＡ
Ｓ）を行わせない手段（１７）と、を具備する情報記録
装置である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、記録するデータをホ
ストコンピュータから記録媒体としての光ディスクに転
送したり、あるいは光ディスクから再生したデータをホ
ストコンピュータに転送するために、このデータを一時
的に記憶・再生するメモリーバッファーを有する情報記
録装置に関する。

【０００２】

【従来の技術】光ディスク装置等の記録再生装置では、
ホストコンピュータからの光ディスクへ記録するための
データや、光ディスクから再生したデータを一時的に保
存するためデータバッファメモリを持っている。

【０００３】このバッファメモリは、基本的には光ディ
スク装置等とホストコンピュータとのそれぞれに一つづ
つ、二つ以上のバッファメモリが設けられるものであ
る。しかし、特願平４−６４，９８５に開示されるよう
に、近年、記録再生装置の超小形化／低コスト／データ
バッファメモリの大容量化が必要とされており、装置内
の回路基板に占める面積、コスト面での削減が要求され
ている。そこで、単一のデータバッファメモリを時分割
制御のもとで使用することで、装置規模の縮小・コスト
の削減を可能にしている。

【０００４】しかしながら、単一のデータバッファメモ
リを時分割制御のもとで、複数の情報装置に対してデー
タを記録・再生を行なう使用例においては、複数のデー
タバッファメモリを使用するときに比べて、非常にタイ
ミング的にマージンが少ない状態で使用しなければなら
ない。このため、設計時の各タイミング信号の設定の際
のマージン、周辺の装置においての使用条件のマージ
ン、データ処理中のノイズの発生に対する安定性などに
問題がある。

【０００５】

【発明が解決しようとする課題】この発明は、上記した
ように、単一のデータバッファメモリを時分割制御のも
とで周辺装置とともにデータの処理をおこなう場合に、
動作タイミングのマージンが非常に少なくなるという問
題を解決するもので、単一のデータバッファメモリをタ
イミング的に比較的余裕をもって安定した動作で、時分
割制御のもとで記憶装置として活用する光ディスク装置
等の記録再生装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明の情報記録装置
は、第１の装置（１０）から転送されるデータを記録
し、これを第２の装置（２）に供給する情報記録装置で
あって、前記第１又は第２装置からのデータを記憶し、
再生する手段（１４）と、前記記憶・再生手段にリフレ
ッシュ動作（ＲＡＳ、ＣＡＳにより与えられる）を行わ
せる手段（１７）と、前記記憶・再生手段が前記第１又
は第２装置とアクセス状態にあるとき、前記記憶・再生
手段にリフレッシュ動作を行わせない手段（１７）と、
を具備する情報記録装置である。

【０００７】更に、この発明の光ディスク情報記録再生
装置は、光ディスクデータ再生ユニット（１０）から転
送されるデータを記録・再生し、これを外部の装置
（２）に供給するディスク情報記録再生装置であって、
前記光ディスクデータ再生ユニット（１０）又は前記外
部の装置（２）からのデータを時分割制御により記憶・
再生するデータバッファメモリ（１４）と、前記バッフ
ァメモリ（１４）のリフレッシュ動作を行わせる手段
（１７）と、前記データバッファメモリ（１４）が前記
光ディスクデータ再生ユニット（１０）又は前記外部の
装置（２）とアクセス状態にあるとき、前記バッファメ
モリ（１４）のリフレッシュ動作を禁止する手段（１
７）と、を具備する光ディスク情報記録再生装置であ
る。

【０００８】

【作用】この発明は、上記に述べた構造により、タイミ
ング調停回路（１７）が働きかけることにより、上記の
記憶・再生手段（１４）が第１又は第２装置（１０、
２）とアクセス状態にあるとき、この記憶・再生手段
（１４）にリフレッシュ動作（ＲＡＳ，ＣＡＳにより与
えられる）を行わせない。これにより、記録再生手段
は、アクセス状態にあるときには、タイミング調停回路
のリフレッシュ動作のタイミングを待たずに記録再生処
理を行うことができ、タイミング的なマージンを多くと
ることができる。

【０００９】また、この発明は、上記に述べた構造によ
り、タイミング調停回路（１７）によって、上記のデー
タバファメモリ（１４）が光ディスクデータ再生装置
（１０）又は外部装置（２）とアクセス状態にあると
き、このデータバッファメモリ（１４）にリフレッシュ
動作を行わせない働きをもつ。これにより、データバッ
ファメモリは、アクセス状態にあるときには、タイミン
グ調停回路のリフレッシュ動作のタイミングを待たずに
記録再生処理を行うことができ、タイミング的なマージ
ンを多くとることができる。従って、比較的アクセス時
間が遅く、安価なＤＲＡＭによっても、上記の光ディス
ク情報記録再生装置を構成することができる。

【００１０】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は光ディスクにデータを記憶した
り、光ディスクに記憶されているデータを再生する記録
再生システムの構成を示すブロック図である。

【００１１】図１において、この記録再生システムは、
この発明のデータ転送装置を有する光ディスク装置（記
録再生装置）１と記録するデータを出力したり、再生し
たデータを受入れるホストコンピュータ２から構成され
ている。

【００１２】光ディスク装置１は、光ディスク１０にデ
ータを記録したり、あるいは光ディスク１０に記録され
ているデータを再生する記録再生部１１、光ディスク装
置１の全体を制御するＣＰＵ１２、ホストコンピュータ
２用のインターフェース回路１３、記録するデータや再
生したデータや誤り訂正がなされたデータ等が記憶され
るデータバッファメモリ１４、データバッファメモリ１
４に記憶された再生データに対してこの再生データとと
もに再生されたチェックコードを用いて誤りの有無を判
定し、その誤りの訂正を行う誤り／訂正回路１５、記録
再生部１１から供給される光ディスク１０からの再生デ
ータを１バイト（８ビット）のパラレルデータに変換し
たり、タイミング調停回路１７からの記録データをシリ
アルデータに変換するシリアル−パラレル変換回路１
６、および各部にタイミング信号を出力するタイミング
調停回路１７によって構成されている。

【００１３】タイミング調停回路１７は、図２に示すよ
うに、アンド回路、オア回路、ラッチ回路等の論理回路
により構成され、種々のタイミング信号を出力するタイ
ミング調停部２１、データを転送するゲートとして用い
られるバッファ２２、２３、２４、２５、および各部を
接続するデータバス３１、３２、３３、３４、３５によ
って構成されている。

【００１４】また、上記各部は種々の信号線によって接
続されている。上記各部を接続する種々の信号線とデー
タバス３１、…について、図２を用いて説明する。

【００１５】すなわち、タイミング調停部２１には、図
示しない発振回路からのサイクルクロック信号ＣＹ−Ｃ
ＬＫ、サイクルエンド信号ＣＹ−ＥＮＤと、ＣＰＵ１２
からのチップセレクト信号ＣＰＵ−ＣＳ、リード信号Ｃ
ＰＵ−ＲＤ、ライト信号ＣＰＵ−ＷＲと、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
と、誤り／訂正回路１５からのデータ送受要求信号ＥＣ
Ｃ−ＲＥＱと、シリアル−パラレル変換回路１６からの
データ送受要求信号Ｓ／Ｐ−ＲＥＱとが供給されてい
る。

【００１６】タイミング調停部２１からは、待機（レデ
ィ）信号ＣＰＵ−ＲＤＹがＣＰＵ１２へ出力され、リー
ド信号Ｉ／Ｆ−ＲＤとライト信号Ｉ／Ｆ−ＷＲと応答信
号Ｉ／Ｆ−ＡＣＫとがインターフェース回路１３へ出力
され、リード信号ＢＦ−ＲＤとライト信号ＢＦ−ＷＲと
チップセレクト信号ＢＦ−ＣＳとがデータバッファメモ
リ１４へ出力され、リード信号ＥＣＣ−ＲＤとライト信
号ＥＣＣ−ＷＲと応答信号ＥＣＣ−ＡＣＫとが誤り／訂
正回路１５へ出力され、応答信号Ｓ／Ｐ−ＡＣＫと方向
（ディレクション）信号Ｓ／Ｐ−ＤＩＲとがシリアル−
パラレル変換回路１６へ出力され、方向信号ＣＰＵ−Ｄ
ＩＲがバッファ２２へ出力され、方向信号Ｉ／Ｆ−ＤＩ
Ｒがバッファ２３へ出力され、方向信号ＥＣＣ−ＤＩＲ
がバッファ２４へ出力され、方向信号Ｓ／Ｐ−ＤＩＲが
バッファ２５へ出力されてる。

【００１７】また、タイミング調停部２１からのゲート
信号ＣＰＵ−Ｇがバッファ２２へ出力され、応答信号Ｉ
／Ｆ−ＡＣＫがゲート信号としてバッファ２３へ出力さ
れ、応答信号ＥＣＣ−ＡＣＫがゲート信号としてバッフ
ァ２４へ出力され、応答信号Ｓ／Ｐ−ＡＣＫがゲート信
号としてバッファ２５へ出力される。

【００１８】また、ＣＰＵ１２とタイミング調停部２１
とバッファ２２は、データバス３１で接続され、インタ
ーフェース回路１３とバッファ２３は、データバス３２
で接続され、誤り／訂正回路１５とバッファ２４は、デ
ータバス３３で接続され、シリアル−パラレル変換回路
１６とバッファ２５は、データバス３４で接続され、デ
ータバッファメモリ１４と各バッファ２２、２３、２
４、２５とは、データバス３５で接続されている。

【００１９】タイミング調停回路１７は、ＣＰＵ１２か
らのチップセレクト信号、インターフェース回路１３、
誤り／訂正回路１５、シリアル−パラレル変換回路１６
からのデータ送受要求信号によりデータ転送が制御され
ている。この際、各信号には優先順位（要求優先度）が
設定されており、たとえば「シリアル−パラレル変換回
路１６からのデータ送受要求信号＞誤り／訂正回路１５
からのデータ送受要求信号あるいはＣＰＵ１２からのチ
ップセレクト信号＞インターフェース回路１３からのデ
ータ送受要求信号」の順になっている。

【００２０】タイミング調停回路１７では、図３および
図４に示すように、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に上記要求優先度の高い要求に対応した調停を行うよ
うになっている。

【００２１】つまり、各リード／ライトサイクルの終り
のタイミングで次のサイクルがどのデータ送受要求を許
可するかを決定し、この決定した要求に対応した調停が
行なわれる。

【００２２】たとえば、シリアル−パラレル変換回路１
６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給され
ている場合には、その要求の許可を決定し、シリアル−
パラレル変換回路１６からのデータ送受要求信号Ｓ／Ｐ
−ＲＥＱが供給されていない状態で、誤り／訂正回路１
５からのデータ送受要求信号ＥＣＣ−ＲＥＱあるいはＣ
ＰＵ１２からのチップセレクト信号ＣＰＵ−ＣＳが供給
されている場合には、その要求の許可を決定し、他の回
路から要求信号が供給されていない場合、インターフェ
ース回路１３からのデータ送受要求信号Ｉ／Ｆ−ＲＥＱ
に対する要求の許可を決定する。

【００２３】たとえば、ホストコンピュータ２から所定
のアドレスのデータの再生がＣＰＵ１２に指示された場
合、ＣＰＵ１２はリードモードを示す信号をタイミング
調停部２１へ出力するとともに、所定のアドレスのデー
タの再生を記録再生部１１に指示する。この指示によ
り、記録再生部１１は光ディスク１０からデータを再生
し、シリアル−パラレル変換回路１６へ出力する。

【００２４】そして、シリアル−パラレル変換回路１６
は、１バイト分のデータが準備できた際、データ送受要
求信号Ｓ／Ｐ−ＲＥＱをタイミング調停部２１へ出力す
る。タイミング調停部２１は、その要求優先度の一番高
い応答信号Ｓ／Ｐ−ＡＣＫによりシリアル−パラレル変
換回路１６とデータバッファメモリ１４とのデータ送受
を判断し、サイクルエンド信号ＣＹ−ＥＮＤが「０」で
サイクルクロック信号ＣＹ−ＣＬＫの立上げの際に、シ
リアル−パラレル変換回路１６からデータバッファメモ
リ１４へのデータ送受を示す方向信号Ｓ／Ｐ−ＤＩＲを
シリアル−パラレル変換回路１６とバッファ２２へ出力
するとともに、応答信号Ｓ／Ｐ−ＡＣＫをシリアル−パ
ラレル変換回路１６とバッファ２２へ出力し、さらにラ
イト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ−ＣＳと
をデータバッファメモリ１４へ出力する。

【００２５】これにより、シリアル−パラレル変換回路
１６からの再生データはデータバス３４、バッファ２
２、データバス３５を介してデータバッファメモリ１４
へ供給され、データバッファメモリ１４で記憶される。

【００２６】このシリアル−パラレル変換回路１６から
の再生データは所定の間隔でデータバッファメモリ１４
へ供給され、データバッファメモリ１４で記憶される。
また、タイミング調停部２１は、バッファ２２から誤り
／訂正回路１５へのデータ送受を示す方向信号ＥＣＣ−
ＤＩＲをバッファ２４へ出力するとともに、応答信号Ｅ
ＣＣ−ＡＣＫを誤り／訂正回路１５とバッファ２４へ出
力し、さらにライト信号ＥＣＣ−ＷＲを誤り／訂正回路
１５へ出力する。

【００２７】これにより、シリアル−パラレル変換回路
１６からの再生データとその後のエラー訂正コードとが
データバス３４、バッファ２２、データバス３５、バッ
ファ２４、データバス３３を介して誤り／訂正回路１５
へ供給される。

【００２８】また、誤り／訂正回路１５で誤りが判定さ
れた際に、誤り／訂正回路１５はデータ送受要求信号Ｅ
ＣＣ−ＲＥＱをタイミング調停部２１へ出力する。タイ
ミング調停部２１は、シリアル−パラレル変換回路１６
からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給されて
いない際、誤り／訂正回路１５とデータバッファメモリ
１４とのデータ送受を判断し、サイクルエンド信号ＣＹ
−ＥＮＤが「０」でサイクルクロック信号ＣＹ−ＣＬＫ
の立上げの際に、誤り／訂正回路１５からデータバッフ
ァメモリ１４へのデータ送受を示す方向信号ＥＣＣ−Ｄ
ＩＲをバッファ２４へ出力し、応答信号ＥＣＣ−ＡＣＫ
を誤り／訂正回路１５とバッファ２４へ出力し、リード
信号ＥＣＣ−ＲＤを誤り／訂正回路１５へ出力し、ライ
ト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ−ＣＳとを
データバッファメモリ１４へ出力する。

【００２９】これにより、誤り／訂正回路１５からの訂
正データはデータバス３３、バッファ２４、データバス
３５を介してデータバッファメモリ１４へ供給され、デ
ータバッファメモリ１４に記憶させている再生データが
訂正される。

【００３０】また、インターフェース回路１３でホスト
コンピュータ２からのデータ転送可信号が供給されてい
る際に、インターフェース回路１３はデータ送受要求信
号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力する。

【００３１】タイミング調停部２１は、他の回路からの
データ送受要求信号が供給されていない際、データバッ
ファメモリ１４とインターフェース回路１３とのデータ
送受を判断し、サイクルエンド信号ＣＹ−ＥＮＤが
「０」でサイクルクロック信号ＣＹ−ＣＬＫの立上げの
際に、データバッファメモリ１４からインターフェース
回路１３へのデータ送受を示す方向信号Ｉ／Ｆ−ＤＩＲ
をバッファ２３へ出力し、応答信号Ｉ／Ｆ−ＡＣＫをイ
ンターフェース回路１３とバッファ２３へ出力し、ライ
ト信号Ｉ／Ｆ−ＷＲをインターフェース回路１３へ出力
し、リード信号ＢＦ−ＲＤとチップセレクト信号ＢＦ−
ＣＳとをデータバッファメモリ１４へ出力する。

【００３２】これにより、データバッファメモリ１４か
らの再生データはデータバス３５、バッファ２３、デー
タバス３２を介してインターフェース回路１３へ供給さ
れ、インターフェース回路１３に記憶される。

【００３３】その後、そのインターフェース回路１３に
記憶された再生データはホストコンピュータ２へ出力さ
れる。したがって、図５に示すように、シリアル−パラ
レル変換回路１６からのデータ送受要求信号Ｓ／Ｐ−Ｒ
ＥＱが供給された際、シリアル−パラレル変換回路１６
（光ディスク１０）とデータバッファメモリ１４との間
のデータ送受が行われシリアル−パラレル変換回路１６
からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給されて
いない状態で、誤り／訂正回路１５からのデータ送受要
求信号ＥＣＣ−ＲＥＱが供給された際、誤り／訂正回路
１５とデータバッファメモリ１４との間のデータ送受が
行われ、シリアル−パラレル変換回路１６からのデータ
送受要求信号Ｓ／Ｐ−ＲＥＱと誤り／訂正回路１５から
のデータ送受要求信号ＥＣＣ−ＲＥＱが供給されていな
い場合、データバッファメモリ１４とインターフェース
回路１３（ホストコンピュータ２）との間のデータ送受
が行われる。

【００３４】この場合、Ｔはデータバッファメモリ１４
との１データのリード／ライトサイクルである。次に、
ホストコンピュータ２から所定のアドレスへのデータの
記録がＣＰＵ１２に指示された場合、ＣＰＵ１２はライ
トモードを示す信号をタイミング調停部２１へ出力する
とともに、所定のアドレスへのデータの記録を記録再生
部１１に指示する。

【００３５】また、ホストコンピュータ２から１バイト
単位の記録データがインターフェース回路１３に供給さ
れる。すると、インターフェース回路１３はデータ送受
要求信号Ｉ／Ｆ−ＲＥＱをタイミング調停部２１へ出力
する。

【００３６】タイミング調停部２１は、インターフェー
ス回路１３とデータバッファメモリ１４とのデータ送受
を判断し、サイクルエンド信号ＣＹ−ＥＮＤが「０」で
サイクルクロック信号ＣＹ−ＣＬＫの立上げの際に、イ
ンターフェース回路１３からデータバッファメモリ１４
へのデータ送受を示す方向信号Ｉ／Ｆ−ＤＩＲをバッフ
ァ２３へ出力し、応答信号Ｉ／Ｆ−ＡＣＫをインターフ
ェース回路１３とバッファ２３へ出力し、リード信号Ｉ
／Ｆ−ＲＤをインターフェース回路１３へ出力し、ライ
ト信号ＢＦ−ＷＲとチップセレクト信号ＢＦ−ＣＳとを
データバッファメモリ１４へ出力する。

【００３７】これにより、インターフェース回路１３か
らの記録データはデータバス３２、バッファ２３、デー
タバス３５を介してデータバッファメモリ１４へ供給さ
れ、データバッファメモリ１４に記憶される。

【００３８】また、シリアル−パラレル変換回路１６
は、所定の周期（３Ｔ）でデータ送受要求信号Ｓ／Ｐ−
ＲＥＱをタイミング調停部２１へ出力する。タイミング
調停部２１は、データバッファメモリ１４とシリアル−
パラレル変換回路１６とのデータ送受を判断し、サイク
ルエンド信号ＣＹ−ＥＮＤが「０」でサイクルクロック
信号ＣＹ−ＣＬＫの立上げの際に、データバッファメモ
リ１４からシリアル−パラレル変換回路１６へのデータ
送受を示す方向信号Ｓ／Ｐ−ＤＩＲをシリアル−パラレ
ル変換回路１６とバッファ２２へ出力するとともに、応
答信号Ｓ／Ｐ−ＡＣＫをシリアル−パラレル変換回路１
６とバッファ２２へ出力し、さらにリード信号ＢＦ−Ｒ
Ｄとチップセレクト信号ＢＦ−ＣＳとをデータバッファ
メモリ１４へ出力する。

【００３９】これにより、データバッファメモリ１４か
らの記録データはデータバス３５、バッファ２２、デー
タバス３４を介してシリアル−パラレル変換回路１６へ
供給される。すると、シリアル−パラレル変換回路１６
は供給された記録データをシリアルデータに変換して記
録再生部１１へ出力する。記録再生部１１は供給される
記録データに応じて光ディスク１０にデータを記憶す
る。

【００４０】したがって、図６に示すように、シリアル
−パラレル変換回路１６からのデータ送受要求信号Ｓ／
Ｐ−ＲＥＱが供給された際、データバッファメモリ１４
とシリアル−パラレル変換回路１６（光ディスク１０）
との間のデータ送受が行われシリアル−パラレル変換回
路１６からのデータ送受要求信号Ｓ／Ｐ−ＲＥＱが供給
されていない場合、インターフェース回路１３（ホスト
コンピュータ２）とデータバッファメモリ１４との間の
データ送受が行われる。

【００４１】この場合、Ｔはデータバッファメモリ１４
との１データのリード／ライトサイクルである。したが
って、シリアル−パラレル変換回路１６からのデータ送
受要求信号Ｓ／Ｐ−ＲＥＱの最小周期を３Ｔとしてあ
り、インターフェース回路１３からのデータ送受要求信
号Ｉ／Ｆ−ＲＥＱの最小周期は１．５Ｔ以上であれば、
ホストコンピュータ２とのデータ送受を無駄なく行うこ
とができる。

【００４２】上記実施例では、光ディスクにおける生エ
ラーレートは１０-6台であるので、誤り／訂正回路から
のデータ送受要求信号はほとんど発生せず、ホストコン
ピュータとのデータ送受の転送速度への影響は無視でき
る。

【００４３】また、上記実施例では、誤り／訂正回路を
用いたが、これに限らず、誤り／訂正回路を用いない場
合も同様に実施できる。また図７は、本発明のデータバ
ッファメモリにおけるリフレッシュ動作と、データアク
セス状態との関係を説明するためのタイミングチャート
である。この図において、（ａ）は、ＤＲＡＭのリフレ
ッシュ動作を利用する場合のタイミングを示しており、
この中のＡは、記憶媒体とデータバッファメモリとの間
のデータの送受を示し、Ｂは、ホストコンピュータとデ
ータバッファメモリとの間のデータ送受を示し、Ｃは、
リフレッシュ動作を示し、Ｔは、データバッファメモリ
との１データのＷ／Ｒ（ライト・リード）サイクルを示
している。ここで、３Ｔは、光ディスク装置等の記録媒
体とのデータ送受の一つのサイクルを示している。この
図においては、リフレッシュ動作を用いており、タイミ
ング的にはマージンはあまり望めない。

【００４４】一方、（ｂ）は、記録媒体とのデータの送
受を、ＤＲＡＭのメモリアドレスを連続的にアクセスし
ながら行なうことにより、リフレッシュを行なう場合を
示したタイミングチャートである。この図によれば、デ
ータアクセス期間中は、データバッファメモリにおいて
行われるリフレッシュ動作が行われていないことが分か
る。

【００４５】又、更に、図８は、この発明のデータバッ
ファメモリにおけるリフレッシュ動作と、制御信号との
関係を示すタイミングチャートである。この図において
は、データバッファメモリが光ディスク装置等とアクセ
スしていない期間中は、タイミング調停回路１７からの
制御信号、ＲＡＳ、ＣＡＳ、ＲＤ、ＷＲ等の組み合わせ
により、リフレッシュ動作をするべく（ＣＡＳビフォー
アＲＡＳにより）働きかけている。しかし、アクセスし
ている期間１０１において、これらの制御信号によるリ
フレッシュ動作の指令は行われないことが判る。

【００４６】又、更に、図９は、従来のデータバッファ
メモリにおけるリフレッシュ動作と、データアクセス状
態との関係を示すタイミングチャートであり、この場合
には、アクセスされている期間においても定期的にデー
タバッファメモリのリフレッシュ動作は行われており、
本発明の効果は得られない。

【００４７】更に、図１０は、この発明のデータバッフ
ァメモリにおける１ブロック分のデータとＤＲＡＭアド
レスとの関係を示す対称表であり、図１１は、この発明
のデータバッファメモリと、光ディスク装置、ホストコ
ンピュータ、誤り／訂正回路とのアクセスのタイミング
を示すタイミングチャートである。この図においては、
リフレッシュタイミングと、更に詳細なメディアとのデ
ータＷ／Ｒを示した図である。光ディスク装置のディス
クの１ブロックが例えば、５１２バイトである場合、一
つのバイト（この図ではバイト１０２）は、一つのアク
セスサイクルＴとして表される。このサイクルＴは、デ
ータバッファメモリ１４とメディア１０とのＷ／Ｒ（メ
ディアとのＷ／Ｒで示される）、ホストコンピュータ２
等とインターフェース回路１３とのＷ／Ｒ（Ｉ／Ｆで示
される）、そして、誤り／訂正回路１５の動作期間（Ｅ
ＣＣで示される）からなっている。又、更に、この図か
らも、アクセス中は、リフレッシュが行われないことが
波線により示される。

【００４８】

【発明の効果】以上詳述したようにこの発明によれば、
単一のデータバッファメモリを時分割制御のもとで周辺
装置とともにデータの処理をおこなう場合に、動作タイ
ミングのマージンが少なくなることを解消するものであ
り、タイミング調停回路によって、上記のデータバファ
メモリが光ディスクデータ再生装置又は外部装置とアク
セス状態にあるとき、このデータバッファメモリにリフ
レッシュ動作を行わせない働きをもつ。これにより、デ
ータバッファメモリは、アクセス状態にあるときには、
タイミング調停回路のリフレッシュ動作のタイミングを
待たずに記録再生処理を行うことができ、タイミング的
なマージンを多くとることができ、従って、比較的アク
セス時間が遅く、安価なＤＲＡＭによっても、上記の光
ディスク情報記録再生装置を構成することができる。

【図面の簡単な説明】

【図１】この発明の一実施例におけるの全体の構成を示
すブロック図。

【図２】この発明のタイミング調停回路の構成を示すブ
ロック図。

【図３】この発明のタイミング調停部の要求信号の許可
論理を示す図。

【図４】この発明のタイミング調停部の要求信号の許可
論理を説明するためのタイミングチャート。

【図５】この発明の各要求信号に対応する許可状態を説
明するためのタイミングチャート。

【図６】この発明の各要求信号に対応する許可状態を説
明するためのタイミングチャート。

【図７】この発明のデータバッファメモリにおけるリフ
レッシュ動作と、データアクセス状態との関係を示すタ
イミングチャート。

【図８】この発明のデータバッファメモリにおけるリフ
レッシュ動作と、制御信号との関係を示すタイミングチ
ャート。

【図９】従来のデータバッファメモリにおけるリフレッ
シュ動作と、データアクセス状態との関係を示すタイミ
ングチャート。

【図１０】この発明のデータバッファメモリにおける１
ブロック分のデータとＤＲＡＭアドレスとの関係を示す
対称表。

【図１１】この発明のデータバッファメモリと、光ディ
スク装置、ホストコンピュータ、誤り／訂正回路とのア
クセスのタイミングを示すタイミングチャート。

【符号の説明】

１…光ディスク装置、２…ホストコンピュータ、１０…
光ディスク、１１記録再生部、１２…ＣＰＵ、１３…イ
ンターフェース回路、１４…データバッファメモリ、１
５…誤り／訂正回路、１６…シリアル−パラレル変換回
路、１７…タイミング調停回路、２１…タイミング調停
部、２２、２３、２４、２５…バッファ３１、３２、３
３、３４、３５…データバス。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の装置から転送されるデータを記録
   し、これを第２の装置に供給する情報記録装置であっ
   て、 前記第１又は第２装置からのデータを記憶し、再生する
   手段と、 前記記憶・再生手段にリフレッシュ動作を行わせる手段
   と、 前記記憶・再生手段が前記第１又は第２装置とアクセス
   状態にあるとき、前記記憶・再生手段にリフレッシュ動
   作を行わせない手段と、を具備する情報記録装置。
2. 【請求項２】 光ディスクデータ再生ユニットから転送
   されるデータを記録・再生し、これを外部の装置に供給
   するディスク情報記録再生装置であって、 前記光ディスクデータ再生ユニット又は前記外部の装置
   からのデータを時分割制御により記憶・再生するデータ
   バッファメモリと、 前記バッファメモリのリフレッシュ動作を行わせる手段
   と、 前記データバッファメモリが前記光ディスクデータ再生
   ユニット又は前記外部の装置とアクセス状態にあると
   き、前記バッファメモリのリフレッシュ動作を禁止する
   手段と、を具備する光ディスク情報記録再生装置。