KR19980029921A - 반도체 패키지 구조 및 제조 방법 - Google Patents

Abstract

본 발명은 반도체 패키지에 관한 것으로, 반도체 칩을 리드 프레임에 실장하는데 있어서 다이 패드를 사용하지 않고 인너 리드를 에칭하여 직접 인너 리드 위에 반도체 칩을 접착함으로써 반도체 패키지에 크랙이 발생되는 것을 방지하여 제품의 신뢰성을 향상시킬 수 있고, 반도체 패키지의 두께를 줄일 수 있으며 또한, 원자재비를 감소 할 수 있다.

Description

반도체 패키지 구조 및 제조 방법

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩을 리드 프레임에 실장하는데 있어서 접착제를 사용하지 않고 인너 리드를 식각하여 반도체 칩을 실장하여 신뢰성을 향상시킨 반도체 패키지 구조 및 제조 방법에 관한 것이다.

일반적인 반도체 패키지의 제조 공정은 리드 프레임의 다이 패드에 접착제를 이용하여 반도체 칩을 부착하고 반도체 칩과 리드 프레임의 인너 리드를 전기적으로 연결하기 위해서 와이어 본딩을 하고, 와이어 본딩된 반도체 칩을 보호하기 위해서 몰딩하는 공정으로 이루어진다.

LOC 방식의 반도체 패키지는 반도체 칩에 인너 리드를 부착하고 반도체 칩과 인너 리드를 전기적으로 연결하기 위해서 와이어 본딩을 하고, 와이어 본딩된 반도체 칩을 보호하기 위해서 몰딩하는 공정으로 이루어진다.

도 1은 종래의 일반적 방식 패키지의 구조 및 제조 방법을 첨부된 도면 도1을 참조하여 설명하면 다음과 같다.

먼저, 리드 프레임의 다이 패드(11) 상부면에 접착제(13)를 부착한 후에 반도체 칩(15)을 다이 패드(11)에 부착한다. 이후, 반도체 칩(15)과 리드 프레임의 인너 리드(17)를 전기적으로 접속하기 위해서 반도체 칩(15)의 상부면에 형성되어 있는 본딩 패드(미도시)와 인너 리드(17)를 와이어(18)로 연결하고 반도체 칩(15)과 와이어(18)와 인너 리드(17)를 충격이나 외부 환경으로부터 보호하기 위해서 성형 수지(19)로 밀봉한다.

도 2는 종래의 LOC 방식 패키지의 구조 및 제조 방법을 첨부된 도면 도1을 참조하여 설명하면 다음과 같다.

먼저, 반도체 칩(21) 상부면 양쪽끝단에 접착 테이프(23)를 부착한 후에 반도체 칩(21) 상부면과 인너 리드(25) 하부면을 접착 테이프(23)로 부착한다. 이후, 반도체 칩(21)과 인너 리드(25)를 전기적으로 접속하기 위해서 반도체 칩(21)의 상부면 중앙에 형성되어 있는 본딩 패드(미도시)와 인너 리드(25)를 와이어(27)로 연결하고 반도체 칩(21)과 와이어(27)와 인너 리드(25)를 충격이나 외부 환경으로부터 보호하기 위해서 성형 수지(29)로 밀봉한다.

그러나, 접착제를 사용하여 다이 패드나 인너 리드에 반도체 칩을 실장한 후 성형 수지를 이용하여 반도체 패키지를 몰딩할 경우 반도체 칩을 부착하기 위해서 사용되는 접착제와 반도체 패키지를 몰딩하기 위해서 사용된 성형 수지의 열팽창 계수의 차로 인해 크랙이 발생되어 제품의 신뢰성이 저하되었고, 또한 일반적으로 사용되는 방식에서는 다이 패드에 반도체 칩을 부착함으로써 원자재비가 상승되는 문제점이 있었다.

또한, 다이 패드를 이용하여 반도체 칩을 부착하거나 반도체 칩 상부면에 인너 리드를 부착한 경우 반도체 패키지의 두께가 증가되었다.

따라서, 본 발명의 목적은 접착제와 성형 수지의 열팽창 계수의 차로 인해 크랙이 발생되는 것과 다이 패드로 인해 원자재비가 상승되는 것을 방지하기 위해 접착제를 사용하지 않고 인너 리드 상부에 반도체 칩을 직접 탑재함으로써 제품의 신뢰성을 향상시키고 원자재비를 감소시켰으며 반도체 패키지의 두께를 줄인 반도체 패키지 구조 및 제조 방법을 제공하는데 있다.

도 1은 종래의 일반적 방식의 패키지 구조를 개략적으로 나타낸 단면도,

도 2는 종래의 LOC 방식의 패키지 구조를 개략적으로 나타낸 단면도,

도 3은 본 발명에 의한 반도체 패키지 제조 공정을 나타낸 단면도,

도 4는 본 발명에 의한 리드 프레임의 구조를 개략적으로 나타낸 단면도.

〈도면 주요부분에 대한 부호의 설명〉

31 : 인너 리드 32 : 타이바(tie-bar)

33 : 반도체 칩 35 : 와이어

37 : 성형 수지

이와 같은 목적을 달성하기 위해서 본 발명은 인너 리드와 타이바로 구성되며 일정영역이 일정 깊이로 에칭된 리드 프레임과, 상기 리드 프레임의 에칭된 부분에 탑재되는 반도체 칩과, 상기 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 와이어와, 상기 반도체 칩과 상기 리드 프레임과 상기 와이어를 보호하기 위한 성형 수지를 포함하는 것을 특징으로 한다.

이하 본 발명에 의한 실시예를 도 3을 참조하여 설명하면 다음과 같다.

도 3은 본 발명에 의한 일반적 방식의 반도체 패키지의 구조 및 제조 방법을 나타낸 단면도이다.

먼저, 리드 프레임의 인너 리드(31)를 에칭하기 위해서 도 3A에 도시된 바와 같이 반도체 칩(33)이 탑재될 영역 즉, 인너 리드(31)의 단부만을 에칭 용액에 담궈 인너 리드(31)를 에칭하는데, 그 두께의 약 1/2 정도이고, 그 길이는 반도체 칩(33)을 탑재하였을 경우 반도체 칩(33)이 이탈하지 않을 정도의 길이이다. 이후, 인너 리드(31)의 단부 에칭영역(31a)에 반도체 칩(33)을 용이하게 탑재하기 위해서 도 3B에 도시된 바와 같이 치공구와 같은 도구를 이용하여 에칭영역(31a)을 눌러 아래로 휘게한 다음 반도체 칩을 탑재시킨다. 이때, 에칭영역(31a)에 탑재된 반도체 칩(33)이 반도체 칩(33)이 외부로 이탈하는 것을 방지하기 위해서 진공장치를 이용하여 인너 리드(31)의 에칭영역(31a)에 반도체 칩(33)을 흡착시킨 후에 도 3C에 도시된 바와 같이 반도체 칩(33)을 완전히 인너 리드(31)에 고정하기 위해서 아래로 휘어진 에칭영역(31a)을 다시 원상태로 복귀시킨다.

이어서, 도 3D에 도시된 바와 같이 반도체 칩(33)과 인너 리드(31)를 전기적으로 접속하기 위해서 반도체 칩(33)의 상부면에 형성되어 있는 본딩 패드(미도시)와 인너 리드(31)를 와이어(35)로 연결하고 도 3E에 도시된 바와 같이 반도체 칩(33)과 와이어(35)와 인너 리드(31)를 충격이나 외부 환경으로부터 보호하기 위해서 성형 수지(37)로 밀봉한다.

이와 같이 접착제를 사용하지 않고 리드 프레임의 인너 리드(31) 단부를 에칭하여 직접 인너 리드(31)에 반도체 칩(33)을 실장함으로써 접착제로 인한 환경오염을 줄일 수 있고, 종래에서와 같이 다이패드(11), 접착제(13), 성형수지(19)의 열팽창 계수의 차이로 인해 발생되던 크랙을 방지할 수 있으며, 반도체 패키지의 두께를 줄일 수 있다. 또한, 다이 패드를 사용하지 않으므로 원자재비가 감소될 수 있다.

한편, 리드 프레임(30)의 인너 리드(31) 단부만을 에칭하거나 리드 프레임(30) 타이바(32) 단부만을 에칭하거나 리드 프레임(30)의 인너 리드(31) 단부와 타이바(32) 단부 전부를 에칭하여 반도체 칩(33)을 탑재할 수 있다.

이상에서 설명한 바와 같이 본 발명은 반도체 칩을 리드 프레임에 탑재하는데 있어서 다이 패드를 사용하지 않고 인너 리드를 에칭하여 직접 인너 리드에 반도체 칩을 탑재함으로써 반도체 패키지에 크랙이 발생되는 것을 방지하여 제품의 신뢰성을 향상시킬 수 있고, 반도체 패키지의 두께를 줄일 수 있으며 또한, 원자재비를 감소할 수 있는 효과가 있다.

Claims (9)

1. 반도체 패키지에 있어서,

   인너 리드와 타이바 및 상기 인너 리드에 연장된 아웃 리드로 구성되며 상기 소정 영역이 소정 길이와 소정 깊이로 에칭된 리드 프레임과, 상기 리드 프레임의 에칭된 부분에 탑재되는 반도체 칩과, 상기 반도체 칩과 상기 리드 프레임을 전기적으로 연결하는 와이어와, 상기 반도체 칩과 상기 리드 프레임과 상기 와이어를 보호하기 위한 성형 수지를 포함하는 것을 특징으로 하는 반도체 패키지 구조.
2. 제 1 항에 있어서, 상기 소정길이는 상기 반도체 칩이 상기 에칭된 부분에 탑재된 경우 상기 반도체 칩이 이탈되기 어려운 정도인 것을 특징으로 하는 반도체 패키지 구조.
3. 제 2 항에 있어서, 상기 소정 깊이는 상기 인너 리드 두께의 1/2 정도인 것을 특징으로 하는 반도체 패키지 구조.
4. 제 2 항에 있어서, 상기 소정 깊이는 타이바 두께의 1/2 정도인 것을 특징으로 하는 반도체 패키지 구조.
5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 소정영역은 상기 인너리드의 단부인 것을 특징으로 하는 반도체 패키지 구조.
6. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 소정영역은 상기 타이바의 단부인 것을 특징으로 하는 반도체 패키지 구조.
7. 인너 리드와 타이바 및 상기 인너 리드에 연장된 아웃 리드로 이루어진 리드 프레임의 소정영역을 소정 깊이 및 소정 길이로 에칭하는 단계와, 상기 리드 프레임의 에칭된 부분을 휘게하여 반도체 칩을 탑재하는 단계와, 상기 리드 프레임과 상기 반도체 칩을 전기적으로 연결하기 위한 와이어 본딩 단계와, 상기 반도체 칩과 상기 리드 프레임과 상기 와이어를 보호하기 위해서 성형수지로 몰딩하는 단계를 포함하는 반도체 패키지 제조 방법.
8. 제 7 항에 있어서, 상기 소정영역은 상기 인너리드의 단부인 것을 특징으로 하는 반도체 패키지 제조 방법.
9. 제 7 항에 있어서, 상기 소정영역은 상기 타이바의 단부인 것을 특징으로 하는 반도체 패키지 제조 방법.