KR19980028338A - Manufacturing Method of Thin Film Transistor - Google Patents
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Abstract
본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 비정질 실리콘층의 표면을 안정화시키는 박막 트랜지스터의 제조 방법에 관한 것이다. 기판 위에 게이트 전극, 게이트 절연막, 반도체층, 고농도 제1도전층을 소스/드레인 전극을 형성하고 고농도 제1도전층의 중앙부를 식각하여 고농도 콘택층을 형성하는 단계형 콘택층, 소스/드레인전극을 형성하고 노출된 반도체층의 표면 조직을 이완시키고 기판 위에 보호막을 형성한다. 따라서, 본 발명에 따른 액정 표시 장치의 제조 방법은 소스/드레인 전극 형성 이후, 헬륨 또는 수소를 이용한 이환 공정을 추가함으로써 평평화되고 균일한 반도체층을 만들어주어 백 채널 효과를 억제할 수 있다.The present invention relates to a method for manufacturing a thin film transistor, and more particularly, to a method for manufacturing a thin film transistor for stabilizing the surface of an amorphous silicon layer. A stepped contact layer and a source / drain electrode are formed on the substrate by forming a source / drain electrode on a gate electrode, a gate insulating film, a semiconductor layer, and a high concentration first conductive layer and etching a central portion of the high concentration first conductive layer. And relax the surface texture of the exposed semiconductor layer and form a protective film on the substrate. Therefore, in the method of manufacturing the liquid crystal display according to the present invention, after forming the source / drain electrodes, a flattened and uniform semiconductor layer may be added by suppressing the back channel effect by adding a bicyclic process using helium or hydrogen.
Description
도1은 및 도2는 일반적 박막 트랜지스터의 구조를 도시한 단면도이다.1 and 2 are cross-sectional views showing the structure of a general thin film transistor.
본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로서, 더욱 상세하게는, 비정질 실리콘층의 표면을 안정화시키는 박막 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor, and more particularly, to a method for manufacturing a thin film transistor for stabilizing the surface of an amorphous silicon layer.
일반적으로 액정 표시 장치는 스위칭 소자로 박막 트랜지스터를 사용하고 있으며, 이러한 박막 트랜지스터는 크게 에치 백(etch back)구조와 에치 스토퍼(etch stopper)구도로 분류할 수 있다.In general, a liquid crystal display uses a thin film transistor as a switching element, and the thin film transistor can be largely classified into an etch back structure and an etch stopper structure.
첨부한 도면을 참고로 하여 박막 트랜지스터에 대하여 더욱 상세하게 설명한다.A thin film transistor will be described in more detail with reference to the accompanying drawings.
도1 및 도2는 일반적인 박막 트랜지스터의 구조를 도시한 단면도이다.1 and 2 are cross-sectional views showing the structure of a general thin film transistor.
도1은 비정질 실리콘을 사용하는 박막 트랜지스터의 구조 중 에치 백 구조를 나타낸 것이다.1 illustrates an etch back structure of a thin film transistor using amorphous silicon.
기판(1)위에 게이트 전극(2)이 형성되어 있고, 기판(1) 상부에 게이트 절연막(3)이 게이트 전극(2)을 덮고 있다. 그리고 게이트 절연막(3)상부에 비정질 실리콘으로 이루어진 반도체층(4)이 형성되어 있고, 반도체층(4) 위에 고농도로 도핑되고 비정질 실리콘으로 이루어진 콘택층(5)이 형성되어 있다. 그리고, 콘택층(5) 위에는 두 개의 전극(6,7)이 형성되어 있는데, 두 전극(6,7) 중 하나는 소스 전극이고 다른 하나는 드레인 전극이다. 그리고 기판(1)상부에 보호막(8)이 형성되어 있다.The gate electrode 2 is formed on the substrate 1, and the gate insulating film 3 covers the gate electrode 2 on the substrate 1. A semiconductor layer 4 made of amorphous silicon is formed on the gate insulating film 3, and a contact layer 5 made of amorphous silicon is formed on the semiconductor layer 4. In addition, two electrodes 6 and 7 are formed on the contact layer 5. One of the two electrodes 6 and 7 is a source electrode and the other is a drain electrode. A protective film 8 is formed on the substrate 1.
도2는 에치 스토퍼 구조를 나타낸 것으로서, 전체적으로 도1의 구조와 유사하지만 게이트 전극(2')과 대응되는 위치의 반도체층(4')상부에 에치 스토퍼(10')가 형성되어 있다.FIG. 2 illustrates an etch stopper structure, in which an etch stopper 10 'is formed on the semiconductor layer 4' at a position similar to that of FIG. 1 but corresponding to the gate electrode 2 '.
여기서, 콘택층은 일반적으로 고농도로 도핑된 비정질 실리콘으로 이루어지는데, 반도체층 위에 금속층을 직접 형성하면 두 층의 접촉면에서 일함수 차이에 의한 쇼트키 장벽(schottky barrier)이 형성되어 콘택 저항이 증가하므로 콘택 저항을 감소시키기 위하여 형성하는 층이다. 이렇게 고농도로 도핑된 물질을 형성하면 금속층과 접합면에서 터널링(tunneling)에 의한 전도가 커져 콘택 저항이 감소하게 된다.In this case, the contact layer is generally made of highly doped amorphous silicon. When the metal layer is directly formed on the semiconductor layer, a schottky barrier is formed at the contact surface of the two layers, thereby increasing the contact resistance. It is a layer formed to reduce contact resistance. Forming such a heavily doped material results in increased conduction due to tunneling at the junction with the metal layer, thereby reducing contact resistance.
이러한 대표적인 두 가지 구조 중, 에치 스토퍼 구조에서는 에치 스토퍼가 존재하기 때문에 콘택층(5')의 중앙부를 식각할때, 반도체층(4')이 식각되지 않도록 하여 반도체층에서 균일한 활성 채널을 얻을 수 있으나, 마스크 증가에 따르는 공정의 추가 및 생산성과 기술적인 문제들이 과제로 남아있다. 그러므로 에치 백 구조도 널리 쓰이고 있다.Among the two representative structures, the etch stopper structure has an etch stopper so that when the center portion of the contact layer 5 'is etched, the semiconductor layer 4' is not etched to obtain a uniform active channel in the semiconductor layer. However, the addition of process and productivity and technical issues remain with increasing masks. Therefore, the etch back structure is also widely used.
그러면, 고농도로 도핑된 비정질 실리콘으로 된 콘택층을 가지는 일반적인 에치 백형 박막 트랜지스터의 제조 방법은 다음과 같이 이루어진다.Then, a general method of manufacturing an etch back type thin film transistor having a highly doped amorphous silicon contact layer is performed as follows.
투명한 절연 기판(1) 위에 금속 막을 증착하고 패터닝하여 게이트전극(2)을 형성한다. 그리고 기판(1) 위에 PECVD(plasma enhanced chemical vapor deposition) 방법을 이용하여 연속적으로 절연막(3) 및 비정질 실리콘층을 형성한다.The gate electrode 2 is formed by depositing and patterning a metal film on the transparent insulating substrate 1. The insulating film 3 and the amorphous silicon layer are successively formed on the substrate 1 by using a plasma enhanced chemical vapor deposition (PECVD) method.
이어, 실란(silane)(SiH4), 수소(H2), 수소화인(PH3)을 PECVD 방법을 이용하여 증착하여 고농도로 도핑된 비정질 실리콘층을 형성한다. 이때, 수소는 비정질 실리콘의 네트웍을 구조적으로 완화시키고 Si 댕글링 본드(dangling bond)의 수를 감소시키는 역할을 하고 PH3의 P는 고농도로 도핑되어 콘택 저항을 감소시키는 역할을 한다.Subsequently, silane (SiH 4 ), hydrogen (H 2 ), and phosphorus hydride (PH 3 ) are deposited using a PECVD method to form a highly doped amorphous silicon layer. At this time, hydrogen serves to structurally relax the network of amorphous silicon and reduce the number of Si dangling bonds, and P of PH 3 is doped at a high concentration to reduce contact resistance.
그리고 박막 트랜지스터가 형성되는 활성 영역을 패터닝하여 반도체층(4) 및 콘택층(5)을 형성한다. 기판(1) 위에 금속막을 형성하고 중앙부를 제거하여 소스/드레인 전극(6,7)을 형성하고 소스/드레인 전극(6,7)을 마스크로 하여 콘택층(5)을 식각한다. 이후, 마지막으로 보호막(8)을 형성한다.The active region in which the thin film transistor is formed is patterned to form the semiconductor layer 4 and the contact layer 5. The metal layer is formed on the substrate 1 and the center portion is removed to form the source / drain electrodes 6 and 7, and the contact layer 5 is etched using the source / drain electrodes 6 and 7 as a mask. Thereafter, the protective film 8 is finally formed.
여기서, 반도체층(4) 위의 고농도 콘택층(5)을 제거할 때, 연속적으로 증착된 상부의 콘택층(5)과 하부의 반도체층(4)은 모두 비정질 실리콘으로 이루어져 있으므로 둘 사이에 식각 선택비(etching selectivity)가 없기 때문에 하부의 반도체층(4)은 항상 과도 식각(over etch)이 발생한다. 그러므로 반도체층에 균일한 활성 채널을 유지하기 위해서는 반도체층을 두껍게 증착해야 한다. 일반적으로 활성 채널에 필요한 반도체층의 두께는 500∼700Å 정도면 충분하나, 고도 식각을 고려하여 2000Å 정도로 형성해야 한다. 그런데 이러한 과도한 막의 두께는 광에 의한 광 유도 누설 전류(photo-induced leakage current)를 발생시킨다.In this case, when the high concentration contact layer 5 on the semiconductor layer 4 is removed, the upper contact layer 5 and the lower semiconductor layer 4 which are successively deposited are both made of amorphous silicon, and thus are etched therebetween. Since there is no etching selectivity, the underlying semiconductor layer 4 always overetches. Therefore, in order to maintain a uniform active channel in the semiconductor layer, the semiconductor layer must be thickly deposited. In general, the thickness of the semiconductor layer required for the active channel is sufficient to about 500 ~ 700Å, but should be formed about 2000Å considering the high etching. However, the excessive thickness of the film generates photo-induced leakage current due to light.
또한, 고농도 콘택층이 식각될 때에는, 플라즈마 상태에서의 반응성이온 식각 방법을 실시되는데, 이를 해석하기 위해서는 대표적으로 ⅰ)플라즈마 상의 화학적 성질, ⅱ) 입자 수송 현상, ⅲ) 표면 반응 등에서 나타나는 작용을 고려해야 한다. 그 중에서 표면 반응에서는 화학적반응과 이온기의 충돌의 반응에 의해서 박막이 식각되는데 이 두가지 형태는 경쟁적이면서 상호 보완적인 관계를 통해 이루어지며 식각 조건에 따라 주된 역할이 달라지게 된다.In addition, when the high concentration of the contact layer is etched, reactive ion etching is carried out in a plasma state. To interpret this, typical reactions must be taken into account in the chemical properties of plasma phase, ii) particle transport phenomenon, and surface reaction. do. In the surface reaction, the thin film is etched by the reaction between the chemical reaction and the ion group collision. The two types are formed through a competitive and complementary relationship, and the main role is changed according to the etching conditions.
결과적으로, 고농도 콘택층을 식각한 후에는 과도 식각된 반도체층의 표면은 식각시 손상에 의해 표면이 거칠고 스트레스(stress)에 의해 성분 조성 및 원자 배열상태가 달라져서 활성 채널이 형성되는 게이트 절연막 근처의 반도체층과는 물성적으로 차이가 발생한다.As a result, after etching the high concentration of the contact layer, the surface of the over-etched semiconductor layer is roughened by the damage during etching, and the composition and atomic arrangement of the atoms are changed by stress, so that the active channel is formed near the gate insulating film. The difference occurs in physical properties with the semiconductor layer.
이로 인하여 소스와 드레인 사이의 반도체층에 형성되는 활성 채널이 게이트 절연막에 근접한 부분에서 형성되는 주 채널 이외에 반도체층의 표면에서 형성되는 부 채널이 형성된다는 것으로 보게되고 있으며, 이는 오프 전류의 들뜸 현상과 게이트 전압의 곡선이 2개의 형태로 나타나는 문제점이 있는 것으로 발표되었다.As a result, the active channel formed in the semiconductor layer between the source and the drain is formed in addition to the main channel formed in the portion adjacent to the gate insulating layer, and thus the subchannel formed on the surface of the semiconductor layer is formed. It has been reported that there is a problem that the curve of the gate voltage appears in two forms.
이러한 백 채널 효과(back channer effect)를 없애기 위한 노력의 일환으로 고농도 콘택층의 중앙부를 식각한 후, 보호막을 증착하기 전에 유기 용제(PRS-2000, DMSO, IPA) 등으로 세정을 겸한 패시베이션(passivation)을 해주는 방법은 일반적으로 사용되고 있는방법이다.In an effort to remove such back channel effect, the center portion of the high concentration contact layer is etched, and then passivation is performed with organic solvents (PRS-2000, DMSO, IPA) and the like before the protective film is deposited. ) Is a commonly used method.
그러나 이러한 종래의 박막 트랜지스터의 제조 방법에서는 유기용제를 이용한 패시베이션은 표면 조직을 변화시킬 수는 없으므로 백채널 효과의 억제가 어렵다는 문제점을 가지고 있다.However, in the conventional method of manufacturing a thin film transistor, since passivation using an organic solvent cannot change the surface structure, the back channel effect is difficult to be suppressed.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 이온기 충돌 현상을 최대한 이용하여 반도체층의 표면 조직을 최대한 균일하고 평탄화하는 데에 있다.An object of the present invention is to solve this problem, and to make the surface structure of the semiconductor layer as uniform and flat as possible by utilizing the ion group collision phenomenon to the maximum.
이러한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방멉은, 기판 위에 게이트 전극, 게이트 절연막, 반도체층, 고농도 제1도전층을 소스/드레인 전극을 형성하는 단계, 상기 고농도 제1 도전층의 중앙부를 식각하여 고농도 콘택층을 형성하는 단계형 콘택층, 소스/드레인 전극을 형성하는 단계, 노출된 상기 반도체층의 표면 조직을 이완시키는 단계, 상기 기판 위에 보호막을 형성하는 단계를 포함하고 있다.In order to achieve the above object, a method of fabricating a thin film transistor includes forming a source / drain electrode on a substrate with a gate electrode, a gate insulating film, a semiconductor layer, and a high concentration first conductive layer, and forming a high concentration first conductive layer. Etching a central portion to form a high concentration contact layer, forming a source / drain electrode, relaxing a surface structure of the exposed semiconductor layer, and forming a protective film on the substrate.
본 발명에 따른 이러한 박막 트랜지스터의 제조 방법에서는 소스/드레인 전극을 마스크로 하여 고농도 도전층의 중앙부를 식각한 후 과도 식각되어 노출된 반도체층의 표면을 헬륨(He)이나 수소(Hydrogn)처리하면 비정질 실리콘으로 이루어진 반도체층의 표면 조직은 구조이완이 야기되어 표면 조직이 완화되고 충돌 효과에 의해 비정질 실리콘의 선택적인 식각이 발생하게 된다.In the method of manufacturing the thin film transistor according to the present invention, when the center portion of the high concentration conductive layer is etched using the source / drain electrode as a mask, the surface of the semiconductor layer exposed due to over-etching is subjected to helium (He) or hydrogen (Hydrogn) amorphous process. The structure of the surface of the semiconductor layer made of silicon causes structural relaxation, thereby alleviating the surface structure and selectively etching the amorphous silicon due to the collision effect.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 박막 트랜지스터의 제조 방법의 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, an embodiment of a method of manufacturing a thin film transistor according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법을 도1을 참조하여 상세하게 설명하면 다음과 같다.A method of manufacturing a thin film transistor according to an embodiment of the present invention will be described in detail with reference to FIG. 1 as follows.
우선, 종래와 동일하게 투명한 절연 기판(1) 위에 금속막을 증착하고 패터닝하여 게이트 전극(2)을 형성한다. 그리고 기판(1) 위에 PECVD방법을 이용하여 연속적으로 절연막(3) 및 비정질 실리콘층(4)을 형성한 후, 실란(silane)(SiH4), 수소(H2), 수소화인(PH3)을 PECVD 방법을 이용하여 증착하여 고농도로 도핑된 비정질 실리콘층을 형성한다.First, the gate electrode 2 is formed by depositing and patterning a metal film on the transparent insulating substrate 1 as in the prior art. After the insulating film 3 and the amorphous silicon layer 4 are continuously formed on the substrate 1 by using a PECVD method, silane (SiH 4 ), hydrogen (H 2 ), and phosphorus hydride (PH 3 ) are formed. Was deposited using a PECVD method to form a heavily doped amorphous silicon layer.
이때, 수소는 비정질 실리콘의 네트웍을 구조적으로 완화시키고 Si 댕글링 본드의 수를 감소시는 역할을 하고 PH3의 P는 고농도로 도핑되어 콘택 저항을 감소시키는 역할을 한다. 박막 트랜지스터가 형성되는 활성 영역을 패터닝하여 반도체층(4) 및 콘택층(5)을 형성한다.At this time, hydrogen serves to structurally relax the network of amorphous silicon and reduce the number of Si dangling bonds, and P of PH 3 is doped at a high concentration to reduce contact resistance. The active region where the thin film transistor is formed is patterned to form the semiconductor layer 4 and the contact layer 5.
기판(1) 위에 금속막을 형성하고 중앙부를 제거하여 소스/드레인 전극(6,7)을 형성하고 소스/드레인 전극(6,7)을 마스크로 하여 콘택층(5)을식각한다. 여기서 식각에 쓰이는 가스는 C12, SF6, HCL, He, CF3CL, CF4가 혼합되어 있는 것을 사용하며, 화학적 반응과 이온기 충돌 반응을 통하여 식각이 이루어진다. 이때, 앞에서 설명한 바와 같이, 콘택층(5)과 반도체층(4)은 동일하게 비정질 실리콘으로 이루어져 있으므로 식각 선택비의 차이가 없어 과도 식각이 발생하여 하부의 반도체층(4)의 일부도 식각된다.The metal layer is formed on the substrate 1 and the center portion is removed to form the source / drain electrodes 6 and 7, and the contact layer 5 is etched using the source / drain electrodes 6 and 7 as a mask. The gas used for etching is a mixture of C1 2 , SF 6 , HCL, He, CF 3 CL, CF 4 , and etching is performed through chemical reaction and ion group collision reaction. In this case, as described above, since the contact layer 5 and the semiconductor layer 4 are made of the same amorphous silicon, there is no difference in the etching selectivity, so that excessive etching occurs and a portion of the lower semiconductor layer 4 is also etched. .
다음, 헬륨(He) 또는 수소를 이용하여 식각되어 노출된 반도체층(4)의 표면을 이완시켜준다. 그러면, 비정질실리콘으로 이루어진 반도체층(4)의 표면 조직은 구조 이완이 야기되어 표면 조직이 완화되며 충돌 효과에 의해 반도체층(4) 표면은 선택적으로 식각되어 균일하고 평탄화된 조직을 가진다.Next, the surface of the semiconductor layer 4 which is etched and exposed using helium (He) or hydrogen is relaxed. Then, the surface texture of the semiconductor layer 4 made of amorphous silicon causes structural relaxation to mitigate the surface structure, and the surface of the semiconductor layer 4 is selectively etched by the collision effect to have a uniform and flattened structure.
이어, 유기 용제(PRS-2000, DMSO, IPA) 등을 이용하여 세정을 실시함과 동시에 패시베이션을 실시하여 보호막(8)을 형성한다.Subsequently, the protective film 8 is formed by washing with an organic solvent (PRS-2000, DMSO, IPA) or the like and passivating the same.
따라서, 본 발명에 따른 액정 표시 장치의 제조 방법은 소스/드레인 전극 형성 이후, 헬륨 또는 수소를 이용한 이완 공정을 추가함으로써 평평화되고 균일한 반도체층을 만들어주어 백 채널 효과를 억제할 수 있다.Therefore, in the method of manufacturing the liquid crystal display according to the present invention, after forming the source / drain electrodes, a flattened and uniform semiconductor layer can be made by adding a relaxation process using helium or hydrogen to suppress the back channel effect.
Claims (5)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047373A KR100218502B1 (en) | 1996-10-22 | 1996-10-22 | Manufacturing method of thin film transistors |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960047373A KR100218502B1 (en) | 1996-10-22 | 1996-10-22 | Manufacturing method of thin film transistors |
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| KR19980028338A true KR19980028338A (en) | 1998-07-15 |
| KR100218502B1 KR100218502B1 (en) | 1999-09-01 |
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ID=19478358
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386432B1 (en) * | 1998-09-24 | 2003-08-25 | 삼성전자주식회사 | Manufacturing method of thin film transistor and substrate for liquid crystal display device comprising same |
| KR100697261B1 (en) * | 1999-08-11 | 2007-03-19 | 삼성전자주식회사 | Method of forming bottom gate type TFT |
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1996
- 1996-10-22 KR KR1019960047373A patent/KR100218502B1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100386432B1 (en) * | 1998-09-24 | 2003-08-25 | 삼성전자주식회사 | Manufacturing method of thin film transistor and substrate for liquid crystal display device comprising same |
| KR100697261B1 (en) * | 1999-08-11 | 2007-03-19 | 삼성전자주식회사 | Method of forming bottom gate type TFT |
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| Publication number | Publication date |
|---|---|
| KR100218502B1 (en) | 1999-09-01 |
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