KR19980027360A - 반도체 칩 패키지 및 그 제조 방법 - Google Patents

Abstract

복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 본딩 패드의 위치와 형상에 일치하는 관통구멍과 소정의 회로패턴이 형성되어 있는 탭 테이프; 상기 관통구멍에 삽입된 상기 본딩 패드와 상기 회로패턴이 전기적으로 연결되도록 형성되어 있는 코팅수단; 상기 탭 테이프에 접착 수단으로 부착되어 있으며, 복수 개의 열을 이루며 각각의 열이 소정의 간격을 이루도록 형성되어 있는 내부 리드들; 상기 내부 리드들과 일체형으로 형성되어 있는 외부 리드들; 및 상기 반도체 칩의 동작을 보호하기 위해 성형 수지로 형성된 패키지 몸체; 를 갖는 것을 특징으로 하는 반도체 칩 패키지 및 그 제조 방법을 제공함으로써, 와이어 본딩법을 대체하는 전기적 연결방법으로서 반도체 칩에 가해지는 응력을 최소화 할 수 있으며 리드 수의 증가 및 리드의 미세 피치화와 리드 폭의 감소에 대응할 수 있는 효과가 있다.

Description

반도체 칩 패키지 및 그 제조 방법

본 발명은 반도체 칩 패키지 및 제조 방법에 관한 것으로, 더욱 상세하게는 와이어 본딩(wire bonding)법을 적용하는 미세 피치화되고 폭이 축소된 리드를 갖는 반도체 칩 패키지에 적용될 수 있는 반도체 칩 패키지 및 그 제조 방법 에 관한 것이다.

최근 반도체 산업에 있어서, 크기는 작아지고 집적회로 수는 향상된 고집적 회로 소자가 개발되고 있다. 이러한 집적회로 소자의 크기 축소와 대용량화에 따라 전자기기의 경박단소화 경향은 더욱더 진전되고 있으며, 그에 대한 많은 연구와 노력이 집중되고 있는 실정이다. 그러나 이러한 연구와 노력들에도 불구하고 종래 구조의 반도체 칩 패키지의 탑재 능력에는 한계가 있기 때문에 새로운 구조의 반도체 칩 패키지 구조가 필요하게 되었다.

이러한 필요성에 따라 개발된 반도체 칩 패키지 형태 중의 하나가 리드 온 칩형 반도체 칩 패키지(Lead On Chip형 반도체 칩 패키지; 이하 LOC형 패키지라 한다)이다. LOC형 패키지는 접착수단을 이용하여 다이패드 없이 반도체 칩을 리드 상에 직접 실장시킨 구조이다. 이러한 LOC형 패키지의 개발은 패키지 내에 탑재 가능한 반도체 소자의 크기의 확대와 리드 프레임 설계 자유도의 증가 및 소자의 특성 향상 등 다양한 장점의 부여를 가능하게 하였다. 일반적인 LOC형 패키지를 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래 기술에 따른 LOC형 반도체 칩 패키지를 나타낸 단면도이다.

도 1을 참조하면, LOC형 패키지(50)는 소정의 간격으로 배열되어 있고 마주보는 두 개의 열을 이루고 있으며 일정한 간격으로 이격되어 있는 내부 리드(42)들을 구비한다. 내부 리드(42)의 내측 말단부의 아래면에는 반도체 칩(60)이 소정의 접착수단(80)에 의해 부착되어 있다. 중앙부에 형성된 본딩 패드(62)를 갖고 있는 반도체 칩(60)은 그 본딩 패드(62)들이 마주보는 내부 리드(42)들의 사이에 위치하도록 하여 실장되어 있다. 그리고 반도체 칩(60)의 각각의 본딩 패드(62)들은 그에 대응되는 내부 리드(42)의 내측 말단부와 금선(70)으로 와이어 본딩(wire bonding)되어 있다. 상기 반도체 칩(60)의 동작의 신뢰성을 내부와 외부의 환경으로부터 확보하기 위하여 에폭시 성형 수지로 패키지 몸체(86)가 형성되어 있다. 내부 리드(42)와 일체형이며 패키지 몸체(86) 외부로 노출된 외부 리드(44)는 실장에 적당한 형태로 굴곡되어 있다.

상기한 종래의 LOC 패키지는 패키지 조립시 반도체 칩과 내부 리드간의 전기적 연결 방법이 와이어 본딩법에 의해서 이루어진다. 와이어 본딩법은 반도체 칩의 경박단소화, 다핀화로 바뀌고 있는 추세에 따라서 패키지 제작시 증가된 내부 리드와 외부 리드로 구분되는 리드의 배치문제, 와이어 본딩시 인접한 본딩 와이어들간의 접촉문제, 또 리드폭과 리드 피치의 미세화의 한계가 발생되고 있다. 그리고 이러한 와이어 본딩법은 열압착법으로 진행되어 반도체 칩의 본딩패드와 내부 리드를 연결시키게 되는데, 이때 반도체 칩에 가해지는 응력으로 인한 반도체 칩 패키지의 손상이 발생된다. 또한 후속 공정에서 본딩 와이어간의 단락 및 본딩 와이어가 접촉부위에서 떨어지는 현상이 발생되기도 한다.

따라서 본 발명의 목적은 와이어 본딩법을 대체하는 전기적 연결방법으로서 반도체 칩에 가해지는 응력을 최소화 할 수 있으며 리드 수의 증가 및 리드의 미세 피치화와 리드 폭의 감소에 대응할 수 있는 전기적 연결 방법을 이용한 반도체 칩 패키지 제조 방법을 제공하는 데 있다.

도 1은 종래 기술에 따른 반도체 칩 패키지의 일 실시예로써, 리드 온 칩(LOC;Lead On Chip)형 반도체 칩 패키지를 나타낸 단면도.

도 2는 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 단면도.

도 3은 도 2의 a 부분을 나타낸 확대도.

도 4는 도 2에 사용된 탭 테이프를 나타낸 평면도.

도면의 주요 부분에 대한 부호의 설명

10,50 : 반도체 칩 패키지20,60 : 반도체 칩

22,62 : 본딩패드30 : 탭 테이프

32 : 회로패턴34,80 : 접착수단

36 : 관통구멍40 : 코팅부

42 : 내부 리드44 : 외부 리드

46,86 : 패키지 몸체70 : 금선

상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지는 복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 본딩 패드의 위치와 형상에 일치하는 관통구멍과 소정의 회로패턴이 형성되어 있는 탭 테이프; 상기 관통구멍에 삽입된 상기 본딩 패드와 상기 회로패턴이 전기적으로 연결되도록 형성되어 있는 코팅수단; 상기 탭 테이프에 접착 수단으로 부착되어 있으며, 복수 개의 열을 이루며 각각의 열이 소정의 간격을 이루도록 형성되어 있는 내부 리드들; 상기 내부 리드들과 일체형으로 형성되어 있는 외부 리드들; 및 상기 반도체 칩의 동작을 보호하기 위해 성형 수지로 형성된 패키지 몸체; 를 갖는 것을 특징으로 한다.

또한 상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지 제조 방법은 일면에 전도성 재질의 회로패턴과 상기 회로패턴과 연결된 관통구멍을 갖는 탭 테이프와 본딩패드들을 갖는 반도체 칩 및 리드들을 갖는 리드 프레임을 준비하는 단계; 상기 본딩패드들이 상기 탭 테이프의 상기 관통구멍에 삽입되도록 상기 반도체 칩에 부착시키는 단계; 상기 본딩패드와 상기 회로패턴이 연결되도록 코팅시키는 단계; 및 상기 회로패턴과 그에 대응되는 상기 리드들이 전기적으로 연결되도록 상기 리드 프레임이 상기 탭 테이프에 소정의 접착수단에 의해 부착시키는 단계; 를 포함하는 것을 특징으로 한다.

이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩 패키지 및 그 제조 방법을 보다 상세하게 설명하고자 한다.

도 2는 본 발명에 따른 반도체 칩 패키지의 일 실시예를 나타낸 단면도이고, 도 3은 도 2의 a 부분을 나타낸 확대도이며, 도 4는 도 2에 사용된 탭 테이프를 나타낸 평면도이다.

도 2를 참조하면, 예시된 반도체 칩 패키지(10)는 상면의 중앙에 본딩패드(22)가 형성되어 있는 반도체 칩(20)이 이용되었다. 반도체 칩(20)에는 그 반도체 칩(20)의 본딩패드(22)와 대응되는 위치와 형상에 일치하는 관통구멍(36)이 형성되어 있으며, 상면에 회로패턴(32)이 형성되어 있는 탭 테이프(30)가 부착되어 있다. 그리고 본딩패드(22)가 삽입되어져 있는 관통구멍(36)과 회로패턴(32)에 본딩패드(22)와 탭 테이프(30)의 회로패턴(32)이 전기적으로 연결되도록 코팅수단, 예컨대 금(40)으로 채워져 있다. 탭 테이프(30)의 상면 가장자리에는 접착 수단(34)에 의해 복수 개의 열을 이루고 각각의 열이 소정의 간격을 이루도록 형성되어 있는 내부 리드(42)들이 부착되어 있다. 상기 반도체 칩(20)은 동작의 신뢰성을 확보하기 위하여 상기 소자들을 포함하도록 에폭시 성형 수지로 패키지 몸체(46)가 형성되어 있다.

상기한 반도체 칩 패키지의 구조에 따르면, 본딩 와이어를 이용하여 전기적 연결을 하지 않음으로써 와이어 본딩법을 사용할 때 발생되던 열압착 수단으로 인한 반도체 칩의 손상을 방지할 수 있으며, 리드의 미세 피치화와 폭의 감소에도 용이하게 대응할 수 있다. 상기 반도체 칩 패키지는 다음과 같은 공정으로 제조될 수 있다.

도2와 도4를 참조하면, 먼저, 일면에 전도성 재질의 회로패턴(32)과 상기 회로패턴(32)과 연결된 관통구멍(36)을 갖는 탭 테이프(30)와 본딩패드(22)들을 갖는 반도체 칩(20) 및 내부 리드(42)와 외부리드(44)들을 갖는 리드 프레임을 준비한다. 상기 관통구멍(36)은 마스크를 이용한 에칭(etching)법이나 스탬핑(stamping)법 또는 레이저를 이용하여 쉽게 형성시켜 줄 수 있다. 회로패턴(32)은 종래의 리드 피치보다 미세한 피치를 갖도록 하기가 용이하다.

다음에 본딩패드(22)들이 탭 테이프(30)의 관통구멍(36)에 삽입되도록 탭 테이프(30)를 반도체 칩(20)에 부착시킨다. 반도체 칩(20)의 상면 중앙에 위치한 본딩패드(22)가 그 위치와 형상 및 크기에 적합하도록 형성되어 있는 탭 테이프(30)의 관통구멍(36)에 삽입되도록 반도체 칩(20)에 탭 테이프(30)가 부착될 수 있다.

그리고나서 상기 본딩패드(22)와 상기 회로패턴(32)이 전기적으로 연결되도록 코팅시킨다. 탭 테이프(30) 상면의 관통구멍(36) 부분에 전도성 재료로 코팅을 실시하면 회로패턴(32)과 그 관통구멍(36)에 삽입되어져 있는 본딩패드(22)가 전기적으로 연결된다.

다음에 회로패턴(32)과 그에 대응되는 내부 리드(42)들이 전기적으로 연결되도록 리드 프레임을 상기 탭 테이프(30)에 소정의 접착수단(34)으로 부착시킨다. 탭 테이프(30)의 회로패턴(32)중 b부분이 내부 리드(42)와 접촉된다.

이후에 봉지공정 및 기타공정 등의 후속 공정들이 종래와 동일한 기술을 통하여 이루어지면 반도체 칩 패키지(10)가 완성된다.

상기 반도체 칩 패키지 제조 방법중 반도체 칩과 탭 테이프를 부착시키는 단계가 웨이퍼 상태에서 이루어질 수 있어서 공정이 단순화 및 간편화될 수 있다.

상기 반도체 칩 패키지의 일 실시예에서는 LOC패키지를 예로 설명하였지만, 본 발명의 중심사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다.

따라서 본 발명에 의한 구조에 따르면, 와이어 본딩법을 대체하는 전기적 연결방법으로서 반도체 칩에 가해지는 응력을 최소화 할 수 있으며 리드 수의 증가 및 리드의 미세 피치화와 리드 폭의 감소에 대응할 수 있는 할 수 있는 이점(利點)이 있다.

Claims (2)

1. 복수 개의 본딩 패드들을 갖는 반도체 칩; 상기 본딩 패드의 위치와 형상에 일치하는 관통구멍과 소정의 회로패턴이 형성되어 있는 탭 테이프; 상기 관통구멍에 삽입된 상기 본딩 패드와 상기 회로패턴이 전기적으로 연결되도록 형성되어 있는 코팅수단; 상기 탭 테이프에 접착 수단으로 부착되어 있으며, 복수 개의 열을 이루며 각각의 열이 소정의 간격을 이루도록 형성되어 있는 내부 리드들; 상기 내부 리드들과 일체형으로 형성되어 있는 외부 리드들; 및 상기 반도체 칩의 동작을 보호하기 위해 성형 수지로 형성된 패키지 몸체; 를 갖는 것을 특징으로 하는 반도체 칩 패키지.
2. 일면에 전도성 재질의 회로패턴과 상기 회로패턴과 연결된 관통구멍을 갖는 탭 테이프와 본딩패드들을 갖는 반도체 칩 및 내부 리드와 외부 리드들을 갖는 리드 프레임을 준비하는 단계; 상기 본딩패드들이 상기 탭 테이프의 상기 관통구멍에 삽입되도록 상기 반도체 칩에 부착시키는 단계; 상기 본딩패드와 상기 회로패턴이 전기적으로 연결되도록 코팅시키는 단계; 및 상기 회로패턴과 그에 대응되는 상기 리드들이 전기적으로 연결되도록 상기 리드 프레임을 상기 탭 테이프에 소정의 접착수단에 의해 부착시키는 단계; 를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.