KR102707748B1 - 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름 - Google Patents

돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름 Download PDF

Info

Publication number
KR102707748B1
KR102707748B1 KR1020217029673A KR20217029673A KR102707748B1 KR 102707748 B1 KR102707748 B1 KR 102707748B1 KR 1020217029673 A KR1020217029673 A KR 1020217029673A KR 20217029673 A KR20217029673 A KR 20217029673A KR 102707748 B1 KR102707748 B1 KR 102707748B1
Authority
KR
South Korea
Prior art keywords
chip
film
support
forming
substrate
Prior art date
Application number
KR1020217029673A
Other languages
English (en)
Other versions
KR20210146908A (ko
Inventor
신타로 하시모토
고우헤이 다니구치
다츠야 야하타
요시노부 오자키
Original Assignee
가부시끼가이샤 레조낙
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 레조낙 filed Critical 가부시끼가이샤 레조낙
Priority to KR1020247030568A priority Critical patent/KR20240137724A/ko
Publication of KR20210146908A publication Critical patent/KR20210146908A/ko
Application granted granted Critical
Publication of KR102707748B1 publication Critical patent/KR102707748B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00Layered products comprising a layer of synthetic resin
    • B32B27/06Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B27/08Layered products comprising a layer of synthetic resin as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00Layered products comprising a layer of synthetic resin
    • B32B27/18Layered products comprising a layer of synthetic resin characterised by the use of special additives
    • B32B27/20Layered products comprising a layer of synthetic resin characterised by the use of special additives using fillers, pigments, thixotroping agents
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B7/00Layered products characterised by the relation between layers; Layered products characterised by the relative orientation of features between layers, or by the relative values of a measurable parameter between layers, i.e. products comprising layers having different physical, chemical or physicochemical properties; Layered products characterised by the interconnection of layers
    • B32B7/04Interconnection of layers
    • B32B7/12Interconnection of layers using interposed adhesives or interposed materials with bonding properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00Electrical equipment
    • B32B2457/14Semiconductor wafers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06575Auxiliary carrier between devices, the carrier having no electrical connection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06579TAB carriers; beam leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Die Bonding (AREA)
  • Adhesive Tapes (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Dicing (AREA)

Abstract

기판과, 기판 상에 배치된 제1 칩과, 기판 상이며 제1 칩의 주위에 배치된 복수의 지지편과, 복수의 지지편에 의하여 지지되고 또한 제1 칩을 덮도록 배치된 제2 칩을 포함하는 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서 사용되는 지지편의 제조 방법으로서, (A) 기재 필름과, 점착층과, 지지편 형성용 필름을 이 순서로 구비하는 적층 필름을 준비하는 공정과, (B) 지지편 형성용 필름을 개편화함으로써, 점착층의 표면 상에 복수의 지지편을 형성하는 공정과, (C) 점착층으로부터 지지편을 픽업하는 공정을 포함하며, 지지편 형성용 필름의 120℃에 있어서의 전단 점도가, 4000Pa·s 이상인, 지지편의 제조 방법이 개시된다.

Description

돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름
본 개시는, 기판과, 기판 상에 배치된 제1 칩과, 기판 상이며 제1 칩의 주위에 배치된 복수의 지지편과, 복수의 지지편에 의하여 지지되고 또한 제1 칩을 덮도록 배치된 제2 칩을 포함하는 돌멘 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다. 또, 본 개시는, 지지편의 제조 방법 및 지지편 형성용 적층 필름에 관한 것이다. 또한, 돌멘(dolmen, 지석묘(支石墓))은, 석분묘(石墳墓)의 일종이며, 복수의 지주석(支柱石)과, 그 위에 올려진 판상의 바위를 구비한다. 돌멘 구조를 갖는 반도체 장치에 있어서, 지지편이 "지주석"에 상당하고, 제2 칩이 "판상의 바위"에 상당한다.
최근, 반도체 장치의 분야에 있어서, 고집적, 소형화 및 고속화가 요구되고 있다. 반도체 장치의 일 양태로서, 기판 상에 배치된 컨트롤러 칩 위에 반도체 칩을 적층시키는 구조가 주목을 받고 있다. 예를 들면, 특허문헌 1은, 컨트롤러 다이와, 컨트롤러 다이 위에 지지 부재에 의하여 지지된 메모리 다이를 포함하는 반도체 다이 어셈블리를 개시하고 있다. 특허문헌 1의 도 1a에 도시된 반도체 어셈블리(100)는 돌멘 구조를 갖는다고 할 수 있다. 즉, 반도체 어셈블리(100)는, 패키지 기판(102)과, 그 표면 상에 배치된 컨트롤러 다이(103)와, 컨트롤러 다이(103)의 상방에 배치된 메모리 다이(106a, 106b)와, 메모리 다이(106a)를 지지하는 지지 부재(130a, 130b)를 구비한다.
특허문헌 1: 일본 공표특허공보 2017-515306호
특허문헌 1은, 지지 부재(지지편)로서, 실리콘 등의 반도체 재료를 사용할 수 있는 것, 보다 구체적으로는 반도체 웨이퍼를 다이싱하여 얻어지는 반도체 재료의 단편(斷片)을 사용할 수 있는 것을 개시하고 있다(특허문헌 1의 [0012], [0014] 및 도 2 참조). 반도체 칩을 사용하여 돌멘 구조용의 지지편을 제조하기 위해서는, 통상의 반도체 칩의 제조와 동일하게, 예를 들면, 이하의 각 공정이 필요하다.
(1) 반도체 웨이퍼에 백그라인드 테이프를 첩부하는 공정
(2) 반도체 웨이퍼를 백그라인드하는 공정
(3) 다이싱 링과 그 중에 배치된 백그라인드 후의 반도체 웨이퍼에 대하여, 점착층과 접착제층을 갖는 필름(다이싱·다이본딩 일체형 필름)을 첩부하는 공정
(4) 반도체 웨이퍼로부터 백그라인드 테이프를 박리하는 공정
(5) 반도체 웨이퍼를 개편화하는 공정
(6) 반도체 칩과 접착제편의 적층체로 이루어지는 지지편을 점착층으로부터 픽업하는 공정
본 개시는, 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서, 지지편을 제작하는 공정을 간략화할 수 있고, 나아가서는 적층되는 반도체 칩을 안정적으로 지지할 수 있는 반도체 장치의 제조 방법을 제공한다. 또, 본 개시는, 지지편의 제조 방법 및 지지편 형성용 적층 필름을 제공한다.
본 개시의 일 측면은, 기판과, 기판 상에 배치된 제1 칩과, 기판 상이며 제1 칩의 주위에 배치된 복수의 지지편과, 복수의 지지편에 의하여 지지되고 또한 제1 칩을 덮도록 배치된 제2 칩을 포함하는 돌멘 구조를 갖는 반도체 장치의 제조 방법에 관한 것이다. 반도체 장치의 제조 방법은 이하의 공정을 포함한다.
(A) 기재 필름과, 점착층과, 지지편 형성용 필름을 이 순서로 구비하는 적층 필름을 준비하는 공정
(B) 지지편 형성용 필름을 개편화함으로써, 점착층의 표면 상에 복수의 지지편을 형성하는 공정
(C) 점착층으로부터 지지편을 픽업하는 공정
(D) 기판 상에 제1 칩을 배치하는 공정
(E) 기판 상이며 제1 칩의 주위에 복수의 지지편을 배치하는 공정
(F) 제2 칩과, 제2 칩의 일방의 면 상에 마련된 접착제편을 구비하는 접착제편 부착 칩을 준비하는 공정
(G) 복수의 지지편의 표면 상에 접착제편 부착 칩을 배치함으로써 돌멘 구조를 구축하는 공정
본 개시의 일 측면에 관한 반도체 장치의 제조 방법에 의하면, 지지편 형성용 필름을 개편화하여 지지편을 얻을 수 있다. 이로써, 지지편으로서, 반도체 웨이퍼를 다이싱하여 얻어지는 반도체 재료의 단편을 사용하는 종래의 제조 방법과 비교하면, 지지편을 제작하는 공정을 간략화할 수 있다. 즉, 종래, 상술한 (1)~(6)의 공정을 필요로 하고 있던 데 대하여, 지지편 형성용 필름은 반도체 웨이퍼를 포함하지 않기 때문에, 반도체 웨이퍼의 백그라인드에 관한 (1), (2) 및 (4)의 공정을 생략할 수 있다. 또, 수지 재료와 비교하여 고가의 반도체 웨이퍼를 사용하지 않기 때문에, 비용도 삭감할 수 있다.
또, 지지편 형성용 필름의 120℃에 있어서의 전단 점도는, 4000Pa·s 이상이다. 지지편 형성용 필름의 120℃에 있어서의 전단 점도가 4000Pa·s 이상이면, 지지편 형성용 필름의 유동 변형의 정도가 낮아져, 결과적으로, 적층되는 반도체 칩을 안정적으로 지지할 수 있다. 지지편 형성용 필름은, 열경화성 수지층을 포함하고 있어도 된다.
(A) 공정에서 준비하는 적층 필름의 점착층은, 감압형이어도 되고, 자외선 경화형이어도 된다. 즉, 점착층은, 자외선 조사에 의하여 경화되는 것이어도 되고, 그렇지 않아도 되며, 환언하면, 광반응성을 갖는 탄소-탄소 이중 결합을 갖는 수지를 함유해도 되고, 함유하지 않아도 된다. 또한, 감압형의 점착층이 광반응성을 갖는 탄소-탄소 이중 결합을 갖는 수지를 함유해도 된다. 예를 들면, 점착층은, 그 소정의 영역에 자외선을 조사함으로써 당해 영역의 점착성을 저하시킨 것이어도 되고, 예를 들면, 광반응성을 갖는 탄소-탄소 이중 결합을 갖는 수지가 잔존하고 있어도 된다. 점착층이 자외선 경화형인 경우, (B) 공정과 (C) 공정의 사이에, 점착층에 자외선을 조사하는 공정을 실시함으로써 점착층의 점착성을 저하시킬 수 있다.
지지편 형성용 필름이 열경화성 수지층을 포함하는 경우, 지지편 형성용 필름 또는 지지편을 가열하여 열경화성 수지층 또는 접착제편을 경화시키는 공정은 적절한 타이밍에 실시하면 되고, 예를 들면, (G) 공정보다 전에 실시하면 된다. 복수의 지지편의 표면에 접하도록 접착제편 부착 칩을 배치하는 단계에 있어서, 열경화성 수지층이 이미 경화되어 있음으로써 접착제편 부착 칩의 배치에 따라 지지편이 변형하는 것을 억제할 수 있다. 또한, 열경화성 수지층은 다른 부재(예를 들면, 기판)에 대하여 접착성을 갖기 때문에, 지지편에 접착제층 등을 별도 마련하지 않아도 된다.
상기 지지편 형성용 필름의 두께는, 예를 들면, 5~180μm 또는 20~120μm여도 된다. 지지편 형성용 필름의 두께가 이 범위임으로써, 제1 칩(예를 들면, 컨트롤러 칩)에 대하여 적절한 높이의 돌멘 구조를 구축할 수 있다. 지지편 형성용 필름은 열경화성 수지층을 포함해도 된다. 열경화성 수지층은, 예를 들면, 에폭시 수지를 포함하고, 엘라스토머를 포함하는 것이 바람직하다. 지지편을 구성하는 열경화성 수지층이 엘라스토머를 포함함으로써 반도체 장치 내에 있어서의 응력을 완화할 수 있다.
본 개시의 일 측면은, 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서 사용되는 지지편의 제조 방법에 관한 것이다. 지지편의 제조 방법은 이하의 공정을 포함한다.
(A) 기재 필름과, 점착층과, 지지편 형성용 필름을 이 순서로 구비하는 적층 필름을 준비하는 공정
(B) 지지편 형성용 필름을 개편화함으로써, 점착층의 표면 상에 복수의 지지편을 형성하는 공정
(C) 점착층으로부터 지지편을 픽업하는 공정
또한, 지지편 형성용 필름의 120℃에 있어서의 전단 점도는, 4000Pa·s 이상이다.
본 개시의 일 측면은, 기판과, 기판 상에 배치된 제1 칩과, 기판 상이며 제1 칩의 주위에 배치된 복수의 지지편과, 복수의 지지편에 의하여 지지되고 또한 제1 칩을 덮도록 배치된 제2 칩을 포함하는 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서 사용되는 지지편 형성용 적층 필름으로서, 기재 필름과, 점착층과, 지지편 형성용 필름을 이 순서로 구비하며, 지지편 형성용 필름의 120℃에 있어서의 전단 점도가, 4000Pa·s 이상인, 지지편 형성용 적층 필름에 관한 것이다. 지지편 형성용 필름은, 열경화성 수지층을 포함하고 있어도 된다.
본 개시에 의하면, 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서, 지지편을 제작하는 공정을 간략화할 수 있고, 나아가서는 적층되는 반도체 칩을 안정적으로 지지할 수 있는 반도체 장치의 제조 방법이 제공된다. 또, 본 개시에 의하면, 지지편의 제조 방법 및 지지편 형성용 적층 필름이 제공된다.
도 1은, 반도체 장치의 제1 실시형태를 모식적으로 나타내는 단면도이다.
도 2의 (a), 도 2의 (b), 및 도 2의 (c)는, 제1 칩과 복수의 지지편의 위치 관계의 예를 모식적으로 나타내는 평면도이다.
도 3의 (a)는, 지지편 형성용 적층 필름의 일 실시형태를 모식적으로 나타내는 평면도이며, 도 3의 (b)는, 도 3의 (a)의 b-b선에 있어서의 단면도이다.
도 4는, 점착층과 지지편 형성용 필름을 첩합하는 공정을 모식적으로 나타내는 단면도이다.
도 5의 (a), 도 5의 (b), 도 5의 (c), 및 도 5의 (d)는, 지지편의 제작 과정을 모식적으로 나타내는 단면도이다.
도 6은, 기판 상이며 제1 칩의 주위에 복수의 지지편을 배치한 상태를 모식적으로 나타내는 단면도이다.
도 7은, 접착제편 부착 칩의 일례를 모식적으로 나타내는 단면도이다.
도 8은, 기판 상에 형성된 돌멘 구조를 모식적으로 나타내는 단면도이다.
도 9는, 반도체 장치의 제2 실시형태를 모식적으로 나타내는 단면도이다.
도 10의 (a)는, 실시예에서 사용되는 지지편 부착 기판의 일례를 나타내는 상면도이고, 도 10의 (b)는, 도 10의 (a)의 b-b선에 있어서의 단면도이며, 도 10의 (c)는, 실시예에서 사용되는 적층체의 일례를 나타내는 단면도이다.
이하, 도면을 참조하면서, 본 개시의 실시형태에 대하여 상세하게 설명한다. 단, 본 발명은 이하의 실시형태에 한정되는 것은 아니다. 또한, 본 명세서에 있어서, "(메트)아크릴산"이란, 아크릴산 또는 메타크릴산을 의미하고, "(메트)아크릴레이트"란, 아크릴레이트 또는 그에 대응하는 메타크릴레이트를 의미한다. "A 또는 B"란, A와 B 중 어느 일방을 포함하고 있으면 되고, 양방 모두 포함하고 있어도 된다.
본 명세서에 있어서 "층"이라는 용어는, 평면도로서 관찰했을 때에, 전면(全面)에 형성되어 있는 형상의 구조에 더하여, 일부에 형성되어 있는 형상의 구조도 포함된다. 또, 본 명세서에 있어서 "공정"이라는 용어는, 독립적인 공정뿐만 아니라, 다른 공정과 명확하게 구별할 수 없는 경우이더라도 그 공정의 소기 작용이 달성되면, 본 용어에 포함된다. 또, "~"를 이용하여 나타난 수치 범위는, "~"의 전후에 기재되는 수치를 각각 최솟값 및 최댓값으로서 포함하는 범위를 나타낸다.
본 명세서에 있어서 조성물 중의 각 성분의 함유량은, 조성물 중에 각 성분에 해당하는 물질이 복수 존재하는 경우, 특별히 설명하지 않는 한, 조성물 중에 존재하는 당해 복수의 물질의 합계량을 의미한다. 또, 예시 재료는 특별히 설명하지 않는 한 단독으로 이용해도 되고, 2종 이상을 조합하여 이용해도 된다. 또, 본 명세서 중에 단계적으로 기재되어 있는 수치 범위에 있어서, 소정의 단계의 수치 범위의 상한값 또는 하한값은, 다른 단계의 수치 범위의 상한값 또는 하한값으로 치환해도 된다. 또, 본 명세서 중에 기재되어 있는 수치 범위에 있어서, 그 수치 범위의 상한값 또는 하한값은, 실시예에 나타나 있는 값으로 치환해도 된다.
<제1 실시형태>
(반도체 장치)
도 1은, 반도체 장치의 제1 실시형태를 모식적으로 나타내는 단면도이다. 도 1에 나타내는 반도체 장치(100)는, 기판(10)과, 기판(10)의 표면 상에 배치된 칩(T1)(제1 칩)과, 기판(10)의 표면 상이며 칩(T1)의 주위에 배치된 복수의 지지편(Dc)과, 칩(T1)의 상방에 배치된 칩(T2)(제2 칩)과, 칩(T2)과 복수의 지지편(Dc)에 의하여 협지되어 있는 접착제편(Tc)과, 칩(T2) 상에 적층된 칩(T3, T4)과, 기판(10)의 표면 상의 전극(도시하지 않음)과 칩(T1~T4)을 각각 전기적으로 접속하는 복수의 와이어(w)와, 칩(T1)과 칩(T2)의 간극 등에 충전된 밀봉재(50)를 구비한다.
본 실시형태에 있어서는, 복수의 지지편(Dc)과, 칩(T2)과, 지지편(Dc)과 칩(T2)의 사이에 위치하는 접착제편(Tc)에 의하여 기판(10) 상에 돌멘 구조가 구성되어 있다. 칩(T1)은, 접착제편(Tc)과 이간되어 있다. 지지편(Dc)의 두께를 적절히 설정함으로써, 칩(T1)의 상면과 기판(10)을 접속하는 와이어(w)를 위한 공간을 확보할 수 있다.
기판(10)은, 유기 기판이어도 되고, 리드 프레임 등의 금속 기판이어도 된다. 기판(10)은, 반도체 장치(100)의 휨을 억제하는 관점에서, 기판(10)의 두께는, 예를 들면, 90~300μm이며, 90~210μm여도 된다.
칩(T1)은, 예를 들면, 컨트롤러 칩이며, 접착제편(Tc)에 의하여 기판(10)에 접착되고 또한 와이어(w)에 의하여 기판(10)과 전기적으로 접속되어 있다. 평면시(平面視)에 있어서의 칩(T1)의 형상은, 예를 들면 사각형(정사각형 또는 직사각형)이다. 칩(T1)의 한 변의 길이는, 예를 들면, 5mm 이하이며, 2~5mm 또는 1~5mm여도 된다. 칩(T1)의 두께는, 예를 들면, 10~150μm이며, 20~100μm여도 된다.
칩(T2)은, 예를 들면, 메모리 칩이며, 접착제편(Tc)을 개재하여 지지편(Dc) 위에 접착되어 있다. 평면시에서 칩(T2)은, 칩(T1)보다 큰 사이즈를 갖는다. 평면시에 있어서의 칩(T2)의 형상은, 예를 들면, 사각형(정사각형 또는 직사각형)이다. 칩(T2)의 한 변의 길이는, 예를 들면, 20mm 이하이며, 4~20mm 또는 4~12mm여도 된다. 칩(T2)의 두께는, 예를 들면, 10~170μm이며, 20~120μm여도 된다. 또한, 칩(T3, T4)도, 예를 들면, 메모리 칩이며, 접착제편(Tc)을 개재하여 칩(T2) 위에 접착되어 있다. 칩(T3, T4)의 한 변의 길이는, 칩(T2)과 동일하면 되고, 칩(T3, T4)의 두께도 칩(T2)과 동일하면 된다.
지지편(Dc)은, 칩(T1)의 주위에 공간을 형성하는 스페이서의 역할을 한다. 지지편(Dc)은, 지지편 형성용 필름의 경화물(열경화성 수지 조성물의 경화물)을 포함한다. 지지편 형성용 필름의 120℃에 있어서의 전단 점도는, 후술하는 바와 같이, 4000Pa·s 이상이다. 또한, 도 2의 (a)에 나타내는 바와 같이, 칩(T1)의 양측이 떨어진 위치에, 2개의 지지편(Dc)(형상: 직사각형)을 배치해도 되고, 도 2의 (b)에 나타내는 바와 같이, 칩(T1)의 모서리에 대응하는 위치에 각각 하나의 지지편(Dc)(형상: 정사각형, 합계 4개)을 배치해도 되며, 도 2의 (c)에 나타내는 바와 같이, 칩(T1)의 변에 대응하는 위치에 각각 하나의 지지편(Dc)(형상: 직사각형, 합계 4개)을 배치해도 된다. 평면시에 있어서의 지지편(Dc)의 한 변의 길이는, 예를 들면, 20mm 이하이며, 1~20mm 또는 1~12mm여도 된다. 지지편(Dc)의 두께(높이)는, 예를 들면, 10~180μm이며, 20~120μm여도 된다.
(지지편의 제조 방법)
지지편의 제조 방법의 일례에 대하여 설명한다. 본 실시형태에 관한 제조 방법은, 이하의 (A)~(C)의 공정을 포함한다.
(A) 기재 필름(1)과, 점착층(2)과, 지지편 형성용 필름(D)을 이 순서로 구비하는 지지편 형성용 적층 필름(20)(이하, 경우에 따라 "적층 필름(20)"이라고 한다.)을 준비하는 공정(도 3, 도 4 참조)
(B) 지지편 형성용 필름(D)을 개편화함으로써, 점착층(2)의 표면 상에 복수의 지지편(Da)을 형성하는 공정(도 5의 (b) 참조)
(C) 점착층(2)으로부터 지지편(Da)을 픽업하는 공정(도 5의 (d) 참조)
또한, 도 1에 나타내는 지지편(Dc)은, 이것에 포함되는 접착제편(열경화성 수지 조성물)이 경화된 후의 것이다. 한편, 지지편(Da)은, 이것에 포함되는 접착제편(열경화성 수지 조성물)이 완전히 경화되기 전의 상태의 것이다(예를 들면, 도 5의 (b) 참조).
(A)~(C)의 공정은, 복수의 지지편(Da)을 제조하는 프로세스이다. 이하, 도 3~5를 참조하면서, (A)~(C) 공정에 대하여 설명한다.
[(A) 공정]
(A) 공정은, 적층 필름(20)을 준비하는 공정이다. 적층 필름(20)은, 기재 필름(1)과, 점착층(2)과, 지지편 형성용 필름(D)을 구비한다. 기재 필름(1)은, 예를 들면, 폴리에틸렌테레프탈레이트 필름(PET 필름)이다. 점착층(2)은, 펀칭 등에 의하여 원형으로 형성되어 있다(도 3의 (a) 참조). 점착층(2)은, 감압형의 점착제로 이루어지는 것이어도 되고, 자외선 경화형의 점착제로 이루어지는 것이어도 된다. 점착층(2)이 자외선 경화형의 점착제로 이루어지는 것인 경우, 점착층(2)은 자외선이 조사됨으로써 점착성이 저하되는 성질을 갖는다. 지지편 형성용 필름(D)은, 펀칭 등에 의하여 원형으로 형성되어 있고, 점착층(2)보다 작은 직경을 갖는다(도 3의 (a) 참조). 지지편 형성용 필름(D)은, 열경화성 수지 조성물로 이루어지는 열경화성 수지층(5)을 포함하고 있어도 된다.
지지편 형성용 필름(D)에 있어서의 열경화성 수지층(5)을 구성하는 열경화성 수지 조성물은, 반경화(B 스테이지) 상태를 거쳐, 그 후의 경화 처리에 의하여 완전 경화물(C 스테이지) 상태가 될 수 있는 것이다. 열경화성 수지 조성물은, 전단 점도를 소정의 범위로 조정하기 쉬운 점에서, 에폭시 수지와, 경화제와, 엘라스토머(예를 들면, 아크릴 수지)를 포함하고, 필요에 따라, 무기 필러 및 경화 촉진제 등을 더 포함하는 것이어도 된다. 지지편 형성용 필름(D)에 있어서의 열경화성 수지층(5)을 구성하는 열경화성 수지 조성물의 상세에 대해서는 후술한다.
지지편 형성용 필름(D)의 두께는, 예를 들면, 5~180μm 또는 20~120μm여도 된다. 지지편 형성용 필름의 두께가 이 범위임으로써, 제1 칩(예를 들면, 컨트롤러 칩)에 대하여 적절한 높이의 돌멘 구조를 구축할 수 있다.
지지편 형성용 필름(D)의 120℃에 있어서의 전단 점도는, 4000Pa·s 이상이다. 지지편 형성용 필름(D)의 120℃에 있어서의 전단 점도는, 4500Pa·s 이상, 5000Pa·s 이상, 7000Pa·s 이상, 10000Pa·s 이상, 15000Pa·s 이상, 18000Pa·s 이상, 20000Pa·s 이상, 또는 23000Pa·s 이상이어도 된다. 지지편 형성용 필름(D)의 120℃에 있어서의 전단 점도가 4000Pa·s 이상이면, 지지편 형성용 필름의 유동 변형의 정도가 낮아져, 결과적으로, 반도체 칩의 지지 안정성을 향상시킬 수 있다. 지지편 형성용 필름(D)의 120℃에 있어서의 전단 점도의 상한은, 특별히 제한되지 않지만, 100000Pa·s 이하, 70000Pa·s 이하, 또는 50000Pa·s 이하여도 된다. 지지편 형성용 필름(D)의 120℃에 있어서의 전단 점도는, 예를 들면, 후술하는 열경화성 수지 조성물의 함유 성분의 종류, 함유량 등을 적절히 조정함으로써, 조정할 수 있다.
적층 필름(20)은, 예를 들면, 기재 필름(1)과 그 표면 상에 점착층(2)를 갖는 제1 적층 필름과, 커버 필름(3)과 그 표면 상에 지지편 형성용 필름(D)을 갖는 제2 적층 필름을 첩합함으로써 제작할 수 있다(도 4 참조). 제1 적층 필름은, 기재 필름(1)의 표면 상에 점착층을 도공에 의하여 형성하는 공정과, 점착층을 펀칭 등에 의하여 소정의 형상(예를 들면, 원형)으로 가공하는 공정을 거쳐 얻어진다. 제2 적층 필름은, 커버 필름(3)(예를 들면, PET 필름 또는 폴리에틸렌 필름)의 표면 상에 지지편 형성용 필름을 도공에 의하여 형성하는 공정과, 지지편 형성용 필름을 펀칭 등에 의하여 소정의 형상(예를 들면, 원형)으로 가공하는 공정을 거쳐 얻어진다. 적층 필름(20)을 사용함에 있어서, 커버 필름(3)은 적당한 타이밍에 박리된다.
[(B) 공정]
(B) 공정은, 지지편 형성용 필름(D)을 개편화함으로써, 점착층(2)의 표면 상에 복수의 지지편(Da)을 형성하는 공정이다. 도 5의 (a)에 나타나는 바와 같이, 적층 필름(20)에 다이싱링(DR)을 첩부한다. 즉, 적층 필름(20)의 점착층(2)에 다이싱링(DR)을 첩부하고, 다이싱링(DR)의 내측에 지지편 형성용 필름(D)이 배치된 상태로 한다. 지지편 형성용 필름(D)을 다이싱에 의하여 개편화한다(도 5의 (b) 참조). 이로써, 지지편 형성용 필름(D)으로부터 다수의 지지편(Da)이 얻어진다.
[(C) 공정]
(C) 공정은, 점착층(2)으로부터 지지편(Da)을 픽업하는 공정이다. 도 5의 (c)에 나타나는 바와 같이, 기재 필름(1)을 익스팬드함으로써, 지지편(Da)을 서로 이간시킨다. 이어서, 도 5의 (d)에 나타나는 바와 같이, 지지편(Da)을 밀어 올림 지그(42)로 밀어 올림으로써 점착층(2)으로부터 지지편(Da)을 박리시킴과 함께, 흡인 콜릿(44)으로 흡인하여 지지편(Da)을 픽업한다.
(반도체 장치의 제조 방법)
반도체 장치(100)의 제조 방법에 대하여 설명한다. 본 실시형태에 관한 제조 방법은, (A)~(C)의 공정을 포함하고, 이하의 (D)~(H)의 공정을 더 포함한다.
(D) 기판(10) 상에 제1 칩(T1)을 배치하는 공정
(E) 기판(10) 상이며 제1 칩(T1)의 주위에 복수의 상기의 제조 방법에 의하여 얻어지는 지지편(Da)(적어도 금속편(6p)을 포함하는 지지편(Da))을 배치하는 공정(도 6 참조)
(F) 제2 칩(T2)과, 제2 칩(T2)의 일방의 면 상에 마련된 접착제편(Ta)을 구비하는 접착제편 부착 칩(T2a)을 준비하는 공정(도 7 참조)
(G) 복수의 지지편(Dc)의 표면 상에 접착제편 부착 칩(T2a)을 배치함으로써 돌멘 구조를 구축하는 공정(도 8 참조)
(H) 칩(T1)과 칩(T2) 의 간극 등을 밀봉재(50)로 밀봉하는 공정(도 1 참조)
(D)~(H) 공정은, 복수의 지지편(Da)을 사용하여 돌멘 구조를 기판(10) 상에 구축해 가는 프로세스이다. 이하, 도 6~8을 참조하면서, (D)~(H) 공정에 대하여 설명한다.
[(D) 공정]
(D) 공정은, 기판(10) 상에 제1 칩(T1)을 배치하는 공정이다. 예를 들면, 먼저, 기판(10) 상의 소정의 위치에 접착제편(Tc)을 개재하여 칩(T1)을 배치한다. 그 후, 칩(T1)은 와이어(w)로 기판(10)과 전기적으로 접속된다.
[(E) 공정]
(E) 공정은, 기판(10) 상이며 제1 칩(T1)의 주위에 복수의 지지편(Da)을 배치하는 공정이다. 이 공정을 거쳐, 도 6에 나타내는 구조체(30)가 제작된다. 구조체(30)는, 기판(10)과, 그 표면 상에 배치된 칩(T1)과, 복수의 지지편(Da)을 구비한다. 지지편(Da)의 배치는 압착 처리에 의하여 행하면 된다. 압착 처리는, 예를 들면, 80~180℃, 0.01~0.50MPa의 조건으로, 0.5~3.0초간에 걸쳐 실시하는 것이 바람직하다. 또한, 지지편(Da)은, 이것에 포함되는 접착제편(5p)이 (E) 공정의 시점에서 완전히 경화되어 지지편(Dc)이 되어 있어도 되고, 이 시점에서는 완전 경화되어 있지 않아도 된다. 지지편(Da)에 포함되는 접착제편(5p)은 (G) 공정의 개시 전의 시점에서 완전 경화되어 접착제편(5c)이 되어 있는 것이 바람직하다.
[(F) 공정]
(F) 공정은, 도 7에 나타내는 접착제편 부착 칩(T2a)을 준비하는 공정이다. 접착제편 부착 칩(T2a)은, 칩(T2)과, 그 일방의 표면에 마련된 접착제편(Ta)을 구비한다. 접착제편 부착 칩(T2a)은, 예를 들면, 반도체 웨이퍼 및 다이싱·다이본딩 일체형 필름을 사용하여, 다이싱 공정 및 픽업 공정을 거쳐 얻을 수 있다.
[(G) 공정]
(G) 공정은, 복수의 지지편(Dc)의 상면에 접착제편(Ta)이 접하도록, 칩(T1)의 상방에 접착제편 부착 칩(T2a)을 배치하는 공정이다. 구체적으로는, 지지편(Dc)의 상면에 접착제편(Ta)을 개재하여 칩(T2)을 압착한다. 이 압착 처리는, 예를 들면, 80~180℃, 0.01~0.50MPa의 조건으로, 0.5~3.0초간에 걸쳐 실시하는 것이 바람직하다. 다음으로, 가열에 의하여 접착제편(Ta)을 경화시킨다. 이 경화 처리는, 예를 들면, 60~175℃, 0.01~1.0MPa의 조건으로, 5분간 이상에 걸쳐서 실시하는 것이 바람직하다. 이로써, 접착제편(Ta)이 경화되어 접착제편(Tc)이 된다. 이 공정을 거쳐, 기판(10) 상에 돌멘 구조가 구축된다(도 8 참조).
(G) 공정 후이며 (H) 공정 전에, 칩(T2) 위에 접착제편을 개재하여 칩(T3)을 배치하고, 또한, 칩(T3) 위에 접착제편을 개재하여 칩(T4)을 배치한다. 접착제편은 상술한 접착제편(Ta)과 동일한 열경화성 수지 조성물이면 되고, 가열 경화에 의하여 접착제편(Tc)이 된다(도 1 참조). 다른 한편, 칩(T2, T3, T4)과 기판(10)을 와이어(w)로 전기적으로 각각 접속한다. 또한, 칩(T1)의 상방에 적층하는 칩의 수는 본 실시형태의 3개에 한정되지 않고, 적절히 설정하면 된다.
[(H) 공정]
(H) 공정은, 칩(T1)과 칩(T2)의 간극 등을 밀봉재(50)로 밀봉하는 공정이다. 이 공정을 거쳐 도 1에 나타내는 반도체 장치(100)가 완성된다.
(열경화성 수지 조성물)
지지편 형성용 필름(D)에 있어서의 열경화성 수지층(5)을 구성하는 열경화성 수지 조성물은, 상술한 바와 같이, 전단 점도를 소정의 범위로 조정하기 쉬운 점에서, 에폭시 수지와, 경화제와, 엘라스토머를 포함하고, 필요에 따라, 무기 필러 및 경화 촉진제 등을 더 포함하는 것이어도 된다. 본 발명자들의 검토에 의하면, 지지편(Da) 및 경화 후의 지지편(Dc)은 이하의 특성을 더 갖는 것이 바람직하다.
·특성 1: 기판(10)의 소정의 위치에 지지편(Da)을 열압착했을 때 위치 어긋남이 발생하기 어려운 것
·특성 2: 반도체 장치(100) 내에 있어서 접착제편(5c)이 응력 완화성을 발휘하는 것(열경화성 수지 조성물이 엘라스토머(고무 성분)를 포함하는 것)
·특성 3: 접착제편 부착 칩의 접착제편(Tc)과의 접착 강도가 충분히 높은 것(접착제편(Tc)에 대한 접착제편(5c)(즉, 열경화성 수지층으로 이루어지는 필름의 경화물)의 다이 시어 강도(시어 강도)가, 예를 들면, 2.0~7.0Mpa 또는 3.0~6.0Mpa인 것)
·특성 4: 경화에 따른 수축률이 충분히 작은 것
·특성 5: 픽업 공정에 있어서 카메라에 의한 지지편(Da)의 시인성이 양호한 것(열경화성 수지 조성물이, 예를 들면, 착색료를 포함하고 있는 것)
·특성 6: 접착제편(5c)이 충분한 기계적 강도를 갖는 것
[에폭시 수지]
에폭시 수지는, 경화되어 접착 작용을 갖는 것이면 특별히 한정되지 않는다. 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지 등의 2관능 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지 등을 사용할 수 있다. 또, 다관능 에폭시 수지, 글리시딜아민형 에폭시 수지, 복소환 함유 에폭시 수지, 지환식 에폭시 수지 등, 일반적으로 알려져 있는 것을 적용할 수 있다. 이들은 1종을 단독으로 사용해도 되고, 2종 이상을 병용해도 된다.
[경화제]
경화제로서는, 예를 들면, 페놀 수지, 에스터 화합물, 방향족 아민, 지방족 아민, 산무수물 등을 들 수 있다. 이들 중, 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 페놀 수지가 바람직하다. 페놀 수지의 시판품으로서는, 예를 들면, DIC 주식회사제의 LF-4871(상품명, BPA 노볼락형 페놀 수지), 에어·워터 주식회사제의 HE-100C-30(상품명, 페닐아랄킬형 페놀 수지), DIC 주식회사제의 페놀라이트 KA 및 TD 시리즈, 미쓰이 가가쿠 주식회사제의 밀렉스 XLC-시리즈와 XL 시리즈(예를 들면, 밀렉스 XLC-LL), 에어·워터 주식회사제의 HE 시리즈(예를 들면, HE100C-30), 메이와 가세이 주식회사제의 MEHC-7800 시리즈(예를 들면, MEHC-7800-4S), JEF 케미컬 주식회사제의 JDPP 시리즈, 군에이 가가쿠 고교 주식회사제의 PSM 시리즈(예를 들면, PSM-4326) 등을 들 수 있다. 이들은 1종을 단독으로 사용해도 되고, 2종 이상을 병용해도 된다.
에폭시 수지와 페놀 수지의 배합량은, 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 각각 에폭시 당량과 수산기 당량의 당량비가 0.6~1.5인 것이 바람직하고, 0.7~1.4인 것이 보다 바람직하며, 0.8~1.3인 것이 더 바람직하다. 배합비가 상기 범위 내임으로써, 경화성 및 유동성의 양방을 충분히 고수준으로 달성하기 쉽다.
[엘라스토머]
엘라스토머로서, 예를 들면, 아크릴 수지, 폴리에스터 수지, 폴리아마이드 수지, 폴리이미드 수지, 실리콘 수지, 폴리뷰타다이엔, 아크릴로나이트릴, 에폭시 변성 폴리뷰타다이엔, 무수 말레산 변성 폴리뷰타다이엔, 페놀 변성 폴리뷰타다이엔 및 카복시 변성 아크릴로나이트릴을 들 수 있다.
필름의 성형성의 관점에서, 엘라스토머로서 아크릴계 수지가 바람직하고, 또한, 글리시딜아크릴레이트 또는 글리시딜메타크릴레이트 등의 에폭시기 또는 글리시딜기를 가교성 관능기로서 갖는 관능성 모노머를 중합하여 얻은 에폭시기 함유 (메트)아크릴 공중합체 등의 아크릴계 수지가 보다 바람직하다. 아크릴계 수지 중에서도 에폭시기 함유 (메트)아크릴산 에스터 공중합체 및 에폭시기 함유 아크릴 고무가 바람직하고, 에폭시기 함유 아크릴 고무가 보다 바람직하다. 에폭시기 함유 아크릴 고무는, 아크릴산 에스터를 주성분으로 하고, 주로, 뷰틸아크릴레이트와 아크릴로나이트릴 등의 공중합체, 에틸아크릴레이트와 아크릴로나이트릴 등의 공중합체 등으로 이루어지는, 에폭시기를 갖는 고무이다. 또한, 아크릴계 수지는, 에폭시기뿐만 아니라, 알코올성 또는 페놀성 수산기, 카복실기 등의 가교성 관능기를 갖고 있어도 된다.
아크릴 수지의 시판품으로서는, 나가세 켐텍스 주식회사제의 SG-70L, SG-708-6, WS-023 EK30, SG-280 EK23, SG-P3 용제 변경품(상품명, 아크릴 고무, 중량 평균 분자량: 80만, Tg: 12℃, 용제: 사이클로헥산온), SG-P3 저분자량품(상품명, 나가세 켐텍스 주식회사제, 아크릴 고무, 중량 평균 분자량: 30만, Tg: 12℃, 용제: 사이클로헥산온) 등을 들 수 있다.
아크릴 수지의 유리 전이 온도(Tg)는, 필름의 성형성의 관점에서, -50~50℃인 것이 바람직하고, -30~30℃인 것이 보다 바람직하다. 아크릴 수지의 중량 평균 분자량(Mw)은, 필름의 성형성의 관점에서, 10만~300만인 것이 바람직하고, 50만~200만인 것이 보다 바람직하다. 여기에서, Mw는, 젤 퍼미에이션 크로마토그래피(GPC)로 측정하고, 표준 폴리스타이렌에 의한 검량선을 이용하여 환산한 값을 의미한다. 또한, 분자량 분포가 좁은 아크릴 수지를 이용함으로써, 고탄성의 접착제편을 형성할 수 있는 경향이 있다.
열경화성 수지 조성물에 포함되는 아크릴 수지의 양은, 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 에폭시 수지 및 에폭시 수지 경화제의 합계 100질량부에 대하여 10~200질량부인 것이 바람직하고, 20~100질량부인 것이 보다 바람직하다.
열경화성 수지 조성물에 포함되는 아크릴 수지의 양은, 높은 전단 점도를 달성하는 관점에서, 에폭시 수지 및 에폭시 수지 경화제의 합계 100질량부에 대하여 50질량부 이상인 것이 바람직하다.
[무기 필러]
무기 필러로서는, 예를 들면, 수산화 알루미늄, 수산화 마그네슘, 탄산 칼슘, 탄산 마그네슘, 규산 칼슘, 규산 마그네슘, 산화 칼슘, 산화 마그네슘, 산화 알루미늄, 질화 알루미늄, 붕산 알루미늄 위스커, 질화 붕소, 결정성 실리카, 비정성 실리카 등을 들 수 있다. 이들은 1종을 단독으로 사용해도 되고, 2종 이상을 병용해도 된다.
무기 필러의 평균 입경은, 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 0.005μm~1.0μm가 바람직하고, 0.05~0.5μm가 보다 바람직하다. 무기 필러의 표면은, 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 화학 수식되어 있는 것이 바람직하다. 표면을 화학 수식하는 재료로서는, 예를 들면, 실레인 커플링제 등을 들 수 있다. 실레인 커플링제의 관능기의 종류로서는, 예를 들면, 바이닐기, (메트)아크릴로일기, 에폭시기, 머캅토기, 아미노기, 다이아미노기, 알콕시기, 에톡시기 등을 들 수 있다.
높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 열경화성 수지 조성물의 수지 성분 100질량부에 대하여, 무기 필러의 함유량은 20~200질량부인 것이 바람직하고, 30~100질량부인 것이 보다 바람직하다.
[경화 촉진제]
경화 촉진제로서는, 예를 들면, 이미다졸류 및 그 유도체, 유기 인계 화합물, 제2급 아민류, 제3급 아민류, 제4급 암모늄염 등을 들 수 있다. 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 이미다졸계의 화합물이 바람직하다. 이미다졸류로서는, 예를 들면, 2-메틸이미다졸, 1-벤질-2-메틸이미다졸, 1-사이아노에틸-2-페닐이미다졸, 1-사이아노에틸-2-메틸이미다졸 등을 들 수 있다. 이들은 1종을 단독으로 사용해도 되고, 2종 이상을 병용해도 된다.
열경화성 수지 조성물에 있어서의 경화 촉진제의 함유량은, 높은 다이 시어 강도(시어 강도)를 달성하는 관점에서, 에폭시 수지 및 에폭시 수지 경화제의 합계 100질량부에 대하여 0.04~3질량부가 바람직하고, 0.04~0.2질량부가 보다 바람직하다.
<제2 실시형태>
도 9는, 반도체 장치의 제2 실시형태를 모식적으로 나타내는 단면도이다. 제1 실시형태에 관한 반도체 장치(100)는 칩(T1)이 접착제편(Tc)과 이간되어 있는 양태인 데에 대하여, 본 실시형태에 관한 반도체 장치(200)는 칩(T1)이 접착제편(Tc)과 접하고 있다. 즉, 접착제편(Tc)은, 칩(T1)의 상면 및 지지편(Dc)의 상면에 접하고 있다. 예를 들면, 지지편 형성용 필름(D)의 두께를 적절히 설정함으로써, 칩(T1)의 상면의 위치와 지지편(Dc)의 상면의 위치를 일치시킬 수 있다.
반도체 장치(200)에 있어서는, 칩(T1)이 기판(10)에 대하여, 와이어 본딩이 아닌, 플립 칩 접속되어 있다. 또한, 칩(T2)과 함께 접착제편 부착 칩(T2a)을 구성하는 접착제편(Ta)에 매립되는 구성으로 하면, 기판(10)에 칩(T1)이 와이어 본딩된 양태이더라도, 칩(T1)이 접착제편(Tc)과 접한 상태로 할 수 있다.
실시예
이하, 실시예에 의하여 본 개시에 대하여 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[지지편 형성용 필름의 제작]
<바니시의 조제>
표 1에 나타내는 재료를 표 1에 나타내는 조성비(단위: 질량부)로 사용했다. 에폭시 수지, 페놀 수지, 및 무기 필러에 대하여, 사이클로헥산온을 더하여, 교반 혼합했다. 사이클로헥산온의 함유량은, 최종적으로 얻어지는 바니시에 있어서, 고형분 비율이 40질량%가 되도록 조정했다. 이것에, 엘라스토머를 더하고, 추가로, 커플링제 및 경화 촉진제를 더하여, 각 성분이 균일해질 때까지 교반하여 바니시 A~E를 조제했다.
표 1에 나타내는 각 성분의 상세는, 이하와 같다.
·에폭시 수지: YDCN-700-10(상품명, 신닛테쓰 스미킨 가가쿠 주식회사제, o-크레졸 노볼락형 에폭시 수지, 에폭시 당량: 209g/eq)
·EXA-830CRP(상품명, DIC 주식회사제, 비스페놀 F형 에폭시 수지, 에폭시 당량: 159g/eq)
·페놀 수지(경화제): HE-100C-30(상품명, 에어·워터 주식회사제, 페놀아랄킬형 페놀 수지, 수산기 당량: 170g/eq)
·페놀 수지(경화제): PSM-4326(상품명, 군에이 가가쿠 고교 주식회사제, 페놀 노볼락형 페놀 수지, 수산기 당량: 105g/eq)
·무기 필러: 에어로질 R972(상품명, 닛폰 에어로질 주식회사제, 실리카, 평균 입경 0.016μm)
·무기 필러: SC2050-HLG(상품명, 주식회사 아드마텍스제, 실리카 필러 분산액, 평균 입경 0.50μm)
·엘라스토머: SG-P3 용제 변경품(상품명, 나가세 켐텍스 주식회사제, 아크릴 고무, 중량 평균 분자량: 80만, Tg: 12℃, 용제: 사이클로헥산온)
·엘라스토머: SG-P3 저분자량품(상품명, 나가세 켐텍스 주식회사제, 아크릴 고무, 중량 평균 분자량: 30만, Tg: 12℃, 용제: 사이클로헥산온)
·커플링제: A-189(상품명, GE 도시바 주식회사제, γ-머캅토프로필트라이메톡시실레인)
·커플링제: A-1160(상품명, GE 도시바 주식회사제, γ-유레이도프로필트라이에톡시실레인)
·경화 촉진제: 큐아졸 2PZ-CN(상품명, 시코쿠 가세이 고교 주식회사제, 1-사이아노에틸-2-페닐이미다졸)
[표 1]
<지지편 형성용 필름의 제작>
(실시예 1)
바니시 A를 100메시의 필터로 여과함과 함께 진공 탈포했다. 기재 필름으로서, 두께 38μm의 이형 처리를 실시한 폴리에틸렌테레프탈레이트(PET) 필름을 준비하여, 진공 탈포 후의 바니시 A를 PET 필름 상에 도포했다. 도포한 바니시 A를, 90℃에서 5분간, 계속해서 130℃에서 5분간의 2단계로 가열 건조하여, B 스테이지 상태에 있는 실시예 1의 지지편 형성용 필름을 얻었다. 바니시 A의 도포량은, 두께 50μm가 되도록 조정했다.
(실시예 2)
바니시 A를 바니시 B로 변경한 것 이외에는, 실시예 1과 동일하게 하여, 실시예 2의 지지편 형성용 필름을 얻었다.
(실시예 3)
바니시 A를 바니시 C로 변경한 것 이외에는, 실시예 1과 동일하게 하여, 실시예 3의 지지편 형성용 필름을 얻었다.
(비교예 1)
바니시 A를 바니시 D로 변경한 것 이외에는, 실시예 1과 동일하게 하여, 비교예 1의 지지편 형성용 필름을 얻었다.
(비교예 2)
바니시 A를 바니시 E로 변경한 것 이외에는, 실시예 1과 동일하게 하여, 비교예 2의 지지편 형성용 필름을 얻었다.
[지지편 형성용 필름의 평가]
<전단 점도의 측정>
실시예 1~3 및 비교예 1, 2의 지지편 형성용 필름을 각각(두께 50μm)을 소정의 사이즈로 절단하여, 4매의 필름편을 준비했다. 4매의 필름편을 60℃의 핫플레이트 상에서 고무 롤을 사용하여 래미네이팅함으로써, 두께 200μm의 시료를 제작했다. 얻어진 시료를 φ9mm의 펀치로 펀칭하고, 전단 점도계(티·에이·인스트루먼트·재팬 주식회사제, 상품명: ARES-G2)를 사용하여, 이하의 조건에 있어서, 각 지지편 형성용 필름의 측정 온도 120℃에 있어서의 전단 점도를 측정했다. 결과를 표 1에 나타낸다.
·측정 주파수: 1Hz
·승온 속도: 5℃/분
·측정 온도: 35~130℃
·액시얼 포스: 100gf(0.98N)
<지지 안정성의 평가>
(지지편 부착 기판의 제작)
실시예 1~3 및 비교예 1, 2의 지지편 형성용 필름(두께 50μm)을 각각, 기재 필름과 점착층을 갖는 점착 필름(점착층의 두께 10μm, 히타치 가세이 주식회사제)에 첩부하여, 적층 필름을 제작했다. 얻어진 적층 필름을 풀 오토 다이서 DFD-6361(주식회사 디스코제)을 이용하여 개편화했다. 다이싱 블레이드 ZH05-SD4000-N1-xx-BB(모두 주식회사 디스코제)를 이용했다. 절단 조건은, 블레이드 회전수 4000rpm, 절단 속도 50mm/초, 사이즈 6mm×3mm로 했다. 이어서, 픽업용 콜릿을 이용하여, 지지편을 픽업했다.
계속해서, 얻어진 2개의 지지편을 솔더 레지스트 기판(다이요 홀딩스 주식회사, 상품명: AUS-308) 상에 배치하여, 열압착함으로써, 실시예 1~3 및 비교예 1, 2의 지지편 부착 기판을 얻었다. 열압착 조건은, 온도 120℃, 시간 1초, 압력 0.1MPa로 했다. 도 10의 (a)는, 실시예에서 사용되는 지지편 부착 기판의 일례를 나타내는 상면도이며, 도 10의 (b)는, 도 10의 (a)의 b-b선에 있어서의 단면도이다. 도 10에 나타내는 바와 같이, 지지편 부착 기판(300)은, 기판(310)과, 기판(310)의 대향하는 양변에 접하도록 기판(310) 상에 배치된 2개의 지지편(Da)을 구비하고 있다.
(접착제편 부착 칩의 제작)
필름상 접착제 및 점착 필름을 구비하는 다이싱·다이본딩 일체형 접착 필름(필름상 접착제: 두께 50μm, 점착 필름: 두께 110μm, 히타치 가세이 주식회사제) 및 두께가 400μm인 실리콘 웨이퍼를 준비했다. 다이싱·다이본딩 일체형 접착 필름의 필름상 접착제에, 실리콘 웨이퍼를, 스테이지 온도 70℃에서 래미네이팅함으로써, 다이싱 샘플을 제작했다.
풀 오토 다이서 DFD-6361(주식회사 디스코제)을 이용하여, 얻어진 다이싱 샘플을 절단했다. 절단에는, 2매의 블레이드를 이용하는 스텝 컷 방식으로 행하고, 다이싱 블레이드 ZH05-SD3500-N1-xx-DD 및 ZH05-SD4000-N1-xx-BB(모두 주식회사 디스코제)를 이용했다. 절단 조건은, 블레이드 회전수 4000rpm, 절단 속도 50mm/초, 칩 사이즈 6mm×12mm로 했다. 절단은, 실리콘 웨이퍼가 200μm 정도 남도록 1단계째의 절단을 행하고, 이어서, 점착 필름에 20μm 정도의 절개가 행해지도록 2단계째의 절단을 행했다. 이어서, 픽업용 콜릿을 이용하여, 칩을 픽업함으로써, 접착제편 부착 칩을 얻었다.
(평가 샘플의 제작)
실시예 1~3 및 비교예 1, 2의 지지편 부착 기판의 지지편 상에 각각 접착제편 부착 칩의 접착제편을, 지지편 부착 기판의 기판과 접착제편 부착 칩의 칩이 겹치도록 배치하여, 열압착했다. 열압착 조건은, 온도 120℃, 시간 1초, 압력 0.1MPa로 했다. 도 10의 (c)는, 실시예에서 사용되는 적층체의 일례를 나타내는 단면도이다. 도 10의 (c)에 나타내는 바와 같이, 적층체(400)는, 지지편 부착 기판(300)과, 접착제편(Ta) 및 칩(T300)으로 이루어지는 접착제편 부착 칩(T300a)과, 지지편 부착 기판(300)과 접착제편 부착 칩(T300a)의 사이에 배치되는 2개의 지지편(Da)을 구비하고 있다. 계속해서, 열압착에 의하여 얻어진 적층체를 건조기에 넣고, 170℃에서, 1시간 가열 경화시킴으로써, 실시예 1~3 및 비교예 1, 2의 평가 샘플을 얻었다.
(현미경에 의한 단면 관찰)
제작한 실시예 1~3 및 비교예 1, 2의 평가 샘플의 단면을 현미경으로 관찰하여, 지지편의 높이의 편차를 평가했다. 지지편이 변형 또는 수축되지 않고, 기판과 칩이 평행인 상태로 유지되어 있던 것을 "A"라고 평가하고, 지지편이 변형 또는 수축되어, 기판과 칩이 평행하지 않게 된 것을 "B"라고 평가했다. 결과를 표 2에 나타낸다.
[표 2]
표 2에 나타내는 바와 같이, 120℃에 있어서의 전단 점도가 4000Pa·s 이상인 지지편 형성용 필름을 이용한 실시예 1~3의 평가 샘플은, 120℃에 있어서의 전단 점도가 4000Pa·s 미만인 지지편 형성용 필름을 이용한 비교예 1, 2의 평가 샘플에 비하여, 지지편의 높이의 편차가 억제되어 있었다. 이상으로부터, 본 발명의 반도체 장치의 제조 방법이, 적층되는 반도체 칩을 안정적으로 지지할 수 있는 반도체 장치를 제조 가능한 것이 확인되었다.
산업상 이용가능성
본 개시에 의하면, 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서, 지지편을 제작하는 공정을 간략화할 수 있고, 나아가서는 적층되는 반도체 칩을 안정적으로 지지할 수 있는 반도체 장치의 제조 방법이 제공된다. 또, 본 개시에 의하면, 지지편의 제조 방법 및 지지편 형성용 적층 필름이 제공된다.
1…기재 필름
2…점착층
5…열경화성 수지층
10, 310…기판
20…지지편 형성용 적층 필름
50…밀봉재
100, 200…반도체 장치
300…지지편 부착 기판
400…적층체
D…지지편 형성용 필름
Da…지지편
Dc…지지편(경화물)
T1…제1 칩
T2…제2 칩
T300…칩
T2a, T300a…접착제편 부착 칩
Ta…접착제편
Tc…접착제편(경화물)

Claims (6)

  1. 기판과, 상기 기판 상에 배치된 제1 칩과, 상기 기판 상이며 상기 제1 칩의 주위에 배치된 복수의 지지편과, 상기 복수의 지지편에 의하여 지지되고 또한 상기 제1 칩을 덮도록 배치된 제2 칩을 포함하는 돌멘 구조를 갖는 반도체 장치의 제조 방법으로서,
    (A) 기재 필름과, 점착층과, 지지편 형성용 필름을 이 순서로 구비하는 적층 필름을 준비하는 공정과,
    (B) 상기 지지편 형성용 필름을 개편화함으로써, 상기 점착층의 표면 상에 복수의 지지편을 형성하는 공정과,
    (C) 상기 점착층으로부터 상기 지지편을 픽업하는 공정과,
    (D) 기판 상에 제1 칩을 배치하는 공정과,
    (E) 상기 기판 상이며 상기 제1 칩의 주위에 복수의 상기 지지편을 배치하는 공정과,
    (F) 제2 칩과, 상기 제2 칩의 일방의 면 상에 마련된 접착제편을 구비하는 접착제편 부착 칩을 준비하는 공정과,
    (G) 복수의 상기 지지편의 표면 상에 상기 접착제편 부착 칩을 배치함으로써 돌멘 구조를 구축하는 공정을 포함하고,
    상기 지지편 형성용 필름의 120℃에 있어서의 전단 점도가, 4000Pa·s 이상인, 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 지지편 형성용 필름이, 열경화성 수지층을 포함하며,
    (G) 공정보다 전에, 상기 지지편 형성용 필름 또는 상기 지지편을 가열하는 공정을 포함하는, 반도체 장치의 제조 방법.
  3. 기판과, 상기 기판 상에 배치된 제1 칩과, 상기 기판 상이며 상기 제1 칩의 주위에 배치된 복수의 지지편과, 상기 복수의 지지편에 의하여 지지되고 또한 상기 제1 칩을 덮도록 배치된 제2 칩을 포함하는 돌멘 구조를 갖는 반도체 장치의 제조 프로세스에 있어서 사용되는 지지편의 제조 방법으로서,
    (A) 기재 필름과, 점착층과, 지지편 형성용 필름을 이 순서로 구비하는 적층 필름을 준비하는 공정과,
    (B) 상기 지지편 형성용 필름을 개편화함으로써, 상기 점착층의 표면 상에 복수의 지지편을 형성하는 공정과,
    (C) 상기 점착층으로부터 상기 지지편을 픽업하는 공정을 포함하고,
    상기 지지편 형성용 필름의 120℃에 있어서의 전단 점도가, 4000Pa·s 이상인, 지지편의 제조 방법.
  4. 청구항 3에 있어서,
    상기 지지편 형성용 필름이, 열경화성 수지층을 포함하는, 지지편의 제조 방법.
  5. 삭제
  6. 삭제
KR1020217029673A 2019-04-25 2019-04-25 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름 KR102707748B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020247030568A KR20240137724A (ko) 2019-04-25 2019-04-25 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/017715 WO2020217405A1 (ja) 2019-04-25 2019-04-25 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法、及び支持片形成用積層フィルム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020247030568A Division KR20240137724A (ko) 2019-04-25 2019-04-25 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름

Publications (2)

Publication Number Publication Date
KR20210146908A KR20210146908A (ko) 2021-12-06
KR102707748B1 true KR102707748B1 (ko) 2024-09-19

Family

ID=72941149

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020247030568A KR20240137724A (ko) 2019-04-25 2019-04-25 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름
KR1020217029673A KR102707748B1 (ko) 2019-04-25 2019-04-25 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020247030568A KR20240137724A (ko) 2019-04-25 2019-04-25 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름

Country Status (6)

Country Link
JP (2) JP7482112B2 (ko)
KR (2) KR20240137724A (ko)
CN (1) CN113614916A (ko)
SG (1) SG11202110100WA (ko)
TW (1) TWI844668B (ko)
WO (1) WO2020217405A1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012180442A (ja) * 2011-03-01 2012-09-20 Hitachi Chemical Co Ltd 接着フィルム及びこの接着フィルムを有する半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
KR20030018204A (ko) * 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
JP4188337B2 (ja) * 2004-05-20 2008-11-26 株式会社東芝 積層型電子部品の製造方法
TWI292617B (en) * 2006-02-03 2008-01-11 Siliconware Precision Industries Co Ltd Stacked semiconductor structure and fabrication method thereof
US20080029885A1 (en) * 2006-08-07 2008-02-07 Sandisk Il Ltd. Inverted Pyramid Multi-Die Package Reducing Wire Sweep And Weakening Torques
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
KR101906269B1 (ko) * 2012-04-17 2018-10-10 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法
US9418974B2 (en) * 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
JP2017203139A (ja) * 2016-05-13 2017-11-16 日立化成株式会社 電子部品支持部材
US10103125B2 (en) * 2016-11-28 2018-10-16 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US10276536B2 (en) * 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012180442A (ja) * 2011-03-01 2012-09-20 Hitachi Chemical Co Ltd 接着フィルム及びこの接着フィルムを有する半導体装置

Also Published As

Publication number Publication date
JPWO2020217405A1 (ko) 2020-10-29
TWI844668B (zh) 2024-06-11
SG11202110100WA (en) 2021-11-29
CN113614916A (zh) 2021-11-05
JP7482112B2 (ja) 2024-05-13
KR20240137724A (ko) 2024-09-20
TW202107665A (zh) 2021-02-16
JP2023112009A (ja) 2023-08-10
KR20210146908A (ko) 2021-12-06
WO2020217405A1 (ja) 2020-10-29

Similar Documents

Publication Publication Date Title
KR20220002256A (ko) 돌멘 구조를 갖는 반도체 장치 및 그 제조 방법, 및, 지지편 형성용 적층 필름 및 그 제조 방법
KR102711424B1 (ko) 돌멘 구조를 갖는 반도체 장치 및 그 제조 방법
KR102703891B1 (ko) 반도체 장치 및 그 제조 방법, 및 반도체 장치의 제조에 사용되는 구조체
US11935870B2 (en) Method for manufacturing semiconductor device having dolmen structure, method for manufacturing support piece, and laminated film
JP2023115060A (ja) ドルメン構造を有する半導体装置及びその製造方法、支持片の製造方法、並びに、支持片形成用積層フィルム
JP7247733B2 (ja) ドルメン構造を有する半導体装置の製造方法
KR102707748B1 (ko) 돌멘 구조를 갖는 반도체 장치의 제조 방법, 지지편의 제조 방법, 및 지지편 형성용 적층 필름
KR20220002255A (ko) 돌멘 구조를 갖는 반도체 장치 및 그 제조 방법, 및, 지지편 형성용 적층 필름 및 그 제조 방법
KR20220042118A (ko) 지지편의 제조 방법, 반도체 장치의 제조 방법, 및 지지편 형성용 적층 필름
TWI830906B (zh) 具有支石墓結構的半導體裝置的製造方法及支持片的製造方法
TWI830905B (zh) 具有支石墓結構的半導體裝置及其製造方法以及支持片形成用積層膜及其製造方法
KR102720409B1 (ko) 반도체 장치의 제조 방법, 열경화성 수지 조성물 및 다이싱·다이본딩 일체형 필름
KR20240136990A (ko) 개편화체 형성용 적층 필름 및 그 제조 방법, 및 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant