KR102654909B1 - 방출체, 이를 갖는 방출 소자, 이의 제조 방법, 및 관련 디스플레이 스크린 - Google Patents

방출체, 이를 갖는 방출 소자, 이의 제조 방법, 및 관련 디스플레이 스크린 Download PDF

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Abstract

본 발명은 제1 복사선을 방출하도록 구성된 방출체(25) 및 적어도 두개의 그러한 방출체를 포함하는 방출 소자(15) 및 이들의 제조 방법에 관한 것이다. 방출체(25)는 다음을 포함한다: 기재(55); 제1 밴드갭 값을 갖는 제1 반도체 재료로 만들어진 메사(mesa)로서, 상면(70) 및 측면(75)을 갖는 메사; 및 제1 밴드갭 값보다 엄격하게 작은 제2 밴드갭 값을 갖는 제2 반도체 재료로 만들어진 적어도 하나의 복사선 방출층(85)을 포함하는 피복층(45)으로서, 상기 적어도 하나의 복사선 방출층(85)은 상면(70)에 대응하는 제1 부분(95) 및 측면(75)에 대응하는 제2 부분(100)을 갖고, 제1 부분(95)에 대해 제1 두께(e1)가 정의되고, 제2 부분(100)에 대해 제2 두께(e2)가 정의되며, 제2 두께(e2)는 제1 두께(e1)보다 엄격하게 작은, 피복층(45).

Description

방출체, 이를 갖는 방출 소자, 이의 제조 방법, 및 관련 디스플레이 스크린
본 발명은 방출체에 관한 것이다. 본 발명은 또한, 적어도 2개의 이러한 방출체를 포함하는 방출 소자에 관한 것이다. 본 발명은 또한, 일 세트의 이러한 방출 소자들을 포함하는 디스플레이 스크린에 관한 것이다. 본 발명은 마찬가지로 그러한 방출체를 제조하는 방법에 관한 것이다.
광 방출 구조체는 일 세트의 개별 광 방출 메사들(separate light-emitting mesas)을 형성하도록 구조화된 중첩된 반도체 층들의 스택을 포함한다. 이러한 구조체들은 통상적으로, 광 방출 메사를 정의하도록 2차원 층들의 스택의 일부를 에칭으로 제거함으로써 제작된다. 광 방출은, 메사 위에 또는 그 근처에 통상적으로 배치되는 광 방출층에 의해 제공된다.
광 방출 메사들은 서로 떨어져 있기 때문에, 그러한 구조체는 각 메사의 방출의 용이한 제어를 가능하게 하는데, 이는, 각각의 메사가, 인접한 메사로의 전류 누설의 위험이 감소된 상태에서, 전기를 독립적으로 공급받을 수 있기 때문이다. 앞에서 언급된 장점 때문에, 그러한 발광 구조체를 디스플레이 스크린의 일부로서 사용하는 것이 제안되었으며, 이때, 각각의 메사는, 스크린이 단색 스크린이면 하나의 픽셀을 형성하고, 스크린이 다색 스크린이면 하나의 서브 픽셀을 형성한다. 따라서, 그러한 디스플레이 스크린의 공간 해상도는 메사의 측면 치수(lateral dimensions)에 직접 관련된다.
그러나, 메사의 노출된 측면(lateral sides)은 캐리어들의 표면 재결합을 증가시킨다. 따라서, 이러한 구조체의 전체 광 방출 효율("벽 플러그 효율(wall-plug efficiency)"이라고도 함)은 메사의 측면 치수와 함께 감소하는데, 이는, 감소된 측면 치수가 광 방출층의 표면에 비해 측면의 표면의 상대적 증가를 가져오기 때문이다. 결과적으로, 스크린 해상도가 증가하면, 메사 기반 픽셀 또는 디스플레이 스크린의 벽 플러그 효율은 감소하며, 특히, 메사의 측면 치수가 10 마이크로미터(μm) 이하의 정도인 경우에 더욱 그러하다.
따라서, 작은 측면 치수를 가지면서도 또한 높은 벽 플러그 효율을 갖는 광 방출체가 요구되고 있다.
이를 위해, 본 명세서는 제1 복사선을 방출하도록 구성된 방출체(emitter)로서 다음을 포함하는 방출체에 관한 것이다:
- 기재;
- 메사(mesa)로서, 상기 메사는 제1 반도체 재료로 만들어지고, 상기 제1 반도체 재료는 제1 밴드갭 값을 갖고, 상기 메사는 상면(superior side) 및 측면(lateral side)을 가지며, 상기 측면은 상기 상면을 둘러싸고 또한 상기 기재와 상기 상면 사이에서 연장하는, 메사; 및
- 피복층(covering layer)으로서, 상기 피복층은 하나 또는 몇개의 복사선 방출층(들)을 포함하고, 적어도 하나의 상기 복사선 방출층은 제2 반도체 재료로 만들어지고, 상기 제2 반도체 재료는 제2 밴드갭 값을 갖고, 상기 제2 밴드갭 값은 상기 제1 밴드갭 값보다 엄격하게 낮으며(strictly inferior), 각각의 상기 복사선 방출층은 상기 상면에 대응하는 제1 부분 및 상기 측면에 대응하는 제2 부분을 갖고, 제1 두께가 상기 제1 부분에 대해 정의되고, 제2 두께가 상기 제2 부분에 대해 정의되며, 상기 제2 두께는 상기 제1 두께보다 엄격하게 작은, 피복층.
특정 구현예에 따르면, 방출체는 개별적으로 또는 임의의 가능한 조합에 따라 취해진 다음 특징들 중 하나 이상을 포함한다:
- 다음 특성들 중 적어도 하나가 충족된다:
· 제1 부분은 메사의 상면을 적어도 부분적으로 덮고, 제2 부분은 메사의 측면을 적어도 부분적으로 덮는다;
· 제2 부분은 적어도 하나의 양자우물을 형성한다; 및
· 측면은 복수의 평면부(plane faces)를 포함한다.
- 다음 특성들 중 적어도 하나가 충족된다:
· 기재는 반도체 재료로 만들어지고, 메사는 기재에 수직인 제1 방향을 따라 기재로부터 연장하고 또한 기재에 전기적으로 연결되고, 기재는 제1 방향에 수직인 평면에서 메사를 둘러싸는 주 표면을 갖고, 기재는 주 표면 위에서 연장하는 전기 절연층을 더 포함하며, 절연층은 기재와 피복층 사이에 장벽을 형성한다; 및
· 측면의 지점들의 각각에 대해, 그 지점을 통과하고 또한 측면에 수직인 방향에 대응하는 축이 정의되고, 기재에 수직인 제1 방향과 상기 축 사이의 각도는 30도 내지 80도 사이에 포함된다 .
- 다음 특성들 중 적어도 하나가 충족된다:
· 제1 반도체 재료 및 제2 반도체 재료 중 적어도 하나는 III족-니트라이드 재료이다; 및
· 제1 반도체 재료에 대해 결정 구조가 정의되고, 이 결정 구조는 적어도 하나의 극성 방향 및 적어도 하나의 반극성 방향을 갖고, 상기 측면의 지점들 각각에 대해, 상면은 극성 방향에 수직이고, 상기 지점을 통과하고 또한 측면에 수직인 방향에 대응하는 축이 정의되며, 이 축은 반극성 방향에 수직이다.
- 다음 특성들 중 적어도 하나가 충족된다:
· 방출체는 제1 부분에 전기적으로 연결되는 제1 전기 접점을 더 포함하고, 방출체는 전류가 제1 전기 접점, 피복층 및 메사를 통해 흐를 때 제1 복사선을 방출하도록 구성되며, 제1 전기 접점은 추가적으로 제2 부분에 전기적으로 연결된다;
· 방출체는 제1 부분에 전기적으로 연결되는 제1 전기 접점을 더 포함하고, 방출체는 전류가 제1 전기 접점, 피복층 및 메사를 통해 흐를 때 제1 복사선을 방출하도록 구성되고, 제1 전기 접점은 제1 연결층 및 제2 장벽층을 포함하고, 제2 장벽층은 제1 연결층과 피복층 사이에 개재되고, 제1 연결층은 제4 재료로 만들어지고, 제4 재료는 전기전도성 재료 또는 반도체 재료이고, 제2 장벽층은 절연 재료로 만들어지며, 피복층, 제2 장벽층 및 제1 연결층은 터널 접합부를 형성한다;
· 피복층은 제2 반도체 재료로 만들어진 적어도 2개의 중첩된 복사선 방출층들을 포함하고, 제3 반도체 재료로 만들어진 제1 장벽층이 각각의 쌍의 연속적인 복사선 방출층들 사이에 개재되고, 제3 반도체 재료는 제3 밴드갭 값을 가지며, 제3 밴드갭 값은 제2 밴드갭 값보다 엄격하게 크다; 및
· 제1 복사선은 제1 세트의 전자기파들을 포함하고, 복사선 방출층은 제2 세트의 전자기파들을 포함하는 제2 복사선을 방출하도록 구성되고, 방출체는 제2 복사선을 흡수하고 이에 반응(response)하여 제1 복사선을 방출하도록 구성된 복사선 변환기를 더 포함하고, 각각의 전자기파에 대해 파장이 정의되고, 제1 세트는 제1 파장 범위에 해당하고 제2 세트는 제2 파장 범위에 해당하고, 제1 파장 범위는 제1 평균 파장을 갖고, 제2 파장 범위는 제2 평균 파장을 가지며, 제1 평균 파장은 제2 평균 파장과 상이하다.
- 다음 특성들 중 적어도 하나가 충족된다:
· 제1 두께와 제2 두께 사이의 비는 1.5 내지 6 사이에 포함된다;
· 메사는 최소 측면 치수 및 높이를 갖고, 높이는 기재에 수직인 제1 방향으로 측정되고, 최소 측면 치수는 제1 방향에 수직인 평면에서 측정되며, 높이는 최소 측면 치수보다 엄격하게 작다;
· 메사는 기재와 접촉하는 기부를 갖는 절두체를 형성하고, 기부는 직사각형이다;
· 메사는 기재와 접촉하는 기부를 갖는 절두체를 형성하고, 기부는 육각형이다;
· 메사는 기재에 수직인 제1 방향을 따라 측정된 높이를 가지며, 높이는 100 나노미터 내지 1000 나노미터 사이에 포함된다; 및
· 상면은 9 제곱마이크로미터 내지 900 제곱마이크로미터 사이에 포함되는 표면을 갖는다.
앞에서 정의된 바와 같은 적어도 2개의 방출체들을 포함하는 방출 소자가 또한 제안된다.
특정 구현예에 따르면, 방출 소자는 개별적으로 또는 임의의 가능한 조합에 따라 취해진 다음 특징들 중 하나 또는 몇개를 포함한다:
- 메사들의 측면들은 서로 접촉한다;
- 각각의 방출체는 방출체의 제1 부분에 전기적으로 연결된 제1 전기 접점을 포함하고, 방출 소자는 단일 연결 구조체를 더 포함하고, 연결 구조체는 메사, 피복층 및 제2 전기 접점을 포함하고, 제2 전기 접점은 연결 구조체의 메사의 상면을 적어도 부분적으로 덮고 또한 측면을 적어도 부분적으로 덮고, 제2 전기 접점은 기재에 전기적으로 연결되고, 각각의 방출체는 전류가 대응하는 제1 전기 접점, 대응하는 피복층, 대응하는 메사, 기재 및 제2 전기 접점을 통해 흐를 때 대응하는 제1 복사선을 방출하도록 구성된다;
- 방출 소자는 3개의 방출체를 포함하고, 각각의 제1 복사선은 제1 세트의 전자기파들을 포함하고, 각각의 전자기파에 대해 파장이 정의되고, 각각의 제1 세트는 제1 파장 범위에 대응하고, 각각의 제1 파장 범위는 대응하는 제1 평균 파장을 가지며, 각각의 방출체의 제1 평균 파장은 서로 다른 방출체의 제1 평균 파장과 상이하다.
앞에서 정의된 바와 같은 일 세트의 방출 소자들을 포함하는 디스플레이 스크린이 또한 제안된다.
본 명세서는 또한, 제1 복사선을 방출하도록 구성된 방출체를 제조하는 방법에 관한 것으로, 이 방법은 다음의 단계들을 포함한다:
- 기재를 공급하는 단계;
- 제1 반도체 재료로 만들어진 메사를 생성시키는 단계로서, 제1 반도체 재료는 제1 밴드갭 값을 갖고, 메사는 상면 및 측면을 가지며, 측면은 상면을 둘러싸고 또한 기재(55)와 상면 사이에서 연장하는, 단계; 및
- 하나 또는 몇개의 복사선 방출층(들)을 포함하는 피복층을 메사 위에 침착시키는 단계로서, 적어도 하나의 복사선 방출층은 제2 반도체 재료로 만들어지고, 제2 반도체 재료는 제2 밴드갭 값을 갖고, 제2 밴드갭 값은 제1 밴드갭 값보다 엄격하게 작고, 각각의 복사선 방출층은 상면에 대응하는 제1 부분 및 측면에 대응하는 제2 부분을 갖고, 제1 부분에 대해 제1 두께가 정의되고, 제2 부분에 대해 제2 두께가 정의되며, 제2 두께는 제1 두께보다 엄격하게 작은, 단계.
본 명세서는 제1 방출체 및 적어도 하나의 제2 방출체를 포함하는 방출 소자를 제조하는 방법을 추가적으로 설명하며, 이때, 각각의 방출체는 대응하는 제1 복사선을 방출하도록 구성되고, 이 방법은 다음의 단계들을 포함한다:
- 기재를 공급하는 단계;
- 각각의 방출체에 대해, 제1 반도체 재료로 만들어진 메사를 생성시키는 단계로서, 제1 반도체 재료는 제1 밴드갭 값을 갖고, 메사는 상면 및 측면을 가지며, 측면은 상면을 둘러싸고 또한 기재와 상면 사이에서 연장하는, 단계; 및
- 하나 또는 몇개의 복사선 방출층(들)을 포함하는 피복층을 각각의 메사 위에 침착시키는 단계로서, 적어도 하나의 복사선 방출층은 제2 반도체 재료로 만들어지고, 제2 반도체 재료는 제2 밴드갭 값을 갖고, 제2 밴드갭 값은 제1 밴드갭 값보다 엄격하게 작고, 각각의 복사선 방출층은 상면에 대응하는 제1 부분 및 측면에 대응하는 제2 부분을 갖고, 제1 부분에 대해 제1 두께가 정의되고, 제2 부분에 대해 제2 두께가 정의되며, 제2 두께는 제1 두께보다 엄격하게 작은, 단계.
특정 구현예에 따르면, 기재는 제1 면 및 제2 면을 가지며, 제1 면은 메사를지지하고, 제1 면 및 제2 면은 서로 평행하고, 각각의 제1 복사선은 제1 세트의 전자기파들을 포함하고, 각각의 제2 방출체의 복사선 방출층은 제2 세트의 전자기파들을 포함하는 제2 복사선을 방출하도록 구성되고, 본 방법은 각각의 방출체에 대해 제1 부분에 전기적으로 연결된 제1 전기 접점을 형성하는 단계를 더 포함하고, 방출체는, 전류가 제1 전기 접점, 피복층 및 메사를 통해 흐를 때, 대응하는 제1 복사선을 방출하도록 구성된다. 본 방법은 또한 다음을 포함한다: 각각의 제1 전기 접점을 각각의 전류를 생성하도록 구성된 제어 회로에 연결하는 단계; 및 기재의 제2 면에, 제2 복사선을 흡수하고 이에 반응(response)하여 제2 방출체에 대응하는 제1 복사선을 방출하도록 구성된 복사선 변환기를 배치하는 단계로서, 각각의 전자기파에 대해 파장이 정의되고, 제1 세트의 제2 방출체는 제1 파장 범위에 대응하고, 제2 세트는 제2 파장 범위에 대응하고, 제1 파장 범위는 제1 평균 파장을 갖고, 제2 파장 범위는 제2 평균 파장을 가지며, 제1 평균 파장은 제2 평균 파장과 상이한, 단계.
본 발명의 특징 및 장점은 비제한적인 예로서 제공되는 다음의 첨부 도면을 참조하여 다음의 상세한 설명에 의해 명백해질 것이다.
도 1은 일 세트의 방출 소자들을 포함하는 디스플레이 스크린의 부분 평면도이다.
도 2는 도 1의 II-II 선을 따른 방출 소자의 단면의 측면도이며, 여기서 각각의 방출 소자는 일 세트의 방출체들을 포함한다.
도 3은 도 2의 방출체의 단면의 확대 측면도이다.
도 4 내지 12는 발광 장치를 제조하는 방법의 일 예의 다양한 단계에서의 결과물들의 개략도이다.
도 13 내지 도 17은 방출 소자의 예들의 개략적인 측면도이다.
도 18 내지 도 20은 방출 소자를 제조하는 방법의 다른 예의 다양한 단계에서의 결과물의 개략도이다.
도 21은 방출 소자의 다른 예의 개략적인 측면도이다.
디스플레이 스크린(10)은 도 1에 부분적으로 도시되어 있으며, 도 12에 개략적으로 도시되어 있다.
디스플레이 스크린(10)은, 예를 들어, 휴대폰, 태블릿 또는 랩톱 컴퓨터와 같은 전자 장치에 통합된다. 다른 구현예에서, 디스플레이 스크린(10)은 텔레비젼 세트, 데스크탑 컴퓨터 스크린, 스마트 워치 또는 스마트 유리와 같은 전용 디스플레이 장치에 통합될 수 있다.
디스플레이 스크린(10)은 일 세트 이미지들을 표시하도록 구성된다.
디스플레이 스크린(10)은 일 세트의 발광 장치들(15) 및 제어 회로(20)를 포함한다.
"화상 요소(picture element)"라고도 하며, 또는 간단하게는 "픽셀(pixel)"이라고도 하는 각각의 방출 소자(15)는 적어도 하나의 제1 복사선을 방출하도록 구성된다.
편의상, 이하에서, 방출 소자(15)는 픽셀(15)로 명명된다.
예를 들어, 각각의 픽셀(15)은 3개의 제1 복사선들을 포함하는 일 세트의 전자기파들 중 하나를 방출하도록 구성된다.
변형예에서, 3개보다 많거나 적은 복사선(예를 들어, 4개)을 방출하도록 구성된 픽셀(15)을 갖는 구현예가 고려될 수 있다.
각각의 제1 복사선은 제1 세트의 전자기파들을 포함한다.
파장은 각각의 전자기파에 대해 정의된다.
각각의 제1 세트는 제1 파장 범위에 해당한다. 제1 파장 범위는 제1 세트의 전자기파들의 모든 파장에 의해 형성된 군이다.
제1 평균 파장은 각각의 제1 파장 범위에 대해 정의된다.
각각의 픽셀(15)은 적어도 하나의 광 방출체(25) 및 적어도 하나의 연결 구조체(30)를 포함한다. 예를 들어, 각각의 픽셀(15)은 3개의 광 방출체(25) 및 하나의 연결 구조체(30)를 포함한다.
각각의 광 방출체(25)는 개별적인 제1 복사선을 방출하도록 구성된다. 특히, 각각의 광 방출체(25)는 제1 전류가 광 방출체(25)를 통해 흐를 때 개별적인 제1 복사선을 방출하도록 구성된다.
각각의 광 방출체(25)의 제1 평균 파장은, 예를 들어, 동일한 픽셀(15)의 다른 광 방출체(25) 각각의 제1 평균 파장과 상이하다.
일 구현예에 따르면, 하나의 광 방출체(25)의 제1 평균 파장은 430 나노미터(nm) 내지 480 nm 사이에 포함되고, 다른 광 방출체(25)의 제1 평균 파장은 500 nm 내지 560 nm 사이에 포함되며, 제3 광 방출체(25)의 제1 평균 파장은 580 nm 내지 680 nm 사이에 포함된다.
단일 픽셀(15)의 두 개의 상이한 광 방출체들(25)의 제1 평균 파장이 서로 동일한 구현예도 고려될 수 있다.
도 2에 도시된 바와 같이, 각각의 광 방출체(25)는 기재(55), 메사(40), 피복층(45), 제1 전기 접점(50), 복사선 변환기(52) 및 절연층(60)을 포함한다.
기재(55)는 메사(40), 피복층(45) 및 제1 전기 접점(50)을 지지하도록 구성된다.
기재(55)는, 예를 들어, 모든 광 방출체들(25)에 대해, 또한 접촉 블록 또는 연결 구조체에 대해 공통된다.
일부 구현예에서, 기재(55)는 지지판(120)을 추가적으로 포함할 수 있다. 도 2 및 3에 도시된 구현예에서, 기재(55)는 어떠한 지지판(120)도 포함하지 않는다.
기재(55)는, 예를 들어, 평평하다. 평평한 기재는 평평한 주 표면(65)을 갖는 기재이다.
기재(55)에 대해 법선 방향(D)이 정의된다. 기재(55)의 주 표면(65)은 법선 방향(D)에 수직이다.
주 표면(65)은 법선 방향(D)에 수직인 평면에서 각각의 메사(40)를 둘러싼다.
기재(55)는 제1 반도체 재료로 만들어진다. 제1 반도체 재료에 대해 제1 밴드갭 값이 정의된다.
"밴드갭 값"이라는 표현은 재료의 가전자 대역과 전도 대역 사이의 금지 대역의 값을 의미하는 것으로 이해되어야 한다.
밴드갭 값은, 예를 들어, 전자 볼트(eV)로 측정된다.
가전자 대역은, 재료에서 전자에 허용되는 에너지 대역들 중에서, 20 Kelvin(K) 이하의 온도에서 완전히 채워짐과 동시에 가장 높은 에너지를 갖는 대역으로 정의된다.
제1 에너지 수준은 각각의 가전자 대역에 대해 정의된다. 제1 에너지 수준은 가전자 대역의 최고 에너지 수준이다.
전도 대역은, 재료에서 전자에 허용되는 에너지 대역들 중에서, 20K 이하의 온도에서 완전히 채워지지 않음과 동시에 가장 낮은 에너지를 갖는 대역인 것으로 정의된다.
제2 에너지 수준은 각각의 전도 대역에 대해 정의된다. 제2 에너지 수준은 전도 대역에서 가장 높은 에너지 수준이다.
따라서, 각각의 밴드갭 값은 재료의 제1 에너지 수준과 제2 에너지 수준 사이에서 측정된다.
반도체 재료는 0보다 엄격하게 크고 6.5 eV보다 작거나 같은 밴드갭 값을 갖는 재료이다.
제1 반도체 재료는, 예를 들어, III족-니트라이드 재료이다. III족-니트라이드 재료는 GaN, AlN 및 InN; 및 GaN, AlN 및 InN의 알로이를 포함하는 일 군의 재료이다.
일 구현예에 따르면, 제1 재료는 GaN이다.
도핑은, 재료 내의, 자유 전하 캐리어를 가져오는 불순물의 존재로 정의된다. 불순물은 예를 들어, 그 재료 내에 자연적으로 존재하지 않는 원소의 원자이다.
불순물이, 도핑되지 않은 재료에 비해, 재료 내의 정공의 부피 밀도를 증가시키는 경우, 그것의 도핑은 p형이다. 예를 들어, GaN 층은 마그네슘(Mg) 원자를 첨가함으로써 p도핑된다.
불순물이, 도핑되지 않은 재료에 비해, 재료 내의 자유 전자의 부피 밀도를 증가시키는 경우, 그것의 도핑은 n형이다. 예를 들어, GaN 층은 실리콘(Si) 원자를 첨가함으로써 n도핑된다.
제1 재료는, 예를 들어, n도핑된다. 그러나, 도핑 유형은 일부 구현예에서 달라질 수 있다.
제1 재료는, 예를 들어, 결정성 재료이다. 결정 또는 결정성 재료는 성분들(원자, 분자 또는 이온과 같은)이 고도로 정렬된 미세구조로 배열되어 모든 방향으로 연장하는 결정 격자를 형성하는 고체 재료이다.
결정성 구조가 제1 재료에 대해 정의된다. 결정학에서 결정 구조는 결정성 재료 내의 원자, 이온 또는 분자의 정렬된 배열에 대한 기술이다.
결정 구조는, 예를 들어, 극성 구조이다. 극성 구조는 양전하와 음전하의 중심이 공간적으로 떨어져 있는 결정 구조이다.
결정 구조는, 예를 들어, 극성 방향(polar direction), 적어도 하나의 비극성 방향(nonpolar direction) 및 적어도 하나의 반극성 방향(semipolar direction)을 갖는다.
극성 방향은, 그 방향을 따라 양전하 및 음전하의 무게중심이 공간적으로 떨어져 있는 방향이다.
비극성 방향은, 그 방향을 따라 양전하와 음전하의 무게중심이 동일한 방향이다.
반극성 방향은 재료의 극축 및 모든 비극성 방향 모두와 0이 아닌 각도를 형성하는 방향이다.
예를 들어, 결정 구조는 우르자이트와 같은 육방정 구조이다. 우르자이트는 III족-니트라이드의 가장 전형적인 결정 구조이다. 우르자이트 구조의 극축을 c축이라고 한다.
법선 방향(D)은, 예를 들어, 결정 구조의 극성 방향과 평행하다.
절연층(60)은 주 표면(65) 위에서 연장한다. 절연층(60)은, 예를 들어, 법선 방향(D)에 수직인 평면에서 각각의 메사(40)를 둘러싼다.
절연층(60)은 전기 절연 재료로 만들어진다. 예를 들어, 절연층(60)은 실리콘 옥사이드로 만들어진다.
절연층(60)은 피복층(45)과 기재(55) 사이에 장벽을 형성한다. 특히, 절연층(60)은 메사(40)를 통과하지 않고 피복층(45)과 기재(55) 사이에 전류가 흐르는 것을 방지한다.
각각의 메사(40)는 법선 방향(D)을 따라 기재(55)로부터 연장한다.
각각의 메사(40)는 상면(70), 측면(75) 및 기부(80)를 갖는다.
메사(40)는 기부(80) 및 상면(70)에 의해 법선 방향(D)을 따라 한정(delimited)된다.
각각의 메사(40)는, 예를 들어, 절두체(frustum) 형상이다.
기하학에서, 절두체는 고체를 절단하는 하나 또는 두 개의 평행 평면들 사이에 놓이는 그 고체의 일부이다. 절두 피라미드(truncated pyramid)는 절두체의 일 예이다.
예를 들어, 메사(40)는 절두 정피라미드(truncated right pyramid) 형상이다. 기하학에서, 피라미드는 다각형 기부(80)와 정점이라고 불리는 점을 연결함으로써 형성되는 다면체이다. 정피라미드는 그것의 기부(80)의 중심 바로 위에 그것의 정점이 있다.
더욱 정확하게는, 메사(40)는 정점이 법선 방향(D)을 따라 기부(80)의 중심과 정렬되는 절두 피라미드의 형상이다.
각각의 메사(40)는 법선 방향(D)을 따라 측정된 높이(h) 및 법선 방향에 수직인 평면에서 측정된 측면 치수를 갖는다. 측면 치수들 중에서, 메사의 최소 측면 치수(l)는 법선 방향(D)에 수직인 모든 방향들 중에서 메사(40)가 가장 작은 치수를 갖는 방향을 따라 측정된 메사(40)의 치수로서 정의된다.
메사(40)가 짝수개의 변을 갖는 기부(80)를 갖는 절두 정피라미드 형상인 경우, 최소 측면 치수(l)는 기부(80)의 2개의 대향 변들(two opposite sides) 사이의 거리이다.
높이(h)는 최소 측면 치수(l)보다 엄격하게 작다.
높이(h)는 100 nm 내지 2 μm 사이에 포함되며, 예를 들어, 100 nm 내지 1 μm 사이에 포함된다.
메사(40)는 반도체 재료로 만들어진다. 예를 들어, 메사(40)는 제1 반도체 재료로 만들어진다.
메사(40)는 기재(55)에 전기적으로 연결된다. 일 구현예에서, 메사(40)는 기재(55)와 일체형이다.
상면(70)은 예를 들어, 평평하다. 도 2에 도시된 구현예에서, 상면(70)은 법선 방향(D)에 수직이다.
상면(70)은 다각형이다.
도 1에 도시된 바와 같이, 기부(80)는 예를 들어, 직사각형이다. 정사각형 상면(70)은 직사각형 상면(70)의 일 예이다.
다른 구현예에서, 상면(70)은 육각형 또는 삼각형이다.
상면(70)은 4 제곱마이크로미터(μm2) 내지 900 제곱마이크로미터(μm2) 사이에 포함되며, 예를 들어, 9 μm2 내지 900 μm2 사이에 포함된다.
측면(75)은 기재(55)와 상면(70) 사이에서 연장한다.
도 3에 도시된 바와 같이, 측면(75)은 상면(70)을 둘러싼다. 측면(75)은 법선 방향(D)에 수직인 평면에서 메사(40)를 한정한다.
축(A)은 측면(75)의 지점들 각각에 대해 정의된다. 축(A)은, 상기 지점을 통과하며 또한 그 지점에서 측면(75)에 수직인 방향에 해당한다.
법선 방향과 축(A) 사이의 각도(α)는 측면(75)의 임의의 지점에서 90 도(°)보다 엄격하게 작다. 특히, 각도(α)는 30°내지 80°사이에 포함된다. 예를 들어, 각각의 축(A)은 반극성 방향에 수직이다.
다시 말해서, 법선 방향(D)과 측면(75) 위의 선(이때, 이 선은 법선 방향(D)을 포함하는 수직 평면에 포함됨) 사이의 각도(β)는 0보다 엄격하게 크며, 예를 들어, 10°내지 60°사이에 포함된다.
일 구현예에 따르면, 각각의 각도(α)는 50°와 80°사이에 포함된다. 다른 예로는, 각도(β)는 10°내지 40°사이에 포함된다.
일 구현예에 따르면, 각도(α)는 55 °내지 65°사이에 포함된다.
측면(75)은, 예를 들어, 복수의 평면부들(plane faces)을 포함한다. 특히, 메사(40)가 절두 피라미드인 경우, 각각의 평면부는 직사각형이고, 기부(80)의 일 변으로부터 상면(70)의 일 변까지 연장한다. 이 경우, 동일한 평면부의 임의의 두 지점의 각도 α는 동일하다.
일 구현예에 따르면, 하나의 픽셀의 적어도 2개의 방출체들(25)의 측면들(75)은 서로 접촉한다.
메사(40)의 기부(80)는 기재(55)와 접촉한다.
기부(80)는 상면(70)의 표면보다 엄격하게 큰 표면을 갖는다.
기부(80)는 다각형이다. 직사각형 또는 육각형 기부(80)는 다각형 기부(80)의 예이다. 예를 들어, 기부(80)의 형상은 상면(70)의 형상과 동일하다.
도 1에 도시된 예에 따르면, 각각의 메사(40)의 기부(80)의 변들은 서로 평행하다.
피복층(45)은 도 3에 더 상세하게 도시되어 있다.
피복층(45)은 메사(40)의 적어도 일 부분을 덮는다.
피복층(45)은 제1 전류를 메사(40)로부터 제1 전기 접점(50)까지 전달하도록 구성된다.
피복층(45)은 상면(70)의 적어도 일 부분 및 측면(75)의 적어도 일 부분 위에서 연장한다. 특히, 피복층(45)은 상면(70)과 접촉하는 상부 부분(77)과 측면(75)과 접촉하는 측면 부분(78)을 갖는다.
각각의 피복층(45)은 제1 전기 접점(50)과 메사(40) 사이에 개재되며, 그에 따라, 메사(40)와 제1 전기 접점(50) 사이에 흐르는 제1 전류는 피복층(45)을 통해 흐른다.
피복층(45)은 적어도 하나의 복사선 방출층(85)을 포함한다. 예를 들어, 피복층(45)은 복수의 중첩된 복사선 방출층들(85) 및 적어도 하나의 제1 장벽층(90)을 포함한다.
피복층(45)은, 제1 전류가 피복층(45)을 통해 흐를 때 제1 전류가 각각의 복사선 방출층(85)을 통해 흐르도록, 구성된다.
각각의 복사선 방출층(85)은 제1 전류가 복사선 방출층(85)을 통해 흐를 때 복사선을 방출하도록 구성된다. 예를 들어, 각각의 복사선 방출층(85)은 제2 복사선을 방출하도록 구성된다.
각각의 제2 복사선은 제2 세트의 전자기파들을 포함한다.
각각의 제2 세트의 전자기파들은 제2 파장 범위에 해당한다. 제2 파장 범위는 제2 세트의 전자기파들의 모든 파장에 의해 형성된 군이다.
제2 평균 파장은 각각의 제2 파장 범위에 대해 정의된다. 제2 평균 파장은, 광 방출층(85)이 그것의 일부를 구성하는 광 방출체(25)에 대응하는 제1 복사선의 제1 평균 파장과 상이하다. 예를 들어, 제2 평균 파장은 제1 평균 파장보다 엄격하게 작다.
다른 구현예에 따르면, 제2 평균 파장은 제1 복사선의 제1 평균 파장과 동일하다
제1 반도체 재료는 제2 복사선에 대해 투명하다.
각 광 방출층(85)은 제2 반도체 재료로 만들어진다.
제2 반도체 재료는 제2 밴드갭 값을 갖는다. 제2 밴드갭 값은 제1 밴드갭 값보다 엄격하게 작다.
제2 반도체 재료는 결정성 재료이다. 예를 들어, 제2 반도체 재료는 제1 반도체 재료와 동일한 결정 구조를 갖는다. 제2 반도체 재료가 제1 반도체 재료와 다른 결정 구조를 갖는 구현예가 고려될 수 있다.
제2 반도체 재료는, 예를 들어, III-N 재료이다. 특히, 제1 반도체 재료가 GaN인 경우, 제2 반도체 재료는 InGaN이다.
각각의 복사선 방출층(85)은 측면(75) 위에서 및 상면(70) 위에서 연장한다.
특히, 각각의 복사선 방출층(85)은 측면(75)의 적어도 일부 및 상면(70)을 덮는다. 다시 말해서, 각각의 복사선 방출층(85)은 측면(75) 및 상면(70)에 의해 지지된다.
각각의 복사선 방출층(85)은 제1 부분(95) 및 제2 부분(100)을 갖는다.
복사선 방출층(85)의 제1 부분(95)은 피복층(45)의 상부 부분(77)의 일부인 복사선 방출층(85)의 부분이다.
제1 부분(95)은 상면(70)에 대응한다. 특히, 제1 부분(95)은 상면(70)의 적어도 일 부분을 덮는다. 예를 들어, 제1 부분(95)은 상면(70)을 전부 덮는다.
제1 부분(95)은 법선 방향(D)에 수직이다.
제1 부분(95)은 제1 두께(e1)를 갖는다. 제1 두께(e1)는 법선 방향(D)을 따라 측정된다.
단일 양자우물의 경우, 제1 두께(e1)는 1 nm 내지 20 nm에 포함된다.
동일한 방출체(25) 내의 모든 복사선 방출층들(85)의 제1 부분들(95)은 법선 방향(D)을 따라 중첩된다. 즉, 제1 부분들(95)은 법선 방향(D)을 따라 적층된 제1 부분들(95)의 스택을 형성한다.
복사선 방출층(85)의 제2 부분(100)은 피복층(45)의 측면 부분(78)의 일 부분인 복사선 방출층(85)의 부분이다.
제2 부분(100)은 측면(75)에 대응한다. 특히, 제2 부분(100)은 측면(75)의 적어도 일 부분을 덮는다.
일 구현예에 따르면, 제2 부분은 측면(75)의 표면의 적어도 30%를 덮는다. 예를 들어, 제2 부분(100)은 측면(75)의 적어도 50%를 덮는다. 제2 부분(100)이 측면(75)의 적어도 90%를 덮는, 특히 측면(75)을 전부 덮는, 구현예들이 예상될 수 있다.
제2 부분에 의해 덮인 측면(75)의 표면의 백분율의 상기 값은 예를 들어, 절연층(60)과 접촉하지 않는 측면(75)의 표면만을 고려함으로써 계산된다.
그러나, 제2 부분에 의해 덮인 측면(75)의 표면의 백분율이, 절연층(60)과 접촉하지 않는 측면(75)의 표면 및 절연층(60)에 의해 덮인 측면(75)의 표면을 모두 고려함으로써 계산되는 구현예가 고려될 수 있다.
제2 부분(100)은 측면(75)의 임의의 지점에서 축(A)에 수직이다.
동일한 방출체(25) 내의 모든 복사선 방출층들(85)의 제2 부분들(100)은 서로 중첩된다. 다시 말해서, 이들 제2 부분들(100)은 제2 부분들(100)의 스택을 형성한다. 제2 부분들(100)은 축(A)을 따라 적층된다.
각각의 제2 부분(100)은 제2 두께(e2)를 갖는다. 제2 두께(e2)는 제2 부분(100)의 임의의 지점에서, 대응하는 축(A)을 따라 측정된다.
제2 두께(e2)는 제1 두께(e1)보다 엄격하게 작다. 예를 들어, 제1 두께(e1)와 제2 두께(e2)의 비는 1.5 내지 6 사이에 포함된다.
제2 부분(100)은, 제2 부분(100) 내부의 전하 캐리어의 에너지 레벨이 제1 부분(95) 내부의 전하 캐리어의 에너지 레벨보다 엄격하게 크도록, 배열된다.
제2 두께(e2)는, 제2 부분(100)이 제2 재료의 전하 캐리어를 위한 양자우물을 형성하도록, 설정된다.
구조적으로, 단일 양자우물은 제2 반도체 재료의 두 층 사이에 제1 반도체 재료의 층을 개재함으로써 만들어지며, 도핑된 제1 반도체 재료 및 제2 반도체 재료는 서로 다른 밴드갭 값을 갖는다. 대조적으로, 다중 양자우물 구조는 양자우물들과 장벽들이 교대로 존재하는 반도체 층의 스택이다.
기능적으로, 양자우물은 적어도 하나의 유형의 전하 캐리어에 대해 한 방향으로 양자 구속이 발생하는 구조체이다. 양자 구속의 영향은, 그 방향을 따르는 구조체의 치수가 캐리어(통상적으로 전자 및/또는 정공임)의 드브로이 파장(de Broglie wavelength)에 비해 비슷하거나 작을 때 발생하며, 그 결과, "에너지 서브밴드(energy subbands)"라고 불리는 에너지 레벨을 가져온다.
이러한 양자 우물에서, 캐리어는 이산(discrete) 에너지 값들만을 가질 수 있지만, 통상적으로는, 구속이 발생하는 방향에 수직인 평면 내에서 이동할 수 있다. 캐리어에 이용가능한 에너지 값("에너지 레벨"이라고도 함)은 구속이 발생하는 방향을 따라 양자우물의 치수(dimensions)가 감소할 때 증가한다. 따라서, 제2 부분(100)의 제2 두께(e2)는 제1 부분(95)의 제1 두께(e1)보다 작기 때문에, 제2 부분(100)의 에너지 레벨은 제1 부분(95)의 에너지 레벨보다 더 높다.
양자 역학에서 "드브로이 파장"은 입자가 파동으로 간주될 때 입자의 파장이다. 전자의 드브로이 파장을 "전자 파장(electronic wavelength)"이라고도 부른다. 전하 캐리어의 드브로이 파장은 캐리어가 존재하는 재료에 따라 다르다.
제2 반도체성 재료 내의 전자의 전자 파장과 5의 곱보다 엄격하게 작은 제2 두께(e2)를 갖는 제2 부분(100)은 양자우물의 일 예이다.
제2 두께(e2)는, 예를 들어, 0.3 nm 내지 10 nm 사이에 포함된다.
각각의 장벽층(90)은 제3 반도체 재료로 만들어진다. 제3 반도체 재료는 제3 밴드갭 값을 갖는다. 제3 밴드갭 값은 제2 밴드갭 값보다 엄격하게 크다.
일 구현예에서, 제3 반도체 재료는 제1 반도체 재료이다. 예를 들어, 제3 반도체 재료는 GaN과 같은 III족-니트라이드 재료이다.
제3 반도체 재료는, 예를 들어, 도핑된다. 제3 반도체 재료의 도핑 유형은, 예를 들어, 제1 반도체 재료의 도핑 유형과 상이하다. 특히, 제3 반도체 재료는 p-도핑된다.
각 쌍의 연속된 복사선 방출층들(85) 사이에 하나의 장벽층(90)이 개재된다.
일 구현예에서, 하나의 장벽층(90)은 또한, 메사(40)로부터 가장 먼 복사선 방출층(85)을 덮는다.이 장벽층(90)은 메사(40)로부터 가장 먼 복사선 방출층(85)과 방출체(25) 외부 사이에 장벽을 형성한다. .
각각의 장벽층(90)은 1 nm 내지 30 nm 사이에 포함된 두께를 갖는다. 제1 전기 접점(50)은 제어 회로(20)로부터 피복층(45)으로 제1 전류를 전달하도록 구성된다.
제1 전기 접점(50)은 피복층(45)의 상부 부분(77)과 접촉한다. 예를 들어, 제1 전기 접점(50)은 상부 부분(77)과 측면 부분(78) 둘 다에 전기적으로 연결되며, 그에 따라, 광 방출층(85)의 제1 부분(95) 및 제2 부분(100) 둘 다에 전기적으로 연결된다.
제1 전기 접점(50)은, 예를 들어, 금속 재료로 만들어진다.
다른 구현예에서, 제1 전기 접점(50)은 연결층 및 제2 장벽층을 포함한다.
연결층은 제4 재료로 만들어진다. 제4 재료는 전기전도성 재료 또는 반도체 재료이다. 제4 재료는 1019 원자/cm3 초과, 바람직하게는 1020 원자/cm3 초과의 도펀트 농도의 도펀트로 제1 전도도 유형으로 다량으로 도핑된다.
제2 장벽층은 전기 절연 재료로 만들어진다.
제2 장벽층은 연결층과 피복층(45) 사이에 개재된다.
제2 장벽층은 피복층(45), 제2 장벽층 및 연결층이 터널 접합부를 형성하도록 구성된다.
이와 관련하여, 피복층은 1019 원자/cm3 초과, 바람직하게는 1020 원자/cm3 초과의 도펀트 농도의 도펀트로 제2 전도도 유형으로 다량으로 도핑된 반도체이다. 제2 전도도 유형은 제1 반도체 유형과 상이하다.
터널 접합부(tunnel junction)는 2개의 전기전도성 재료들 사이에 얇은 절연층 또는 전위(electric potential)와 같은 장벽을 포함하는 구조체이다. 장벽이 얇기 때문에, 장벽이 절연 재료로 만들어지더라도, 양자 터널링 기술에 의해 전자가 장벽를 통과 할 수 있다.
제2 장벽층은 50 nm 내지 300 nm 사이에 포함되는 두께를 갖는다.
복사선 변환기(52)는 제2 복사선을 제1 복사선으로 변환하도록 구성된다.
복사선 변환기(52)는 광발광 재료(photoluminescent material), 예를 들어, 인광체(phosphor) 또는 나노인광체(nanophosphor)이다.
변형예에서, 광발광 재료는 입자들의 세트이다. 광발광 재료의 예는 3가 세륨 이온에 의해 활성화된 이트륨 알루미늄 가넷(YAG)이며, 이는 YAG:Ce 또는 YAG:Ce3+라고도 불리운다. 통상적인 광발광 재료의 입자의 평균 크기는 5 μm보다 크다.
일 구현예에서, 광발광 재료는, 그 안에 분산된 반도체 재료의 나노미터 범위 단결정 입자들(이하에서는, 반도체 나노결정 또는 나노인광체 입자라고도 함)을 갖는 매트릭스이다.
일 구현예에 따르면, 나노결정의 평균 크기는 0.5 nm 내지 1,000 nm, 바람직하게는 0.5 nm 내지 500 nm, 더욱 바람직하게는 1 nm 내지 100 nm, 특히 2 nm 내지 30 nm의 범위이다. 50 nm보다 작은 치수의 경우, 반도체 나노결정의 광변환 특성은 본질적으로 양자 구속 현상에 의존한다. 이때, 반도체 나노결정은 양자 상자(quantum boxes) 또는 양자점(quantum dots)에 해당한다.
일 구현예에 따르면, 반도체 결정의 반도체 재료는 다음을 포함하는 군으로부터 선택된다: 카드뮴 셀레나이드(CdSe), 인듐 포스파이드(InP), 카드뮴 술피드(CdS), 아연 술피드(ZnS), 아연 셀레나이드(ZnSe), 카드뮴 텔루라이드(CdTe), 아연 텔루라이드(ZnTe), 카드뮴 옥사이드(CdO), 아연 카드뮴 옥사이드(ZnCdO), 카드뮴 아연 술피드(CdZnS), 카드뮴 아연 셀레나이드(CdZnSe), 은 인듐 술피드(AgInS2), 및 이들 화합물들 중 적어도 둘의 혼합물.
매트릭스는 적어도 부분적으로 투명한 재료로 만들어진다. 매트릭스는 예를 들어, 실리카로 만들어진다. 매트릭스는 예를 들어, 임의의 적어도 부분적으로 투명한 폴리머, 특히 실리콘 수지, 에폭시 수지 또는 폴리아세트산(PLA)으로 만들어진다. 매트릭스는 3차원 프린터에 사용되는 적어도 부분적으로 투명한 폴리머(예를 들어, PLA)로 만들어질 수 있다. 일 구현예에 따르면, 매트릭스는 2 내지 90 질량%, 바람직하게는 10 내지 60 질량%의 나노결정, 예를 들어, 대략 20 질량%의 나노결정을 함유한다.
다른 가능한 구현예에 따르면, 복사선 변환기(52)는 감광성 수지에 매립된 반도체 입자들의 일 군을 포함한다. 도 2에 도시된 바와 같이, 복사선 변환기(52)는 주 표면(65)의 반대쪽에 위치하며 메사(40)를 바라보는 기재(55)의 바닥 면(102)에 의해 지지된다.
바닥 면(102)은, 예를 들어, 주 표면(65)과 평행하다. 도 2에 도시된 예에서, 바닥 면(102)은 법선 방향(D)을 따라 기재(55)를 한정(delimit)한다.
기재(55)는, 예를 들어, 주 표면(65) 및 바닥 표면(102)에 의해 법선 방향(D)을 따라 한정(delimit)된다.
법선 방향을 따라 측정된 바닥 표면(102)과 주 표면(65) 사이의 거리는, 예를 들어, 500 nm 내지 50 μm 사이에 포함된다.
연결 구조체(30)는 기재(55)와 제어 회로(20)를 전기적으로 연결하도록 구성된다.
연결 구조체(30)는, 예를 들어, 메사(40), 피복층(45) 및 제2 전기 접점(105)을 포함한다.
연결 구조체(30)의 메사(40) 및 피복층(45)은 광 방출체의 메사(40) 및 피복층(45)과 동일하다.
제2 전기 접점(105)은 제어 회로(20)와 기재(55)를 전기적으로 연결한다. 예를 들어, 제2 전기 접점(105)은 절연층(60)을 통과해 제어 회로(20)와 기재(55)를 연결한다.
제2 전기 접점(105)은 금속 재료와 같은 전기전도성 재료로 만들어진다.
제2 전기 접점(105)은 연결 구조체(30)의 메사(40) 및 피복층(45)에 의해 지지된다. 예를 들어, 제2 전기 접점(105)은 연결 구조체(30)의 상부 부분(77)의 적어도 일 부분 및 측면 부분(78)을 덮는다.
제어 회로(20)는 각각의 광 방출체(25)에 대응하는 제1 전류를 생성하고 각각의 제1 전류를 대응하는 광 방출체(25)에 전달하도록 구성된다.
제어 회로(20)는, 예를 들어, 각각 제1 또는 제2 전기 접점(50, 105)에 연결되는 연결 패드들(110)을 포함한다.
더욱 정확하게는, 제2 전기 접점(105)에 대응하는 연결 패드(110)는 제2 전기 접점(105)의 일 부분과 접촉한다. 제2 전기 접점(105)의 상기 부분은 대응하는 피복층(45)의 제1 부분(95)과 연결 패드(110) 사이에 개재된다.
이하에서는 광 방출체(25)의 작동에 대하여 설명한다.
제어 회로(20)가 제1 전류를 생성할 때, 제1 전류는 제2 전기 접점(105), 기재(55), 메사(40), 피복층(45) 및 제1 전기 접점(50)을 통해 순차적으로 흐른다.
전류 흐름은 각 광 방출층(85)에 전자 및 정공의 도달을 가져온다. 광 방출층 또는 광 방출층들(85)에서의 전자-정공 쌍의 재결합은 제2 복사선의 방출로 이어진다.
제2 복사선의 적어도 일 부분은 변환기(52)에 의해 흡수된다. 제2 복사선의 흡수는 변환기로 하여금 제1 복사선을 방출하게 한다.
광 방출체(25)의 작동 동안, 전하 캐리어는 광 방출층 또는 광 방출층들(85)의 제2 부분들(100)에 의해 반발(repulsing)되는데, 이는, 제2 부분(100)에서의 전하 캐리어의 에너지 레벨이 제1 부분(95) 내의 동일한 캐리어의 에너지 레벨보다 높기 때문이다. 따라서, 전하 캐리어는 메사(40)의 측면(75)으로부터 멀어지도록 밀려난다.
따라서, 메사(40)의 측면(75)에서의 캐리어의 표면 재결합은 제2 부분(100)을 포함하지 않는 광 방출체(25)와 비교할 때 감소된다. 결과적으로, 본 광 방출체(25)의 방출 효율은 종래 기술에 공지된 광 방출체(25)의 방출 효율보다 높다.
이러한 효과는 메사(40)의 측면 치수가 감소할 때 증가한다. 또한, 측면(75)의 표면의 30% 이상이 제2 부분(100)으로 덮이면 이 효과가 더 강해진다.
제1 부분(95)보다 얇은 제2 부분(100)을 사용하는 것은 제1 부분(95)에서 보다 제2 부분(100)에서 더 높은 에너지 레벨을 얻는 방법인데, 이는, 제2 부분(100)이 양자우물을 형성하기에 충분히 얇을 때 쉽게 재현가능하다. 1.5 내지 6 사이에 포함된 제1 두께 대 제2 두께 비는 제1 부분(95)과 제2 부분(100) 사이의 에너지 차이에 대응하는데, 이는, 제2 부분(100)으로부터의 캐리어들의 우수한 반발(repulsion)을 가능하게 한다.
각도 α가 10°내지 50°사이에 포함되는 메사(40) 위에서의 광 방출층(85)의 침착(deposition)은 그러한 더 얇은 제2 부분(100)을 쉽게 얻는 것을 가능하게 한다. 실제로, 이러한 측면(75) 위에 침착된 재료는 통상적인 재료 침착 챔버의 기하학적 구조로 인해 상면(70) 위에 침착될 때 보다 더 느리게 성장한다.
이하에서는, 픽셀(15)의 이러한 용이한 획득을, 도 4 내지 12에 의해 개략적으로 도시된 그러한 픽셀(15)을 제조하는 방법을 수행하는 실시예를 참조하여, 설명한다.
픽셀(15)을 제조하는 방법은, 공급 단계, 생성 단계, 절연 단계, 침착 단계, 형성 단계, 연결 단계, 및 배치 단계를 포함한다.
공급 단계 동안, 기재(55)가 공급된다. 공급 단계 동안, 기재(55)는 기재(55)를 지지하는 지지판(120)을 포함한다. 지지판(120)은 예를 들어, 실리콘 판 또는 사파이어 판이다(특히, 도 4 참조).
생성 단계 동안, 각각의 메사(40)가 생성된다. 예를 들어, 각각의 메사(40)는 제1 재료로 만들어진 벌크의 일부를 에칭으로 제거함으로써 생성된다.
일 구현예에 따르면, 각각의 메사(40)는 기재(55)의 일부를 에칭으로 제거함으로써(특히, 도 5 참조) 생성되며, 이 경우 벌크가 기재(55)이다.
가능한 변형예에 따르면, 본 방법은 기재(55) 위에 제1 재료의 층을 침착하기 위한 단계를 포함한다. 따라서, 이 층은 기재(55)에 의해 지지된다. 그 다음, 각각의 메사(40)는 상기 층의 일부를 에칭으로 제거함으로써 생성된다. 따라서, 이 경우, 벌크는 기재(55)에 의해 지지되는 제1 재료의 층이다.
절연 단계 동안, 절연층(60)은 기재(55)의 주 표면의 선택된 영역들 위에 침착된다.
예를 들어, 전기 절연 재료는 기재(55) 및 메사(40) 위에 침착된 후, 메사(40)로부터 제거된다. 다른 구현예에서, 감광성 수지 층이 메사(40) 위에 침착되며, 그에 따라, 전기 절연 재료는 주 표면(65) 위에만 침착된다.
침착 단계는 대응하는 메사(40) 위에서의 각각의 피복층(45)의 침착을 포함한다(특히, 도 6 참조). 예를 들어, 동일한 피복층(45)이 각각의 메사(40) 위에 침착된다.
침착은, 예를 들어, 금속 유기 화학 기상 증착(MOCVD)과 같은 침착 기술을 사용하여 수행된다.
MOCVD는 "MOVPE"라고도 불리우는데, 이는 "금속-유기 기상 에피택시(Metal-Organic Vapor Phase Epitaxy)"를 의미한다. 다른 화학 기상 증착(CVD) 방법도 고려될 수 있다.
그러나, MBE(Molecular Beam Epitaxy: 분자 빔 에피택시), GSMBE(Gas-source MBE: 가스 공급원 MBE), MOMBE(Metal-Organic MBE: 금속-유기 MBE), PAMBE(Plasma-assisted MBE: 플라즈마 보조 MBE), ALE(Atomic-layer Epitaxy: 원자 층 에피택시), 또는 HVPE(Hydride Vapor Phase Epitaxy: 하이드라이드 기상 에피택시)와 같은 다른 침착 기술도 사용될 수 있다.
상면(70)과 측면(75)의 서로 다른 결정 배향으로 인해, 광 방출층(85)의 침착은 제2 두께(e2)가 제1 두께(e1)보다 작도록 만든다. 제1 두께(e1)와 제2 두께(e2) 사이의 비는 특히 각도 α에 의존한다.
형성 단계 동안, 각각의 제1 전기 접점(50)이 형성된다. 예를 들어, 각각의 제1 전기 접점(50) 및 각각의 제2 전기 접점(105)은 도 7에 도시된 바와 같이 대응하는 메사(40) 및 피복층(45) 위에 동시에 침착된다.
일 구현예에서, 보호 수지 층이 침착 전에 기재(55), 메사(40) 및 피복층(45) 위에 형성되고, 전기 접점들(50, 105)이 침착될 영역을 명백하게 남기도록 패턴화된다(도 8 및 9 참조).
전기 접점들(50, 105)은, 예를 들어, 전자 빔 증착, 열 증발 및 스퍼터 증착과 같은 금속 침착 기술을 사용하여 침착된다.
그 다음, 각각의 제1 및 제2 전기 접점(50, 105)은 연결 단계 동안 제어 회로(20)에 전기적으로 연결된다(도 9 참조).
지지판은 기재(55)의 바닥 면(102)을 노출시키기 위해 기재(55)로부터 제거된다(도 10 참조).
그 다음, 각각의 복사선 변환기(52)가 그에 상응하는 메사(40) 반대쪽의 바닥 면(102) 위에 형성된다. 리소그래피는 그러한 변환기를 배치하기에 적합한 방법의 일 예이다(도 11 참조).
픽셀의 제조는, 여러개의 광 방출체를 포함하는 픽셀(15)의 경우에 대하여, 앞에서 설명된 바 있다. 그러나, 단일 광 방출체(25)를 제조하는 방법은 공급 단계 및 침착 단계를 포함할 수 있으며, 다만, 생성 단계 동안 오직 하나의 메사(40)가 생성되며, 피복층(45)은, 침착 단계 동안, 생성된 메사(40) 위에만 침착된다.
따라서, 각각의 제조 방법은 구현하기 쉽다.
게다가, 제1 재료의 기존 벌크의 일부를 에칭으로 제거함으로써 메사(40)가 생성되므로, 메사(40)의 형상이 효율적으로 제어될 수 있다. 특히, 각도 α는 마음대로 선택될 수 있고, 성장 동안 자연적으로 얻어지는 각도에 의해 제한되지 않는다. 따라서, 제2 부분(100)으로부터의 캐리어들의 우수한 반발과 양립되는 제1 및 제2 두께들(e1 및 e2)의 비를 가능하게 하는 각도 α가 얻어질 수 있다. 특히, 각도 α는 원하는 두께 e1 및 e2에 따라 변경될 수 있다.
방출체(25)는 또한, 이하에서 설명되는 추가적인 장점들을 제공한다.
제1 전기 접점(50)이 제2 부분(100)에 전기적으로 연결되면, 전류는 축(A)을 따라 제2 부분(100)과 제1 전기 접점(50) 사이에서 이동한다. 축(A)이 결정 구조의 반극성 방향에 평행인 경우, 피복층(45) 내로의 정공의 주입이 더 쉬워진다.
피복층(45)과 제1 전기 접점(50) 사이의 더 넓은 접촉 면적으로 인해, 전압이 감소되고 벽 플러그 효율(wall plug efficiency)이 향상된다(도 14 참조).
절연층(60)의 존재는 기재(55)와 피복층(45) 사이의 단락을 통한 전기 손실을 감소시킨다. 이웃하는 광 방출체들의 메사들(40)이 서로 접촉하는 경우에도 동일한 효과가 얻어지는데, 이는, 그 경우에도 피복층(45)과 기재(55) 사이의 전기적 접촉이 제거되기 때문이다.
재료의 결정 구조가 육방정인 경우, 기부(80)의 육각형 형상은, 우르자이트의 육각형 대칭으로 인해 측면(75)의 면들의 특성이 서로 동일해지는 것을 가능하게 한다.
또한, 육각형 또는 직사각형 기부(80)는, 메사들(40)이 컴팩트한 방식으로 기재(55) 위에 배열되는 것을 가능하게 하며, 그에 따라, 픽셀(15)이 더 작아지는 것을 가능하게 한다. 따라서, 한 세트의 픽셀들(15)을 포함하는 디스플레이 스크린(10)의 해상도가 더 높아지게 된다.
광 변환기(52)를 사용하면, 동일한 광 방출층들(85)을 갖는 광 방출체들(25)이 서로 다른 제1 복사선, 특히 서로 다른 색상의 제1 복사선을 방출하는 것이 가능하게 되며, 동시에 이들은 쉽게 제조될 수 있는데, 이는 모든 광 방출층들(85)을 침착시키기 위해 단지 하나의 침착 단계 만이 수행되기 때문이다.
단일 픽셀(15)의 광 방출체들(25) 3개 중의 각각이 서로 다른 제1 복사선을 방출하는 경우, 이 픽셀은 디스플레이 스크린에서 컬러 픽셀로서 사용될 수 있다.
그러나, 하나 또는 수개의 광 방출체들(25)이 복사선 변환기(52)를 포함하지 않는 구현예가 고려될 수 있다. 이 경우, 광 방출층들(85)에 의해 방출되는 복사선은 제1 복사선이다.
예를 들어, 2개의 광 방출체(25)는 복사선 변환기(52)를 포함하되, 제3 광 방출체(25)는 복사선 변환기(52)를 포함하지 않을 수 있는데, 이는 특히, 제3 광 방출체(25)가 청색 제1 복사선을 방출하는 경우에 그러하다. 다른 구현예에서는, 광 방출체들(25) 중 어느 것도 복사선 변환기(52)를 포함하지 않으며, 이때, 광 방출체들(25)의 광 방출층들(85)은 서로 다른 평균 파장을 갖는 제1 복사선을 방출하도록 구성되는데, 이는, 예를 들어, 광 방출체들(25)의 제2 재료들이 서로 다른 경우에 그러할 수 있다.
복사선 변환기(52)가 없는 광 방출체(25)가 더욱 효율적이다.
또한, 각각의 광 방출체(25)가 복사선 변환기(52)를 포함하는 구현예들이 고려될 수 있다. 예를 들어, 각각의 복사선 방출층(85)은 자외선이고, 각각의 복사선 변환기(52)는 자외선을 대응하는 제1 복사선으로 변환한다.
메사(40)가, 절두된 피라미드 형상(truncated pyramidal shape)의 경우에 대하여. 앞에서 설명되었다. 그러나, 메사(40)의 형상은 다양할 수 있다.
일 구현예에서, 메사(40)는 절두 원뿔 형상이다. 예를 들어, 상면(70)과 기부(80)는 원형이다.
앞의 예에서, 제2 부분(100)만이 양자우물로서 설명되었다. 그러나, 제1 부분(95)이 양자우물을 형성하는 구현예들이 고려될 수 있다. 양자우물의 방출 효율은 종종 더 두꺼운 층의 방출 효율보다 우수하다.
평탄화 층(planarizing layer)이 사용될 수 있음에 유의해야 한다. 평탄화 층은, 기재(55) 위에, 메사(40) 위에 그리고 피복층(45) 위에 침착되어, 메사(40) 및 피복층(45)이 평탄화 층에 매립되도록 하고, 그 결과, 평평한 표면 표면을 형성하도록 하는 재료의 층이다. 평평한 표면은 소자 가공에 유리할 수 있으며, 더욱 균일한 전기 주입을 제공할 수 있다(도 17 참조).
평탄화 층은 예를 들어, 제1 반도체 재료로 만들어진다.
일 구현예에서, 평탄화 층은 도핑된다. 특히, 평탄화 층은 메사(40)와 다른 유형의 도핑을 갖는다.
특정 실시예에서, 평탄화 층은 p-도핑된 GaN으로 만들어진다.
광 방출층(85)이 단일 재료의 콤팩트 층(compact layer)으로서 설명되었다. 광 방출층(85)이 초격자인 구현예도 고려된다. 초격자는 2개 이상의 서로 다른 재료들의 하위층들의 스택에 의해 형성되어 적층 방향(stacking direction)을 따라 반복되는 패턴을 형성하는 층인데, 이때, 하위층들은 너무 얇아서 하위층들 사이에 양자 결합(quantum coupling)이 존재한다.
상기 기술된 다양한 반도체 재료들은 우르자이트 구조 III족-니트라이드 재료이다. 그러나, 다른 결정 구조 및 재료가 사용될 수 있다.
예를 들어, 제1, 제2, 제3 및 제4 반도체 재료 중 어느 하나는 AlAs, GaAs, InAs와 같은 아르세나이드 재료, AlP, GaP, InP와 같은 포스파이드 재료, ZnSe, CdSe, ZnTe, CdTe와 같은 II-VI 재료, Si 및 Ge와 같은 IV-재료, 또는 이러한 재료들의 임의의 알로이 중에서 선택될 수 있다.
고려될 수 있는 다양한 구현예들의 개략적인 예시로서, 픽셀들의 예들의 도식적인 측면도인 도 13 내지 17이 특히 참조된다.
도 13은 메사 마이크로 LED에 해당하며; 도 14는 중첩하는 p-금속에 해당하며; 도 15는 터널 접합 접점에 해당하며; 도 16은 밀집된 메사 마이크로 LED에 해당하며; 도 17은 평탄화된 표면을 갖는 밀집된 메사 마이크로 LED에 해당한다.
또한, 양자우물 아래에 초격자가 부가되는 구현예가 고려될 수 있다.
픽셀(15)을 제조하는 방법의 다른 예가 도 18 내지 도 20에 도시되어 있다.
이 예에 따르면, 피복층(45)은 절연층(60)의 침착 전에 침착된다. 따라서, 피복층(45)은 메사(40)와 주 표면(65) 모두를 덮는다(도 18 참조).
후속 제거 단계 동안, 주 표면(65)을 덮는 피복층(45)의 일부는 예를 들어, 에칭에 의해 제거된다(도 19 참조). 일 구현예에서, 메사들(40)의 최하부를 덮고, 따라서, 주 표면(65)과 전기적으로 접촉하는 피복층(45)의 부분 또한 제거된다.
절연 단계는 선택적으로(optionally), 주 표면(65)을 전기 절연 재료로 덮기 위해 제거 후에 수행될 수 있다(도 20 참조).
연결 구조체(30)는 메사(40), 피복층(45) 및 제2 전기 접점(105)을 포함하는 것으로 앞에서 설명되었다. 그러나, 연결 구조체가 제2 전기 접점(105) 만을 포함하는 더욱 단순한 구현예가 고려될 수 있다. 이 경우, 제2 전기 접점은, 예를 들어, 총 높이가 방출체(25)의 총 높이와 동일한 전기전도성 재료의 블록이다(도 21 참조).

Claims (15)

  1. 제1 복사선을 방출하도록 구성된 방출체(emitter)(25)로서, 상기 방출체(25)는,
    - 기재(55);
    - 메사(mesa)(40)로서, 상기 메사(40)는 제1 반도체 재료로 만들어지고, 상기 제1 반도체 재료는 제1 밴드갭 값을 갖고, 상기 메사(40)는 상면(superior side)(70) 및 측면(lateral side)(75)을 가지며, 상기 측면(75)은 상기 상면(70)을 둘러싸고 또한 상기 기재(55)와 상기 상면(70) 사이에서 연장하는, 메사(40); 및
    - 피복층(covering layer)(45)으로서, 상기 피복층(45)은 하나 이상의 복사선 방출층(들)(85)을 포함하고, 적어도 하나의 상기 복사선 방출층(85)은 제2 반도체 재료로 만들어지고, 상기 제2 반도체 재료는 제2 밴드갭 값을 갖고, 상기 제2 밴드갭 값은 상기 제1 밴드갭 값보다 엄격하게 낮으며(strictly inferior), 각각의 상기 복사선 방출층(85)은 상기 상면(70)에 대응하는 제1 부분(95) 및 상기 측면(75)에 대응하는 제2 부분(100)을 갖고, 제1 두께(e1)가 상기 제1 부분(95)에 대해 정의되고, 제2 두께(e2)가 상기 제2 부분(100)에 대해 정의되며, 상기 제2 두께(e2)는 상기 제1 두께(e1)보다 엄격하게 작은, 피복층(45)을 포함하며,
    상기 제1 두께(e1)와 상기 제2 두께(e2) 사이의 비는 1.5 내지 6 사이에 포함되며, 및
    상기 상면(70)은 9 제곱 마이크로미터 내지 900 제곱 마이크로미터 사이에 포함되는 표면을 갖는, 방출체(25).
  2. 제 1 항에 있어서, 다음 특성들 중 적어도 하나가 충족되는, 방출체:
    - 상기 제1 부분(95)은 상기 메사의 상면(70)을 적어도 부분적으로 덮고, 상기 제2 부분(100)은 상기 메사(40)의 측면(75)을 적어도 부분적으로 덮는다;
    - 상기 제2 부분(100)은 적어도 하나의 양자우물을 형성한다; 및
    - 상기 측면(75)은 복수의 평면부들(plane faces)을 포함한다.
  3. 제 1 항에 있어서, 다음 특성들 중 적어도 하나가 충족되는, 방출체:
    - 상기 기재(55)는 반도체 재료로 만들어지고, 상기 메사(40)는 상기 기재(55)에 수직인 제1 방향(D)을 따라 상기 기재(55)로부터 연장하고 또한 상기 기재(55)에 전기적으로 연결되며, 상기 기재(55)는 상기 제1 방향(D)에 수직인 평면에서 상기 메사(40)를 둘러싸는 주 표면(main surface)(65)을 갖고, 상기 기재(55)는 상기 주 표면(65) 상에서 연장하는 전기 절연층(60)을 더 포함하고, 상기 전기 절연층(60)은 상기 기재(55)와 상기 피복층(45) 사이에 장벽(barrier)을 형성한다; 및
    - 상기 측면(75)의 지점들 각각에 대해, 상기 지점을 통과하고 또한 상기 측면(75)에 수직인 방향에 대응하는 축(A)이 정의되고, 상기 기재(55)에 수직인 제1 방향(D)과 상기 축(A) 사이의 각도(α)는 30도 내지 80도 사이에 포함된다.
  4. 제 1 항에 있어서, 다음 특성들 중 적어도 하나가 충족되는, 방출체:
    - 상기 제1 반도체 재료 및 상기 제2 반도체 재료 중 적어도 하나는 III족-니트라이드 재료이다; 및
    - 상기 제1 반도체 재료에 대해 결정 구조가 정의되고, 상기 결정 구조는 적어도 하나의 극성 방향(polar direction) 및 적어도 하나의 반극성 방향(semipolar direction)을 갖고, 상기 측면(75)의 지점들 각각에 대해, 상기 상면(70)은 상기 극성 방향에 수직이고, 상기 지점을 통과하고 또한 상기 측면(75)에 수직인 방향에 대응하는 축(A)이 정의되고, 상기 축(A)은 상기 반극성 방향에 수직이다.
  5. 제 1 항에 있어서, 다음 특성들 중 적어도 하나가 충족되는, 방출체:
    - 상기 방출체(25)는 상기 제1 부분(95)에 전기적으로 연결된 제1 전기 접점(50)을 더 포함하고, 상기 방출체(25)는 전류가 상기 제1 전기 접점(50), 상기 피복층(45) 및 상기 메사(40)를 통해 흐를 때 상기 제1 복사선을 방출하도록 구성되며, 상기 제1 전기 접점(50)은 추가적으로 상기 제2 부분(100)에 전기적으로 연결된다;
    - 상기 방출체(25)는 상기 제1 부분(95)에 전기적으로 연결된 제1 전기 접점(50)을 더 포함하고, 상기 방출체(25)는 전류가 상기 제1 전기 접점(50), 상기 피복층(45) 및 상기 메사(40)를 통해 흐를 때 상기 제1 복사선을 방출하도록 구성되고, 상기 제1 전기 접점(50)은 제1 연결층 및 제2 장벽층을 포함하고, 상기 제2 장벽층은 상기 제1 연결층과 상기 피복층(45) 사이에 개재되고, 상기 제1 연결층은 제4 재료로 만들어지고, 상기 제4 재료는 전기전도성 재료 또는 반도체 재료이고, 상기 제2 장벽층은 절연 재료로 만들어지고, 상기 피복층(45), 상기 제2 장벽층 및 상기 제1 연결층은 터널 접합부를 형성한다;
    - 상기 피복층(45)은 상기 제2 반도체 재료로 만들어진 적어도 2개의 중첩된 복사선 방출층들(85)을 포함하고, 제3 반도체 재료로 만들어진 제1 장벽층(90)이 연속하는 상기 복사선 방출층들(85)의 각각의 쌍 사이에 개재되고, 상기 제3 반도체 재료는 제3 밴드갭 값을 가지며, 상기 제3 밴드갭 값은 상기 제2 밴드갭 값보다 엄격하게 크다; 및
    - 상기 제1 복사선은 제1 세트의 전자기파들을 포함하고, 상기 복사선 방출층(85)은 제2 세트의 전자기파들을 포함하는 제2 복사선을 방출하도록 구성되고, 상기 방출체(25)는, 상기 제2 복사선을 흡수하고 또한 그에 대한 반응(response)으로서 상기 제1 복사선을 방출하도록 구성된 복사선 변환기(radiation converter)(52)를 더 포함하고, 각각의 전자기파에 대해 파장이 정의되고, 상기 제1 세트는 제1 파장 범위에 대응하고, 상기 제2 세트는 제2 파장 범위에 대응하고, 상기 제1 파장 범위는 제1 평균 파장을 갖고, 상기 제2 파장 범위는 제2 평균 파장을 가지며, 상기 제1 평균 파장은 상기 제2 평균 파장과 다르다.
  6. 제 1 항에 있어서, 다음 특성들 중 적어도 하나가 충족되는, 방출체:
    - 상기 메사(40)는 최소 측면 치수(minimum lateral dimension)(l) 및 높이(h)를 갖고, 상기 높이(h)는 상기 기재(55)에 수직인 제1 방향(D)으로 측정되고, 상기 최소 측면 치수(l)는 상기 제1 방향(D)에 수직인 평면에서 측정되고, 상기 높이(h)는 상기 최소 측면 치수(l)보다 엄격하게 작다;
    - 상기 메사(40)는 상기 기재(55)와 접촉하는 기부(base)(80)를 갖는 절두체(frustum)를 형성하고, 상기 기부(80)는 직사각형 또는 육각형이다; 및
    - 상기 메사(40)는 상기 기재(55)에 수직인 제1 방향(D)을 따라 측정되는 높이(h)를 갖고, 상기 높이(h)는 100 나노미터 내지 1000 나노미터 사이에 포함된다.
  7. 제 1 항에 있어서, 상기 측면(75)의 지점들의 각각에 대해, 상기 지점을 통과하고 또한 상기 측면(75)에 수직인 방향에 대응하는 축(A)이 정의되고, 상기 기재(55)에 수직인 제1 방향(D)과 상기 축(A) 사이의 각도(α)는 55도 내지 65도 사이에 포함되는, 방출체.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 적어도 2개의 방출체들(25)을 포함하는 방출 소자(emitting device)(15).
  9. 제 8 항에 따른 한 세트의 방출 소자들(15)을 포함하는 디스플레이 스크린(10).
  10. 제1 복사선을 방출하도록 구성된 방출체(25)를 제조하는 방법으로서, 상기 방법은,
    - 기재(55)를 공급하는 단계;
    - 제1 반도체 재료로 만들어진 메사(40)를 생성시키는 단계로서, 상기 제1 반도체 재료는 제1 밴드갭 값을 갖고, 상기 메사(40)는 상면(70) 및 측면(75)을 가지며, 상기 측면(75)은 상기 상면(70)을 둘러싸고 또한 상기 기재(55)와 상기 상면(70) 사이에서 연장하는, 단계; 및
    - 하나 이상의 복사선 방출층(들)(85)을 포함하는 피복층(45)을 상기 메사(40) 위에 침착시키는 단계로서, 적어도 하나의 상기 복사선 방출층(85)은 제2 반도체 재료로 만들어지고, 상기 제2 반도체 재료는 제2 밴드갭 값을 갖고, 상기 제2 밴드갭 값은 상기 제1 밴드갭 값보다 엄격하게 작고, 각각의 상기 복사선 방출층(85)은 상기 상면(70)에 대응하는 제1 부분(95) 및 상기 측면(75)에 대응하는 제2 부분(100)을 갖고, 상기 제1 부분(95)에 대해 제1 두께(e1)가 정의되고, 상기 제2 부분(100)에 대해 제2 두께(e2)가 정의되며, 상기 제2 두께(e2)는 상기 제1 두께(e1)보다 엄격하게 작은, 단계를 포함하고,
    상기 제1 두께(e1)와 상기 제2 두께(e2) 사이의 비는 1.5 내지 6 사이에 포함되며, 및
    상기 상면(70)은 9 제곱 마이크로미터 내지 900 제곱 마이크로미터 사이에 포함되는 표면을 갖는, 방법.
  11. 제 10 항에 있어서, 상기 메사(40)를 생성시키는 단계는 상기 제1 반도체 재료로 만들어진 벌크의 일부를 에칭으로 제거하여 상기 메사(40)를 생성시키는 단계를 포함하는, 방법.
  12. 제1 방출체(25) 및 적어도 하나의 제2 방출체(25)를 포함하는 방출 소자(15)를 제조하는 방법으로서, 각각의 상기 방출체(25)는 대응하는 제1 복사선을 방출하도록 구성되고, 상기 방법은,
    - 기재(55)를 공급하는 단계;
    - 각각의 방출체(25)에 대해, 제1 반도체 재료로 만들어진 메사(40)를 생성시키는 단계로서, 상기 제1 반도체 재료는 제1 밴드갭 값을 갖고, 상기 메사(40)는 상면(70) 및 측면(75)을 가지며, 상기 측면(75)은 상기 상면(70)을 둘러싸고 또한 상기 기재(55)와 상기 상면(75) 사이에서 연장하는, 단계; 및
    - 하나 이상의 복사선 방출층(들)(85)을 포함하는 피복층(45)을 각각의 상기 메사(40) 위에 침착시키는 단계로서, 적어도 하나의 상기 복사선 방출층(85)은 제2 반도체 재료로 만들어지고, 상기 제2 반도체 재료는 제2 밴드갭 값을 갖고, 상기 제2 밴드갭 값은 상기 제1 밴드갭 값보다 엄격하게 작고, 각각의 상기 복사선 방출층(85)은 상기 상면(70)에 대응하는 제1 부분(95) 및 상기 측면(75)에 대응하는 제2 부분(100)을 갖고, 상기 제1 부분(95)에 대해 제1 두께(e1)가 정의되고, 상기 제2 부분(100)에 대해 제2 두께(e2)가 정의되며, 상기 제2 두께(e2)는 상기 제1 두께(e1)보다 엄격하게 작은, 단계를 포함하고,
    상기 제1 두께(e1)와 상기 제2 두께(e2) 사이의 비는 1.5 내지 6 사이에 포함되며, 및
    상기 상면(70)은 9 제곱 마이크로미터 내지 900 제곱 마이크로미터 사이에 포함되는 표면을 갖는, 방법.
  13. 제 12 항에 있어서, 각각의 상기 메사(40)를 생성시키는 상기 단계는 상기 제1 반도체 재료로 만들어진 벌크의 일부를 에칭으로 제거하여 각각의 상기 메사(40)를 생성시키는 단계를 포함하는, 방법.
  14. 제 11 항 또는 제 13 항에 있어서, 상기 벌크는 상기 기재(55)인, 방법.
  15. 제 11 항 또는 제 13 항에 있어서, 상기 벌크는, 상기 제1 반도체 재료로 만들어지고 또한 상기 기재(55)에 의해 지지되는 층인, 방법.
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