KR102646248B1 - 칩 재배선 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 재배선 구조 및 그 제조 방법에 관한 것으로, 상기 칩 재배선 구조는, 칩 본체, 상기 칩 본체를 연결하는 제1배선층과 제2배선층을 포함하고, 상기 칩 본체 표면에는 제1핀과 제2핀이 설치되며, 상기 칩 재배선 구조는 상기 칩 본체 표면에 설치된 유전체층을 더 포함하고, 상기 유전체층은 아래로 함몰되어 제1윈도, 제2윈도 및 제1윈도를 연통하는 요홈을 형성하고, 상기 제1윈도, 제2윈도는 각각 상기 제1핀, 제2핀과 대응하고, 상기 제1배선층은 상기 요홈을 따라 연장 설치되고 또한 상기 제1핀과 상호 연통되며, 상기 제2배선층은 상기 유전체층 상방에 설치되고 또한 상기 제2핀과 상호 연통된다. 본 발명은 요홈이 설치된 유전체층을 통해, 제1배선층, 제2배성층을 높이 방향으로 어긋나게 설치하여, 기존 재배선 공법의 사이즈 제한성을 극복하여, 재배선 밀도를 향상시키고, 또한 단락 리스크를 감소시킬 수 있다.

Description

칩 재배선 구조 및 그 제조 방법
본 발명은 반도체 제조기술분야에 관한 것으로서, 보다 상세하게는 칩 재배선 구조 및 그 제조 방법에 관한 것이다.
반도체 산업의 지속적인 발전에 따라, 각 종류의 전자제품에 관한 칩의 집적 밀도에 대한 요구도 나날이 높아지고 있다. 패키징 과정에서, 칩 표면의 탑금속(top metal)으로 구성된 핀은 통상적으로 재배선층（RDL，redistribution layer）을 이용하여 새로 배치하여 상응하는 전도성 범프에 연결된다. RDL자체의 회로 사이즈 및 부동한 RDL의 간극은 실제공정 능력의 제한을 받으며, 지속적으로 감소되는 것은 불가능하고, 다시 말하자면, 칩 표면 RDL의 배선 밀도는 무제한적으로 향상될 수 없다.
이러한 상황을 기반으로, 분야 내에는 일반적으로 다층 배선의 방식으로 RDL을 제조하고, 즉 상응하는 재배선층 상에 유전체층을 형성하고, 나아가 해당 유전체층 상에 다른 한 재배선층을 형성한다. 상기 방안에서는 유전체층 상방에 다시 금속 시드층을 형성해야 하고, 상응하는 재배선층을 제조 완료한 후, 나머지 금속 시드층을 에칭으로 제거하는 것으로, 공정은 비교적 복잡하다.
이로써, 신규의 칩 재배선 구조 및 그 제조 방법을 제공할 필요가 있다.
본 발명의 목적은 칩 재배선 구조 및 그 제조 방법을 제공하는 것으로, 재배선층의 공법의 제한성을 극복하여, 칩 표면의 재배선 밀도를 향상시키고, 단락 리스크를 감소시키도록 한다.
상기 목적을 달성하기 위하여, 본 발명은, 칩 본체, 상기 칩 본체를 연결하는 제1배선층과 제2배선층을 포함하되, 상기 칩 본체 표면에는 제1핀과 제2핀이 설치되는, 칩 재배선 구조를 제공하고, 상기 칩 재배선 구조는 상기 칩 본체 상에 설치된 유전체층을 더 포함하고, 상기 유전체층은 아래로 함몰되어 제1윈도, 제2윈도 및 제1윈도를 연통하는 요홈을 형성하고, 상기 제1윈도, 제2윈도는 각각 상기 제1핀, 제2핀과 대응하고, 상기 제1배선층은 상기 요홈을 따라 연장 설치되고 또한 상기 제1핀과 상호 연통되며, 상기 제2배선층은 상기 유전체층 상방에 설치되고 또한 상기 제2핀과 상호 연통된다.
본 발명의 진일보 개진으로, 상기 칩 재배선 구조는 금속 시드층을 더 포함하고, 상기 제1배선층, 제2배선층은 모두 상기 금속 시드층 상에 설치된다.
본 발명의 진일보 개진으로, 상기 제1배선층은 상기 요홈 내에 설치된 제1본체부, 상기 제1본체부와 연결되고 또한 상기 제1윈도 내에 위치하는 제1연결부를 포함하고; 상기 제2배선층은 상기 유전체층의 톱부표면 상에 설치된 제2본체부, 상기 제2본체부와 연결되고 또한 상기 제2윈도 내에 위치하는 제2연결부를 포함한다.
본 발명의 진일보 개진으로, 상기 제1배선층은 상부 방향으로 상기 요홈의 개구 위치를 초과하지 않는다.
본 발명의 진일보 개진으로, 상기 제1배선층, 제2배선층 양자는 동일한 재료로 제조된다.
본 발명의 진일보 개진으로, 상기 칩 본체는, 반도체 기판, 상기 반도체 기판 표면에 형성된 회로층, 상기 회로층 상에 도포 설치된 보호층을 포함하되, 상기 제1핀, 제2핀은 상기 회로층에 연결된다.
본 출원은 주요하게, 표면에 제1핀과 제2핀이 설치되는 칩 본체를 제공하는 단계; 제1핀에 대응하는 제1윈도, 제2핀에 대응하는 제2윈도 및 제1윈도를 연통하는 요홈을 구비하는 유전체층을 상기 칩 본체 표면에 제조하는 단계; 제1포토레지스트를 도포하고, 노광, 현상을 통해 상기 제1윈도와 요홈을 외부로 노출되도록 하고, 상기 제1윈도와 요홈 내에 제1배선층을 제조하여 획득하는 단계; 제2포토레지스트를 도포하고, 노광, 현상을 통해 상기 제2윈도와 유전체층의 확정된 구역의 톱부표면을 외부로 노출되도록 하고, 상기 제2윈도 및 외부로 노출된 톱부표면 상에 제2배선층을 제조하여 획득하는 단계를 포함하는, 칩 재배선 구조의 제조 방법을 더 제공한다.
본 발명의 진일보 개진으로, 제1포토레지스트를 도포하기 전에, 상기 유전체층의 톱부표면 및 상기 제1윈도, 제2윈도, 요홈 내에 스퍼터링하여 금속 시드층을 획득하고, 상기 제1배선층, 제2배선층은 모두 상기 금속 시드층 상에 설치된다.
본 발명의 진일보 개진으로, 제1포토레지스트를 도포한 후에, 노광, 현상을 통해 상기 제2윈도와 제1윈도, 요홈은 모두 외부로 노출되도록 한다.
본 발명의 진일보 개진으로, 상기 제1배선층, 제2배선층은 모두 전기도금 공법으로 제조된다.
본 발명의 유리한 효과는, 본 발명의 칩 재배선 구조 및 그 제조 방법으로, 상기 칩 본체 상에 유전체층을 설치하고, 상기 유전체층 상에 요홈을 개설하고, 다시 제1배선층, 제2배선층을 각각 상기 요홈 내와 유전체층의 톱부표면 상에 설치하며, 다시 말하자면, 상기 제1배선층, 제2배성층을 높이 방향으로 어긋나게 설치하여, 수평 방향 상의 양자의 간극을 감소시키도록 하고, 기존 재배선 공법의 사이즈 제한성을 극복하여, 재배선 밀도를 향상시키고, 또한 단락 리스크를 감소시킬 수 있다.
도1은 본 발명의 칩 재배선 구조의 구조를 나타낸 개략도;
도2는 본 발명의 칩 재배선 구조의 평면구조를 나타낸 개략도;
도3은 본 발명의 칩 재배선 구조 제조 방법의 주요 흐름을 나타낸 개략도;
도4는 본 발명의 칩 재배선 구조 중의 금속 시드층이 제조 완료 시의 구조를 나타낸 개략도;
도5는 본 발명의 칩 재배선 구조 중의 제1배선층이 제조 완료 시의 구조를 나타낸 개략도;
도6은 본 발명의 칩 재배선 구조 중의 제2배선층이 제조 완료 시의 구조를 나타낸 개략도;
도7은 본 발명의 칩 재배선 구조 제조 방법의 다른 한 실시예 중의 제1배선층이 제조 완료 시의 구조를 나타낸 개략도;
도8은 본 발명의 칩 재배선 구조 제조 방법의 다른 한 실시예 중의 제2배선층이 제조 완료 시의 구조를 나타낸 개략도.
아래에 첨부된 도면에서 도시한 실시방식을 결합하여 본 발명에 대해 상세히 설명하기로 한다. 그러나 해당 실시방식은 본 발명을 제한하지 아니 하고, 해당 분야 당업자가 해당 실시방식을 근거로 진행한 구조, 방법, 또는 기능 상에 대한 변경은 모두 본 발명의 보호범위 내에 있음을 이해할 것이다.
도1과 도2에서 도시한 바와 같이, 본 발명에서 제공한 칩 재배선 구조(100)는 칩 본체(10), 상기 칩 본체(10) 상에 설치된 유전체층(20), 상기 칩 본체(10)를 연결하는 제1배선층(31)과 제2배선층(32)를 포함한다.
상기 칩 본체(10) 표면에는 제1핀(11)과 제2핀(12)이 설치되고, 상기 유전체층(20)은 아래로 함몰되어 제1윈도(21), 제2윈도(22) 및 제1윈도(21)를 연통하는 요홈(23)을 형성한다. 상기 제1윈도(21), 제2윈도(22)는 각각 상기 제1핀(11), 제2핀(12)과 대응한다. 상기 제1배선층(31)은 상기 요홈(23)을 따라 연장 설치되고 또한 상기 제1핀(11)과 상호 연통되며, 상기 제2배선층(32)은 상기 유전체층(20) 상방에 설치되고 또한 상기 제2핀(12)과 상호 연통된다. 상기 제1배선층(31), 제2배선층(32) 양자는 동일한 재료로 제조되고, 통상적으로 금속동으로 제조되어 상기 제1배선층(31)과 제2배선층(32)을 획득한다. 당연하게, 실제 제품수요에 근거하여, 상기 제1배선층(31), 제2배선층(32) 양자는 부동한 재료로 성형하여 제조될 수도 있으며, 나아가 상기 제1배선층(31), 제2배선층(32)은 또한 두가지 또는 여러가지 부동한 도전재료로 공동으로 제조하여 획득될 수도 있다. 예를 들면, 상기 제2배선층(32)은 Cu /Ni/Au 3층 구조로 설치될 수 있다.
여기서, 상기 유전체층(20)은 수평 방향을 향하여 대략 수평으로 연장된 톱부평면(24)을 더 구비한다. 상기 제1배선층(31)은, 상기 요홈(23) 내에 설치된 제1본체부(311), 상기 제1본체부(311)와 연결되고 또한 상기 제1윈도(11) 내에 위치하는 제1연결부(312), 및 상기 제1본체부(311)가 상기 제1연결부(312)를 멀리하는 일단에 위치하는 제1배합부(313)를 포함한다. 상기 제1본체부(311)는 상기 요홈의 개구 위치를 초과하지 않는 것이 바람직하며, 다시 말하자면, 상기 제1본체부(311)는 높이 방향으로 상기 유전체층(20)의 톱부표면(24)를 초과하지 않는다. 상기 제2배선층(32)은, 상기 톱부표면(24) 상에 설치된 제2본체부(321), 상기 제2본체부(321)와 연결되고 또한 상기 제2윈도(12) 내에 위치하는 제2연결부(322), 상기 제2본체부(321)가 상기 제2연결부(322)를 멀리하는 일단에 위치하는 제2배합부(323)를 포함한다. 여기서, 상기 제1배합부(313), 제2배합부(323) 양자는 모두 상기 유전체층(20)의 톱부표면(24) 상에 설치되고, 상기 제1배합부(313), 제2배합부(323)는 상응하는 전도성 범프를 배합 제조하는데 이용되며, 이로써 후속적인 패키징을 실현하도록 한다.
본 실시예에서, 상기 칩 본체(10)는, 반도체 기판(101), 상기 반도체 기판(101) 표면에 형성된 회로층(102), 상기 회로층(102) 상에 도포 설치된 보호층(103)을 포함하되, 상기 제1핀(11), 제2핀(12)은 모두 상기 회로층(102)에 연결된다. 당연히 상기 보호층(103)은 상기 제1핀(11), 제2핀(12)에 대응하게 설치된 개구를 구비하고, 이로써 상기 회로층(102)은 외부와 배합연결을 진행할 수 있다.
상기 칩 재배선 구조(100)는 금속 시드층(40)을 더 포함하고, 상기 제1배선층(31), 제2배선층(32)은 모두 상기 금속 시드층(40) 상에 설치된다. 이로써, 상기 제1배선층(31), 제2배선층(32)은 동일한 상기 금속 시드층(40) 상에 형성되고, 상기 제1배선층(31)과 제2배선층(32) 양자가 모두 제조 완료된 후에, 제1배선층(31), 제2배선층(32)이 미도포된 구역의 금속 시드층(40)을 에칭으로 제거하여, 공법이 더 간결하게 된다. 상기 제1배선층(31), 제2배성층(32)을 높이 방향으로 간극을 두고 설치하여, 수평 방향 상에서 양자의 간극을 진일보로 감소시키도록 하고, 기존 공법의 제한성을 돌파할 수 있다. 다시 말하자면, 상기 칩 본체(10) 표면의 재배선 밀도는 향상될 수 있고, 또한 부동한 배선층 사이의 단락 리스크를 감소시킬 수 있다.
여기서 설명할 것은, 상기에 기재된 "수평", "상하", "높이"등 방향에 대한 표현은 해당 칩 재배선 구조(100)의 제조 공법과 설치 위치에 대한 한정으로 해석되어서는 아니 되며, 단지 그 구조위치 관계를 더 명확하게 하기 위한 서술로 이해하여야 한다.
도3 내지 도6을 결합하여 도시한 바, 본 출원은 주요하게, 표면에 제1핀(11)과 제2핀(12)이 설치되는 상기 칩 본체(10)를 제공하는 단계; 제1핀(11)에 대응하는 제1윈도(21), 제2핀(12)에 대응하는 제2윈도(22) 및 제1윈도(21)를 연통하는 요홈(23)을 구비하는 유전체층(20)을 상기 칩 본체(10) 표면에 제조하는 단계; 상기 유전체층(20)의 톱부표면(24) 및 상기 제1윈도(21), 제2윈도(22), 요홈(23) 내에 금속 시드층(40)을 스퍼터링하는 단계; 제1포토레지스트(50)를 도포하고, 노광, 현상을 통해 상기 제1윈도(21)와 요홈(23)을 외부로 노출되도록 하고, 상기 제1윈도(21)와 요홈(23) 내에 제1배선층(31)을 제조하여 획득하되, 당연하게 제1배선층(31)은 상기 톱부표면(24)의 확정된 위치에 연장설치된 제1배합부(313)를 더 포함하는 단계; 제2포토레지스트(60)를 도포하고, 노광, 현상을 통해 상기 제2윈도(22)와 유전체층(20)의 확정된 구역의 톱부표면(24)을 외부로 노출되도록 하고, 상기 제2윈도(22) 및 외부로 노출된 톱부표면(24) 상에 제2배선층(32)을 제조하여 획득하되, 제2배선층(32)은 상기 톱부표면(24)의 확정된 위치에 연장설치된 제2배합부(323)를 더 포함하는 단계를 포함하는, 상기 칩 재배선 구조(100)의 제조 방법을 더 제공한다.
여기서, 상기 유전체층(20)은 대부분 절연수지재료로 제조하여 획득하고, 상기 제1윈도(21), 제2윈도(22) 및 요홈(23)의 제조 과정에서, 그 측벽은 아래로부터 위로 일정한 정도로 외부로 경사진 각도를 형성하여, 상기 금속 시드층(40), 제1배선층(31), 제2배선층(32)의 제조와 구조의 안정성을 도모하도록 한다.
상기 제1배선층(31), 제2배선층(32)은 모두 전기도금 공법으로 제조하여 획득한다. 상기 제조 방법은, 상기 제1배선층(31)을 제조 완료한 후, 제1포토레지스트(50)을 제거하는 단계; 상기 제2배선층(32)을 제조 완료한 후, 제2포토레지스트(60) 및 제1배선층(31), 제2배선층(32) 이 미도포된 구역의 금속 시드층(40)을 제거하는 단계를 더 포함한다.
도7과 도8에서 도시한 바와 같이, 상기 제1포토레지스트(50)를 도포한 후에, 노광, 현상을 통해 상기 제2윈도(22)와 제1윈도(21), 요홈(23)은 모두 외부로 노출되도록 한다. 다시 말하자면, 상기 제1배선층(31)을 제조하는 동시에, 상기 제2윈도(22)의 제2핀(12) 상에 동일하게 전기도금하여 한층의 상기 제1배선층(31)과 동일한 도전재료를 획득할 수 있다. 후속적인 제2배선층(32)을 제조하는 과정에서, 상기 제2본체부(321)과 제2연결부(322)의 높이 차이를 감소시키고, 상기 제1배선층(31)과 제2배선층(32)은 동일한 도전재료로 전기도금하여 제조되는 것이 바람직하다.
요컨대, 본 발명의 칩 재배선 구조(100) 및 그 제조 방법으로, 상기 칩 본체(10) 상에 유전체층(20)을 설치하고, 상기 유전체층(20) 상에 요홈(23)을 개설하고, 나아가 제1본체부(311), 제2본체부(321)를 각각 상기 요홈(23) 내 및 유전체층(20)의 톱부표면(24) 상에 설치하고, 높이 방향으로 어긋나게 설치하여, 수평 방향 상에서 양자의 간극을 감소시키도록 하고, 기존 재배선 공법의 사이즈 제한성을 극복하여, 재배선 밀도를 향상시키고, 또한 단락 리스크를 감소시킬 수 있다.
본 발명은 실시방식으로 서술하였지만, 매개 실시방식마다 단지 하나의 독립된 기술방안만을 포함하는 것은 아님을 이해하여야 할 것이고, 명세서의 이러한 서술방식은 단지 명확성을 목적으로 하고, 해당 분야 당업자라면 당연하게 명세서를 하나의 일체로 간주하여, 각 실시방식 중의 기술방안도 적절한 조합을 통해 해당 분야 당업자가 이해 가능한 기타 실시방식을 형성할 수 있음을 이해하여야 할 것이다.
상기에서 열거된 일열의 상세한 설명은 단지, 본 발명의 실현 가능한 실시방식에 대한 상세한 설명일 뿐이고, 본 발명의 보호범위에 대한 한정은 아니며, 본 발명의 기술사상을 벗어나지 아니한 동등한 실시방식 또는 변경은 모두 본 발명의 보호범위 내에 포함되어야 할 것이다.

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  7. 표면에 제1핀과 제2핀이 설치되는 칩 본체를 제공하는 단계; 제1핀에 대응하는 제1윈도, 제2핀에 대응하는 제2윈도 및 제1윈도를 연통하는 요홈을 구비하는 유전체층을 상기 칩 본체 표면에 제조하는 단계; 제1포토레지스트를 도포하고, 노광, 현상을 통해 상기 제1윈도와 요홈을 외부로 노출되도록 하고, 상기 제1윈도와 요홈 내에 제1배선층을 제조하여 획득하는 단계; 제2포토레지스트를 도포하고, 노광, 현상을 통해 상기 제2윈도와 유전체층의 확정된 구역의 톱부표면을 외부로 노출되도록 하고, 상기 제2윈도 및 외부로 노출된 톱부표면 상에 제2배선층을 제조하여 획득하는 단계를 포함하는 것을 특징으로 하는 칩 재배선 구조의 제조 방법.
  8. 제7항에 있어서,
    제1포토레지스트를 도포하기 전에, 상기 유전체층의 톱부표면 및 상기 제1윈도, 제2윈도, 요홈 내에 스퍼터링하여 금속 시드층을 획득하고, 상기 제1배선층, 제2배선층은 모두 상기 금속 시드층 상에 설치되는 것을 특징으로 하는 칩 재배선 구조의 제조 방법.
  9. 제7항에 있어서,
    제1포토레지스트를 도포한 후에, 노광, 현상을 통해 상기 제2윈도와 제1윈도, 요홈은 모두 외부로 노출되도록 하는 것을 특징으로 하는 칩 재배선 구조의 제조 방법.
  10. 제7항에 있어서,
    상기 제1배선층, 제2배선층은 모두 전기도금 공법으로 제조되는 것을 특징으로 하는 칩 재배선 구조의 제조 방법.
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