KR102641621B1 - 환상 부재, 플라즈마 처리 장치 및 플라즈마 에칭 방법 - Google Patents
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Abstract
[과제] 피에칭 대상막 상의 마스크의 에지부의 잔존량의 감소를 억제한다.
[해결 수단] 플라즈마 처리 장치 내에서 피처리체가 재치되는 재치대의 주위에, 상기 피처리체를 둘러싸도록 마련되고, 석영과 실리콘을 갖고, 석영 및 실리콘에 대한 실리콘의 함유율이 중량비로 2.5% 이상 10% 이하인 환상 부재가 제공된다.
[해결 수단] 플라즈마 처리 장치 내에서 피처리체가 재치되는 재치대의 주위에, 상기 피처리체를 둘러싸도록 마련되고, 석영과 실리콘을 갖고, 석영 및 실리콘에 대한 실리콘의 함유율이 중량비로 2.5% 이상 10% 이하인 환상 부재가 제공된다.
Description
본 개시는, 환상 부재, 플라즈마 처리 장치 및 플라즈마 에칭 방법에 관한 것이다.
예를 들면, 특허문헌 1의 기판 처리 장치는 석영으로 형성되는 에지 링을 구비한다.
본 개시는, 피에칭 대상막 상의 마스크의 에지부의 잔존량의 감소를 억제하는 기술을 제공한다.
본 개시의 한 태양에 의하면, 플라즈마 처리 장치 내에서 피처리체가 재치되는 재치대의 주위에, 상기 피처리체를 둘러싸도록 마련되고, 석영과 실리콘을 갖고, 석영 및 실리콘에 대한 실리콘의 함유율이 중량비로 2.5% 이상 10% 이하인 환상 부재가 제공된다.
한 측면에 의하면, 피에칭 대상막 상의 마스크의 에지부의 잔존량의 감소를 억제할 수 있다.
도 1은 일 실시형태에 따른 플라즈마 처리 장치의 일례를 나타내는 도면이다.
도 2는 일 실시형태에 따른 마스크의 에지부의 상태를 설명하기 위한 도면이다.
도 3은 일 실시형태에 따른 에지 링의 효과의 일례를 나타내는 도면이다.
도 4는 일 실시형태에 따른 에칭 처리 방법의 일례를 나타내는 플로 차트이다.
도 5는 일 실시형태의 변형예에 따른 에지 링 또는 커버 링의 일례를 나타내는 도면이다.
도 2는 일 실시형태에 따른 마스크의 에지부의 상태를 설명하기 위한 도면이다.
도 3은 일 실시형태에 따른 에지 링의 효과의 일례를 나타내는 도면이다.
도 4는 일 실시형태에 따른 에칭 처리 방법의 일례를 나타내는 플로 차트이다.
도 5는 일 실시형태의 변형예에 따른 에지 링 또는 커버 링의 일례를 나타내는 도면이다.
이하, 본 개시를 실시하기 위한 형태에 대해서 도면을 참조해서 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙이는 것에 의해 중복된 설명을 생략한다.
[플라즈마 처리 장치의 구성]
우선, 일 실시형태에 따른 플라즈마 처리 장치(10)의 일례에 대해서, 도 1을 참조하면서 설명한다. 플라즈마 처리 장치(10)는, 대략 원통 형상의 처리 용기(12)를 갖는다. 처리 용기(12)는, 예를 들면 알루미늄으로 형성되어 있고, 당해 처리 용기(12)의 내벽면에는 양극 산화 처리가 실시되어 있다. 이 처리 용기(12)는 접지되어 있다.
처리 용기(12)의 저부 상에는, 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는, 예를 들면, 절연 재료로 형성되어 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 당해 처리 용기(12)의 저부로부터 연직 방향으로 연재(延在)되어 있다. 또한, 처리 용기(12) 내에는, 재치대(PD)가 마련되어 있다. 재치대(PD)는, 지지부(14)에 의해 지지되어 있다.
재치대(PD)는, 그의 상면에 있어서 웨이퍼(W)를 유지한다. 재치대(PD)는, 하부 전극(LE) 및 정전척(ESC)을 갖고 있다. 하부 전극(LE)은, 제 1 플레이트(18a) 및 제 2 플레이트(18b)를 포함하고 있다. 제 1 플레이트(18a) 및 제 2 플레이트(18b)는, 예를 들면 알루미늄과 같은 금속으로 형성되어 있고, 대략 원반 형상을 갖고 있다. 제 2 플레이트(18b)는, 제 1 플레이트(18a) 상에 마련되어 있고, 제 1 플레이트(18a)에 전기적으로 접속되어 있다.
제 2 플레이트(18b) 상에는, 정전척(ESC)이 마련되어 있다. 정전척(ESC)은, 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 사이에 배치한 구조를 갖고 있다. 정전척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 통해서 전기적으로 접속되어 있다. 이 정전척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 생긴 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 의해, 정전척(ESC)은, 웨이퍼(W)를 유지할 수 있다.
제 2 플레이트(18b)의 주연부 상에는, 웨이퍼(W)의 에지 및 정전척(ESC)을 둘러싸도록 에지 링(15)이 배치되어 있다. 에지 링(15)은, 대략 환상 판 형상을 갖고 있다. 에지 링(15)은, 웨이퍼(W)의 주위를 둘러싸고, 플라즈마 분포를 균일하게 유지하는 기능을 하는 부재이다. 에지 링(15)은, 석영에 실리콘이 함유된 재료로 형성되어 있다. 한편, 에지 링(15)은, 포커스 링이라고도 부른다. 에지 링(15)의 외주로서 지지부(14) 상에는, 커버 링(13)이 배치되어 있다. 커버 링(13)은, 예를 들면 석영 등의 절연체로 구성되어 있다.
제 2 플레이트(18b)의 내부에는, 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는, 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 통해서 냉매가 공급된다. 냉매 유로(24)에 공급된 냉매는, 배관(26b)을 통해서 칠러 유닛으로 되돌려진다. 이와 같이, 냉매 유로(24)와 칠러 유닛 사이에서는, 냉매가 순환된다. 이 냉매의 온도를 제어하는 것에 의해, 정전척(ESC)에 의해서 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는, 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또한, 플라즈마 처리 장치(10)는, 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 재치대(PD)의 상방에 있어서, 당해 재치대(PD)와 대향 배치되어 있다. 따라서, 하부 전극(LE)과 상부 전극(30)은, 서로 대략 평행으로 마련되어 있다. 상부 전극(30)과 재치대(PD) 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되고 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통해서, 처리 용기(12)의 천장부에 지지되어 있다. 일 실시형태에서는, 상부 전극(30)은, 재치대(PD)의 상면, 즉, 웨이퍼 재치면으로부터의 연직 방향에 있어서의 거리가 가변이도록 구성될 수 있다. 상부 전극(30)은, 천장판(34) 및 지지체(36)를 포함할 수 있다. 천장판(34)은 처리 공간(S)에 면하고 있고, 당해 천장판(34)에는 복수의 가스 토출공(34a)이 마련되어 있다. 이 천장판(34)은, 일 실시형태에서는, 실리콘으로 형성되어 있다.
지지체(36)는, 천장판(34)을 착탈 자재로 지지하는 것이고, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 지지체(36)는, 수냉 구조를 가질 수 있다. 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출공(34a)에 연통하는 복수의 가스 통류공(36b)이 하방으로 연장되어 있다. 또한, 지지체(36)에는, 가스 확산실(36a)에 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통해서, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은, 복수의 가스 소스를 포함하고 있다. 일례로는, 가스 소스군(40)은, 플루오로카본 가스의 소스, 불활성 가스의 소스 및 산소 함유 가스의 소스를 포함하고 있다. 플루오로카본 가스로서는, CF4 가스, C4F8 가스, C4F6 가스와 같은 임의의 플루오로카본 가스가 예시된다. 불활성 가스의 소스는, 일 실시형태에서는 희가스의 소스이다. 희가스로서는, Ar 가스, He 가스, Ne 가스, Kr 가스, Xe 가스와 같은 임의의 희가스를 이용할 수 있다. 산소 함유 가스의 소스는, 일례로는, 산소 가스(O2 가스)의 소스일 수 있다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스플로 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 통해서, 가스 공급관(38)에 접속되어 있다.
또한, 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라서 데포 실드(46)가 착탈 자재로 마련되어 있다. 데포 실드(46)는, 지지부(14)의 외주에도 마련되어 있다. 데포 실드(46)는, 처리 용기(12)에 에칭 부생물(데포)이 부착되는 것을 방지하는 것이고, 알루미늄재에 Y2O3 등의 세라믹을 피복하는 것에 의해 구성될 수 있다.
처리 용기(12)의 저부측, 또한 지지부(14)와 처리 용기(12)의 측벽 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)에는, 당해 배기 플레이트(48)를 판 두께 방향으로 관통하는 복수의 관통공이 형성되어 있다. 배기 플레이트(48)는, 예를 들면, 알루미늄재에 Y2O3 등의 세라믹을 피복하는 것에 의해 구성될 수 있다. 이 배기 플레이트(48)의 하방, 또한 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통해서 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브, 및 터보 분자 펌프 등의 진공 펌프를 갖고 있고, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입 출구(12g)가 마련되어 있고, 이 반입 출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 추가로 구비하고 있다. 제 1 고주파 전원(62)은, 플라즈마 생성용의 고주파(HF)를 발생시키는 전원이고, 예를 들면 27∼100MHz의 주파수의 고주파를 발생시킨다. 제 1 고주파 전원(62)은, 정합기(66)를 통해서 하부 전극(LE)에 접속되어 있다. 정합기(66)는, 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로를 갖고 있다. 한편, 제 1 고주파 전원(62)은, 정합기(66)를 통해서 상부 전극(30)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 고주파 바이어스(LF)를 발생시키는 전원이고, 예를 들면, 400kHz∼13.56MHz의 범위 내의 주파수의 고주파 바이어스를 발생시킨다. 제 2 고주파 전원(64)은, 정합기(68)를 통해서 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로를 갖고 있다.
또한, 플라즈마 처리 장치(10)는, 전원(70)을 추가로 구비하고 있다. 전원(70)은, 상부 전극(30)에 접속되어 있다. 전원(70)은, 처리 공간(S) 내에 존재하는 양이온을 천장판(34)에 인입하기 위한 전압을, 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은, 음극성의 직류 전압을 발생시키는 직류 전원이다. 다른 일례에 있어서, 전원(70)은, 비교적 저주파의 교류 전압을 발생시키는 교류 전원이어도 된다. 전원(70)으로부터 상부 전극에 인가되는 전압은, -150V 이하의 전압일 수 있다. 즉, 전원(70)에 의해 상부 전극(30)에 인가되는 전압은, 절대값이 150V 이상인 음극성의 전압일 수 있다. 이와 같은 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(S)에 존재하는 양이온이, 천장판(34)에 충돌한다. 이에 의해, 천장판(34)으로부터 2차 전자 및/또는 실리콘이 방출된다. 방출된 실리콘은, 처리 공간(S) 내에 존재하는 불소의 활성종과 결합하여, 불소의 활성종의 양을 저감시킨다. 방출된 실리콘의 일부는, 웨이퍼(W) 상의 마스크에 퇴적되어, 마스크의 보호막이 된다.
일 실시형태에 있어서는, 플라즈마 처리 장치(10)는, 제어부(80)를 추가로 구비할 수 있다. 이 제어부(80)는, CPU, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이고, 플라즈마 처리 장치(10)의 각부를 제어한다. 이 제어부(80)에서는, 입력 장치를 이용해서, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위해서 커맨드의 입력 조작 등을 행할 수 있고, 또한, 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화해서 표시할 수 있다. 또, 제어부(80)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 에칭 등의 각종 처리를 CPU에 의해 제어하기 위한 제어 프로그램이나, 처리 조건에 따라서 플라즈마 처리 장치(10)의 각부에 처리를 실행시키기 위한 프로그램, 즉, 처리 레시피가 저장된다.
[에지 링]
이러한 구성의 플라즈마 처리 장치(10) 내에서 웨이퍼(W)가 재치되는 재치대(PD)의 주위에, 웨이퍼(W)를 둘러싸도록 마련되고, 석영에 실리콘이 소정의 비율(함유율)로 함유된 에지 링(15)에 대해서, 도 2를 참조해서 설명한다.
도 2(a)는, 비교예에 따른 에지 링(115)과, 처리 공간(S) 내의 상태와, 웨이퍼(W) 상의 상태를 확대해서 나타낸 도면이다. 도 2(b)는, 일 실시형태에 따른 에지 링(15)과, 처리 공간(S) 내의 상태와, 웨이퍼(W) 상의 상태를 확대해서 나타낸 도면이다. 또한, 웨이퍼(W)의 에지부는, 직경이 300mm인 웨이퍼(W)의 중심을 0mm로 해서 반경 135mm∼150mm의 범위를 말한다.
비교예에 따른 에지 링(115)의 주된 재료는 석영(SiO2)이다. 에지 링(115)은, 웨이퍼(W)의 주위에 환상으로 배치된다. 웨이퍼(W)에는 실리콘 기판(1) 상에 산화 실리콘(SiO2)의 마스크(2)가 형성된다. 예를 들면, 도 2(a)의 예에서는, 가스 소스군(40)으로부터 플루오로카본 가스로서 CF4 가스, 불활성 가스로서 Ar 가스, 산소 함유 가스로서 O2 가스를 공급한다. 제 1 고주파 전원(62)으로부터 공급된 고주파 전력(HF)에 의해 상기 가스로부터 플라즈마가 생성되고, 제 2 고주파 전원(64)으로부터 공급된 고주파 전력(LF)에 의해 플라즈마 중의 이온이 웨이퍼(W)로 인입된다. 이에 의해, 실리콘 기판(1)은 마스크(2)의 패턴으로 에칭된다. 또, HBr 가스, NF3 가스 및 O2 가스가 공급되고, Br과 실리콘 기판(1)의 Si가 반응해서 휘발성 가스가 되어, 에칭을 진행시킨다.
에칭 동안, 에칭 부생물(데포)이 마스크(2) 상에 퇴적되어, 마스크(2)의 보호막(R)이 된다. 에칭 부생물에는, 실리콘 기판(1)의 에칭에 의한 Si 데포, 플라즈마 중의 Br, O, 플라즈마 중의 양이온이 천장판(34)에 충돌하고, 이에 의해, 천장판(34)으로부터 방출된 Si 데포가 포함된다.
도 2(a)에 나타내는 바와 같이, 마스크(2)의 에지부(2e)는, 마스크(2)의 내주부(2m)보다도 마스크의 잔존량이 적다. 그 이유로서는, 내주부(2m)에서는, 웨이퍼(W)의 실리콘 기판(1)이 에칭되는 것에 의한 Si 데포가 풍부하게 있고, 그 Si 데포가 내주부(2m) 상에 부착됨으로써 보호막(R)을 형성하고, 이에 의해, 마스크(2)의 소모가 억제된다. 이에 비해서, 에지부(2e)에서는 실리콘 기판(1)이 에칭되는 것에 의한 Si 데포는, 내주부(2m)와 같이 풍부하게 존재하지 않는다.
한편, 실리콘 기판(1)을 에칭하는 공정에서는, 실리콘을 에칭하기 위해, 에지 링(15)의 재료는, 실리콘과의 선택비가 높은 석영(SiO2)을 사용하는 것이 바람직하다. 그러나, 선택비가 높기 때문에, 에칭 공정에 있어서 석영의 에지 링(15)으로부터 생성되는 Si 데포는 미량이다. 그 결과, 에지부(2e)에서는, 에칭 부생물에 의한 보호막(R)의 형성이 불충분해져, 마스크(2)의 소모가 커진다는, 즉, 마스크 리메인(마스크의 잔존량)이 부족해진다는 현상이 발생한다. 이 결과, 웨이퍼(W)의 에칭의 면내 균일성에 영향을 주어, 에칭 특성이 불균일하게 된다.
그래서, 본 실시형태에서는, 에지부(2e)에 있어서도 보호막(R)의 형성을 충분히 행할 수 있도록, 도 2(b)에 나타내는 바와 같이 에지 링(15)의 석영에 소정의 함유율로 실리콘을 함유시킨다. 즉, 본 실시형태에 따른 에지 링(15)은, 석영 및 실리콘을 갖고, 에지 링(15) 중의 석영 및 실리콘의 합계의 중량에 대한 실리콘의 중량의 비율, 즉, 석영 및 실리콘에 대한 실리콘의 함유율을 2.5% 이상 10% 이하로 한다.
실리콘은, 에지 링(15)을 석영으로 형성하는 도중 또는 형성한 후의 단계에서 석영에 함유시킨다. 예를 들면, 실리콘을 석영에 함유시켜서 에지 링(15)을 제조하는 방법의 일례로서는, 환상의 석영을 제작 중에 실리콘을 석영의 내부에 함유시켜, 소성하는 방법이 있다. 또한, 환상의 석영을 제작한 후에 실리콘을 석영의 내부에 함유시키는 방법이 있다.
이상의 방법으로 제조한 에지 링(15)에서는, 석영을 구성하는 Si와 O가 공유 결합하고, 그 간극에 단결정의 실리콘의 상태 또는 이온화된 실리콘의 상태로 실리콘이 함유되어 있거나 한다. 또는, Si와 O의 공유 결합 상태가 일부 결손된 부분에 단결정의 실리콘 또는 이온화된 실리콘이 공유 상태를 보충하는 형태로 배치되어 있거나 한다.
예를 들면, 도 2(b)의 예에서는, 가스 소스군(40)으로부터 플루오로카본 가스로서 CF4 가스, 불활성 가스로서 Ar 가스, 산소 함유 가스로서 O2 가스가 공급된다. 제 1 고주파 전원(62)으로부터 공급된 고주파 전력(HF)에 의해 플라즈마가 생성되고, 제 2 고주파 전원(64)으로부터 공급된 고주파 전력(LF)에 의해 웨이퍼(W)로 이온이 인입되고, 이에 의해, 실리콘 기판(1)은 마스크(2)의 패턴으로 에칭된다. 또, HBr 가스, NF3 가스 및 O2 가스가 공급되고, Br과 실리콘 기판(1)의 Si가 반응해서 휘발성 가스가 되어, 에칭이 진행된다.
에칭 동안, 에칭 부생물(데포)이 마스크(2) 상에 퇴적되어, 마스크(2)의 보호막(R)이 된다. 에칭 부생물에는, 실리콘 기판(1)의 에칭에 의한 Si 데포, 플라즈마 중의 Br, O, 플라즈마 중의 양이온이 천장판(34)에 충돌하고, 이에 의해, 천장판(34)으로부터 방출된 Si 데포가 포함된다. 단, 에지부(2e)에서는, 에칭 부생물에 포함되는 실리콘 기판(1)의 에칭에 의한 Si 데포 및 천장판(34)으로부터 방출된 Si 데포의 양이, 내주부(2m)보다도 적다.
그러나, 본 실시형태에서는, 도 2(b)에 나타내는 바와 같이, 플라즈마 중의 이온이 에지 링(15)에 충돌하고, 이에 의해, 에지 링(15)의 내부에 함유하고 있는 Si가 에지 링(15)으로부터 튀어나와서 웨이퍼(W)의 에지부(2e)에 비래(飛來)한다. 이에 의해, 에지 링(15)으로부터의 Si 데포가 마스크(2) 상의 에지부(2e)에 부착됨으로써 보호막(R)을 형성할 수 있다. 이에 의해, 마스크(2)의 에지부(2e)에 있어서도 마스크(2)의 소모를 억제하여, 내주부(2m)와 에지부(2e)에서 격차가 없는 보호막(R)의 형성을 실현할 수 있다. 이 결과, 웨이퍼(W)의 에칭의 면내 균일성을 양호하게 하여, 에칭 특성을 균일하게 할 수 있다.
한편, 에지 링(15) 중의 석영 및 실리콘에 대한 실리콘의 함유율(=실리콘/(석영+실리콘))은 중량비로 2.5% 이상 10% 이하이다. 또한, 에지 링(15) 중의 석영 및 실리콘에 대한 실리콘의 함유율을 변경함으로써 마스크(2)의 에지부(2e)에 있어서의 마스크 리메인을 임의의 두께로 조정할 수 있다.
에지 링(15)의 내부에 실리콘을 함유시키는 대신에, 에지 링(15)의 표면에 실리콘을 노출시켰을 경우에 대해서 실험을 행했다. 실험의 결과, 에지부(2e)에 있어서의 마스크 리메인은 충분히 회복시킬 수 있었다.
본 실시형태에 따른 에지 링(15)에서는, 에지 링(15)의 석영 중에 실리콘을 함유시킨다. 이에 의해, 에지 링(15)의 석영이 천천히 소모됨으로써, 에지 링(15)의 내부의 Si가 서서히 노출된다. 이에 의해, 본 실시형태에 따른 에지 링(15)에 의하면, 에지 링(15)의 소모 레이트를 큰 폭으로 변화시키지 않고, 일정한 Si를 서서히 노출시켜, 마스크(2)의 에지부(2e)에 부착시켜서 보호막(R)으로 할 수 있다.
한편, 본 실시형태에서는, 마스크(2)는 SiO2였지만, 이에 한정되지 않고, 텅스텐 실리콘 또는 텅스텐 나이트라이드 실리콘이어도 된다. 또한, 본 실시형태에서는, 피에칭 대상막은 실리콘 기판(1)(실리콘)이었지만, 이에 한정되지 않고, 텅스텐 실리콘 또는 텅스텐 나이트라이드 실리콘이어도 된다. 이 경우, 텅스텐 실리콘 또는 텅스텐 나이트라이드 실리콘 상에 SiO2의 마스크(2)가 형성되고, 마스크(2)의 에지부(2e)에는, 실리콘, 텅스텐 실리콘, 텅스텐 나이트라이드 실리콘의 에칭 부생물이 퇴적된다.
[효과의 일례]
도 3은, 일 실시형태에 따른 에지 링(15)을 배치한 효과의 일례를 나타낸다. 도 3(a)의 가로축은, 300mm 웨이퍼의 중심을 0mm로 해서 직경 방향의 위치를 나타내고, 세로축은, 각 위치에 있어서의 스퍼터 레이트(nm/min)를 나타낸다.
또한, 도 3(b)의 가로축은, 300mm 웨이퍼의 중심을 0mm로 해서 반경 방향의 위치를 나타내고, 세로축은, 각 위치에 있어서의 SiO2의 마스크(2)의 잔존량(마스크 리메인)을 나타낸다. 도 3(a) 및 (b)의 일 실시형태의 석영에 실리콘이 함유된 에지 링(15) 및 비교예의 석영의 에지 링(115)(도 2 참조)의 각각의 프로세스 조건을 이하에 나타낸다.
<일 실시형태: 프로세스 조건>
· 제 1 스텝
압력 20mT(2.67Pa)
HF 350(W)
LF 1500(W)
가스종 CF4, O2, Ar
· 제 2 스텝
압력 80mT(10.67Pa)
HF 300(W)
LF 4500(W)
가스종 HBr, O2, NF3
· 제 3 스텝
압력 80mT
HF 300(W)
LF 4500(W)
가스종 HBr, O2, NF3
· 제 4 스텝
압력 80mT
HF 300(W)
LF 4500(W)
가스종 HBr, O2, NF3
<비교예: 프로세스 조건>
· 제 1 스텝
압력 20mT(2.67Pa)
HF 350(W)
LF 1500(W)
가스종 CF4, O2, Ar
· 제 2 스텝
압력 80mT(10.67Pa)
HF 300(W)
LF 4500(W)
가스종 HBr, O2, NF3
· 제 3 스텝
압력 80mT
HF 300(W)
LF 4500(W)
가스종 HBr, O2, NF3
· 제 4 스텝
압력 80mT
HF 300(W)
LF 4500(W)
가스종 HBr, O2, NF3
도 3(a)의 결과를 검증하면, 일 실시형태의 결과(X축 방향 및 X축에 수직인 Y축 방향의 스퍼터 레이트)와, 비교예의 결과(X축 방향 및 Y축 방향의 스퍼터 레이트) 사이에서 스퍼터 레이트는 거의 달라지지 않았다. 따라서, HF 및 LF의 고주파 전력의 효율 및 웨이퍼(W) 및 에지 링(15)으로의 이온의 충돌의 물리적 상태는 달라지고 있지 않는 것을 나타낸다. 바꾸어 말하면, 도 3(b)에 나타내는 웨이퍼(W)의 마스크 리메인은, 화학적 변동 요소가 크다고 말할 수 있다.
즉, 도 3(b)의 비교예에서는, 웨이퍼(W)의 중심(0mm)으로부터 지름 방향으로 약 70mm 사이의 마스크 리메인의 변화는 작고, 70mm로부터 웨이퍼(W)의 에지부(2e)(웨이퍼(W)의 중심으로부터 약 140mm) 사이의 마스크 리메인의 변화가 커졌다. 웨이퍼(W)의 중심으로부터 지름 방향으로 약 70mm의 위치의 마스크 리메인에 비해서, 웨이퍼(W)의 중심으로부터 지름 방향으로 약 140mm의 위치의 마스크 리메인은 22μm 감소했다.
이에 비해서, 도 3(b)의 일 실시형태에서는, 웨이퍼(W)의 중심으로부터 지름 방향으로 약 70mm 사이의 마스크 리메인의 변화는 작고, 70mm로부터 약 140mm 사이의 마스크 리메인의 변화도 비교예의 절반이었다. 즉, 웨이퍼(W)의 중심으로부터 지름 방향으로 약 70mm의 위치의 마스크 리메인에 비해서, 웨이퍼(W)의 중심으로부터 지름 방향으로 약 140mm의 위치의 마스크 리메인은 11μm 감소했다. 본 실시형태에 따른 에지 링(15)으로부터의 Si의 공급에 의해, 본 실시형태에서는 비교예와 비교해서 마스크 리메인의 격차를 절반으로 개선할 수 있었다.
이상으로부터, 본 실시형태의 마스크(2)의 잔존량은, 비교예에 비해서 11μm 많고, 에지 링(15)에 함유시킨 Si가 에칭 공정 중에 마스크(2)의 에지부(2e) 상에 퇴적되어, 마스크(2)를 보호하는 것이 증명되었다.
한편, 상기 프로세스 조건하, 도 3(a) 및 (b)의 결과를 얻기 위해서 실행한 본 실시형태 및 비교예의 에칭 공정에 대해서, 도 4를 참조해서 간단하게 설명한다. 본 실시형태 및 비교예의 에칭 공정에서는, 우선, 제 1 가스(CF4, O2, Ar)를 공급하고, HF 및 LF의 고주파 전력을 인가해서 플라즈마를 생성하고, 실리콘 기판(1)을 마스크(2)의 패턴으로 에칭하는 제 1 스텝을 실행한다(S10).
다음으로, 변수 n에 2를 설정하고(S11), 제 2 가스(HBr, O2, NF3)를 공급하고, HF 및 LF의 고주파 전력을 인가해서 플라즈마를 생성하고, 실리콘 기판(1)을 마스크(2)의 패턴으로 에칭하는 제 n(=2) 스텝을 실행한다(S12).
다음으로, 변수 n이 미리 정해진 반복 횟수 N(예를 들면, 3)보다도 큰지를 판정한다(S13). 변수 n(=2)이 반복 횟수 N 이하라고 판정하면, 제 2 가스의 유량을 프로세스 조건에 따라서 변경하고, 변수 n에 1을 가산해서(S14), S12로 되돌린다.
S12에 있어서, 제 2 가스로부터 플라즈마를 생성하고, 실리콘 기판(1)을 마스크(2)의 패턴으로 에칭하는 제 n(=3) 스텝을 실행한다(S12).
S12∼S14의 처리는, 변수 n이 반복 횟수 N보다도 커질 때까지 반복되어, S13에 있어서 변수 n이 반복 횟수 N보다도 크다고 판정되었을 때, 본 처리를 종료한다.
이상으로 설명한 바와 같이, 본 실시형태의 에지 링(15) 및 에지 링(15)이 배치된 플라즈마 처리 장치(10)에 의하면, 에지 링(15) 중의 석영 및 실리콘에 대한 실리콘의 함유율(=실리콘/(석영+실리콘))을 중량비로 2.5% 이상 10% 이하로 한다. 이에 의해, 웨이퍼(W) 상의 마스크(2)의 에지부(2e)의 잔존량의 감소를 억제할 수 있다. 이 결과, 웨이퍼(W)의 에칭의 면내 균일성을 양호하게 하여, 에칭 특성을 균일하게 할 수 있다.
[변형예]
마지막으로, 일 실시형태의 변형예에 따른 에지 링(15) 또는 커버 링(13)의 일례에 대해서, 도 5를 참조해서 설명한다. 도 5는, 일 실시형태의 변형예에 따른 에지 링(15) 또는 커버 링(13)의 일례를 나타내는 도면이다.
상기 실시형태에서는, 석영의 에지 링(15)에 대해서 전체적으로 Si를 함유시켰다. 이에 비해서, 변형예에 따른 에지 링(15)에서는, 석영의 에지 링(15)에 대해서 국소적으로 Si를 함유시킨다.
도 5(a)의 예에서는, 실리콘은, 에지 링(15)의 표면으로부터 두께 방향으로 소정의 비율의 영역에 국소적으로 함유되어 있다. 에지 링(15)은 미리 정해진 소정의 두께만큼 소모되면 교환한다. 따라서, 본 변형예에서는, 에지 링(15)의 두께 방향의 예를 들면 위 절반 또는 적어도 위로부터 2∼3할에 실리콘을 함유시킨다. 이에 의해, 교환 전의 에지 링(15)으로부터 에지부(2e)에 효과적으로 실리콘을 퇴적시켜, 에지부(2e)의 잔존량의 감소를 억제할 수 있다.
또한, 도 5(b)의 예에서는, 실리콘은, 에지 링(15)의 내면으로부터 지름 방향으로 소정의 비율의 영역에 국소적으로 함유되어 있다. 에지 링(15)으로부터 벗겨진 실리콘 중, 웨이퍼(W)의 에지부(2e)에 가장 가까운 에지 링의 내측으로부터 에지부(2e)에 부착될 확률이 높다. 따라서, 본 변형예에서는, 에지 링(15)의 지름 방향의 내측 절반 또는 적어도 내측으로부터 2∼3할에 실리콘을 함유시킨다. 이에 의해, 웨이퍼(W) 상의 마스크(2)의 에지부(2e)의 잔존량의 감소를 효과적으로 억제할 수 있다.
도 5(c)에 나타내는 바와 같이, 실리콘은, 에지 링(15)의 위 절반 또는 적어도 위로부터 2∼3할 및 에지 링(15)의 지름 방향의 내측 절반 또는 적어도 내측으로부터 2∼3할에 실리콘을 함유시켜도 된다.
또, 석영의 커버 링(13)에 대해서 마찬가지의 실리콘의 함유율(=실리콘/(석영+실리콘)을 중량비로 2.5% 이상 10% 이하)로 형성해도 된다. 또한, 커버 링(13)도 도 5(a)∼(c)와 마찬가지로 국소적으로 실리콘을 함유시켜도 된다. 에지 링(15)과 커버 링(13)의 양쪽을, 마찬가지의 실리콘의 함유율(=실리콘/(석영+실리콘)을 중량비로 2.5% 이상 10% 이하)로 형성해도 된다.
한편, 에지 링(15) 및 커버 링(13)은, 웨이퍼(W)가 재치되는 재치대(PD)의 주위에, 웨이퍼(W)를 둘러싸도록 마련된 환상 부재의 일례이다. 환상 부재는, 석영 및 실리콘에 대한 실리콘의 함유율, 즉, 석영 및 실리콘의 중량에 대한 실리콘의 중량의 비율(중량비)이 2.5% 이상 10% 이하인 부재이다.
본 실시형태 및 변형예의 에지 링(15) 또는 커버 링(13)을 3D 프린터에 의해 제작해도 된다. 이 경우, 제어부(80)의 기억부에, 석영의 에지 링(15) 또는 커버 링(13)에 실리콘을 소정의 함유율로 국소적으로 함유시키기 위한 3차원 데이터를 저장해 둔다. CPU는, 기억부에 저장된 3차원 데이터에 기초하여, 3D 프린터용의 제어 프로그램을 실행함으로써, 에지 링(15)의 제조를 제어해도 된다. 이에 의하면, 미리 설정한 에지 링의 상부나 내측에, 석영에 대해서 국소적으로 Si를 소정의 함유율로 함유시킨 에지 링(15)을 제조할 수 있다. 한편, 제어부(80)의 기억부에, 석영의 에지 링에 전체적으로 Si를 소정의 함유율로 함유시키기 위한 3차원 데이터를 저장해도 된다. 이 경우에도, CPU가 3차원 데이터에 기초하여, 기억부에 저장된 3D 프린터용의 제어 프로그램을 실행함으로써, Si를 전체적으로 함유한 에지 링(15)을 제조할 수 있다.
이번 개시된 일 실시형태에 따른 환상 부재, 플라즈마 처리 장치 및 플라즈마 에칭 방법은, 모든 점에 있어서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 상기의 실시형태는, 첨부된 청구의 범위 및 그 주지를 일탈함이 없이, 다양한 형태로 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있고, 또한, 모순되지 않는 범위에서 조합할 수 있다.
본 개시의 처리 장치는, Capacitively Coupled Plasma(CCP), Inductively Coupled Plasma(ICP), Radial Line Slot Antenna(RLSA), Electron Cyclotron Resonance Plasma(ECR), Helicon Wave Plasma(HWP)의 어떤 타입이어도 적용 가능하다.
본 명세서에서는, 피처리체의 일례로서 웨이퍼(W)를 들어서 설명했다. 그러나, 피처리체는, 이에 한하지 않고, FPD(Flat Panel Display)에 이용되는 각종 기판, 프린트 기판 등이어도 된다.
1 …실리콘 기판
2 …마스크
10…플라즈마 처리 장치
12…처리 용기
13…커버 링
15…에지 링
30…상부 전극
34…천장판
40…가스 소스군
50…배기 장치
62…제 1 고주파 전원
64…제 2 고주파 전원
70…전원
80…제어부
PD…재치대
LE…하부 전극
ESC…정전척
EL…피에칭층
MK…마스크
DP…퇴적물
2 …마스크
10…플라즈마 처리 장치
12…처리 용기
13…커버 링
15…에지 링
30…상부 전극
34…천장판
40…가스 소스군
50…배기 장치
62…제 1 고주파 전원
64…제 2 고주파 전원
70…전원
80…제어부
PD…재치대
LE…하부 전극
ESC…정전척
EL…피에칭층
MK…마스크
DP…퇴적물
Claims (8)
- 플라즈마 처리 장치 내에서 피처리체가 그의 상면에 위치되는 재치대의 주위에, 상기 피처리체를 둘러싸도록 마련되고,
석영과 실리콘을 포함하고,
석영 및 실리콘에 대한 실리콘의 함유율이 중량비로 2.5% 이상 10% 이하인,
환상 부재. - 제 1 항에 있어서,
상기 실리콘은, 상기 환상 부재의 표면으로부터 두께 방향의 소정의 비율의 영역에 국소적으로 함유되어 있는,
환상 부재. - 제 1 항 또는 제 2 항에 있어서,
상기 실리콘은, 상기 환상 부재의 내면으로부터 지름 방향의 소정의 비율의 영역에 국소적으로 함유되어 있는,
환상 부재. - 제 1 항 또는 제 2 항에 있어서,
상기 환상 부재는, 에지 링 또는 커버 링 중 적어도 어느 하나인,
환상 부재. - 제 1 항 또는 제 2 항에 있어서,
상기 피처리체에 형성된 피에칭 대상막은, 실리콘, 텅스텐 실리콘 또는 텅스텐 나이트라이드 실리콘인,
환상 부재. - 제 1 항 또는 제 2 항에 있어서,
상기 피처리체에 형성된 피에칭 대상막 상의 마스크는, 산화 실리콘, 텅스텐 실리콘 또는 텅스텐 나이트라이드 실리콘인,
환상 부재. - 피처리체를 플라즈마 처리하기 위한 처리 용기와,
상기 처리 용기 내에 마련되고, 상기 피처리체가 그의 상면에 위치되는 재치대와,
상기 처리 용기 내에서 상기 재치대의 주위에 상기 피처리체를 둘러싸도록 마련되는 환상 부재를 갖고,
상기 환상 부재는,
석영과 실리콘을 포함하고,
석영 및 실리콘에 대한 실리콘의 함유율이 중량비로 2.5% 이상 10% 이하인,
플라즈마 처리 장치. - 피처리체에 형성된 마스크를 이용해서, 피처리체를 플라즈마 에칭하는 방법으로서,
상기 피처리체가 그의 상면에 위치되는 재치대와,
상기 처리 용기 내에서 상기 재치대의 주위에 상기 피처리체를 둘러싸도록 마련되는 환상 부재를 갖고,
상기 환상 부재는,
석영과 실리콘을 포함하고,
석영 및 실리콘에 대한 실리콘의 함유율이 중량비로 2.5% 이상 10% 이하이며,
상기 환상 부재로부터 상기 마스크에 실리콘을 공급하는 공정을 갖는,
플라즈마 에칭 방법.
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102608957B1 (ko) * | 2018-08-27 | 2023-12-01 | 삼성전자주식회사 | 플라즈마 처리 장치 |
KR102340823B1 (ko) * | 2020-07-06 | 2021-12-20 | 주식회사 케이제이테크 | 반도체제조공정 건식식각장치의 SiC 포커스링 제조방법 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3166974B2 (ja) | 1991-01-11 | 2001-05-14 | キヤノン株式会社 | 画像処理方法及びそれを適用した画像形成システム |
JP2004311972A (ja) | 2003-03-27 | 2004-11-04 | Matsushita Electric Ind Co Ltd | ドライエッチング装置及びドライエッチング方法 |
US20110126984A1 (en) | 2009-12-01 | 2011-06-02 | Lam Research Corporation | Edge ring assembly for plasma etching chambers |
JP2013062358A (ja) | 2011-09-13 | 2013-04-04 | Panasonic Corp | ドライエッチング装置 |
US20150001180A1 (en) | 2013-06-28 | 2015-01-01 | Applied Materials, Inc. | Process kit for edge critical dimension uniformity control |
JP2015050376A (ja) | 2013-09-03 | 2015-03-16 | 東京エレクトロン株式会社 | 基板処理装置及び基板処理方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1161448A (ja) * | 1997-08-18 | 1999-03-05 | Sony Corp | ドライエッチング法 |
US6022809A (en) * | 1998-12-03 | 2000-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Composite shadow ring for an etch chamber and method of using |
US20030106646A1 (en) * | 2001-12-11 | 2003-06-12 | Applied Materials, Inc. | Plasma chamber insert ring |
US20040241995A1 (en) * | 2003-03-27 | 2004-12-02 | Matsushita Electric Industrial Co., Ltd. | Etching apparatus and etching method |
JP2006196804A (ja) * | 2005-01-17 | 2006-07-27 | Hitachi High-Technologies Corp | プラズマ処理装置用部材及びプラズマ処理装置 |
KR101124795B1 (ko) * | 2008-03-28 | 2012-03-23 | 도쿄엘렉트론가부시키가이샤 | 플라즈마 처리장치, 챔버내 부품 및 챔버내 부품의 수명 검출 방법 |
CN103964686B (zh) * | 2013-01-29 | 2016-10-26 | 中微半导体设备(上海)有限公司 | 一种用于等离子处理腔室的石英组件及等离子体处理设备 |
JP6486092B2 (ja) * | 2014-12-11 | 2019-03-20 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
JP2016136606A (ja) * | 2015-01-16 | 2016-07-28 | 東京エレクトロン株式会社 | エッチング方法 |
JP6552346B2 (ja) | 2015-09-04 | 2019-07-31 | 東京エレクトロン株式会社 | 基板処理装置 |
-
2018
- 2018-08-22 JP JP2018155796A patent/JP7138514B2/ja active Active
-
2019
- 2019-08-08 KR KR1020190096429A patent/KR102641621B1/ko active IP Right Grant
- 2019-08-20 US US16/545,185 patent/US11257662B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3166974B2 (ja) | 1991-01-11 | 2001-05-14 | キヤノン株式会社 | 画像処理方法及びそれを適用した画像形成システム |
JP2004311972A (ja) | 2003-03-27 | 2004-11-04 | Matsushita Electric Ind Co Ltd | ドライエッチング装置及びドライエッチング方法 |
US20110126984A1 (en) | 2009-12-01 | 2011-06-02 | Lam Research Corporation | Edge ring assembly for plasma etching chambers |
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