KR20160071321A - 플라즈마 에칭 방법 - Google Patents

플라즈마 에칭 방법 Download PDF

Info

Publication number
KR20160071321A
KR20160071321A KR1020150169100A KR20150169100A KR20160071321A KR 20160071321 A KR20160071321 A KR 20160071321A KR 1020150169100 A KR1020150169100 A KR 1020150169100A KR 20150169100 A KR20150169100 A KR 20150169100A KR 20160071321 A KR20160071321 A KR 20160071321A
Authority
KR
South Korea
Prior art keywords
temperature
plasma
etching
silicon nitride
nitride layer
Prior art date
Application number
KR1020150169100A
Other languages
English (en)
Inventor
코세이 우에다
요시노부 하야카와
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160071321A publication Critical patent/KR20160071321A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192Microwave generated discharge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67248Temperature monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • H01J2237/33Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334Etching
    • H01J2237/3341Reactive etching

Abstract

원하는 개구 직경의 홀을, 선단이 좁아지는 것을 억제하면서, 실리콘 질화물층에 형성하는 것이 가능한 플라즈마 에칭 방법을 제공한다. 이 플라즈마 에칭 방법은, 플라즈마 처리 장치 내로 산소 및 플루오르카본을 포함하는 처리 가스를 공급하는 제 1 공정과, 처리 가스를 플라즈마화하여, 피처리체의 실리콘 질화물층(106a)을, 제 1 마스크(106)를 개재하여 에칭하는 제 2 공정을 구비하고, 제 2 공정은, 피처리체의 온도를, 제 1 온도(T1)(80℃)에서 제 2 온도(T2)(40℃)까지 서서히 저하시킴으로써, 제 1 마스크(106)의 개구의 내벽에, 처리 가스로부터 생성된 유기막(ad)을 부착시킨 상태에서 실행한다.

Description

플라즈마 에칭 방법{PLASMA ETCHING METHOD}
본 발명은 플라즈마 에칭 방법에 관한 것이다.
종래, 실리콘 질화물(SiNx(x는 자연수), SiCN, SiON 등)을, 플라즈마를 이용하여 에칭하는 방법이 알려져 있다.
종래의 플라즈마 에칭 방법은, 예를 들면 특허 문헌 1에 기재되어 있다. 이러한 플라즈마 에칭 방법은, 실리콘 질화물층과, 실리콘 질화물층 상에 형성된 제 1 마스크를 구비하는 피처리체를 마련하고, 피처리체를, 플라즈마 처리 장치 내에 배치하여 에칭하는 방법이며, 플라즈마 처리 장치 내로 산소(O2) 및 플루오르카본(CHxFy)(x, y는 적당한 숫자)을 포함하는 처리 가스를 공급하는 제 1 공정과, 처리 가스를 플라즈마화하여, 피처리체의 실리콘 질화물층을, 상기 제 1 마스크를 개재하여 에칭하는 제2 공정을 구비하고 있다.
일본 특허 3681533호
그러나, 실리콘 질화물층을 에칭함으로써 형성되는 홀의 직경은, 에칭 시의 온도가 높은 경우에는, 심부를 향함에 따라 작아져, 선단이 좁아지는 형상이 된다. 한편, 에칭 시의 온도가 낮은 경우에는, 홀의 직경이, 설계 시의 마스크의 개구 직경보다 크게 확대된다. 따라서, 온도가 높은 경우에도, 또한 온도가 낮은 경우에도, 선단이 좁아지지 않고, 직경이 크게 확대되지 않는 홀을, 실리콘 질화물에 형성할 수 없었다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 원하는 개구 직경의 홀을, 선단이 좁아지는 것을 억제하면서, 실리콘 질화물층에 형성하는 것이 가능한 플라즈마 에칭 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하기 위하여, 플라즈마 에칭 방법은, 실리콘 질화물층과, 상기 실리콘 질화물층 상에 형성된 제 1 마스크를 구비하는 피처리체를 마련하고, 상기 피처리체를, 플라즈마 처리 장치 내에 배치하여 에칭하는 방법으로서, 상기 플라즈마 처리 장치 내로 산소 및 플루오르카본을 포함하는 처리 가스를 공급하는 제 1 공정과, 상기 처리 가스를 플라즈마화하여, 상기 피처리체의 상기 실리콘 질화물층을, 상기 제 1 마스크를 개재하여 에칭하는 제 2 공정을 구비하고, 상기 제 2 공정은, 피처리체의 온도를, 제 1 온도(T1)에서 제 2 온도(T2)까지 서서히 저하시킴으로써, 상기 제 1 마스크의 개구의 내벽에, 상기 처리 가스로부터 생성된 유기막을 부착시킨 상태에서 실행하는 것을 특징으로 한다.
이 경우, 고온인 제 1 온도(T1) 부근에서, 유기막이, 제 1 마스크의 개구의 내벽에 부착되기 때문에, 제 1 마스크의 개구 직경의 확대를 억제할 수 있다. 또한, 제 2 온도(T2)의 부근이 됨에 따라, 유기막의 부착이 억제되고, 선단이 좁아지는 홀 형상이 되는 에칭이 억제된다. 따라서, 원하는 개구 직경의 홀을, 선단이 좁아지는 것을 억제하면서, 실리콘 질화물층에 형성할 수 있다.
플라즈마 에칭 방법에 있어서는, 피처리체는, 실리콘 질화물층 하에, 에칭 대상층을 더 구비하고, 상기 제 2 공정에서 에칭된 상기 실리콘 질화물을 제 2 마스크로서, 상기 에칭 대상층을 더 에칭하는 제 3 공정을 구비하는 것을 특징으로 한다.
제 2 마스크에 형성된 홀은, 상술한 바와 같이, 원하는 개구 직경이며, 선단이 좁아지는 것이 억제되어 있기 때문에, 이를 마스크로 하는 에칭에 있어서는, 플라즈마 중의 이온이, 제 2 마스크의 형상에 의존하여, 에칭 대상층을 에칭하므로, 에칭 대상층도, 원하는 개구 직경이며, 또한, 선단이 좁아지는 것이 억제된 상태에서 에칭 할 수 있다.
또한 플라즈마 에칭 방법에 있어서는, 상기 제 1 온도(T1)는, 80℃±오차 10℃이며, 상기 제 2 온도(T2)는 40℃±오차 10℃인 것을 특징으로 한다.
이 온도 범위의 경우, 상술한 효과를 적합하게 발휘할 수 있다.
80℃, 40℃로 온도를 설정한 이유는, 80℃보다 높은 온도를 이용하면 에칭의 진행이 현저하게 저하되고, 40℃보다 낮은 온도를 이용하면 홀의 확대의 억제가 어려워지는 것이 염려되기 때문이다.
오차의 범위를 설정한 이유는, 실리콘 질화물층의 막 종류, 막 두께에 의해 적절한 온도가 상이할 가능성이 있기 때문이다.
또한 상기 제 2 공정에 있어서, 상기 제 1 온도(T1)에서 상기 제 2 온도(T2)까지 저하시키기 위한 기간(Time)은 단위 시간(초)당 온도 변화율을 δT(℃/초), 온도 변동폭(T2-T1)℃=ΔT로 하면, ΔT=δT×기간(Time)을 충족하고 있고, 따라서, 기간(Time)(초)=(온도 변화율(δT))-1(초/℃)×온도 변동폭(ΔT)(℃)이다. δT-1(초/℃)을 완만 계수로 하면, δT-1이 음인 경우, δT-1의 절대값이 클수록, 온도는 천천히 저하되고, δT-1의 절대값이 작을수록, 온도는 급속히 저하된다. 여기서 기간(Time)은, 이하의 관계식을 충족하는 것을 특징으로 한다.
기간(Time)=완만 계수(δT-1)(초/℃)×온도 변동폭(ΔT)(℃) ≥120 초
완만 계수(δT- 1)(초/℃)의 절대값이 작은 경우는, 각 온도대에서의 에칭 특성을 살리는 효과가 작아지고, 온도 변동폭(ΔT)의 절대값이 좁은 경우는, 온도에 따른 특성차의 이용 효과가 작아진다. 따라서, 완만 계수(δT- 1)(초/℃) 및 온도 변동폭(ΔT)의 절대값은 큰 것이 바람직하고, 기간(Time)이 120 초 이상이 되는 경우에는, 일정한 확실성으로, 상술한 효과를 적합하게 발휘하는 것이 가능하다.
본 발명의 플라즈마 에칭 방법에 의하면, 원하는 개구 직경의 홀을, 선단이 좁아지는 것을 억제하면서, 실리콘 질화물에 형성할 수 있다.
도 1은 플라즈마 처리 장치(플라즈마 에칭 장치)의 개요를 나타내는 도이다.
도 2는 피처리체의 에칭 시간(Etch Time)과 피처리체의 온도(ESC. Temp.)와의 관계를 나타내는 타이밍 차트이다.
도 3은 각종 조건에 있어서의 실리콘 질화물층의 에칭 상태를 나타내는 도이다.
도 4a 및 도 4b는 실리콘 질화물층을 제 2 마스크로서, 그 아래의 에칭 대상층을 에칭한 경우의 피처리체의 종단면 구성을 나타내는 도(도 4a는 실시 형태, 도 4b는 비교예를 나타냄)이다.
도 5a ~ 도 5c는 도 3에 나타낸 각 조건의 경우에 있어서, 피처리체에 형성되는 홀의 내면에 부착되는 유기막(ad)에 대하여 설명하기 위한 도이다.
이하, 실시의 형태에 따른 플라즈마 에칭 방법에 대하여 설명한다. 동일 요소에는, 동일 부호를 이용하는 것으로 하고, 중복되는 설명은 생략한다.
도 1은 실시 형태에 따른 플라즈마 에칭 방법을 실행하기 위한 플라즈마 처리 장치의 개요를 나타내는 도이다.
도 1에 나타내는 바와 같이, 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치이며, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는 대략 원통 형상을 가지고 있다. 처리 용기(12)는 예를 들면 알루미늄으로 구성되어 있고, 그 내벽면에는 양극 산화 처리가 실시되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 저부(底部) 상에는 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는 예를 들면, 절연 재료로 구성되어 있다. 지지부(14)는 처리 용기(12) 내에서, 처리 용기(12)의 저부로부터 연직 방향으로 연장되어 있다. 또한, 처리 용기(12) 내에는 배치대(PD)가 마련되어 있다. 배치대(PD)는 지지부(14)에 의해 지지되어 있다.
배치대(PD)는 그 상면에서 피처리체인 웨이퍼(W)를 보지한다. 배치대(PD)는 하부 전극(LE) 및 정전 척(ESC)을 가지고 있다. 하부 전극(LE)은 제 1 플레이트(18a) 및 제 2 플레이트(18b)를 포함하고 있다. 제 1 플레이트(18a) 및 제 2 플레이트(18b)는, 예를 들면 알루미늄과 같은 금속으로 구성되어 있고, 대략 원반 형상을 이루고 있다. 제 2 플레이트(18b)는 제 1 플레이트(18a) 상에 마련되어 있고, 제 1 플레이트(18a)에 전기적으로 접속되어 있다.
제 2 플레이트(18b) 상에는 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은, 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 간에 배치한 구조를 가지고 있다. 정전 척(ESC)의 전극에는 직류 전원(22)이 스위치(23)를 개재하여 전기적으로 접속되어 있다. 이 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착한다. 이에 의해, 정전 척(ESC)은 웨이퍼(W)를 보지할 수 있다.
제 2 플레이트(18b)의 주연부 상에는, 웨이퍼(W)의 엣지 및 정전 척(ESC)을 감싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은, 에칭 대상의 막의 재료에 의해 적절히 선택되는 재료로 구성되어 있고, 예를 들면 석영으로 구성될 수 있다.
제 2 플레이트(18b)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는 온조(溫調) 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 거쳐 냉매가 공급된다. 냉매 유로(24)로 공급된 냉매는 배관(26b)을 거쳐 칠러 유닛으로 되돌려진다. 이와 같이, 냉매 유로(24)로는 냉매가 순환하도록 공급된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(ESC)의 상면과 웨이퍼(W)의 이면과의 사이로 공급한다.
또한, 플라즈마 처리 장치(10)에는 가열 소자인 히터(HT)가 마련되어 있다. 히터(HT)는 예를 들면 제 2 플레이트(18b)?@내에 매립되어 있다. 히터(HT)에는 히터 전원(HP)이 접속되어 있다. 히터 전원(HP)으로부터 히터(HT)로 전력이 공급됨으로써, 배치대(PD)의 온도가 조정되고, 당해 배치대(PD) 상에 배치되는 웨이퍼(W)의 온도가 조정되도록 되어 있다. 또한, 히터(HT)는 정전 척(ESC)에 내장되어 있어도 된다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은 배치대(PD)의 상방에서, 당해 배치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은 서로 대략 평행하게 마련되어 있다. 이들 상부 전극(30)과 하부 전극(LE)과의 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 개재하여 처리 용기(12)의 상부에 지지되어 있다. 일실시 형태에서는, 상부 전극(30)은, 배치대(PD)의 상면, 즉, 웨이퍼 배치면으로부터의 연직 방향에 있어서의 거리가 가변이 되도록 구성될 수 있다. 상부 전극(30)은 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있고, 당해 전극판(34)에는 복수의 가스 토출홀(34a)이 마련되어 있다. 이 전극판(34)은 일실시 형태에서는 실리콘으로 구성되어 있다.
전극 지지체(36)는 전극판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출홀(34a)에 연통하는 복수의 가스 통류홀(36b)이 하방으로 연장되어 있다. 또한, 전극 지지체(36)에는 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(42) 및 유량 제어기군(44)을 개재하여 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 복수의 가스 소스를 가지고 있다. 복수의 가스 소스는, 1 이상의 플루오르카본 가스의 소스, 산소 가스(O2 가스)의 소스, 및, 희가스의 소스를 포함할 수 있다. 플루오르카본 가스는, C4F6, C4F8, 및 C6F6 중 적어도 일종을 포함하는 가스일 수 있다. 일실시 형태에서는, 복수의 가스 소스는, C4F6 가스의 소스 및 C4F8 가스의 소스를 포함할 수 있다. 또한, 희가스의 소스는 Ar 가스, He 가스와 같은 임의의 희가스의 소스일 수 있다.
밸브군(42)은 복수의 밸브를 포함하고 있고, 유량 제어기군(44)은 매스 플로우 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 개재하여 가스 공급관(38)에 접속되어 있다.
또한 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 퇴적물 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적물 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적물 실드(46)는 처리 용기(12)에 에칭 부산물(퇴적물)이 부착하는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 저부측, 또한 지지부(14)와 처리 용기(12)의 측벽과의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는 예를 들면, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방, 또한 처리 용기(12)에는 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 가지고 있어, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입반출구(12g)가 마련되어 있고, 이 반입반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 제 1 고주파 전력을 발생하는 전원이며, 27 ~ 100 MHz의 주파수, 일례에 있어서는 40 MHz의 고주파 전력을 발생한다. 제 1 고주파 전원(62)은 정합기(66)를 개재하여 하부 전극(LE)에 접속되어 있다. 정합기(66)는, 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
제 2 고주파 전원(64)은 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파 전력, 즉 고주파 바이어스 전력을 발생하는 전원이며, 400 kHz ~ 13.56 MHz의 범위 내의 주파수, 일례에 있어서는 3.2 MHz의 고주파 바이어스 전력을 발생한다. 제 2 고주파 전원(64)은, 정합기(68)를 개재하여 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 플라즈마 처리 장치(10)는 전원(70)을 더 구비하고 있다. 전원(70)은 상부 전극(30)에 접속되어 있다. 전원(70)은 처리 공간(S) 내에 존재하는 양이온을 전극판(34)에 인입하기 위한 전압을, 상부 전극(30)에 인가한다. 일례에 있어서는, 전원(70)은, 음의 직류 전압을 발생하는 직류 전원이다. 다른 일례에 있어서, 전원(70)은 비교적 저주파의 교류 전압을 발생하는 교류 전원이어도 된다. 전원(70)으로부터 상부 전극(30)에 인가되는 전압은 -150 V 이하의 전압일 수 있다. 즉, 전원(70)에 의해 상부 전극(30)에 인가되는 전압은, 절대값이 150 V 이상의 음의 전압일 수 있다. 이러한 전압이 전원(70)으로부터 상부 전극(30)에 인가되면, 처리 공간(S)에 존재하는 양이온이 전극판(34)에 충돌한다. 이에 의해, 전극판(34)으로부터 2 차 전자 및 실리콘 중 적어도 하나가 방출된다.
또한 일실시 형태에 있어서는, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 구체적으로, 제어부(Cnt)는 밸브군(42), 유량 제어기군(44), 배기 장치(50), 제 1 고주파 전원(62), 정합기(66), 제 2 고주파 전원(64), 정합기(68), 전원(70), 히터 전원(HP) 및 칠러 유닛에 접속되어 있다.
제어부(Cnt)는, 입력된 레시피에 기초하는 프로그램에 따라 동작하고, 제어 신호를 송출한다. 제어부(Cnt)로부터의 제어 신호에 의해, 가스 소스군으로부터 공급되는 가스의 선택 및 유량, 배기 장치(50)의 배기, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터의 전력 공급, 전원(70)으로부터의 전압 인가, 히터 전원(HP)의 전력 공급, 칠러 유닛으로부터의 냉매 유량 및 냉매 온도를 제어하는 것이 가능하다.
상술한 플라즈마 처리 장치를 이용하여, 이하의 에칭이 실행된다.
먼저, 피처리체를 마련한다. 이 피처리체는, 도 4a 및 도 4b에 나타내는 바와 같이, 지지 기판(100) 상에, 에칭 대상층(102)과 실리콘 질화물층(106a)과 제 1 마스크(106)를 구비한 웨이퍼이다. 에칭 대상층(102)으로서는, SiO2를 이용하고, 제 1 마스크(106)는 수지로 이루어지는 포토레지스트를 이용하지만, 본 발명은, 실리콘 질화물층의 에칭 정밀도의 향상을 목적으로 하는 것이기 때문에, 이들 재료로서는, 다른 재료를 이용하는 것이 가능하다. 실리콘 질화물층(106a)으로서는, SiNx(x는 자연수), SiCN, SiON 등을 이용할 수 있다.
이어서 제 1 공정에서는, 상기 플라즈마 처리 장치 내로 산소 및 플루오르카본을 포함하는 처리 가스를 공급한다.
이 후, 제 2 공정에서는, 처리 가스를 플라즈마화하여, 피처리체의 실리콘 질화물층(106a)을, 제 1 마스크(106)를 개재하여 에칭한다.
플라즈마화에 있어서는, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터 고주파 전력을 공급한다. 여기서, 제 2 공정은, 피처리체의 온도를, 제 1 온도(T1)에서 제 2 온도(T2)까지 서서히 저하시킴으로써, 제 1 마스크의 개구의 내벽에, 처리 가스로부터 생성된 유기막(ad)(도 5a ~ 도 5c 참조)을 부착시킨 상태에서 실행된다.
도 2는 피처리체의 에칭 시간(Etch Time)과 피처리체의 온도(ESC. Temp.)와의 관계를 나타내는 타이밍 차트이다.
플라즈마 발생 시의 제 1 온도(T1)(80℃)에서 제 2 온도(T2)(40℃)가 될 때까지 온도를 단계적으로 저하시키고, 이 후, 베이스 라인이 되는 제 2 온도(T2)에 있어서 일정값을 유지한다.
또한 제 2 공정에 있어서, 제 1 온도(T1)에서 상기 제 2 온도(T2)까지 저하시키기 위한 기간(Time)은, 단위 시간(초)당 온도 변화율을 δT(℃/초), 온도 변동폭(T2-T1)℃=ΔT로 하면, ΔT=δT×기간(Time)을 충족하고 있고, 따라서 기간(Time)(초)=(온도 변화율(δT))-1(초/℃)×온도 변동폭(ΔT)(℃)이다. δT-1(초/℃)을 완만 계수로 하면, δT-1이 음인 경우, δT-1의 절대값이 클수록, 온도는 천천히 저하하고, δT-1의 절대값이 작을수록, 온도는 급속히 저하된다. 여기서, 기간(Time)은 이하의 관계식을 충족하는 것을 특징으로 한다.
기간(Time)=완만 계수(δT-1)(초/℃)×온도 변동폭(ΔT)(℃) ≥120 초
완만 계수(δT- 1)(초/℃)의 절대값이 작은 경우는, 각 온도대에서의 에칭 특성을 살리는 효과가 작아지고, 온도 변동폭(ΔT)의 절대값이 작은 경우는, 온도에 따른 특성차의 이용 효과가 작아진다. 따라서, 완만 계수(δT- 1)(초/℃) 및 온도 변동폭(ΔT)의 절대값은 큰 것이 바람직하고, 기간(Time)이 120 초 이상이 될 경우에는, 일정한 확실성으로, 상술의 효과를 적합하게 발휘하는 것이 가능하다.
또한, 완만 계수(δT- 1)(초/℃) 및 온도 변동폭(ΔT)은, 상술한 이유로부터 각각의 절대값은 이하의 범위를 충족하는 것이 바람직하다.
3(초/℃)≤|완만 계수(δT-1)|(초/℃)≤15(초/ ℃)
20(℃)≤|온도 변동폭(ΔT)|(℃)≤40(℃)
기간(Time)은, 실리콘 질화물층을 에칭하기 위한 기간이며, 단계적으로 온도가 저하되는 단계(Nlt1 Step)로 이루어진다. 이 방법을 DDPC(Depth Dependent Process Control)라고 부르는 것으로 한다.
이 경우, 고온인 제 1 온도(T1) 부근에 있어서, 유기막(ad)이, 제 1 마스크(106)의 개구의 내벽에 부착되기 때문에(도 5b의 좌측 도 참조), 제 1 마스크(106)의 개구 직경의 확대를 억제할 수 있다.
또한, 제 2 온도(T2)의 부근이 됨에 따라, 유기막(ad)의 부착이 억제되어, 선단이 좁아지는 홀 형상이 되는 에칭이 억제된다(도 5b의 우측 도 참조). 따라서, 원하는 개구 직경의 홀을, 선단이 좁아지는 것을 억제하면서, 실리콘 질화물에 형성할 수 있다.
또한 도 4a 및 도 4b에 나타내는 바와 같이, 피처리체는, 실리콘 질화물층(106a) 하에, 에칭 대상층(102)을 구비하고 있고, 제 2 공정에서 에칭된 실리콘 질화물층(106a)을 제 2 마스크로서, 에칭 대상층(102)을 더 에칭하는 제 3 공정을 구비하고 있다.
제 2 마스크에 형성된 홀은, 상술한 바와 같이, 원하는 개구 직경이며, 선단이 좁아지는 것이 억제되어 있기 때문에, 이를 마스크로 하는 에칭에 있어서는, 플라즈마 중의 이온이, 제 2 마스크의 형상에 따라, 에칭 대상층(102)을 에칭하므로, 에칭 대상층(102)도, 원하는 개구 직경이고, 또한 선단이 좁아지는 것이 억제된 상태에서 에칭할 수 있다(도 4a 참조).
한편, 피처리체의 에칭 시의 온도를 40℃로 고정한 경우에는, 홀의 개구 직경은 확대된다(도 4b).
도 4a 및 도 4b에 있어서, 홀의 저부의 직경(폭)(w2)은 21.4 nm이지만, 실시 형태에 따른 도 4a에 있어서는, 에칭 대상층(102)의 개구단의 직경(폭)(w1)은 28.3 nm이며, 비교예에 있어서의 도 4b에서는, 에칭 대상층(102)의 개구단의 직경(폭)(w1)은 32.0 nm이다.
도 3은, 각종 조건에 있어서의 실리콘 질화물층의 에칭 상태를 나타내는 도이며, 도 5a ~ 도 5c는, 도 3에 나타낸 각 조건의 경우에 있어서, 피처리체에 형성되는 홀의 내면에 부착되는 유기막(ad)에 대하여 설명하기 위한 도이다. 또한, 도 3에서의 두꺼운 화살표는, 선단으로 갈수록 시간이 경과하고 있는 것을 나타내고, 검기의 정도는 온도가 낮은 상태를 나타내고 있다.
상술한 바와 같이, 본 발명에서는, 에칭 시의 온도를 단계적으로 저하시키는 DDPC 방법을 채용하고 있다(도 3의 중앙 및 도 5b). 이 경우, 측벽의 유기막(ad)이 유효하게 기능하여, 홀의 직경(CD)의 확대를 억제하면서(Shrink 상태), 깊이 방향의 선단이 좁아지는 것(Taper)을 억제하여, 수직으로 연장된 홀(Vertical)을 형성할 수 있다.
즉, 고정 온도(80℃)에 있어서, 에칭을 실행한 경우(도 3의 좌측도 및 도 5a), 유기막(ad)이 계속 부착되어 이온(ion)이 굴곡하고, 홀은 선단이 좁아지는 형상이 된다.
한편, 고정 온도(40℃)에 있어서, 에칭을 실행한 경우(도 3의 우측도 및 도 5c), 유기막(ad)이 그다지 부착되지 않아, 홀의 직경이 확대된다.
한편, 실시예의 에칭에 의하면(도 3의 중앙 및 도 5b), 유기막(ad)이 제 1 온도(T1)의 근방에서 부착되고, 제 2 온도(T2)의 근방에서는 부착되지 않기 때문에, 상술한 바와 같이, 원하는 개구 직경으로, 수직인 홀을 형성할 수 있다.
이 경우, 제 1 온도(T1)는 80℃±오차 10℃이며, 상기 제 2 온도(T2)는 40℃±오차 10℃인 것을 특징으로 한다.
이 온도 범위의 경우, 상술한 효과를 적합하게 발휘할 수 있다.
80℃, 40℃로 온도를 설정한 이유는, 80℃보다 높은 온도를 이용하면 에칭의 진행이 현저하게 저하되고, 40℃보다 낮은 온도를 이용하면 홀의 확대의 억제가 어려워지는 것이 염려되기 때문이다.
오차의 범위를 설정한 이유는, 실리콘 질화물층의 막 종류, 막 두께에 의해 적절한 온도가 상이할 가능성이 있기 때문이다.
또한 처리 가스로서는, C4F6 가스, C4F8 가스, CH3F 가스, CH2F2 가스, CHF3 가스, O2 가스 및 Ar 가스를 포함할 수 있지만, 상기 실시예에서는, C4F8, CH2F2, O2 가스를 이용했다. 또한, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터는, 각각, 주파수 40 MHz와 3.2 MHz의 전력을 공급했다. 또한, 실시예 및 비교예에 있어서 각 층의 두께는 이하와 같으며, 에칭 시간은 150 초였다.
제 1 마스크 : 700 nm(폴리실리콘 : poly-Si)
실리콘 질화물층 : 200 nm
에칭 대상층 : 실리콘 산화막
이상, 다양한 실시 형태에 대하여 설명했지만, 상술한 실시 형태에 한정되지 않고 다양한 변형 태양을 구성 가능하다. 예를 들면, 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있어도 된다.
또한 용량 결합 플라즈마(CCP)는, 전극에 나타나는 전위에 의해, 전자와 이온을 가속하여 플라즈마가 생성되는 플라즈마이며, 평행 평판의 반응성 이온 에칭(RIE) 장치 또는 스퍼터링 장치 등 폭넓게 이용되고 있다. 유도 결합 플라즈마(ICP)는 유전체를 통하여 플라즈마 중에 고주파를 도입하고, 전자 유도에 의해 생성되는 플라즈마이다. 전자 사이클로트론 공명(ECR) 플라즈마는, 자장 존재 하에서 마이크로파를 플라즈마에 도입하고, ECR로 전자를 가속함으로써 생성되는 플라즈마이다. 상술한 실시 형태에서는 CCP를 이용했지만, 상술한 그 외의 플라즈마를 이용한 경우의 에칭에도, 본 발명은 적용하는 것이 가능하다.
106 : 제 1 마스크
106a : 실리콘 질화물층
102 : 에칭 대상층

Claims (4)

  1. 실리콘 질화물층과,
    상기 실리콘 질화물층 상에 형성된 제 1 마스크
    를 구비하는 피처리체를 마련하고,
    상기 피처리체를, 플라즈마 처리 장치 내에 배치하여 에칭하는 방법으로서,
    상기 플라즈마 처리 장치 내로 산소 및 플루오르카본을 포함하는 처리 가스를 공급하는 제 1 공정과,
    상기 처리 가스를 플라즈마화하여, 상기 피처리체의 상기 실리콘 질화물층을, 상기 제 1 마스크를 개재하여 에칭하는 제 2 공정
    을 구비하고,
    상기 제 2 공정은, 피처리체의 온도를, 제 1 온도(T1)에서 제 2 온도(T2)까지 서서히 저하시킴으로써, 상기 제 1 마스크의 개구의 내벽에, 상기 처리 가스로부터 생성된 유기막을 부착시킨 상태에서 실행되는
    것을 특징으로 하는 플라즈마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 피처리체는, 상기 실리콘 질화물층 하에, 에칭 대상층을 더 구비하고,
    상기 제 2 공정에서 에칭된 상기 실리콘 질화물층을 제 2 마스크로서, 상기 에칭 대상층을 더 에칭하는 제 3 공정을 구비하는
    것을 특징으로 하는 플라즈마 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 온도(T1)는 80℃ ± 오차 10℃이며,
    상기 제 2 온도(T2)는 40℃ ± 오차 10℃인
    것을 특징으로 하는 플라즈마 에칭 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 공정에 있어서, 상기 제 1 온도(T1)에서 상기 제 2 온도(T2)까지 저하시키기 위한 기간(Time)은, 이하의 관계식 :
    기간(Time) ≥120 초
    를 충족하는 것을 특징으로 하는 플라즈마 에칭 방법.
KR1020150169100A 2014-12-11 2015-11-30 플라즈마 에칭 방법 KR20160071321A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2014-251071 2014-12-11
JP2014251071A JP6486092B2 (ja) 2014-12-11 2014-12-11 プラズマエッチング方法

Publications (1)

Publication Number Publication Date
KR20160071321A true KR20160071321A (ko) 2016-06-21

Family

ID=56111863

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150169100A KR20160071321A (ko) 2014-12-11 2015-11-30 플라즈마 에칭 방법

Country Status (6)

Country Link
US (1) US9793136B2 (ko)
JP (1) JP6486092B2 (ko)
KR (1) KR20160071321A (ko)
CN (1) CN105702572B (ko)
SG (1) SG10201510131WA (ko)
TW (1) TWI719958B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200022337A (ko) * 2018-08-22 2020-03-03 도쿄엘렉트론가부시키가이샤 환상 부재, 플라즈마 처리 장치 및 플라즈마 에칭 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6759004B2 (ja) * 2016-08-29 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
JP7333752B2 (ja) * 2019-12-25 2023-08-25 東京エレクトロン株式会社 基板処理方法及び基板処理装置
CN112701026A (zh) * 2020-12-28 2021-04-23 泉芯集成电路制造(济南)有限公司 一种离子植入机及离子植入系统
US20230411164A1 (en) * 2022-06-15 2023-12-21 Nanya Technology Corporation Method of plasma etching

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681533B2 (ja) 1997-02-25 2005-08-10 富士通株式会社 窒化シリコン層のエッチング方法及び半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01194325A (ja) * 1988-01-29 1989-08-04 Toshiba Corp ドライエッチング方法
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control
JPH10144655A (ja) * 1996-11-06 1998-05-29 Sony Corp ドライエッチング処理方法及びドライエッチング装置
JP2000150415A (ja) * 1998-11-16 2000-05-30 Nec Corp 半導体装置のコンタクト形成方法
JP2002110650A (ja) * 2000-10-03 2002-04-12 Tokyo Electron Ltd プラズマエッチング方法およびプラズマエッチング装置
CN101777492A (zh) * 2004-11-05 2010-07-14 东京毅力科创株式会社 等离子体蚀刻加工方法
US7798764B2 (en) * 2005-12-22 2010-09-21 Applied Materials, Inc. Substrate processing sequence in a cartesian robot cluster tool
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
US8267634B2 (en) * 2005-11-07 2012-09-18 Brooks Automation, Inc. Reduced capacity carrier, transport, load port, buffer system
US7829465B2 (en) * 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
US8747684B2 (en) * 2009-08-20 2014-06-10 Applied Materials, Inc. Multi-film stack etching with polymer passivation of an overlying etched layer
US8591755B2 (en) * 2010-09-15 2013-11-26 Lam Research Corporation Methods for controlling plasma constituent flux and deposition during semiconductor fabrication and apparatus for implementing the same
CN103578973B (zh) * 2012-07-29 2017-09-05 中国科学院微电子研究所 氮化硅高深宽比孔的循环刻蚀方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681533B2 (ja) 1997-02-25 2005-08-10 富士通株式会社 窒化シリコン層のエッチング方法及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200022337A (ko) * 2018-08-22 2020-03-03 도쿄엘렉트론가부시키가이샤 환상 부재, 플라즈마 처리 장치 및 플라즈마 에칭 방법

Also Published As

Publication number Publication date
CN105702572B (zh) 2019-11-26
US20160172205A1 (en) 2016-06-16
CN105702572A (zh) 2016-06-22
JP2016115719A (ja) 2016-06-23
TW201630068A (zh) 2016-08-16
SG10201510131WA (en) 2016-07-28
JP6486092B2 (ja) 2019-03-20
US9793136B2 (en) 2017-10-17
TWI719958B (zh) 2021-03-01

Similar Documents

Publication Publication Date Title
JP5916056B2 (ja) プラズマ処理方法及びプラズマ処理装置
KR101676875B1 (ko) 플라즈마 처리 장치
US8440050B2 (en) Plasma processing apparatus and method, and storage medium
JP7345382B2 (ja) プラズマ処理装置及び制御方法
EP2911187A1 (en) Etching method
US20120145186A1 (en) Plasma processing apparatus
KR20160028370A (ko) 에칭 방법
KR102390726B1 (ko) 유기막을 에칭하는 방법
US20220238313A1 (en) Apparatus for plasma processing and method of etching
KR20160071321A (ko) 플라즈마 에칭 방법
JP6327970B2 (ja) 絶縁膜をエッチングする方法
TW201436034A (zh) 用於電漿蝕刻操作的基材支撐件
US20170338084A1 (en) Plasma processing method
KR20210029100A (ko) 플라즈마 처리 장치, 처리 방법 및 상부 전극 구조
JP7325294B2 (ja) プラズマ処理装置及びプラズマ処理方法
KR102438638B1 (ko) 플라즈마 에칭 방법
KR102641621B1 (ko) 환상 부재, 플라즈마 처리 장치 및 플라즈마 에칭 방법
US11081360B2 (en) Method for processing workpiece
KR102441115B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
KR20200115228A (ko) 플라즈마 처리 장치
JP6045646B2 (ja) プラズマエッチング方法
US20210407767A1 (en) Plasma processing apparatus and plasma processing method
US20060061287A1 (en) Plasma processing apparatus and control method thereof
JP2007266536A (ja) プラズマ処理装置
JPH06283471A (ja) プラズマ処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application