KR102577674B1 - 전자 장치 - Google Patents

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KR102577674B1
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Abstract

전자 장치는 액티브 영역에 배치된 복수의 화소들, 화소들 중 적어도 어느 하나와 연결된 복수의 전원 라인들, 주변 영역에 배치되고 전원 전압을 수신하는 전원 패드, 주변 영역에 배치되고 전원 라인들과 전원 패드를 연결하는 전원 패턴, 화소들 상에 배치되고 액티브 영역에 배치된 복수의 감지 전극들, 및 주변 영역에 배치되고 감지 패턴들과 전기적으로 연결된 복수의 감지 패드들을 포함하고, 감지 패드들과 전원 패턴은 상면에서 볼 때 서로 중첩한다.

Description

전자 장치{ELECTRONIC APPARATUS}
본 발명은 전자 장치에 관한 것으로, 상세하게는 신뢰성이 향상된 전자 장치에 관한 것이다.
전자 장치는 전기적 신호에 따라 활성화된다. 전자 장치는 영상을 표시하는 표시 유닛이나, 외부 입력을 감지하는 입력 감지 유닛과 같이 다양한 전자 부품들로 구성된 장치들을 포함할 수 있다. 전자 부품들은 다양하게 배열된 신호 라인들에 의해 전기적으로 서로 연결될 수 있다.
신호 라인들은 전자 부품들의 수나 처리 환경에 따라 다양한 수로 제공될 수 있으며, 정해진 패널 영역 내에서 전기적 신호 간섭 방지를 위해 적정 공간에 배열되도록 설계된다. 신호 라인들은 패드들을 통해 외부에서 인가되는 전기적 신호들을 제공받을 수 있다. 전자 장치의 처리 속도나 처리 데이터가 증가할수록 많은 수의 신호 라인들과 패드들이 요구되며, 이에 따라, 전자 부품들이나 신호 라인 간의 상호 간섭이 증가될 수 있다.
따라서, 본 발명은 전기적 신호 간섭에 따른 전기적 신뢰성 저하를 방지할 수 있는 전자 장치를 제공하는 데 그 목적이 있다. 또한, 본 발명은 벤딩에 따른 신뢰성이 향상된 전자 장치를 제공하는데 또 다른 목적이 있다.
본 발명의 일 실시예에 따른 전자 장치는 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판, 상기 액티브 영역에 배치된 복수의 화소들, 각각이 상기 화소들 중 적어도 어느 하나와 연결된 복수의 전원 라인들, 상기 주변 영역에 배치되고 전원 전압을 수신하는 전원 패드, 상기 주변 영역에 배치되고 상기 전원 라인들과 상기 전원 패드를 연결하는 전원 패턴, 단면상에서 상기 화소들 상에 배치되고, 상기 액티브 영역에 배치된 복수의 감지 전극들, 및 상기 주변 영역에 배치되고 상기 감지 패턴들과 전기적으로 연결된 복수의 감지 패드들을 포함하고, 상기 감지 패드들과 상기 전원 패턴은 상면에서 볼 때 서로 중첩한다.
상기 화소들 각각은, 반도체 패턴, 상기 반도체 패턴과 이격된 제어 전극, 상기 반도체 패턴에 접속된 입력 전극, 및 상기 입력 전극과 동일 층 상에 배치되고 상기 반도체 패턴에 접속된 출력 전극을 포함하고, 절연층에 의해 커버되는 박막 트랜지스터, 및 상기 절연층 상에 배치되고, 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광소자를 포함하고, 상기 감지 패드들은 단면상에서 상기 발광소자와 상기 박막 트랜지스터 사이에 배치될 수 있다.
상기 전원 패턴은 상기 출력 전극과 동일 층 상에 배치될 수 있다.
상기 절연층은, 상기 제1 전극과 상기 출력 전극 사이에 배치되고 상기 출력 전극을 커버하는 제1 층, 상기 제1 층 상에 배치된 제2 층, 및 상기 제2 층 상에 배치되고 상기 제1 전극이 배치되는 제3 층을 포함하고, 상기 전원 패턴은 상기 제1 층에 의해 커버될 수 있다.
상기 감지 패드는 상기 제2 층과 상기 제3 층 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 제2 층과 상기 제3 층 사이에 배치된 연결 전극을 더 포함하고, 상기 제1 전극은 상기 제3 층을 관통하여 상기 연결 전극에 접속되고, 상기 연결 전극은 상기 제1 층을 관통하여 상기 출력 전극에 접속될 수 있다.
상기 발광소자는 유기발광소자 또는 양자점 발광소자를 포함할 수 있다.
상기 전원 패드에 연결되는 제1 회로 기판, 상기 감지 패드에 연결되는 제2 회로 기판을 더 포함하고, 상기 감지 전극들은 상기 제2 회로 기판을 통해 전기적 신호를 제공받을 수 있다.
상기 베이스 기판은 일 방향을 따라 연장된 벤딩축을 중심으로 벤딩되는 벤딩부 및 상기 벤딩부에 연결된 비 벤딩부를 포함하고, 상기 전원 패드 및 상기 감지 패드는 상기 비 벤딩부에 배치되고, 상기 전원 패드는 상기 벤딩부에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 벤딩부에 배치된 메인 패드, 및 상기 벤딩축에 교차하는 방향을 따라 연장되어 상기 메인 패드와 상기 감지 패드를 연결하는 연결 라인을 더 포함할 수 있다.
상기 연결 라인은 상기 감지 패드에 직접 접촉할 수 있다.
상기 연결 라인은, 상기 메인 패드와 상기 감지 패드를 연결하는 제1 라인, 및 상기 메인 패드와 상기 감지 패드를 연결하고, 상기 제1 라인으로부터 단면상에서 이격된 부분을 포함하는 제2 라인을 포함하고, 상기 제1 라인, 상기 제2 라인, 및 상기 감지 패드는 직접 접촉할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 벤딩부에 배치된 유기층을 더 포함하고, 상기 유기층은 상기 제1 라인과 상기 제2 라인 사이에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 메인 패드 및 상기 전원 패드와 연결되는 회로 기판을 더 포함하고, 상기 감지 전극들은 상기 회로 기판을 통해 전기적 신호를 제공받을 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 일 방향을 벤딩축을 따라 벤딩되는 벤딩부 및 상기 벤딩부에 연결된 비 벤딩부를 포함하는 전자 패널, 및 상기 전자 패널에 연결된 회로 기판을 포함하고, 상기 전자 패널은, 상기 비 벤딩부에 배치된 복수의 화소들, 상기 비 벤딩부에 배치되고 상면에서 볼 때 상기 화소들과 중첩하는 감지 전극들, 상기 벤딩부에 배치되고, 상기 회로 기판과 접속되는 데이터 패드들, 상기 벤딩부에 배치되고, 상기 회로 기판과 접속되는 전원 패드들, 상기 비 벤딩부에 배치되고, 상기 전원 패드들과 상기 화소들을 연결하는 전원 패턴, 및 상기 비 벤딩부에 배치되고, 상기 감지 전극들에 연결되는 감지 패드들을 포함하고, 상기 감지 패드들은 상기 전원 패턴과 상면에서 볼 때 중첩한다.
상기 회로 기판은, 상기 데이터 패드들 및 상기 전원 패드들에 연결된 제1 회로 기판, 및 상기 감지 패드들에 연결된 제2 회로 기판을 포함하고, 상기 감지 전극들은 상기 제2 회로 기판을 통해 전기적 신호를 제공받을 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 벤딩부에 배치되고 상기 회로 기판에 접속되는 메인 패드들, 및 상기 벤딩축에 교차하는 방향으로 연장되어 상기 메인 패드들과 상기 감지 패드들을 연결하는 연결 라인들을 더 포함하고, 상기 감지 전극들은 상기 회로 기판을 통해 전기적 신호를 제공받을 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 벤딩부에 배치되고 유기물을 포함하는 응력 완화층을 더 포함하고, 상기 연결 라인은 상기 응력 완화층을 사이에 두고 단면상에서 이격된 제1 라인 및 제2 라인을 포함할 수 있다.
상기 감지 패드, 상기 제1 라인, 및 상기 제2 라인은 단면상에서 적층될 수 있다.
상기 제1 라인은 상기 제2 라인 상에 배치되고, 상기 제2 라인의 적어도 일부는 상기 전원 패턴과 동일한 층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 화소들 및 상기 감지 전극들 사이에 배치되고, 유기막 및 무기막 중 적어도 어느 하나를 포함하는 봉지층을 더 포함하고, 상기 감지 전극들은 상기 봉지층 상에 직접 배치될 수 있다.
본 발명에 따르면, 외부 입력을 감지하기 위한 전기적 신호가 송수신되는 감지 패드와 전원 패턴 사이의 상호 간섭을 방지할 수 있어 전자 패널의 전기적 신뢰성이 향상될 수 있다. 또한, 본 발명에 따르면, 일부가 벤딩되는 전자 패널에 있어서, 감지 신호 라인의 폴딩 스트레스에 따른 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 1b는 도 1a에 도시된 전자 장치의 결합 사시도이다.
도 3a는 도 2b에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이다.
도 3b는 도 2b에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이다.
도 5는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전자 패널의 일 부분을 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 전자 패널의 일 부분을 도시한 단면도이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 전자 패널들을 간략히 도시한 평면도들이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하 도면을 참조하여 본 발명에 대해 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이고, 도 1b는 도 1a에 도시된 전자 장치의 결합 사시도이다. 이하, 도 1a 및 도 1b를 참조하여 본 발명에 대해 설명한다.
전자 장치(EA)는 윈도우 부재(100), 전자 패널(200), 및 회로 기판(300)을 포함한다. 윈도우 부재(100)는 제1 방향(D1) 및 제2 방향(D2)이 정의하는 평면상에서 볼 때, 투과 영역(TA) 및 베젤 영역(BA)으로 구분될 수 있다.
투과 영역(TA)은 광이 투과되는 영역일 수 있다. 베젤 영역(BA)은 투과 영역(TA)에 비해 낮은 광 투과율을 가진 영역일 수 있다. 베젤 영역(BA)은 투과 영역(TA)에 인접한다. 본 실시예에서, 베젤 영역(BA)은 투과 영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BA)은 투과 영역(TA)의 가장 자리 중 일부에만 인접할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 패널(200)은 상측 방향(D3, 이하 제3 방향)을 향해 액티브 영역(AA) 및 주변 영역(NAA)을 제공한다. 전자 패널(200)은 전기적 신호에 따라 액티브 영역(AA)을 활성화시킨다. 전자 패널(200)은 활성화된 액티브 영역(AA)에 영상(IM)을 표시하거나, 액티브 영역(AA)에 인가되는 외부 입력(TC)을 감지할 수 있다.
본 실시예에서, 투과 영역(TA)은 액티브 영역(AA)과 대응될 수 있다. 이에 따라, 사용자는 투과 영역(TA)을 통해 액티브 영역(AA)에 표시되는 영상(IM)을 용이하게 시인될 수 있다. 외부 입력(TC)은 다양한 실시예를 포함할 수 있다. 예를 들어, 외부 입력(TC)은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 전자 장치(EA)는 전자 장치(EA)에 접촉하는 입력은 물론, 근접하거나 인접하는 입력을 감지할 수도 있다.
주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)의 가장 자리를 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA)은 액티브 영역(AA)의 가장 자리 중 일부에만 인접할 수도 있으며 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)에는 액티브 영역(AA)에 전기적 신호를 제공하는 각종 신호 라인들이나 전자 소자 등이 배치될 수 있다. 주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되어 외부에서 시인되지 않을 수 있다.
한편, 본 실시예에서, 전자 패널(200)은 제1 패드 영역(PA1) 및 제2 패드 영역(PA2)을 포함할 수 있다. 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 전자 패널(200)의 상면에서 볼 때, 서로 이격되어 배치된다. 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 회로 기판(300)이 결합되는 영역일 수 있다. 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 액티브 영역(AA)으로부터 이격되어 배치된다.
본 실시예에서, 전자 패널(200)의 적어도 일부는 벤딩되어 윈도우 부재(100)와 결합될 수 있다. 주변 영역(NAA) 중 제1 패드 영역(PA1)이 배치된 부분은 벤딩되어 전자 패널(200)의 하 측에 위치할 수 있다. 이에 따라, 회로 기판(300)은 전자 패널(200)의 배면에 배치되도록 조립되어 전자 장치(EA)를 구성할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
회로 기판(300)은 전자 패널(200)에 연결될 수 있다. 회로 기판(300)은 제1 회로 기판(310) 및 제2 회로 기판(320)을 포함할 수 있다.
제1 회로 기판(310)은 제1 패드 영역(PA1)을 통해 전자 패널(200)에 연결된다. 제1 회로 기판(310)은 전자 패널(200)에 표시되는 영상(IM)을 제어하는 신호나 전원 신호를 제공할 수 있다. 제1 회로 기판(310)은 메인 기판(311), 전자 소자(312), 및 커넥터(313)를 포함할 수 있다.
메인 기판(311)은 전자 패널(200)에 실질적으로 결합되는 구성일 수 있다. 메인 기판(311)은 미 도시된 도전성 점착 부재 등을 통해 제1 패드 영역(PA1)에 전기적 및 물리적으로 결합된다. 메인 기판(311)은 미 도시된 신호 라인들을 포함할 수 있다.
전자 소자(312)는 메인 기판(311) 상에 실장될 수 있다. 전자 소자(312)는 메인 기판(311)의 신호 라인들에 접속되어 전자 패널(200)과 전기적으로 연결될 수 있다. 전자 소자(312)는 각종 전기적 신호를 생성하거나 처리한다.
커넥터(313)는 메인 기판(311) 상에 실장될 수 있다. 커넥터(313)는 신호 라인들에 접속될 수 있다. 커넥터(313)는 제1 회로 기판(310)과 제1 회로 기판(310)의 외부 구성을 전기적으로 연결시키는 통로 역할을 할 수 있다.
제2 회로 기판(320)은 제2 패드 영역(PA2)을 통해 전자 패널(200)에 연결된다. 제2 회로 기판(320)은 전자 패널(200)의 액티브 영역(AA)이 외부 터치(TC)를 감지하도록 활성화시키는 전기적 신호를 송/수신 할 수 있다. 제2 회로 기판(320)은 전자 패널(200)에 전기적 신호를 제공하거나, 전자 패널(200)에 생성된 전기적 신호를 수신하여 처리할 수 있다.
한편, 제2 회로 기판(320)은 커넥터(313)를 통해 제1 회로 기판(310)에 연결될 수 있다. 이에 따라, 제1 회로 기판(320)은 영상(IM)을 표시하는 전기적 신호와 함께, 제2 회로 기판(320)을 통해 전달된 외부 터치(TC)와 대응되는 전기적 신호도 처리할 수도 있다. 한편, 이는 예시적으로 도시한 것이고, 제2 회로 기판(320)은 제1 회로 기판(310)으로부터 분리되어 독립적으로 제어될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2a는 본 발명의 일 실시예에 따른 전자 패널의 사시도이고, 도 2b는 도 2a에 도시된 전자 패널의 일부 구성들을 분리하여 도시한 분해 사시도이다. 이하, 도 2a 및 도 2b를 참조하여 본 발명에 대해 설명한다.
도 2a를 참조하면, 전자 패널(200)은 제1 방향(D1)을 따라 연장된 벤딩축(BX)을 따라 벤딩되는 벤딩부(BR) 및 비 벤딩부(NBR)를 포함할 수 있다. 벤딩부(BR)는 벤딩축(BX)을 감싸도록 벤딩될 수 있다. 벤딩부(BR)의 적어도 일부는 제2 방향(D2) 및 제3 방향(D3)이 정의하는 단면상에서 굴곡을 가질 수 있다. 벤딩부(BR)는 전자 패널(200)의 벤딩 정도나 벤딩부(BR)의 제2 방향(D2)에서의 너비에 따라 굴곡부만으로 구성되거나 굴곡부 및 평면부로 구성될 수 있다.
비 벤딩부(NBR)는 벤딩부(BR)와 제2 방향(D2)에서 연결될 수 있다. 비 벤딩부(NBR)는 벤딩부(BR)가 벤딩될 때, 제1 방향(D1) 및 제2 방향(D2)이 정의하는 평면과 평행한 평면을 유지할 수 있다.
벤딩부(BR)와 비 벤딩부(NBR)의 경계는 벤딩축(BX)과 나란하게 정의될 수 있다. 전자 패널(200) 중 벤딩축(BX)과 나란한 방향으로 연장되고 벤딩축(BX)과 교차하는 방향에서 서로 마주하는 일 측 및 타 측에 대하여, 비 벤딩부(NBR)는 경계로부터 일 측 및 타 측 중 어느 하나까지의 영역이고, 벤딩부(NBR)는 전자 패널(100) 중 비 벤딩부(NBR) 이외의 나머지 영역일 수 있다. 즉, 벤딩부(NBR)는 경계로부터 일 측 및 타 측 중 다른 하나까지의 영역일 수 있다.
액티브 영역(AA) 및 제2 패드 영역(PA2)은 비 벤딩부(NBR)에 정의될 수 있다. 이에 따라, 액티브 영역(AA)과 제2 패드 영역(PA2)은 제3 방향(D3)을 향해 노출될 수 있다. 한편, 제1 패드 영역(PA1)은 벤딩부(BR)에 정의될 수 있다. 이에 따라, 제1 패드 영역(PA1)은 비 벤딩부(NBR)의 배면에 배치되어 제3 방향(D3)을 향해 노출되지 않는다. 제1 패드 영역(PA1)은 벤딩부(BR)의 벤딩 정도나 벤딩부(BR)의 제2 방향(D2)에서의 너비에 따라, 곡면이나 평면 한정 없이 다양한 면 상에 형성될 수 있다. 예를 들어, 벤딩부(BR)가 곡률부만으로 구성되는 경우, 제1 패드 영역(PA1)은 곡면 상에 형성될 수 있다. 또는, 벤딩부(BR)가 곡률부 및 곡률부와 연결된 평면부로 구성되는 경우, 제1 패드 영역(PA1)은 평면 상에 형성될 수 있다.
전자 패널(200)은 표시 유닛(210) 및 입력 감지 유닛(220)을 포함할 수 있다. 도 2b에는 용이한 설명을 위해 표시 유닛(210)과 입력 감지 유닛(220)을 분리하여 도시하였다.
표시 유닛(210)은 액티브 영역(AA)에 영상(IM: 도 1b 참조)을 생성하여 표시할 수 있다. 표시 유닛(210)은 베이스 기판(10), 복수의 신호 라인들(GL, DL, PL), 화소(PX), 전원 패턴(PP), 및 복수의 표시 패드들(PDP, PDD)을 포함할 수 있다.
베이스 기판(10)은 전자 패널(200)의 평면상에서의 형상과 대응될 수 있다. 구체적으로, 베이스 기판(10)은 실질적으로 벤딩부(BR) 및 비 벤딩부(NBR)를 제공하는 구성일 수 있다. 베이스 기판(10)은 벤딩 가능하도록 연성을 가질 수 있다. 예를 들어, 베이스 기판(10)은 절연성 폴리머 필름일 수 있다.
신호 라인들(GL, DL, PL)은 베이스 기판(10) 상에 배치된다. 신호 라인들(GL, DL, PL)은 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)을 포함할 수 있다. 게이트 라인(GL), 데이터 라인(DL), 및 전원 라인(PL)은 각각 서로 상이한 전기적 신호를 전달할 수 있다.
게이트 라인(GL)은 제1 방향(D1)을 따라 연장된다. 게이트 라인(GL)은 복수로 제공되어 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 게이트 라인(GL)을 예시적으로 도시하였다.
한편, 도시되지 않았으나, 표시 유닛(210)은 베이스 기판(10)에 실장되어 게이트 라인(GL)에 전기적 신호를 제공하는 게이트 구동 회로를 더 포함할 수 있다. 또는, 표시 유닛(210)은 외부에 제공되는 게이트 구동 회로와 전기적으로 연결되기 위한 게이트 패드들을 더 포함할 수 있다.
데이터 라인(DL)은 제2 방향(D2)을 따라 연장된다. 데이터 라인(DL)은 게이트 라인(GL)과 전기적으로 절연될 수 있다. 데이터 라인(DL)은 복수로 제공되어 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 데이터 라인(DL)을 예시적으로 도시하였다. 데이터 라인(DL)은 화소(PX)에 데이터 신호를 제공한다.
전원 라인(PL)은 제2 방향(D2)을 따라 연장된다. 전원 라인(PL)은 게이트 라인(GL) 및 데이터 라인(DL)과 전기적으로 절연될 수 있다. 전원 라인(PL)은 복수로 제공되어 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있으나, 용이한 설명을 위해 단일의 전원 라인(PL)을 예시적으로 도시하였다. 전원 라인(PL)은 화소(PX)에 전원 신호(이하, 제1 전원 신호)을 제공할 수 있다.
화소(PX)는 표시 영역(DA)에 배치된다. 화소(PX)는 복수로 제공되어 표시 영역(DA) 내에 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있으나, 용이한 설명을 위해 단일의 화소(PX)를 예시적으로 도시하였다. 화소(PX)는 전기적 신호에 따라 광을 표시하여 영상(IM)을 구현한다.
화소(PX)는 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ED)를 포함할 수 있다. 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2), 커패시터(CP), 및 발광소자(ED)는 전기적으로 연결된다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 턴-온 및 턴-오프를 제어하는 스위칭 소자일 수 있다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL) 및 데이터 라인(DL)에 연결된다. 제1 박막 트랜지스터(TR1)는 게이트 라인(GL)을 통해 제공되는 게이트 신호에 의해 턴-온되어 데이터 라인(DL)을 통해 제공되는 데이터 신호를 커패시터(CP)에 제공한다.
커패시터(CP)는 전원 라인(PL)으로부터 제공되는 제1 전원 신호와 박막 트랜지스터(TR1)로부터 제공되는 신호 사이의 전위차에 대응되는 전압을 충전한다. 제2 박막 트랜지스터(TR2)는 커패시터(CP)에 충전된 전압에 대응하여 전원 라인(PL)으로부터 제공되는 제1 전원 신호를 발광 소자(ED)에 제공한다.
발광 소자(ED)는 전기적 신호에 따라 광을 발생시키거나 광량을 제어할 수 있다. 예를 들어, 발광 소자(ED)는 유기발광소자, 양자점 발광소자, 전기 영동 소자, 또는 전기 습윤 소자를 포함할 수 있다.
발광 소자(ED)는 전원 단자(VSS)와 연결되어 제1 전원 신호와 상이한 제2 전원 신호를 제공받는다. 발광 소자(ED)에는 제2 박막 트랜지스터(TR2)로부터 제공되는 전기적 신호와 제2 전원 신호 사이의 차이에 대응하는 구동 전류가 흐르게 되고, 발광 소자(ED)는 구동 전류에 대응하는 광을 생성할 수 있다.
한편, 이는 예시적으로 도시한 것이고, 화소(PX)는 다양한 구성과 배열을 가진 전자 소자들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전원 패턴(PP)은 비 표시 영역(NDA)에 배치된다. 전원 패턴(PP)은 비 벤딩부(NBR)를 구성한다. 전원 패턴(PP)은 제1 방향(D1)을 따라 연장된 연장된 장 변 및 제2 방향(D2)을 따라 연장된 단 변을 가진 사각 형상을 가질 수 있다. 전원 패턴(PP)은 전원 라인(PL)과 전기적으로 연결된다. 즉, 전원 패턴(PP)에는 전원 라인(PL)과 동일한 전기적 신호가 제공될 수 있다.
복수의 표시 패드들(PDP, PDD)은 비 표시 영역(NDA)에 배치된다. 비 표시 영역(NDA) 중 표시 패드들(PDP, PDD)이 배치된 영역은 제1 패드 영역(PA1)으로 정의될 수 있다. 상술한 바와 같이, 제1 회로 기판(310: 도 1a 참조)은 제1 패드 영역(PA1)에 결합된다. 제1 회로 기판(310)은 제1 패드 영역(PA1)에 배치된 표시 패드들(PDP, PDD)을 통해 전자 패널(200)에 전기적으로 접속된다.
표시 패드들(PDP, PDD)은 데이터 패드(PDD) 및 전원 패드(PDP)를 포함할 수 있다. 데이터 패드(PDD)는 데이터 라인(DL)에 연결된다. 데이터 라인(DL)은 표시 영역(DA)으로부터 연장되어 전원 패턴(PP)을 거쳐 데이터 패드(PDD)에 연결된다. 데이터 라인(DL)은 데이터 패드(PDD)를 통해 외부로부터 데이터 신호를 제공받을 수 있다.
한편, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 표시 유닛(210)은 데이터 라인(DL)을 표시 영역(DA)에만 배치시키고, 비 표시 영역(NDA)에 배치되어 데이터 라인(DL)과 데이터 패드(PDD)를 연결하는 별도의 연결 라인을 더 포함할 수도 있다. 이때, 연결 라인은 컨택홀을 통하거나 직접 접촉을 통해 데이터 라인(DL)과 데이터 패드(PDD)에 각각 연결될 수 있다.
전원 패드(PDP)는 전원 패턴(PP)과 연결된다. 전원 패턴(PP)은 전원 패드(PDP)를 통해 외부에서 제공되는 제1 전원 신호를 전원 라인(PL)에 전달할 수 있다. 전원 패턴(PP)과 전원 패드(PDP)를 연결하는 연결 라인은 전원 패턴(PP)과 일체로 형성되거나 별도의 층에 구비될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
입력 감지 유닛(220)은 표시 유닛(210) 상에 배치된다. 입력 감지 유닛(220)은 외부 입력(TC: 도 1b 참조)을 감지하여 외부 입력(TC)의 위치나 세기 정보를 얻을 수 있다. 입력 감지 유닛(220)은 감지 절연층(20), 감지 전극(SS), 복수의 감지 라인들(SL1, SL2), 및 복수의 감지 패드들(PDT)을 포함할 수 있다.
입력 감지 유닛(220)은 감지 영역(SA) 및 비 감지 영역(NSA)을 포함할 수 있다. 감지 영역(SA)은 외부 입력(TC)을 감지 가능한 영역일 수 있다. 감지 영역(SA)은 표시 영역(DA)과 중첩할 수 있다. 본 실시예에서, 액티브 영역(AA)은 감지 영역(SA)과 표시 영역(DA)을 포함하는 영역일 수 있다.
비 감지 영역(NSA)은 감지 영역(SA)에 인접한다. 비 감지 영역(NSA)은 감지 영역(SA)의 가장 자리를 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 비 감지 영역(NSA)은감지 영역(SA)의 가장 자리 일부에만 인접할 수도 있고, 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 전극(SS)은 감지 영역(SA)에 배치된다. 감지 전극(SS)은 서로 상이한 전기적 신호를 수신하는 제1 감지 전극(SP1) 및 제2 감지 전극(SP2)을 포함할 수 있다. 감지 전극(SS)은 제1 감지 전극(SP1)과 제2 감지 전극(SP2) 사이의 정전 용량의 변화를 통해 외부 입력(TC)에 대한 정보를 얻을 수 있다.
제1 감지 전극(SP1)은 제1 방향(D1)을 따라 연장된다. 제1 감지 전극(SP1)은 복수로 제공되어 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 제2 감지 전극(SP2)은 제2 방향(D2)을 따라 연장된다. 제2 감지 전극(SP2)은 복수로 제공되어 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다.
감지 라인들(SL1, SL2) 및 감지 패드들(PDT)은 비 감지 영역(NSA)에 배치된다. 감지 패드들(PDT)은 감지 라인들(SL1, SL2)에 각각 연결된다. 감지 라인들(SL1, SL2)은 제1 감지 라인(SL1) 및 제2 감지 라인(SL2)을 포함한다. 제1 감지 라인(SL1)은 제1 감지 전극(SP1)과 제1 감지 패드(PDT)를 연결하여 감지 패드(PDT)를 통해 외부에서 제공되는 전기적 신호를 제1 감지 전극(SP1)에 전달한다. 제2 감지 라인(SL2)은 제2 감지 전극(SP2)과 감지 패드(PDT)를 연결하여 감지 패드(PDT)를 통해 외부에서 제공되는 전기적 신호를 제2 감지 전극(SP2)에 전달한다.
비 감지 영역(NSA) 중 감지 패드들(PDT)이 배치된 영역은 제2 패드 영역(PA2)으로 정의될 수 있다. 상술한 바와 같이, 제2 회로 기판(320: 도 1a 참조)은 제2 패드 영역(PA2)에 결합된다. 제2 회로 기판(320)은 제2 패드 영역(PA2)에 배치된 감지 패드들(PDT)을 통해 전자 패널(200)에 전기적으로 접속된다.
한편, 본 실시예에서, 제2 패드 영역(PA2)은 전원 패턴(PP)과 전자 패널(200)의 상면에서 볼 때, 서로 중첩할 수 있다. 즉, 감지 패드들(PDT)과 전원 패턴(PP)은 서로 상이한 층 상에 배치되고, 동일 평면에 대한 두 구성들의 투영된 이미지는 서로 겹쳐질 수 있다. 감지 패드들(PDT)이 배치되는 영역과 전원 패턴(PP)이 배치되는 영역 사이의 상호 간섭이 방지되어 각각 독립적으로 설계될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 3a는 도 2b에 도시된 Ⅰ-Ⅰ'를 따라 자른 단면도이고, 도 3b는 도 2b에 도시된 Ⅱ-Ⅱ'를 따라 자른 단면도이다. 도 3a 및 도 3b에는 용이한 설명을 위해 표시 유닛(210)과 입력 감지 유닛(220)이 결합된 상태의 전자 패널(200)의 단면도를 도시하였다. 도 3a 및 도 3b를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 2b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 3a 및 도 3b에는 비 벤딩부(NBR)와 벤딩부(BR)가 연결된 영역이 도시되었다. 전자 패널(200)은 베이스 기판(10)과 감지 절연층(20) 사이에 배치된 복수의 절연층들(11, 12, 13, 14, 15, 16, 17, 18)과 봉지층(ECL)을 포함할 수 있다. 서로 연결된 박막 트랜지스터(TR)와 발광 소자(ED)는 베이스 기판(10) 상에 배치된다. 박막 트랜지스터(TR)는 도 2b에 도시된 제2 트랜지스터(TR2: 도 2b 참조)와 대응될 수 있다.
박막 트랜지스터(TR)는 반도체층(AL), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다. 반도체층(AL)은 반도체 물질을 포함한다. 반도체층(AL)은 베이스 기판(10)과 제1 절연층(11) 사이에 배치될 수 있다. 제1 절연층(11)은 무기막을 포함할 수 있다. 제1 절연층(11)은 배리어 층, 버퍼층, 또는 이들의 조합일 수 있다.
제어 전극(CE)은 제2 절연층(12)과 제3 절연층(13) 사이에 배치될 수 있다. 제1 절연층(11) 상에 배치된 제2 절연층(12)을 사이에 두고 반도체층(AL)으로부터 이격된다. 입력 전극(IE) 및 출력 전극(OE)은 제3 절연층(13) 상에 배치된 제4 절연층(14)과 제5 절연층(15) 사이에 배치될 수 있다. 입력 전극(IE) 및 출력 전극(OE)은 제2 내지 제4 절연층들(12, 13, 14)을 관통하여 반도체층(AL)에 각각 접속될 수 있다.
본 실시예에서, 전자 패널(200)은 제3 절연층(13)과 제4 절연층(14) 사이에 배치된 상부 전극(UE)을 더 포함할 수 있다. 상부 전극(UE)은 제3 절연층(13)을 사이에 두고 제어 전극(CE)과 이격된다. 상부 전극(UE)은 인가되는 전기적 신호에 따라 다양한 구성으로 기능할 수 있다. 예를 들어, 상부 전극(UE)은 제어 전극(CE)과 동일한 전기적 신호를 제공받을 수 있다. 이때, 박막 트랜지스터(TR)는 상부 전극(UE)과 제어 전극(CE)을 포함하는 이중 게이트 구조를 가질 수 있다. 또는, 예를 들어, 상부 전극(UE)은 제어 전극(CE)과 상이한 전기적 신호를 제공받을 수 있다. 이때, 상부 전극(UE)과 제어 전극(CE)은 소정의 전계를 형성하는 커패시터로 기능할 수 있다. 다만, 이는 예시적으로 도시한 것이고 본 발명의 일 실시예에 따르면, 상부 전극(UE)은 생략될 수도 있다.
한편, 본 실시예에서, 절연층들 중 벤딩부(BR)를 구성하는 영역의 일부가 제거될 수 있다. 예를 들어, 제1 내지 제5 절연층들(11, 12, 13, 14, 15) 중 일부는 제거되어 벤딩부(BR)에 개구 영역(OP-B)을 형성한다. 제6 절연층(16)은 개구 영역(OP-B)을 충진한다. 제6 절연층(16)은 유기물을 포함할 수 있다. 본 실시예에 따르면, 벤딩부(BR)에 개구 영역(OP-B)을 형성하고 연성이 높은 제6 절연층(16)을 충진함으로써, 벤딩부(BR)에 가해지는 벤딩 스트레스를 완화시킬 수 있고 전자 패널(200)의 신뢰성을 향상시킬 수 있다.
본 실시예에서, 발광 소자(ED)는 박막 트랜지스터(TR) 상에 배치된다. 발광 소자(ED)와 박막 트랜지스터(TR) 사이에는 순차적으로 적층된 제6 절연층(16) 및 제7 절연층(17)이 배치될 수 있다. 한편, 본 실시예에 따른 전자 패널(200)은 제6 절연층(16) 및 제7 절연층(17) 사이에 배치된 연결 전극(CNE)을 더 포함할 수 있다. 연결 전극(CNE)은 제5 절연층(15)과 제6 절연층(16)을 관통하여 박막 트랜지스터(TR)의 출력 전극(OE)에 접속된다. 발광 소자(ED)의 제1 전극(E1)은 제7 절연층(17)을 관통하여 출력 전극(OE)에 접속된다. 본 발명에 따르면, 연결 전극(CNE)을 더 포함함으로써, 발광 소자(ED)와 박막 트랜지스터(TR) 사이의 접촉 저항이 감소될 수 있고 전기적 연결의 신뢰성이 향상될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따르면 연결 전극(CNE)은 생략될 수도 있다.
발광 소자(ED)는 제1 전극(E1), 발광층(EL), 및 제2 전극(E2)을 포함한다. 제1 전극(E1)은 상술한 바와 같이, 박막 트랜지스터(TR)에 연결되어 박막 트랜지스터(TR)로부터 전기적 신호를 제공받는다. 제2 전극(E2)은 미 도시된 전원 단자에 연결된다. 발광층(EL)은 제8 절연층(18)에 정의된 개구부에 배치된다. 발광층(EL)은 제1 전극(E1)과 제2 전극(E2) 사이의 전위차에 대응하여 발광한다.
봉지층(ECL)은 제1 무기층(IOL1), 제2 무기층(IOL2), 및 유기층(OL)을 포함할 수 있다. 제1 무기층(IOL1)은 발광 소자(ED)를 커버한다. 유기층(OL)은 제1 무기층(IOL1)과 제2 무기층(IOL2) 사이에 배치된다. 유기층(OL)은 제2 무기층(IOL2)에 평탄한 상면을 제공한다. 제2 무기층(IOL2)은 유기층(OL)을 커버한다. 제1 무기층(IOL1) 중 적어도 일부는 유기층(OL)으로부터 노출되어 제2 무기층(IOL2)에 직접 접촉될 수 있다.
본 발명에 있어서, 감지 전극(SS)은 봉지층(ECL) 상에 배치될 수 있다. 감지 전극(SS)은 제1 감지층(TL1) 및 제2 감지층(TL2)을 포함할 수 있다. 제1 감지층(TL1)은 봉지층(ECL)과 감지 절연층(20) 사이에 배치된다. 제2 감지층(TL2)은 감지 절연층(20) 상에 배치된다. 본 실시예에서, 제1 감지층(TL1)은 제2 감지층(TL2)과 연결된 브릿지 패턴인 경우를 예시적으로 도시하였으나, 이에 한정되지는 않는다.
전원 패턴(PP)은 제4 절연층(14)과 제5 절연층(15) 사이에 배치될 수 있다. 본 실시예에서, 전원 패턴(PP)은 입력 전극(IE) 및 출력 전극(OE)과 동일한 층상에 배치된다. 이에 따라, 전원 패턴(PP)은 입력 전극(IE) 및 출력 전극(OE)과 동일 공정에서 동시에 형성될 수 있다.
감지 패드(PDT)는 전원 패턴(PP) 상에 배치된다. 감지 패드(PDT)는 전자 패널(200)의 상면에서 볼 때,, 전원 패턴(PP)과 중첩하도록 배치된다. 본 실시예에서, 감지 패드(PDT)는 전원 패턴(PP)과 상이한 층 상에 배치될 수 있다. 예를 들어, 감지 패드(PDT)는 제6 절연층(16)과 제7 절연층(17) 사이에 배치된다. 센서 전극(SS)은 감지 패드(PDT)를 통해 외부로부터 전기적 신호를 수신할 수 있다.
제7 절연층(17)은 소정의 개구 영역(OP-T)을 형성하여 감지 패드(PDT)를 노출시킨다. 감지 패드(PDT)는 개구 영역(OP-T)을 통해 다른 구성들과 접속될 수 있다.
감지 신호 라인(SL-T)은 센서 전극(SS)과 감지 패드(PDT)를 연결하는 도전 라인으로, 감지 라인들(SL1, SL2: 도 2b 참조) 중 어느 하나일 수 있다. 또는, 감지 신호 라인(SL-T)은 감지 라인들(SL1, SL2)과 별도로 제공되는 도전 라인일 수 있다. 이때, 감지 신호 라인(SL-T)은 감지 라인들(SL1, SL2)과 컨택홀을 통해 연결되거나 직접 연결되어 감지 패드(PDT)와 감지 라인들(SL1, SL2)을 연결할 수 있다.
전원 패드(PDP)는 벤딩부(BR)에 배치된다. 전원 패드(PDP)는 제4 절연층(14)과 제5 절연층 사이에 배치된 것으로 예시적으로 도시되었다. 즉, 본 실시예에서, 전원 패드(PDP)는 전원 패턴(PP)과 동일한 층 상에 배치될 수 있다. 전원 패드(PDP)는 제5 절연층(15), 제6 절연층(16), 및 제7 절연층(17)에 형성된 개구 영역(OP-P1)을 통해 외부에 노출된다.
전원 패턴(PP)과 전원 패드(PDP)는 전원 연결 라인(BRL1)을 통해 연결될 수 있다. 전원 연결 라인(BRL1)은 개구 영역(OP-B)을 경유하여, 비 벤딩부(NBR)에 배치된 전원 패턴(PP)과 벤딩부(BR)에 배치된 전원 패드(PDP)를 전기적으로 연결한다. 전원 연결 라인(BRL1)은 전원 패턴(PP)이나 전원 패드(PDP)와 상이한 층 상에 배치될 수 있다.
전원 연결 라인(BRL1)은 전원 패턴(PP)이나 전원 패드(PDP)에 비해 상대적으로 연성이 높은 물질을 포함할 수 있다. 이에 따라, 전원 연결 라인(BRL1)은 벤딩 스트레스에 대해 향상된 신뢰성을 가질 수 있다. 한편, 이는 예시적으로 설명한 것이고, 전원 연결 라인(BRL1)은 전원 패턴(PP)이나 전원 패드(PDP)와 동일한 물질을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 전원 연결 라인(BRL1)은 제6 절연층(16)과 제7 절연층(17) 사이에 배치된다. 전원 연결 라인(BRL1)은 제5 절연층(15) 및 제6 절연층(16)을 관통하여 전원 패턴(PP)과 전원 패드(PDP) 각각에 접속된다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전원 패드(PDP)와 전원 패턴(PP)을 연결할 수 있다면, 전원 연결 라인(BRL1)은 다양한 위치에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 3b를 참조하면, 데이터 패드(PDD)는 제4 절연층(14) 상에 배치될 수 있다. 본 실시예에서, 데이터 패드(PDD)는 전원 패드(PDP)와 동일한 층 상에 배치된다. 이에 따라, 제1 회로 기판(310)이 접속되는 면이 동일한 절연층에 제공될 수 있어 제1 회로 기판(310)과 전자 패널(200) 사이의 전기적 연결이 안정적으로 이루어질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 데이터 패드(PDD)는 전원 패드(PDP)와 다른 층 상에 배치될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
데이터 패드(PDD)는 데이터 연결 라인(BRL2)을 통해 비 벤딩부(NBR)의 데이터 라인(DL: 도 2b 참조)과 연결될 수 있다. 도 3b에는 용이한 설명을 위해 접속 패턴(CNP) 및 데이터 신호 라인들(SL-D)을 도시하였다. 접속 패턴(CNP)은 입력 전극(IE) 및 출력 전극(DE)이 배치된 제4 절연층(14) 상에 배치된다. 접속 패턴(CNP)은 데이터 라인(DL)과 동일한 층 상에 배치되는 도전 패턴일 수 있다. 접속 패턴(CNP)은 미 도시된 데이터 라인(DL)과 데이터 신호 라인들(SL-D)을 연결한다.
데이터 신호 라인들(SL-D)은 데이터 라인(DL)과 상이한 층 상에 배치될 수 있다. 데이터 신호 라인들(SL-D)은 전자 패널(200)의 상면에서 볼 때, 전원 패턴(PP)과 중첩할 수 있다. 데이터 신호 라인들(SL-D)은 접속 패턴(CNP)을 통해 데이터 라인(DL)에 연결되고 데이터 연결 라인(BRL2)을 통해 데이터 패드(PDD)에 연결된다. 본 발명에 따르면, 데이터 신호 라인들(SL-D)을 더 포함함으로써, 전원 패턴(PP)과 중첩하는 영역으로 전원 신호와 상이한 데이터 신호들을 전달할 수 있다.
데이터 연결 라인(BRL2)은 데이터 신호 라인들(SL-D)이나 데이터 패드(PDD)에 비해 상대적으로 연성이 높은 물질을 포함할 수 있다. 이에 따라, 데이터 연결 라인(BRL2)은 벤딩 스트레스에 대해 향상된 신뢰성을 가질 수 있다. 한편, 이는 예시적으로 설명한 것이고, 데이터 연결 라인(BRL2)은 데이터 신호 라인들(SL-D)이나 데이터 패드(PDD)와 동일한 물질을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따르면, 봉지층(ECL) 상에 배치된 감지 전극(SS)에 전압을 제공하기 위한 감지 패드(PDT)를 전원 패턴(PP)과 다른 층 상에 제공함으로써, 전원 패턴(PP)과 감지 패드(PDT)가 전자 패널(200)의 상면에서 볼 때, 중첩하여 배치될 수 있다. 이에 따라, 전원 패턴(PP)과 감지 패드(PDT)는 각각 독립적으로 형성 공간을 확보할 수 있고, 두 구성 사이의 단락 문제를 방지할 수 있어 전자 패널(200)의 신뢰성이 향상될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전자 장치의 분해 사시도이고, 도 5는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 용이한 설명을 위해 도 4는 도 1a와 대응되도록 도시하였고, 도 5는 도 3a와 대응되는 영역을 도시하였다. 이하, 도 4 및 도 5를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 3b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
전자 장치(EA1)는 전자 패널(201) 및 회로 기판(301)을 포함할 수 있다. 전자 패널(201)은 제1 패드 영역(PA10) 및 제2 패드 영역(PA20)을 포함한다.
회로 기판(301)은 제1 패드 영역(PA10)을 통해 전자 패널(200)에 접속된다. 회로 기판(301)은 메인 기판(311), 전자 소자(312), 및 감지 구동 소자(314)를 포함할 수 있다. 메인 기판(311) 및 전자 소자(312)는 도 1a에 도시된 메인 기판(311) 및 전자 소자(312)와 대응될 수 있으며 중복된 설명은 생략하기로 한다. 감지 구동 소자(314)는 감지 전극(SS)에 구동 신호를 제공하거나, 감지 전극(SS)으로부터 수신된 감지 신호를 인가받아 처리할 수 있다.
감지 구동 소자(314)는 도 1a에 도시된 제2 회로 기판(320: 도 1a 참조)에 실장되거나 메인 기판(311)에 실장된 구성일 수 있다. 본 실시예에서, 제2 회로 기판(320)은 구비되지 않을 수 있다. 이에 따라, 제2 패드 영역(PA20)은 별도의 회로 기판에 접속되지 않는다.
감지 패드(PDT)는 비 벤딩부(NBR)에 배치된다. 감지 패드(PDT)는 전원 패턴(PP) 상에 배치될 수 있다. 감지 패드(PDT)는 전원 패턴(PP)과 전자 패널(200)의 상면에서 볼 때, 서로 중첩한다.
이때, 전자 패널(200)은 제2 패드 영역(PA20)과 제1 패드 영역(PA10)을 연결하는 연결 라인(BRL-T, 이하 감지 연결 라인)을 더 포함할 수 있다. 감지 연결 라인(BRL-T)은 제2 패드 영역(PA20)에 배치된 감지 패드(PDT)와 제1 패드 영역(PA10)에 배치된 메인 패드(PD-T)를 연결한다. 즉, 본 실시예에서, 전자 패널(201)은 제1 패드 영역(PA10)에 배치된 메인 패드(PD-T)를 더 포함할 수 있다.
전자 패널(200)은 메인 패드(PD-T)를 통해 제공되는 전기적 신호를 감지 연결 라인(BRL-T)을 통해 감지 패드(PDT)에 전달할 수 있다. 감지 패드(PDT)는 전달된 전기적 신호를 감지 전극(SS)에 제공하여 외부 입력을 감지한다.
감지 연결 라인(BRL-T)은 벤딩부(BR)를 지나 감지 패드(PDT)에 접속된다. 감지 연결 라인(BRL-T)은 전원 패턴(PP)과 상이한 층 상에 배치될 수 있다. 또한, 도시되지 않았으나, 전원 패턴(PP)에 연결된 전원 연결 라인(BRL1: 도 3b 참조)이나, 데이터 전압을 전달하기 위한 데이터 연결 라인(BRL2: 도 3b 참조)과도 다른 층 상에 배치될 수 있다. 이에 따라, 표시 유닛에 제공되는 전기적 신호와의 간섭을 최소화할 수 있다.
감지 연결 라인(BRL-T)은 감지 패드(PDT)나 메인 패드(PD-T)에 비해 상대적으로 연성이 높은 물질을 포함할 수 있다. 이에 따라, 감지 연결 라인(BRL-T)은 벤딩 스트레스에 대해 향상된 신뢰성을 가질 수 있다. 한편, 이는 예시적으로 설명한 것이고, 감지 연결 라인(BRL-T)은 감지 패드(PDT)나 메인 패드(PD-T)와 동일한 물질을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명에 따르면, 감지 연결 라인(BRL-T)을 통해 감지 전극(SS)에 전기적 신호를 인가하기 위한 회로 기판(301)의 접속 영역이 제1 패드 영역(PA10)으로 단일화될 수 있다. 본 발명에 따르면, 전원 패드(PDP: 도 2b 참조), 데이터 패드(PDD: 도 2b 참조), 및 메인 패드(PD-T)가 하나의 패드 영역(PA10)에 제공될 수 있으므로, 제2 회로 기판(320)과 같은 별도의 구성이 생략될 수 있다. 이에 따라, 생산 비용이 절감될 수 있다.
도 6은 본 발명의 일 실시예에 따른 전자 패널의 일 부분을 도시한 단면도이다. 도 6에는 용이한 설명을 위해 도 5와 대응되는 영역을 도시하였다. 이하, 도 6을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 5에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 6에 도시된 것과 같이, 전자 패널(202)은 복수의 라인들을 포함하는 감지 연결 라인(BRL-T1)을 포함할 수 있다. 감지 연결 라인(BRL-T1)은 제1 라인(BRL-TA) 및 제2 라인(BRL-TB)을 포함한다. 제1 라인(BRL-TA) 및 제2 라인(BRL-TB)은 벤딩부(BR)를 지나 메인 패드(PD-T)와 감지 패드(PDT)에 각각 접속될 수 있다. 한편, 본 실시예에서, 메인 패드(PD-T)는 제2 라인(BRL-TB의 일부일 수 있으나, 이는 예시적으로 도시한 것이고, 별도의 패턴으로 제공될 수도 있다.
제1 라인(BRL-TA)과 제2 라인(BRL-TB) 사이에는 응력 완화층(SNL)이 추가로 배치될 수 있다. 응력 완화층(SNL)은 유기물을 포함할 수 있다. 예를 들어, 응력 완화층(SNL)은 제6 절연층(16) 및 제7 절연층(17) 중 적어도 어느 하나와 동일한 물질을 포함할 수도 있다. 또는, 응력 완화층(SNL)은 제6 절연층(16) 및 제7 절연층(17)보다 더 높은 연성을 가진 물질을 포함할 수도 있다. 응력 완화층(SNL)은 단층이거나, 복수의 층들이 적층된 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
제1 라인(BRL-TA)은 응력 완화층(SNL) 상에서 벤딩부(BR)를 경유하여 감지 패드(PDT)에 접속된다. 제2 라인(BRL-TB)은 응력 완화층(SNL) 하측에서 벤딩부(BR)를 경유하여 감지 패드(PDT)에 접속된다. 한편, 제2 라인(BRL-TB)은 전원 패턴(PP)과 동일한 층 상에 배치될 수 있다. AA영역을 참조하면, 제1 라인(BRL-TA), 제2 라인(BRL-TB), 및 패드 전극(PDT)은 직접 컨택되어 접속된 구조를 가질 수 있다.
본 발명에 따르면, 벤딩부(BR)를 경유하는 감지 연결 라인(BRL-T1)을 이중 배선 구조로 형성함으로써, 벤딩 스트레스에 따른 감지 연결 라인(BRL-T1)의 손상을 방지할 수 있다. 또한, 벤딩 스트레스에 의해 제1 라인(BRL-TA)과 제2 라인(BRL-TB) 중 어느 하나가 손상되더라도 다른 하나의 라인이 유지될 수 있어 전기적 신호의 전달이 안정적으로 이루어질 수 있다.
도 7은 본 발명의 일 실시예에 따른 전자 패널의 일 부분을 도시한 단면도이다. 도 7에는 용이한 설명을 위해 도 5와 대응되는 영역을 도시하였다. 이하, 도 7을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7에 도시된 것과 같이, 전자 패널(203)에 있어서, 감지 패드(PDT), 감지 연결 라인(BRL-T), 및 메인 패드(PD-T)는 동일 층 상에 일체로 형성될 수도 있다. 제6 절연층(16) 및 제7 절연층(17) 사이에 배치된 도전 라인 중 일부를 제7 절연층(17)으로부터 오픈시킴으로써, 비 벤딩부(NBR)의 오픈 영역에는 감지 패드(PDT)를 정의하고, 벤딩 영부(BR)의 오픈 영역에는 메인 패드(PD-T)를 정의할 수 있다.
이때, 메인 패드(PD-T)는 감지 패드(PDT)와 동일한 층 상에 형성될 수 있다. 도시되지 않았으나, 표시 패드들(미 도시)은 도 3a에 도시된 표시 패드들(PDP: 도 3a 참조)과 달리 메인 패드(PD-T)과 동일한 층상에 배치될 수 있다. 이에 따라, 메인 패드(PD-T)와 표시 패드들 사이의 단차가 해소되어 회로 기판(301)과의 접속 불량이 방지될 수 있다. 한편, 이는 예시적으로 설명한 것이고, 표시 패드들은 메인 패드(PD-T)와 다른 층 상에 배치될 수도 있으며, 이방성 도전 필름이나 솔더 입자 등과 같은 접속 부재 등을 통해 단차를 해소할 수도 있다.
본 발명에 따르면, 단일의 도전 라인으로, 감지 패드(PDT), 감지 연결 라인(BRL-T), 및 메인 패드(PD-T)를 형성할 수 있어, 공정이 단순화되고 공정 비용이 절감될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 전자 패널(203)은 다양한 적층 구조로 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 전자 패널들을 간략히 도시한 평면도들이다. 도 8a 내지 도 8c에는 용이한 설명을 위해 상면에서 바라보는 전원 패턴과 감지 패드 사이의 위치 관계를 간략히 도시하였고, 나머지 구성들은 생략하여 도시하였다. 이하, 도 8a 내지 도 8c를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 7에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 8a에 도시된 것과 같이, 전자 패널(200-1)은 전자 패널(200-1)의 상면에서 볼 때, 중첩하는 전원 패턴(PP-1)과 감지 패드(PDT-1)를 포함할 수 있다. 감지 패드(PDT-1)가 배치된 제2 패드 영역(PA2)은 전원 패턴(PP-1)과 중첩하여 정의될 수 있다.
본 발명에 따르면, 감지 패드(PDT-1)는 전원 패턴(PP-1) 상에 중첩하여 배치될 수 있으므로, 제2 패드 영역(PA2-1)의 제1 방향(D1)에서의 너비(D11, 이하 제1 너비)는 전원 패턴(PP-1)의 제1 방향(D1)에서의 너비(D21, 이하 제2 너비) 이하일 수 있다. 또한, 제2 패드 영역(PA2-1)은 제2 너비(D21)가 정의되는 영역 내에서는 다양한 위치에 배치될 수 있다.
도 8b를 참조하면, 전자 패널(200-2)에 있어서, 제2 너비(D22)는 액티브 영역(AA) 외측까지 연장될 수 있다. 전자 패널(200-2)의 제2 너비(D22)는 도 7a에 도시된 전자 패널(200-1)의 제2 너비(D21)보다 더 길 수 있다. 본 발명에 따르면, 전원 패턴(PP-2)은 감지 패드(PDT-2)와 다른 층상에 배치되므로, 감지 패드(PDT-2)의 위치가 전원 패턴(PP-2)이 차지하는 영역에 영향을 미치지 않을 수 있다. 본 발명에 따르면, 전원 패턴(PP-2)은 감지 패드(PDT-2)에 관계없이 다양한 크기와 형상 및 너비로 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 8c를 참조하면, 전자 패널(200-3)에 있어서, 제1 너비(D13)는 도 7a에 도시된 제1 너비(D11)에 비해 연장된 길이를 가질 수 있다. 감지 패드(PDT-3)의 수가 일정할 경우, 제1 너비(D13)의 증가는 감지 패드(PDT-3) 사이의 간격이 증가되는 결과를 얻을 수 있다. 이에 따라, 감지 패드(PDT-3) 사이의 간섭이 감소될 수 있고 감지 패드(PDT-3)마다 안정적인 신호 전달이 가능해질 수 있다.
본 발명에 따르면, 감지 패드(PDT-1, PDT-2, PDT-3)를 전원 패턴(PP-1, PP-2, PP-3)과 상이한 층상에 배치함으로써, 두 구성들 사이의 간섭을 방지하고 독립적인 설계가 가능해질 수 있다. 이에 따라, 전자 패널(200-1, 200-2, 200-3)의 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
EA: 전자 장치 100: 윈도우 부재
200: 전자 패널 300: 회로 기판
PDT: 감지 패드 PP: 전원 패턴

Claims (21)

  1. 액티브 영역 및 상기 액티브 영역에 인접한 주변 영역을 포함하는 베이스 기판;
    상기 액티브 영역에 배치된 복수의 화소들;
    각각이 상기 화소들 중 적어도 어느 하나와 연결된 복수의 전원 라인들;
    상기 주변 영역에 배치되고 전원 전압을 수신하는 전원 패드;
    상기 주변 영역에 배치되고 상기 전원 라인들과 상기 전원 패드를 연결하는 전원 패턴;
    단면상에서 상기 화소들 상에 배치되고, 상기 액티브 영역에 배치된 복수의 감지 전극들;
    상기 주변 영역에 배치되고 상기 감지 전극들과 전기적으로 연결된 복수의 감지 패드들;
    상기 전원 패드가 배치되는 제1 패드 영역에서 상기 전원 패드에 접속된 제1 회로 기판; 및
    상기 감지 패드가 배치되는 제2 패드 영역에서 상기 감지 패드에 접속된 제2 회로 기판을 포함하고,
    상기 제2 패드 영역에서 상기 감지 패드들과 상기 전원 패턴은 상면에서 볼 때 서로 중첩하고,
    상기 제2 패드 영역은 상기 제1 패드 영역과 상기 액티브 영역 사이에 배치되는 전자 장치.
  2. 제1 항에 있어서,
    상기 화소들 각각은,
    반도체 패턴, 상기 반도체 패턴과 이격된 제어 전극, 상기 반도체 패턴에 접속된 입력 전극, 및 상기 입력 전극과 동일 층 상에 배치되고 상기 반도체 패턴에 접속된 출력 전극을 포함하고, 절연층에 의해 커버되는 박막 트랜지스터; 및
    상기 절연층 상에 배치되고, 제1 전극, 상기 제1 전극 상에 배치된 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 발광소자를 포함하고,
    상기 감지 패드들은 단면상에서 상기 발광소자와 상기 박막 트랜지스터 사이에 배치되는 전자 장치.
  3. 제2 항에 있어서,
    상기 전원 패턴은 상기 출력 전극과 동일 층 상에 배치되는 전자 장치.
  4. 제3 항에 있어서,
    상기 절연층은,
    상기 제1 전극과 상기 출력 전극 사이에 배치되고 상기 출력 전극을 커버하는 제1 층;
    상기 제1 층 상에 배치된 제2 층; 및
    상기 제2 층 상에 배치되고 상기 제1 전극이 배치되는 제3 층을 포함하고,
    상기 전원 패턴은 상기 제1 층에 의해 커버되는 전자 장치.
  5. 제4 항에 있어서,
    상기 감지 패드는 상기 제2 층과 상기 제3 층 사이에 배치되는 전자 장치.
  6. 제4 항에 있어서,
    상기 제2 층과 상기 제3 층 사이에 배치된 연결 전극을 더 포함하고,
    상기 제1 전극은 상기 제3 층을 관통하여 상기 연결 전극에 접속되고, 상기 연결 전극은 상기 제1 층을 관통하여 상기 출력 전극에 접속되는 전자 장치.
  7. 제2 항에 있어서,
    상기 발광소자는 유기발광소자 또는 양자점 발광소자를 포함하는 전자 장치.
  8. 삭제
  9. 일 방향을 따라 연장된 벤딩축을 중심으로 벤딩되는 벤딩부 및 상기 벤딩부에 연결된 비 벤딩부를 포함하는 베이스 기판;
    상기 비 벤딩부에 배치된 복수의 화소들;
    각각이 상기 화소들 중 적어도 어느 하나와 연결된 복수의 전원 라인들;
    상기 벤딩부에 배치되고 전원 전압을 수신하는 전원 패드;
    상기 비 벤딩부에 배치되고 상기 전원 라인들과 상기 전원 패드를 연결하는 전원 패턴;
    단면상에서 상기 화소들 상에 배치되고, 상기 비 벤딩부에 배치된 복수의 감지 전극들;
    상기 비 벤딩부에 배치되고 상기 감지 전극들과 전기적으로 연결된 복수의 감지 패드들;
    상기 벤딩부에 배치된 메인 패드; 및
    상기 벤딩축에 교차하는 방향을 따라 연장되어 상기 메인 패드와 상기 감지 패드를 연결하는 연결 라인을 포함하고,
    상기 감지 패드들은 상기 전원 패턴과 상면에서 볼 때 중첩하고,
    상기 연결 라인은,
    상기 메인 패드와 상기 감지 패드를 연결하는 제1 라인; 및
    상기 메인 패드와 상기 감지 패드를 연결하고, 상기 제1 라인으로부터 단면상에서 이격된 부분을 포함하는 제2 라인을 포함하고,
    상기 제1 라인, 상기 제2 라인, 및 상기 감지 패드는 직접 접촉하는 전자 장치.
  10. 삭제
  11. 제9 항에 있어서,
    상기 연결 라인은 상기 감지 패드에 직접 접촉하는 전자 장치.
  12. 삭제
  13. 제9 항에 있어서,
    상기 벤딩부에 배치된 유기층을 더 포함하고,
    상기 유기층은 상기 제1 라인과 상기 제2 라인 사이에 배치되는 전자 장치.
  14. 제9 항에 있어서,
    상기 메인 패드 및 상기 전원 패드와 연결되는 회로 기판을 더 포함하고,
    상기 감지 전극들은 상기 회로 기판을 통해 전기적 신호를 제공받는 전자 장치.
  15. 일 방향을 벤딩축을 따라 벤딩되는 벤딩부 및 상기 벤딩부에 연결된 비 벤딩부를 포함하는 전자 패널; 및
    상기 전자 패널에 연결된 회로 기판을 포함하고,
    상기 전자 패널은,
    상기 비 벤딩부에 배치된 복수의 화소들;
    상기 비 벤딩부에 배치되고 상면에서 볼 때 상기 화소들과 중첩하는 감지 전극들;
    상기 벤딩부에 배치되고, 상기 회로 기판과 접속되는 데이터 패드들;
    상기 벤딩부에 배치되고, 상기 회로 기판과 접속되는 전원 패드들;
    상기 비 벤딩부에 배치되고, 상기 전원 패드들과 상기 화소들을 연결하는 전원 패턴; 및
    상기 비 벤딩부에 배치되고, 상기 감지 전극들에 연결되는 감지 패드들을 포함하고,
    상기 회로 기판은,
    제1 패드 영역에서 상기 데이터 패드들 및 상기 전원 패드들에 접속된 제1 회로 기판; 및
    제2 패드 영역에서 상기 감지 패드들에 접속된 제2 회로 기판을 포함하고,
    상기 제2 패드 영역에서 상기 감지 패드들은 상기 전원 패턴과 상면에서 볼 때 중첩하고,
    상기 제1 패드 영역은 벤딩부에 배치되고, 상기 제2 패드 영역은 상기 비 벤딩부에 배치되는 전자 장치.
  16. 삭제
  17. 일 방향을 벤딩축을 따라 벤딩되는 벤딩부 및 상기 벤딩부에 연결된 비 벤딩부를 포함하는 전자 패널; 및
    상기 전자 패널에 연결된 회로 기판을 포함하고,
    상기 전자 패널은,
    상기 비 벤딩부에 배치된 복수의 화소들;
    상기 비 벤딩부에 배치되고 상면에서 볼 때 상기 화소들과 중첩하는 감지 전극들;
    상기 벤딩부에 배치되고, 상기 회로 기판과 접속되는 데이터 패드들;
    상기 벤딩부에 배치되고, 상기 회로 기판과 접속되는 전원 패드들;
    상기 비 벤딩부에 배치되고, 상기 전원 패드들과 상기 화소들을 연결하는 전원 패턴; 및
    상기 비 벤딩부에 배치되고, 상기 감지 전극들에 연결되는 감지 패드들;
    상기 벤딩부에 배치되고 상기 회로 기판에 접속되는 메인 패드들;
    상기 벤딩축에 교차하는 방향으로 연장되어 상기 메인 패드들과 상기 감지 패드들을 연결하는 연결 라인들; 및
    상기 벤딩부에 배치되는 응력 완화층을 포함하고,
    상기 감지 전극들은 상기 회로 기판을 통해 전기적 신호를 제공받고,
    상기 연결 라인은 상기 응력 완화층을 사이에 두고 단면상에서 이격된 제1 라인 및 제2 라인을 포함하는 전자 장치.
  18. 삭제
  19. 제17 항에 있어서,
    상기 감지 패드, 상기 제1 라인, 및 상기 제2 라인은 단면상에서 적층되는 전자 장치.
  20. 제17 항에 있어서,
    상기 제1 라인은 상기 제2 라인 상에 배치되고,
    상기 제2 라인의 적어도 일부는 상기 전원 패턴과 동일한 층 상에 배치되는 전자 장치.
  21. 제15 항에 있어서,
    상기 화소들 및 상기 감지 전극들 사이에 배치되고, 유기막 및 무기막 중 적어도 어느 하나를 포함하는 봉지층을 더 포함하고,
    상기 감지 전극들은 상기 봉지층 상에 직접 배치되는 전자 장치.
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