KR102566363B1 - 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법 - Google Patents

방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법 Download PDF

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Abstract

본 출원은, 바이어 홀 및 캐비티 유닛을 갖는 제1 유전체층을 제공하는 단계, -상기 제1 유전체층의 주변 표면과 상기 바이어 홀 내에 금속층이 피복됨-;캐비티 유닛 내에 절연층을 설치하고, 전자 소자를 상기 절연층의 저부에 실장하고 상기 절연층을 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계, -여기서 상기 전자 소자의 상단은 상기 절연층으로부터 노출됨-;상기 제1 유전체층의 상부 표면 및 하부 표면에 제1 금속층을 형성하고, 상기 제1 금속층을 포토에칭하여 제1 회선층 및 제1 차폐층을 형성하는 단계, -상기 제1 회선층은 상기 단자 및 상기 바이어 홀과 연통하고 상기 제1 차폐층은 상기 제1 유전체층의 주변 표면의 금속층과 연통함-;을 포함하는 것을 특징으로 하는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법을 개시한다.

Description

방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법
본 출원은 반도체 패키징 기술분야에 관한 것으로, 특히 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법에 관한 것이다.
전자 제품이 날로 경박해지고 집적도가 점차 향상됨에 따라 임베디드 패키징 기술이 갈수록 주목을 받고 있는 것은 사실이나 집적도가 증가하고 연산 능력이 향상되면서 패키지체의 방열성, 전자기 내성에 대한 요구도 점점 높아지고 있다.
현재, 시중에서의 방열은 흔히 전자 소자의 일 표면에 구리 포스트를 연결하여 구현하고 있으며 전자기 내성은 기판의 외부에 금속 패키징 하우징을 설치하여 구현하고 있는데, 종래의 패키징 기술은 방열과 전자기 내성을 겸하여 설계할 수 없다.
본 출원은 종래 기술의 기술적 문제를 해결하는 것을 목적으로 한다. 이를 위하여, 본 출원은 방열 겸 전자기 차폐 임베디드 패키징 구조 및 그 제조방법과 기판을 제시한다. 이하는 본 발명의 주제에 대한 설명이며 여기서의 기재는 특허청구범위의 보호범위를 한정하지 않는다. 상기 기술방안은 구체적으로 다음과 같다.
제1 측면에 의하면, 본 출원의 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조를 제공하며, 이는 상부 표면 및 하부 표면을 포함하고 내부에 하나 이상의 캐비티 유닛이 설치된 유전체층; 상기 캐비티 유닛 내에 설치되고 상기 캐비티 유닛을 부분적으로 충진하는 절연층; 단자를 포함하고, 일단이 상기 절연층에 임베디드되고 타단이 상기 캐비티 유닛에 노출되는 전자 소자; 상기 유전체층의 상부 표면 및 하부 표면을 관통하고 상기 단자와 연통하는 바이어 홀; 상기 유전체층의 6개 표면과 상기 바이어 홀 내에 피복되고 차폐층과 회선층을 각각 형성하는 금속층;을 포함하고, 여기서, 상기 차폐층은 외부에 노출된 상기 전자 소자의 일단을 피복하고 상기 차폐층은 상기 유전체층을 통해 상기 회선층과 차단된다.
선택적으로, 본 출원의 일 실시예에서, 상기 유전체층은 적어도 하나의 이상의 층을 포함하고 상기 유전체층의 각층 표면마다 회선층이 설치되어 있다.
선택적으로, 본 출원의 일 실시예에서, 외부에 노출된 상기 전자 소자의 일단을 피복하는 차폐층과 상기 유전체층 표면의 차폐층은 바이어 홀을 통해 연통될 수 있다.
선택적으로, 본 출원의 일 실시예에서, 상기 금속층은 시드층 및 피복층을 포함하고 상기 시드층은 상기 피복층의 저부에 설치된다.
선택적으로, 본 출원의 일 실시예에서, 상기 절연층은 액체 감광성 유전재료로서 고온에 의해 경화될 수 있다.
제2 측면에 의하면, 본 출원의 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법을 제공한다. 상기 방법은, 바이어 홀 및 캐비티 유닛을 갖는 제1 유전체층을 제공하는 단계, -상기 제1 유전체층의 주변 표면과 상기 바이어 홀 내에 금속층이 피복됨-; 캐비티 유닛 내에 절연층을 설치하고, 전자 소자를 상기 절연층의 저부에 실장하고 상기 절연층을 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계, - 여기서 상기 전자 소자의 상단은 상기 절연층으로부터 노출됨-; 상기 제1 유전체층의 상부 표면 및 하부 표면에 제1 금속층을 형성하고, 상기 제1 금속층을 포토에칭하여 제1 회선층 및 제1 차폐층을 형성하는 단계, -상기 제1 회선층은 상기 단자 및 상기 바이어 홀과 연통하고 상기 제1 차폐층은 상기 제1 유전체층의 주변 표면의 금속층과 연통함-;을 포함한다.
선택적으로, 본 출원의 일 실시예에서 캐비티 유닛 내에 절연층을 설치하고 전자 소자를 상기 절연층의 저부에 실장하고 상기 절연층을 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계는,
접착 테이프를 상기 제1 유전체층의 하부 표면에 래미네이트하는 단계;
일정량의 감광성 액체 유전재료를 캐비티 유닛에 충진하여 절연층을 형성하는 단계;
전자 소자를 상기 절연층의 저부에 실장하는 단계;
상기 절연층을 예비 경화하는 단계;
상기 접착 테이프를 제거하는 단계;
상기 절연층을 고온 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계;를 더 포함한다.
선택적으로, 본 출원의 일 실시예에서 상기 제1 금속층을 형성하는 단계는,
상기 제1 유전체층의 상부 표면에 금속 및/또는 금속 합금재료인 시드층을 형성하는 단계;
상기 시드층의 표면에 일정 두께를 갖는 금속재료인 피복층을 형성하는 단계;를 포함한다.
선택적으로, 본 출원의 일 실시예는, 상기 제N 금속층의 표면에 제N+1 유전체층을 형성하고 상기 제N+1 유전체층을 포토에칭하고 도금하여 제N+1 금속층을 형성하는 단계;
상기 제N+1 금속층을 포토에칭하여 제N+1 회선층 및 제N+1 차폐층을 형성하는 단계, -상기 제1 회선층, …… 상기 제N+1 회선층(520)은 상기 바이어 홀과 연통하고, 상기 제1 차폐층, ……상기 제N+1 차폐층은 상기 유전체층의 주변 표면의 금속층과 연통하되, 여기서 N≥1임-;을 더 포함한다.
선택적으로, 본 출원의 일 실시예에서 상기 제1 차폐층 및 상기 제N+1 차폐층은 상기 유전체층의 주변 표면의 금속층과 연통하고 상기 제1 차폐층과 상기 제N+1 차폐층의 연통 방식은,
상기 캐비티 유닛의 상부 표면에 대응하는 제N+1 유전체층을 완전히 식각한 후 금속을 충진하여 상기 제1 차폐층과 상기 제N+1 차폐층을 금속으로 틈새없이 연결하는 방식;
상기 캐비티 유닛의 상부 표면에 대응하는 제N+1 유전체층을 부분적으로 식각하여 바이어 홀 윈도우를 형성하고 금속을 충진하여 상기 제1 차폐층과 상기 N+1차폐층을 바이어 홀로 연통하는 방식; 중 적어도 하나 이상을 포함한다.
제2 측면에 의하면, 본 출원의 실시예는 상기 제1 측면의 방열 겸 전자기 차폐 임베디드 패키징 구조를 포함하는 기판을 제공한다.
본 출원의 제1 측면의 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조는 적어도 다음 유익한 효과를 가진다.
첫째, 유전체층의 6개 표면에 모두 차폐층을 형성하여 전자기 복사를 전방위에서 방지하는 효과가 있으며, 둘째, 바이어 홀과 전자 소자의 단자를 연통하고 상하 표면의 회선층으로 인출하는 것을 통해 고효율적인 방열이 가능하게 된다. 전자 소자의 단자 배면에 위치한 차폐층은 전자기 차폐 기능이 있을 뿐만 아니라 방열 기능도 있다.
본 출원의 제1 측면의 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법은 적어도 다음 유익한 효과를 가진다.
첫째, 유전체층의 6개 표면에 모두 차폐층을 형성하여 전자기 복사를 전방위에서 방지하는 효과가 있으며, 둘째, 전자 소자의 단자를 상하 표면의 회선층에 연결하여 고효율적인 방열이 가능하게 된다. 전자 소자의 단자 배면에 위치한 차폐층은 전자기 차폐 기능이 있을 뿐만 아니라 방열 기능도 있다.
본 출원의 제3 측면의 실시예에 따른 기판은 적어도 다음 유익한 효과를 가진다.
첫째, 유전체층의 6개 표면에 차폐층을 형성하여 전자기 복사를 전방위에서 방지하는 효과가 있으며, 둘째, 기판 내부의 바이어 홀과 전자 소자의 단자를 연통하여 상하 표면의 회선층으로 인출하므로 고효율적인 방열이 가능하게 된다. 전자 소자의 단자 배면에 위치한 차폐층은 전자기 차폐 기능이 있을 뿐만 아니라 방열 기능도 있다.
본 출원의 기타 특징 및 장점은 하기 내용에서 설명하게 될 것이고, 그 일부는 하기 설명을 통해 더욱 명확하게 되거나 본 발명의 실시를 통해 이해될 것이다.
본 출원의 목적, 기타 장점은 명세서, 특허청구범위 및 첨부된 도면에 도시한 구조에 의해 구현되거나 얻을 수 있다.
첨부한 도면은 본 출원의 기술방안에 대한 이해를 돕기 위하여 사용된 것으로 명세서의 일부를 구성하고 본 출원의 실시예와 함께 본 출원의 기술방안을 해석하는 용도로 사용되나 본 출원의 기술방안을 한정하지 않는다.
도 1은 본 출원의 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 단면도이다.
도 2는 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법의 단계를 나타낸 플로우 차트이다.
도 3은 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법 중 단계S100에 대응하는 단면도이다.
도 4 내지 도 5는 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법 중 단계S200에 대응하는 단면도이다.
도 6 내지 도 7은 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법 중 단계S300에 대응하는 단면도이다.
도 8 내지 도 9는 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법의 중간상태에 대응하는 단면도이다.
도 10은 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 단면도이다.
도 11 내지 도 12는 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법의 중간상태에 대응하는 단면도이다.
도 13은 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 단면도이다.
도 14는 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 단면도이다.
본 출원의 목적, 기술방안 및 장점을 더욱 명확하게 하기 위하여, 이하에서는 첨부한 도면 및 실시예를 결합하여 본 출원에 대해 상세하게 설명한다. 여기에 기재된 구체적인 실시예는 단지 본 출원을 설명하기 위해 사용될 뿐 본 출원을 한정하지 않으므로 기술적으로 실질적인 의미가 없으며 임의의 구조에 대한 수식, 비율관계 변경 또는 크기 변화는, 본 출원의 효과 및 목적에 영향주지 않은 전제하에 모두 본 출원에 개시된 기술내용의 범위에 속함을 이해해야 한다.
이 부분에서는 본 출원의 구체적인 실시예를 설명할 것이고, 본 출원의 바람직한 실시예는 첨부한 도면에 도시되어 있다. 첨부한 도면은 직관적으로 형상적으로 본 출원의 각 기술적 특징과 전체 기술방안을 이해하도록 도형을 이용하여 명세서의 문자 부분을 보충 설명하는 역할을 한다. 그러나 이는 본 출원의 보호범위를 한정하는 것으로 이해되어서는 안된다.
본 출원을 설명함에 있어서 여러 개는 하나 또는 복수를 나타내고, 복수는 두 개 또는 두 개 이상을 나타낸다. “크다”, “작다”, “초과” 등은 그 수 자체를 포함하지 않고 “이상”, “이하”, “이내” 등은 그 수 자체를 포함하는 것으로 이해되어야 한다. 제1, 제2은 기술적 특징을 구분하기 위한 목적으로 사용될 뿐, 상대적인 중요도를 지시하거나 암시; 또는 지시한 기술적 특징의 수량 또는 지시한 기술적 특징의 선후관계를 암시하는 것은 아니다.
도 1를 참조하면, 본 출원은 방열 겸 전자기 차폐 임베디드 패키징 구조를 제공한다. 이는 상부 표면 및 하부 표면을 포함하고, 내부에 하나 이상의 캐비티 유닛(130)이 설치된 유전체층(100); 상기 캐비티 유닛(130) 내에 설치되고 부분적으로 상기 캐비티 유닛(130)에 충진되는 상기 절연층(200); 단자를 포함하고 일단이 상기 절연층(200)에 임베디드되고, 타단이 상기 캐비티 유닛(130)에 노출되는 전자 소자(300); 상기 유전체층(100)의 상부 표면 및 하부 표면을 관통하고 상기 단자(310)와 연통하는 바이어 홀(400); 상기 유전체층(100)의 6개 표면과 상기 바이어 홀(400) 내에 피복되고, 차폐층과 회선층을 각각 형성하는 금속층(500);을 포함하고, 여기서, 상기 차폐층(510)은 외부에 노출된 상기 전자 소자(300)의 일단을 피복하고 상기 차폐층(510)은 상기 유전체층(100)을 통해 상기 회선층(520)과 차단된다.
일 실시예에서, 유전체층(100)의 내부에 하나 또는 복수의 캐비티 유닛(130)이 설치되고, 캐비티 유닛(130)은 어레이 배열이거나 비(非) 어레이 배열일 수 있으며 원하는 전자 소자(300)의 개수만큼 설치하되, 캐비티 유닛(130)을 형성한 후 절연층(200)을 충진하고, 캐비티 유닛(130)에 절연층(200)을 완전히 충진하지 않고 전자 소자(300)를 안치하되, 금속을 피복하기 위한 일정한 공간을 남겨둔다. 전자 소자(300)는 접선 단자(310)가 있는지 여부에 따라 정면과 배면으로 나뉘고 정면은 절연층(200)의 저부에 안치되고 캐비티 유닛(130)의 하부 표면에 근접하는 접선 단자(310)가 있으며, 배면은 절연층(200) 위에 노출되어 있다. 금속층(500)은 차폐층(510) 및 회선층(520)을 포함하고, 차폐층(510)은 유전체층(100)의 주변 및 상하 6개 표면을 피복하고, 전자 소자(300)의 배면의 상부도 피복한다. 차폐층(510)을 설치함으로써 전자기 복사를 전방위에서 방지하는 효과에 도달할 수 있다. 한편, 유전체층(100)의 내부에 바이어 홀(400)을 설치하되, 상기 바이어 홀(400)은 전자 소자(300)의 접선 단자(310)와 연통하고 유전체층(100)의 상부 표면 및 하부 표면의 회선층(520)까지 연장한다. 전자 소자(300)의 단일면으로 방열하는 종래 기술에 비해, 바이어 홀(400)과 유전체층(100)의 상부 표면 및 하부 표면의 회선층(520)을 연통하여 방열하는 방식은 전자 소자(300)의 방열 면적을 증가시켜 방열효율을 향상시켰다. 게다가 전자 소자(300)의 배면에 피복된 차폐층(510)도 방열 기능이 있으므로 전자 소자(300)의 방열효율을 더욱 향상시켰다. 다시 절연층(200) 재료를 이용하여 캐비티 유닛(130)을 예비 충진하므로 실장처리한 후 래미네이트에 의한 재 감축 공정을 수행할 필요가 없어 생산주기를 대폭으로 단축하고 생산 원가를 낮추고 재료의 사용량을 감소하는 동시에 환경 오염을 줄였다.
유의할 것은, 전자 소자(300)는 디바이스, 칩일 수 있으나 이에 한정되지 않으며 능동 디바이스 또는 수동 디바이스일 수도 있으며 독립된 칩 또는 디바이스일 수도 다수의 칩 또는 디바이스의 조합일 수 있는데, 용도에 따라 서로 다른 기능을 갖는 디바이스일 수도 RF 칩 또는 로직 칩일 수도 있다. 칩 또는 디바이스의 종류 및 개수는 실제 수요에 따라 3D 백투백의 형태로 다수의 칩의 조합을 적층할 수도 있고 상하 좌우의 형태로 단일층 어레이 조합으로 설계할 수도 있다. 전자 소자(300)는 정면이 아래로 향하면서 캐비티 유닛(130) 내에 장착할 수 있는데, 이 경우 하부 표면의 회선층(520)과 연통하여 전도하고 방열한다. 또한 배면이 캐비티 유닛(130)에 장착할 수 있는데, 이 경우 단자(310)는 상부 표면에 설치된 회선층(520)과 연통하여 전도하고 방열할 수 있다. 전자 소자(300)의 구체적인 설치방향은 설계 수요에 따라 설정할 수 있는데, 다양한 방향설정은 모두 본 출원의 보호범위에 속한다.
도 14를 참조하면, 본 출원의 일 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조를 제공한다. 상기 유전체층(100)은 적어도 한 층을 포함하고 상기 유전체층(100)의 각층의 표면마다 회선층(520)이 설치되어 있다.
일 실시예에서, 유전체층(100)은 단일층 전자 소자(300)의 임베디드 패키징을 구현하는 단일층일 수 있으며 적층을 이루는 전자 소자(300)의 임베디드 패키징을 구현하는 다수 층일 수도 있다. 각 층의 유전체층(100) 표면에는 모두 회선층(520)이 설치되고, 각층의 유전체층(100) 사이의 회선층(520)은 바이어 홀(400)을 통해 연통하며 최종적으로 최외층 유전체층(100)의 상부 표면 또는 하부 표면 및 주변 표면에 차폐층(510) 및 회선층(520)을 형성함으로써 차폐, 방열 및 전기적 인터페이스 인출 기능을 구현한다.
본 출원의 일 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조를 제공한다. 상기 전자 소자(300)의 노출된 일단을 피복하는 차폐층(510)과 상기 유전체층(100) 표면의 차폐층(510)은 바이어 홀을 통해 연통될 수도 있다.
도 10 및 도 13을 참조하면, 일 실시예에서 상기 전자 소자(300)의 노출된 일단을 피복하는 차폐층(510)과 상기 유전체층(100) 표면의 차폐층(510)은 하나의 완전한 금속층(500)으로 형성되거나 금속층(500)의 중간 간격에 유전체층(100)을 충진하여 형성되므로 기존에 하나로 연결된 금속층(500) 사이에 금속 바이어 홀(400)을 형성하여 연통시키므로 마찬가지로 차폐 및 방열의 기능을 구현할 수 있다. 또한 유전체층(100)을 간격 사이에 충진하는 방식은, 금속과 전자 소자(300) 표면의 상이한 열팽창 계수로 인해 생기는 응력 손상을 저하시킬 수도 있다.
도 6 내지 도 13을 참조하면, 본 출원의 일 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조를 제공한다. 상기 금속층(500)은 시드층(530) 및 피복층(540)을 포함하고, 상기 시드층(530)은 상기 피복층(540)의 저부에 설치된다.
일 실시예에서, 금속층(500)은 두께가 상대적으로 얇은 시드층(530)과 두께가 상대적으로 두꺼운 피복층(540)으로 구성되며, 시드층(530)은 피복층(540)의 저부에 설치되고, 시드층(530)은 피복층(540)에 양호한 피복 기초를 마련하여 피복층(540)의 품질을 향상시킬 수 있고, 시드층(530)은 티타늄, 구리, 티타늄-텅스텐 합금 등 금속재료일 수 있으며, 피복층(540)은 구리일 수 있으나 이에 한정되지 않는다.
도 1를 참조하면, 본 출원의 일 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조를 제공한다. 상기 절연층(200)은 액체 감광성 유전재료로서, 고온에 의해 경화될 수 있다.
일 실시예에서, 절연층(200)은 액체 감광성 유전재료이며, 디스펜싱 또는 스크린 프린팅 등 방식으로 충진 가능하며, 여기서 액체 감광성 유전재료는 고온에 의해 경화되는 기능이 있으며 액체상태일 때 전자 소자(300)의 실장 위치와 노출 높이를 쉽게 조정할 수 있는 바, 조정을 거친 후 경화시키면 전자 소자(300)를 더욱 정확하게 장착할 수 있다. 절연층(200) 재료는 프린팅 잉크일 수 있으나 이에 한정되지 않는다. 한편, 액체 감광성 유전재료를 이용하여 캐비티 유닛을 예비 충진할 때 실장한 후 래미네이트에 의한 재 감축 고정을 수행할 필요가 없어 생산주기를 대폭으로 단축하고 원가를 낮추고 재료의 사용량을 감소하는 동시에 환경 오염을 줄였다.
상기 방열 겸 전자기 차폐 임베디드 패키징 구조에 의해, 본 출원의 방열 겸 전자기 차폐 임베디드 패키징 구조를 제조하는 방법의 각 실시예를 제시한다.
도 2를 참조하면, 본 출원의 다른 일 실시예는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법의 플로우 차트를 더 제공한다. 상기 방법은,
S100: 바이어 홀(400)과 캐비티 유닛(130)을 갖는 제1 유전체층(110)을 제공하되, 상기 제1 유전체층(110)의 주변 표면과 상기 바이어 홀(400) 내에 금속층(500)이 피복되어 있다.
도 3에 도시된 바와 같이, 제1 유전체층(110)을 이용하여 유기 프레임을 제작하되, 프레임의 내부에 하나 이상의 관통 바이어 홀(400)과 하나 이상의 캐비티 유닛(130)을 포함하고, 캐비티 유닛(130)의 부피와 개수는 임베디드하고자 하는 전자 소자(300)의 크기와 설계 수요에 따라 설정할 수 있으며 바이어 홀(400)의 개수와 위치는 전자 소자의 위치와 방열량에 의해 설정할 수 있다.
S200: 캐비티 유닛(130) 내에 절연층(200)을 설치하고, 전자 소자(300)를 상기 절연층(200)의 저부에 실장하고, 상기 절연층(200)을 경화 및 포토에칭하여 전자 소자(300)의 단자(310)를 노출시킨다. 여기서 상기 전자 소자(300)의 상단은 상기 절연층(200)으로부터 노출된다. 단계S200은 구체적으로 다음 단계를 포함하나 이에 한정되지 않는다.
S210: 상기 제1 유전체층(110)의 하부 표면에 접착 테이프(600)를 래미네이트하고;
S220: 감광성 액체 유전재료를 캐비티 유닛(130)에 소정량 충진하여 절연층(200)을 형성하고;
S230: 전자 소자(300)를 상기 절연층(200)의 저부에 실장하고;
S240: 상기 절연층(200)을 예비 경화시키고;
S250: 상기 접착 테이프(600)를 제거하고;
S260: 상기 절연층(200)을 고온 경화 및 포토에칭하여 전자 소자(300)의 단자(310)를 노출시킨다.
도 4 및 도 5에 도시된 바와 같이, 도 4에서 제1 유전체층(110)의 하부 표면에 접착 테이프(600)를 래미네이트하여 캐비티 유닛(130)의 저부를 실링한 후 액체 감광성 유전재료로 구성된 절연층(200)을 충진하고, 액체 재료를 사용하면 절연층(200)의 충진량 및 충진 높이를 제어하기 용이하며 전자 소자(300)를 장착하기 편리할 뿐만 아니라 전자 소자(300)를 실장한 후 래미네이트에 의한 감축공정을 수행할 필요가 없어 생산주기를 대폭으로 단축하고 원가를 절감할 수 있다. 마지막으로 전자 소자(300)를 절연층(200)의 저부에 실장하는데, 여기서 전자 소자(300)의 단자(310) 면이 아래로 향하되 제1 유전체층(110)의 하부 표면에 근접하고, 전자 소자(300)의 탑부는 절연층(200)보다 높으므로 추후 금속층(500)과 쉽게 연결하여 방열 및 차폐를 구현한다. 도 5에서, 충진이 완료된 절연층(200)을 예비 경화시키는데, 이는 액체 절연층(200)을 응고시켜 접착 테이프(600)를 손쉽게 제거하기 위한 것이며, 예비 경화 온도는 접착 테이프(600)에 손상을 입히지 않는다. 접착 테이프(600)를 제거한 후 절연층(200)을 고온에 의해 경화시킨 후 경화된 절연층(200)의 표면을 포토에칭하여 전자 소자의 단자(310)를 노출시킨다.
유의할 것은, 접착 테이프(600)가 적재 역할을 하지만 접착 테이프(600)를 고온 경화 처리할 필요가 없어 적재용 접착 테이프(600)의 높은 성능 요구를 낮추었고 생산 원가를 저하시켰다. 적재용 접착 테이프(600)를 고온 처리하지 않아도 되므로 적재용 접착 테이프(600)를 여러 번 반복 이용할 수 있다. 전자 소자(300)와 적재용 접착 테이프(600)를 직접 접촉시키고 고온 경화시키므로 접착 테이프(600)를 제거할 때 전자 소자(300)의 표면에 일정한 비율의 잔류 폐테이프가 생기는 종래 기술에 비해, 본 방법은 고온 경화 시 접착 테이프(600)와 직접 접촉하지 않으므로 테이프가 전자 소자(300)에 잔류하는 문제를 해소하고 제품의 수율을 향상시켰다.
S300: 상기 제1 유전체층(110)의 상부 표면 및 하부 표면에 제1 금속층(501)을 형성하고, 상기 제1 금속층(501)을 포토에칭하여 제1 회선층(521)과 제1 차폐층(511)을 형성하고, 상기 제1 회선층(521)은 상기 단자(310) 및 상기 바이어 홀(400)과 연통하고, 상기 제1 차폐층(511)은 상기 제1 유전체층(110)의 주변 표면의 금속층(500)과 연통한다.
도 6에 도시된 바와 같이, 일 실시예에서 상기 제1 금속층(501)의 형성 과정은,
상기 제1 유전체층(110)의 상부 표면에 금속 또는 금속 합금 재료인 시드층(530)을 형성하고;
상기 시드층(530)의 표면에 일정 두께를 갖는 금속 재료를 포함하는 피복층(540)을 형성하는 것을 포함한다.
도 6에 도시된 바와 같이, 화학적 구리 도금 또는 스퍼터링 방식을 이용하여 단계S200의 기초 상에서 제1 유전체층(110)의 상부 표면 및 하부 표면 전체에 금속 시드층(530)을 얇게 한층 형성한다. 여기서 흔히 사용되는 시드층(530) 금속은 티타늄, 구리, 티타늄-텅스텐 합금이나 이에 한정되지 않는다. 더 나아가 금속 시드층(530) 위에 금속 피복층(540)을 전기도금한다. 금속의 우수한 도전성 및 열전도성을 고려하여 구리를 이용하여 전기도금하고 바이어 홀 충진 전기도금 공정을 통해 캐비티 유닛(130) 및 모든 금속 시드층(530) 위에 일정 두께의 구리 금속을 형성하는데 이렇게 하는 목적은 전자 소자(300)의 배면 및 절연층(200)의 상부 측벽 부분이 모두 금속에 의해 피복되도록 하여 전자 소자(300)와 주변 표면의 금속층(500)을 상호 연결시켜 열량을 패키지체의 외표면에 전달하여 디바이스의 작업온도를 효과적으로 낮추기 위함이다.
본 출원의 일부 실시예에서, 시드층(530)은 피복층(540)에 양호한 피복 기초를 마련하여 피복층(540)의 품질을 향상시킬 수 있다. 그러므로 본 출원의 일 실시예에서 시드층(530)의 두께를 1000nm, 피복층(540)의 두께를 8000nm, 시드층(530)과 피복층(540)의 두께를 상대적으로 설계하는 것이 바람직하다. 구체적인 두께 파라미터는 실제 공정 및 설계 수요를 만족하기만 하면 되며 이 경우 모두 본 출원의 보호범위에 속한다.
도 7에 도시된 바와 같이, 제1 금속층(501)을 포토에칭하여 제1 회선층(521) 및 제1 차폐층(511)을 형성하고 제1 금속층(501)의 표면에 포토레지스트 또는 감광성의 드라이 필름을 부착한 후 포토레지스트 또는 감광성의 드라이 필름을 노광, 현상하는 방식으로 회선 패턴을 형성하고 식각방식으로 패턴에 대응되는 부분의 피복층(540) 및 시드층(530)을 제거하여 제1 회선층(521)과 제1 차폐층(511)을 형성한다. 여기서, 제1 회선층과 전자 소자(300)는 서로 연통되고 제1 유전체층(110)의 양단 표면에 위치하므로 전자 소자(300)의 전기 핀의 외부 인출이 가능하여 추후 전자 소자(300)에 대한 전기적인 연통 또는 테스트를 간편하게 진행할 수 있고 제1 차폐층(511)은 제1 유전체층의 주변 표면의 금속층(500)과 직접적으로 연통하여 전자기 간섭 및 방열을 방지하는 역할을 한다. 마지막으로 박리 방식으로 포토레지스트 또는 감광성의 드라이 필름을 제거한다.
도 8 내지 도 10을 참조하며, 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법은 다음 단계를 더 포함할 수 있다.
상기 제1 금속층(501)의 표면에 제2 유전체층(120)을 형성하고 상기 제2 유전체층(120)을 포토에칭하고 도금하여 제2 금속층(502)을 형성하고, 도 8에서, 단계S300의 제2 유전체층(120)은 상하 두 부분을 포함하고, 상하 두 부분의 제2 유전체층(120)의 외측 표면에 포토레지스트 또는 감광성의 드라이 필름을 부착한 후 포토레지스트 또는 감광성의 드라이 필름을 포토에칭하여 금속 바이어 홀(400)을 형성하고 다시 전기도금하여 금속 포스트 및 주변 표면의 금속층(500)을 형성한 후 우선 제2 유전체층(120) 재료를 압착하여 연결을 더 견고하게 하고, 플라즈마 식각 또는 폴리싱 등 공정을 통해 제2 유전체층(120) 재료를 감축하여 금속 포스트의 상하 표면 및 유전재료의 상하 표면을 노출시킨다. 도 9에서, 화학적 전기도금 또는 물리적 스퍼터링 방식으로 제2 유전체층(120) 재료의 주변 및 상하 표면에 금속 시드층(530) 및 피복층(540)을 포함하는 제2 금속층(502)을 형성하고 패턴 전기도금 또는 네거티브 식각 방식으로 상기 제2 금속층(502)을 포토에칭하여 제2 회선층(522) 및 제2 차폐층(512)을 형성하되, 상기 제1 회선층(521)과 상기 제2 회선층(522)은 상기 바이어 홀(400)과 연통하고, 상기 제1 차폐층(511), 상기 제2 차폐층(512)은 상기 제1 유전체층(110)의 주변 표면의 금속과 연통한다. 도 10에 도시된 바와 같이, 외층(外層)의 양면에 비 도전성 유전재료인 솔더 레지스트 재료를 도포하거나 압착하고, 노광 및 현상을 통해 솔더 레지스트 재료에 특정 솔더 레지스트 윈도우(700)를 형성한다. 회선층(520)은 전자 소자(300)와 연통하고 솔더 레지스트 윈도우(700)를 통해 회선층(520)과 차폐층(510)을 격리시켜 내부 전자 디바이스의 전기적 핀과 주변 표면의 차폐층 사이를 전기적 격리함으로써 내부 전자 디바이스의 레이어 아웃과 테스트를 진행한다.
도 14를 참조하면, 본 출원의 일 실시예에서, 다층 패키지징 구조를 더 설치할 수 있는 바, 즉 상기 제N 금속층(500)의 표면에 제N+1 유전체층(100)을 형성하고 상기 제N+1 유전체층(100)을 포토에칭하고 도금하여 제N+1 금속층(500)을 형성하고;
상기 제N+1 금속층(500)을 포토에칭하여 제N+1 회선층(520) 및 제N+1 차폐층(510)을 형성하되, 상기 제1 회선층(521), ……상기 제N+1 회선층(520)은 상기 바이어 홀(400)과 연통하고, 상기 제1 차폐층(511), ……상기 제N+1 차폐층(510)은 상기 제1 유전체층(110)의 주변 표면의 금속과 연통하고, 여기서, N≥1이다. 본 출원의 방열 겸 전자기 차폐 임베디드 패키징 구조는 배판 및 배선층의 개수에 따라 다층으로 설치할 수 있다. 여기서, 내부 회선층(520) 사이는 내부 바이어 홀(400)을 통해 최종적으로 가장 외측인 유전체층(100)의 표면까지 연통하고, 차폐층(510)은 각 유전체층(100) 주변 표면의 금속층(500)과 내부 바이어 홀(400)을 통해 연통한다.
도 8 내지 도 13에 도시된 바와 같이, 본 출원의 다른 일 실시예에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법에서, 상기 제1 차폐층(511), 상기 제2 차폐층(512)은 상기 제1 유전체층(110)의 주변 표면의 금속과 연통하고 상기 1 차폐층(511)과 상기 제2 차폐층(512)의 연통 방식은 다음 중 적어도 하나를 포함한다.
상기 캐비티 유닛(130)의 상부 표면과 대응하는 제2 유전체층(120)을 완전히 식각하여 상기 제1 차폐층(511)과 상기 제2 차폐층(512)을 틈새없이 연결한다. 구체적으로 상기 실시예의 도 8 내지 도 10에 도시된 바와 같다.
일 실시예에서, 상기 제1 차폐층(511)과 상기 제2 차폐층(512)의 연통 방식은, 상기 캐비티 유닛(130)의 상부 표면에 대응되는 제2 유전체층(120)을 부분적으로 식각하여 상기 제1 차폐층(511)과 상기 제2 차폐층(512)에 제2 유전체(120)가 충진되도록 한다. 도 11에 도시된 바와 같이, 단계S300의 제2 유전체층(120)의 상하 표면에 포토레지스트 또는 감광성의 드라이 필름을 부착하고, 포토레지스트 또는 감광성의 드라이 필름을 포토에칭하여 금속 바이어 홀(400)을 형성하되, 상기 금속 바이어 홀(400)은 회선층(520)에 연결된 금속 바이어 홀(400)을 포함할 뿐만 아니라 캐비티 유닛(130)의 상부 표면에 위치한 금속층(500)의 금속 바이어 홀(400)을 포함하고, 다시 전기도금하여 금속 포스트 및 주변 표면의 금속층(500)을 형성한 후 제2 유전체층(120) 재료를 압착하고 플라즈마 식각 또는 폴리싱 등 공정을 통해 제2 유전체층(120) 재료를 감축하여 금속 바이어 홀(400)의 상부 표면 또는 하부 표면 및 제2 유전체층(120)의 상부 표면 및 하부 표면을 노출시킨다. 도 12에 도시된 바와 같이, 화학적 전기도금 또는 물리적 스퍼터링 방식으로 제2 유전체층(120) 재료의 표면에 금속 시드층(530) 및 피복층(540)을 포함하는 제2 금속층(502)을 형성하고 패턴 전기도금 또는 네거티브 식각 방식으로 제2 회선층(522)과 제2 차폐층(512)을 형성한다. 유의할 것은, 캐비티 유닛(130)의 상부 표면에 있는 제2 차폐층(512)은 금속으로 바이어 홀(400)을 충진하는 방식으로 수직 방향의 제1 차폐층(511)과 연통하고 금속 바이어 홀(400)과 유전체가 간격을 두고 설치되는 연통관계를 통해 전자 소자(300)의 표면 응력을 균일하게 확산시키므로 패키징 구조의 전체 응력 효과를 향상시켰다. 도 13에 도시된 바와 같이, 외층(外層)의 양면에 비 도전성 유전재료인 솔더 레지스트 재료를 도포하거나 압착하고, 노광 및 현상을 통해 솔더 레지스트 재료에 특정 솔더 레지스트 윈도우(700)을 형성한다. 회선층(520)은 전자 소자(300)와 연통하고 솔더 레지스트 윈도우(700)를 통해 회선층(520)과 차폐층(510)을 격리시켜 내부 전자 디바이스의 전기적 핀과 주변 표면의 차폐층 사이를 전기적 격리함으로써 내부 전자 디바이스의 레이어 아웃과 테스트를 진행한다.
본 출원의 다른 일 실시예는 상기 임의의 일 실시예에 따른 전자기 차폐를 겸하는 임베디드 패키징 구조를 포함하는 기판을 더 제공한다.
이상 본 출원의 바람직한 실시예를 상세하게 설명하였으나 본 출원은 상기 실시형태에 제한되지 않으며 본 기술분야의 당업자는 본 출원의 정신에 위배되지 않은 조건하에 여러가지 동등한 변형 또는 대체를 진행할 수 있으며 이러한 작업은 모두 본 출원의 특허청구범위에 속한다.
100 : 유전체층
110 : 제1 유전체층
120 : 제2 유전체층
130 : 캐비티 유닛
200 : 절연층
300 : 전자 소자
310 : 단자
400 : 바이어 홀
500 : 금속층
501 : 제1 금속층
502 : 제2 금속층
510 : 차폐층
511 : 제1 차폐층
512 : 제2 차폐층
520 : 회선층
521 : 제1 회선층
522 : 제2 회선층
530 : 시드층
540 : 피복층
600 : 접착 테이프
700 : 솔더 레지스트 윈도우

Claims (11)

  1. 바이어 홀 및 캐비티 유닛을 갖는 제1 유전체층을 제공하는 단계, -상기 제1 유전체층의 주변 표면과 상기 바이어 홀 내에 금속층이 피복됨-;
    캐비티 유닛 내에 절연층을 설치하고, 전자 소자를 상기 절연층의 저부에 실장하고 상기 절연층을 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계, -여기서 상기 전자 소자의 상단은 상기 절연층으로부터 노출됨-;
    상기 제1 유전체층의 상부 표면 및 하부 표면에 제1 금속층을 형성하고, 상기 제1 금속층을 포토에칭하여 제1 회선층 및 제1 차폐층을 형성하는 단계, -상기 제1 회선층은 상기 단자 및 상기 바이어 홀과 연통하고 상기 제1 차폐층은 상기 제1 유전체층의 주변 표면의 금속층과 연통함-;을 포함하고,
    상기 캐비티 유닛 내에 절연층을 설치하고 전자 소자를 상기 절연층의 저부에 실장하고 상기 절연층을 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계는,
    접착 테이프를 상기 제1 유전체층의 하부 표면에 래미네이트하는 단계;
    일정량의 감광성 액체 유전재료를 캐비티 유닛에 충진하여 절연층을 형성하는 단계;
    전자 소자를 상기 절연층의 저부에 실장하는 단계;
    상기 절연층을 예비 경화하는 단계;
    상기 접착 테이프를 제거하는 단계;
    상기 절연층을 고온 경화 및 포토에칭하여 전자 소자의 단자를 노출시키는 단계;를 포함하는 것을 특징으로 하는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법.
  2. 제1항에 있어서,
    상기 제1 금속층을 형성하는 단계는,
    상기 제1 유전체층의 상부 표면에 금속 재료인 시드층을 형성하는 단계;
    상기 시드층의 표면에 일정 두께를 갖는 금속재료인 피복층을 형성하는 단계;를 포함하는 것을 특징으로 하는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법.
  3. 제1항 내지 제2항 중 어느 한 항에 따른 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법에 있어서,
    제N 금속층의 표면에 제N+1 유전체층을 형성하고 상기 제N+1 유전체층을 포토에칭하고 도금하여 제N+1 금속층을 형성하는 단계;
    상기 제N+1 금속층을 포토에칭하여 제N+1 회선층 및 제N+1 차폐층을 형성하는 단계, -상기 제1 회선층, …… 상기 제N+1 회선층은 상기 바이어 홀과 연통하고, 상기 제1 차폐층, ……상기 제N+1 차폐층은 상기 유전체층의 주변 표면의 금속층과 연통하되, 여기서 N≥1임-;을 더 포함하는 것을 특징으로 하는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법.
  4. 제3항에 있어서,
    상기 제1 차폐층 및 상기 제N+1 차폐층은 상기 유전체층의 주변 표면의 금속층과 연통하고, 상기 제1 차폐층과 상기 제N+1 차폐층의 연통 방식은,
    상기 캐비티 유닛의 상부 표면에 대응하는 제N+1 유전체층을 완전히 식각한 후 금속을 충진하여 상기 제1 차폐층과 상기 제N+1 차폐층을 금속으로 틈새없이 연결하는 방식;
    상기 캐비티 유닛의 상부 표면에 대응하는 제N+1 유전체층을 부분적으로 식각하여 바이어 홀 윈도우를 형성하고 금속을 충진하여 상기 제1 차폐층과 상기 제N+1 차폐층을 바이어 홀로 연통하는 방식; 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 방열 겸 전자기 차폐 임베디드 패키징 구조의 제조방법.

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