KR102563109B1 - 디스플레이 장치 - Google Patents

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Abstract

본 출원은 컬럼 구동 회로의 출력 채널 수가 감소될 수 있는 디스플레이 장치를 제공하는 것으로, 본 출원의 일 예에 따른 디스플레이 장치는 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부, 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로, 수평 기간마다 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로, 및 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 데이터 신호를 데이터 선택 신호에 따라 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며, 데이터 선택 신호의 주기는 1 수평 기간보다 길 수 있다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 출원은 디스플레이 장치에 관한 것이다.
디스플레이 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 웨어러블 기기, 또는 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
종래의 디스플레이 장치는 디스플레이 패널과 디스플레이 패널을 구동하기 위한 컬럼 구동 회로와 스캔 구동 회로를 포함한다.
디스플레이 패널은 복수의 데이터 라인과 복수의 게이트 라인에 의해 정의되는 픽셀 영역마다 마련된 복수의 서브 픽셀을 포함한다.
컬럼 구동 회로는 복수의 데이터 링크 라인을 통해서 복수의 데이터 라인 각각과 일대일로 연결된다. 이러한 컬럼 구동 회로는 복수의 데이터 라인 각각에 데이터 전압을 공급한다.
스캔 구동 회로는 복수의 게이트 링크 라인을 통해서 복수의 게이트 라인 각각과 일대일로 연결된다. 이러한 스캔 구동 회로는 복수의 게이트 라인 각각에 스캔 신호를 공급한다.
최근에는 디스플레이 패널의 크기 및/또는 해상도가 증가함에 따라 데이터 라인의 개수가 많아지고 있다. 반면에, 컬럼 구동 회로는 한정된 채널 수를 가지기 때문에 디스플레이 패널이 대면적 및/또는 고해상도화됨에 따라 더 많은 컬럼 구동 회로가 필요하다.
본 출원은 컬럼 구동 회로의 출력 채널 수가 감소될 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
또한, 본 출원은 컬럼 구동 회로의 출력 채널 수가 감소되면서 소비 전력이 감소될 수 있는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
본 출원의 일 예에 따른 디스플레이 장치는 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부, 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로, 수평 기간마다 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로, 및 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 데이터 신호를 데이터 선택 신호에 따라 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며, 데이터 선택 신호의 주기는 1 수평 기간보다 길 수 있다.
본 출원의 일 예에 따른 디스플레이 장치는 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부, 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로, 수평 기간마다 서로 다른 컬러를 표시하는 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로, 및 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 제 1 데이터 신호와 제 2 데이터 신호를 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며, 제 i(i는 자연수) 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호는 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들에 순차적으로 공급되며, 데이터 분배 회로는 제 i 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호를 2개의 컬럼 라인 그룹들 중 어느 하나에 연속적으로 공급할 수 있다.
본 출원은 컬럼 구동 회로의 출력 채널 수를 감소시키면서 디스플레이 장치의 소비 전력을 감소시킬 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 본 출원의 일 예에 따른 픽셀의 등가 회로도이다.
도 3은 도 1에 도시된 일 예에 따른 픽셀들의 배치 구조와 픽셀 데이터의 정렬 순서 및 데이터 신호의 공급 순서를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 픽셀 구조에 따른 데이터 신호와 데이터 선택 신호 및 스캔 제어 신호를 설명하기 위한 파형도이다.
도 5는 도 1에 도시된 데이터 분배 회로를 설명하기 위한 도면이다.
도 6은 도 3에 도시된 픽셀 배치 구조에 따른 데이터 신호의 공급 방법을 설명하기 위한 도면이다.
도 7은 도 1에 도시된 다른 예에 따른 픽셀들의 배치 구조와 픽셀 데이터의 정렬 순서 및 데이터 신호의 공급 순서를 설명하기 위한 도면이다.
도 8은 도 7에 도시된 픽셀 배치 구조에 따른 데이터 신호의 공급 방법을 설명하기 위한 도면이다.
도 9는 도 1에 도시된 또 다른 예에 따른 픽셀들의 배치 구조와 픽셀 데이터의 정렬 순서 및 데이터 신호의 공급 순서를 설명하기 위한 도면이다.
도 10은 도 9에 도시된 픽셀 배치 구조에 따른 데이터 신호의 공급 방법을 설명하기 위한 도면이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원의 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원의 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원의 예를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제 2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 디스플레이 장치의 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 출원의 일 예에 따른 디스플레이 장치를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 본 출원의 일 예에 따른 디스플레이 장치는 디스플레이 패널(100), 타이밍 제어부(200), 로우(row) 구동 회로(300), 컬럼(column) 구동 회로(400), 및 데이터 분배 회로(500)를 포함한다.
디스플레이 패널(100)은 기판, 기판 상에 정의된 표시부(DP), 및 표시부(DP)를 둘러싸는 비표시부(NDP)를 포함할 수 있다.
기판은 베이스 기판(또는 베이스층)으로서, 플라스틱 재질 또는 유리 재질을 포함한다. 일 예에 따른 기판은 평면적으로 사각 형태, 각 모서리 부분이 일정한 곡률반경으로 라운딩된 사각 형태, 또는 적어도 6개의 변을 갖는 비사각 형태를 가질 수 있다. 예를 들어, 비사각 형태를 갖는 기판은 적어도 하나의 돌출부 또는 적어도 하나의 노치부(notch portion)를 포함할 수 있다.
일 예에 따른 기판은 불투명 또는 유색 폴리이미드(polyimide) 재질을 포함할 수 있다. 예를 들어, 폴리이미드 재질의 기판은 상대적으로 두꺼운 캐리어 기판에 마련되어 있는 릴리즈층의 전면(前面)에 일정 두께로 코팅된 폴리이미드 수지가 경화된 것일 수 있다. 이 경우, 캐리어 유리 기판은 레이저 릴리즈 공정을 이용한 릴리즈층의 릴리즈에 의해 기판으로부터 분리된다. 이러한 일 예에 따른 기판은 두께 방향(Z)을 기준으로, 기판의 후면에 결합된 백 플레이트를 더 포함한다. 백 플레이트는 기판을 평면 상태로 유지시킨다. 일 예에 따른 백 플레이트는 플라스틱 재질, 예를 들어, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 재질을 포함할 수 있다. 이러한 백 플레이트는 캐리어 유리 기판으로부터 분리된 기판의 후면에 라미네이팅될 수 있다.
다른 예에 따른 기판은 플렉서블 유리 기판일 수 있다. 예를 들어, 유리 재질의 기판은 100마이크로미터 이하의 두께를 갖는 박형 유리 기판이거나, 디스플레이 패널(100)의 제조 공정 완료 이후에 수행되는 기판 식각 공정에 의해 100마이크로미터 이하의 두께를 가지도록 식각된 캐리어 유리 기판일 수 있다.
표시부(DP)는 로우 라인 그룹들(row line groups)과 컬럼 라인 그룹들(column line groups)에 의해 정의된 픽셀 영역에 배치된 픽셀들(P)을 포함할 수 있다.
로우 라인 그룹들은 제 1 방향(X)을 따라 길게 연장되고, 제 1 방향(X)과 교차하는 제 2 방향(Y)을 따라 서로 이격될 수 있다.
일 예에 따른 로우 라인 그룹들은 표시부(DP)의 각 수평 라인에 배치된 픽셀들(P)에 스캔 제어 신호(또는 게이트 신호)를 공급할 수 있다. 이 경우, 하나의 로우 라인 그룹은 해당하는 수평 라인에 배치된 픽셀들(P)에 공통적으로 연결된 스캔 제어 라인(또는 게이트 라인)을 포함할 수 있다.
다른 예에 따른 로우 라인 그룹들은 표시부(DP)의 각 수평 라인에 배치된 픽셀들(P)에 스캔 제어 신호와 발광 제어 신호 및 초기화 제어 신호를 공급할 수 있다. 이 경우, 하나의 로우 라인 그룹은 해당하는 수평 라인에 배치된 픽셀들(P)에 공통적으로 연결된 스캔 제어 라인과 발광 제어 라인 및 초기화 제어 라인을 포함할 수 있다.
또 다른 예에 따른 로우 라인 그룹들은 표시부(DP)의 각 수평 라인에 배치된 픽셀들(P)에 스캔 제어 신호와 센싱 제어 신호를 공급할 수 있다. 이 경우, 하나의 로우 라인 그룹은 해당하는 수평 라인에 배치된 픽셀들(P)에 공통적으로 연결된 스캔 제어 라인과 센싱 제어 라인을 포함할 수 있다.
일 예에 따른 컬럼 라인 그룹들은 제 2 방향(Y)을 따라 길게 연장되고, 제 1 방향(X)을 따라 서로 이격될 수 있다.
일 예에 따른 컬럼 라인 그룹들은 표시부(DP)의 각 수직 라인에 배치된 픽셀들(P)에 데이터 신호를 공급할 수 있다. 이 경우, 하나의 컬럼 라인 그룹은 해당하는 수직 라인에 배치된 픽셀들(P)에 공통적으로 연결된 데이터 라인을 포함할 수 있다.
다른 예에 따른 컬럼 라인 그룹들은 표시부(DP)의 각 수직 라인에 배치된 픽셀들(P)에 데이터 신호와 픽셀 구동 전압을 공급할 수 있다. 이 경우, 하나의 컬럼 라인 그룹은 해당하는 수직 라인에 배치된 픽셀들(P)에 공통적으로 연결된 데이터 라인과 픽셀 구동 전원 라인을 포함할 수 있다.
또 다른 예에 따른 컬럼 라인 그룹들은 표시부(DP)의 각 수직 라인에 배치된 픽셀들(P)에 데이터 신호와 픽셀 구동 전압 및 초기화 전압을 공급할 수 있다. 이 경우, 하나의 컬럼 라인 그룹은 해당하는 수직 라인에 배치된 픽셀들(P)에 공통적으로 연결된 데이터 라인과 픽셀 구동 전원 라인 및 초기화 전압 라인을 포함할 수 있다.
또 다른 예에 따른 컬럼 라인 그룹들은 표시부(DP)의 각 수직 라인에 배치된 픽셀들(P)에 데이터 신호와 픽셀 구동 전압 및 레퍼런스 전압을 공급할 수 있다. 이 경우, 하나의 컬럼 라인 그룹은 해당하는 수직 라인에 배치된 픽셀들(P)에 공통적으로 연결된 데이터 라인과 픽셀 구동 전원 라인 및 레퍼런스 라인을 포함할 수 있다.
상기 픽셀들(P)은 기판의 표시부(DP) 상에 정의된 픽셀 영역마다 개별적으로 배치되고, 픽셀 영역을 통과하거나 픽셀 영역의 주변에 배치된 컬럼 라인과 로우 라인과 전기적으로 연결된다.
일 예에 따른 픽셀들(P)은 표시부(DP) 상에 스트라이프(stripe) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 픽셀은 적색 픽셀, 녹색 픽셀, 및 청색 픽셀을 포함할 수 있으며, 나아가 하나의 단위 픽셀은 백색 픽셀을 더 포함할 수 있다.
다른 예에 따른 픽셀들(P)은 표시부(DP) 상에 펜타일(pentile) 구조를 가지도록 배치될 수 있다. 이 경우, 하나의 단위 픽셀은 평면적으로 서로 인접하도록 다각 형태로 배치된 적어도 하나의 적색 픽셀, 적어도 2개의 녹색 픽셀, 및 적어도 하나의 청색 픽셀들을 포함할 수 있다. 예를 들어, 펜타일 구조를 갖는 하나의 단위 픽셀은 하나의 적색 픽셀, 2개의 녹색 픽셀, 및 하나의 청색 픽셀이 평면적으로 팔각 형태를 가지도록 배치될 수 있고, 이 경우 청색 픽셀은 상대적으로 가장 큰 크기의 개구 영역(또는 발광 영역)을 가질 수 있으며, 녹색 픽셀은 상대적으로 가장 작은 크기의 개수 영역을 가질 수 있다.
비표시부(NDP)는 표시부(DP)을 둘러싸도록 기판의 가장자리를 따라 마련될 수 있다. 비표시부(NDP) 중 일측 비표시부는 패드부를 포함할 수 있다.
패드부는 기판의 일측 비표시부에 배치되고, 데이터 분배 회로(500)와 전기적으로 연결됨과 아울러 컬럼 구동 회로(400)와 전기적으로 연결된다.
타이밍 제어부(200)는 입력 영상 데이터(Idata)를 디스플레이 패널(100)의 표시부(DP)에 배치된 픽셀들(P)의 구동에 알맞도록 정렬하여 픽셀 데이터(Pdata)를 생성해 컬럼 구동 회로(400)에 제공한다. 예를 들어, 타이밍 제어부(200)는 적어도 하나의 라인 메모리 또는 프레임 메모리에 입력 영상 데이터(Idata)를 임시 저장하고, 임시 저장된 입력 영상 데이터(Idata)를 수평 라인 단위로 정렬하고, 정렬된 수평 라인 데이터를 픽셀들(P)의 구동에 알맞도록 재정렬하여 수평 라인 단위의 픽셀 데이터(Pdata)를 생성할 수 있다. 이러한 타이밍 제어부(200)는 제어 보드 또는 데이터 인쇄 회로 기판에 실장될 수 있다.
타이밍 제어부(200)는 타이밍 동기 신호(TSS)를 기반으로 수평 기간마다 픽셀들(P)에 데이터 신호(또는 아날로그 데이터 신호)를 순차적으로 출력하기 위한 데이터 제어 신호(DCS)와 데이터 선택 신호(DSS)를 각각 생성해 컬럼 구동 회로(400)에 제공한다. 예를 들어, 타이밍 제어부(200)는 타이밍 동기 신호(TSS)의 수직 동기 신호와 메인 클럭을 기반으로 타이밍 동기 신호(TSS)의 수평 동기 신호에 해당하는 매 수평 기간을 제 1 시분할 기간과 제 2 시분할 기간으로 구동하기 위한 데이터 제어 신호(DCS)를 생성한다. 그리고, 타이밍 제어부(200)는 타이밍 동기 신호(TSS)의 수직 동기 신호와 메인 클럭을 기반으로 타이밍 동기 신호(TSS)의 수평 동기 신호를 기반으로 1 수평 기간보다 긴 주기를 갖는 데이터 선택 신호(DSS)를 생성한다. 이 경우, 타이밍 제어부(200)는 1 수평 기간보다 긴 주기를 갖는 데이터 선택 신호(DSS)를 생성함으로써 데이터 선택 신호(DSS)의 천이(transition)를 감소시키고, 이를 통해 디스플레이 장치의 소비 전력을 감소시킨다. 예를 들어, 데이터 선택 신호(DSS)의 주기는 2 수평 기간일 수 있다.
타이밍 제어부(200)는 타이밍 동기 신호(TSS)의 수직 동기 신호와 메인 클럭을 기반으로 타이밍 동기 신호(TSS)의 수평 동기 신호를 기반으로 1 수평 기간마다 픽셀들(P)에 로우 신호를 공급하기 위한 스타트 신호와 복수의 쉬프트 클럭 등을 포함하는 로우 제어 신호(RCS)를 생성해 로우 구동 회로(300)에 제공한다. 여기서, 로우 신호는 스캔 제어 신호, 발광 제어 신호, 초기화 제어 신호, 및 센싱 제어 신호 중 적어도 하나를 포함할 수 있다.
로우 구동 회로(300)는 타이밍 제어부(200)로부터 제공되는 로우 제어 신호(RCS)에 기초하여 표시부(DP)의 각 수평 라인에 배치된 픽셀들(P)에 로우 신호를 공급한다. 이 경우, 로우 제어 신호(RCS)는 패드부와 기판의 적어도 일측 모서리 부분을 경유하여 로우 구동 회로(300)에 공급될 수 있다.
일 예에 따른 로우 구동 회로(300)는 픽셀들(P)의 박막 트랜지스터의 제조 공정과 함께 기판의 좌측 및/또는 우측 비표시부에 형성될 수 있다. 예를 들어, 로우 구동 회로(300)는 로우 라인 그룹들(RL) 각각과 전기적으로 연결된 복수의 스테이지를 갖는 쉬프트 레지스터로 구성될 수 있다.
일 예로서, 로우 구동 회로(300)는 기판의 좌측 비표시부에 형성되고, 싱글 피딩(single feeding) 방식에 따라 각 수평 라인에 배치된 픽셀들(P)에 연결된 로우 라인 그룹들(RL)을 구동할 수 있다. 싱글 피딩 방식은 로우 라인 그룹들(RL)의 일단에 신호를 공급하는 방식으로 정의될 수 있다.
다른 예로서, 로우 구동 회로(300)는 기판의 좌측 및 우측 비표시부에 각각 형성되고, 더블 피딩(double feeding) 방식에 따라 각 수평 라인에 배치된 픽셀들(P)에 연결된 로우 라인 그룹들(RL)을 구동할 수 있다. 더블 피딩 방식은 로우 라인 그룹들(RL)의 일단과 타단 각각에서 신호를 동시에 공급하는 방식으로 정의될 수 있다.
컬럼 구동 회로(400)는 데이터 분배 회로(500)와 전기적으로 연결되고 타이밍 제어부(200)와 전기적으로 연결될 수 있다. 예를 들어, 컬럼 구동 회로(400)는 기판에 마련된 패드부를 경유하여 데이터 분배 회로(500)와 전기적으로 연결될 수 있다. 그리고, 컬럼 구동 회로(400)는 데이터 인쇄 회로 기판을 통해 타이밍 제어부(200)에 연결되거나 데이터 인쇄 회로 기판과 제어 보드를 통해 타이밍 제어부(200)에 연결될 수 있다.
컬럼 구동 회로(400)는 타이밍 제어부(200)로부터 제공되는 픽셀 데이터(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 픽셀 데이터(Pdata)를 아날로그 형태의 데이터 신호로 변환하고, 변환된 데이터 신호를 출력 채널들을 통해 데이터 분배 회로(500)에 공급한다. 이 경우, 컬럼 구동 회로(400)는 수평 기간마다 서로 다른 컬러를 표시하는 픽셀들(P)에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력할 수 있다. 예를 들어, 컬럼 구동 회로(400)는 매 수평 기간의 제 1 시분할 기간 동안 제 1 데이터 신호를 출력하고, 매 수평 기간의 제 2 시분할 기간 동안 제 2 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 타이밍 제어부(200)로부터 제공되는 픽셀 데이터(Pdata)를 샘플링하는 디지털 처리부, 디지털 처리부로부터 공급되는 샘플링 데이터를 디지털-아날로그 변환하여 아날로그 형태의 픽셀별 데이터 신호를 출력하는 아날로그 처리부, 및 아날로그 처리부로부터 공급되는 픽셀별 데이터 신호를 데이터 분배 회로(500)에 공급하는 데이터 출력부를 포함할 수 있다.
디지털 처리부는 데이터 제어 신호(DCS) 중 소스 스타트 신호와 소스 쉬프트 클럭에 따라 데이터 샘플링 신호를 순차적으로 출력하는 양방향 쉬프트 레지스터부, 및 양방향 쉬프트 레지스터로부터 순차적으로 공급되는 데이터 샘플링 신호에 따라 1 수평 라인분의 픽셀 데이터(Pdata)를 순차적으로 샘플링하고 데이터 제어 신호(DCS) 중 소스 출력 인에이블 신호에 따라 샘플링된 1 수평 라인분을 샘플링 데이터를 동시에 출력하는 래치부를 포함할 수 있다.
아날로그 처리부는 복수의 기준 감마 전압을 기반으로 픽셀 데이터의 계조 수에 대응하는 복수의 계조 전압을 출력하는 계조 전압 생성부, 및 복수의 계조 전압 중 디지털 처리부로부터 공급되는 1 수평 라인분을 샘플링 데이터 각각에 해당하는 계조 전압을 픽셀별 데이터 신호로 선택하여 출력하는 디지털 아날로그 변환부를 포함할 수 있다.
일 예에 따른 컬럼 구동 회로(400)는 미리 설정된 출력 채널들을 갖는 복수의 데이터 집적 회로를 포함할 수 있다. 복수의 데이터 집적 회로 각각은 플렉서블 회로 필름에 개별적으로 실장되고, 기판의 패드부에 부착된 플렉서블 회로 필름과 패드부 및 기판을 통해 데이터 분배 회로(500)와 전기적으로 연결될 수 있다. 이 경우, 로우 제어 신호(RCS)는 첫번째 플렉서블 회로 필름 및/또는 마지막 플렉서블 회로 필름과 패드부 및 기판의 적어도 일측 모서리 부분을 경유하여 로우 구동 회로(300)에 공급될 수 있다.
다른 예에 따른 컬럼 구동 회로(400)는 칩 온 글라스(Chip On Glass) 방식에 따라 기판의 일측 비표시부에 실장되어 패드부와 데이터 분배 회로(500)에 각각 전기적으로 연결될 수 있다.
데이터 분배 회로(500)는 컬럼 구동 회로(400)의 출력 채널들 각각에서 순차적으로 출력되는 픽셀별 데이터 신호를 데이터 선택 신호(DSS)에 따라 컬럼 라인 그룹들(CL)의 데이터 라인에 순차적으로 공급할 수 있다. 이 경우, 데이터 분배 회로(500)는 컬럼 구동 회로(400)의 출력 채널들 각각에서 순차적으로 출력되는 제 1 데이터 신호와 제 2 데이터 신호를 2개의 컬럼 라인 그룹들에 순차적으로 공급할 수 있다.
일 예에 따른 데이터 분배 회로(500)는 입력 라인들 및 출력 라인들을 포함할 수 있다.
데이터 분배 회로(500)의 입력 라인들은 컬럼 구동 회로(400)의 출력 채널들과 일대일로 연결된다.
데이터 분배 회로(500)의 출력 라인들은 표시부(DP)에 배치된 컬럼 라인 그룹들 각각의 데이터 라인과 일대일로 연결된다. 데이터 분배 회로(500)의 출력 라인들 개수는 입력 라인들의 개수보다 2배일 수 있다. 이에 따라, 컬럼 구동 회로(400)의 출력 채널 개수는 데이터 라인들 개수의 절반으로 설정될 수 있다.
일 예에 따른 데이터 분배 회로(500)는 기판의 패드부와 표시부(DP) 사이의 비표시부(NDP)에 형성될 수 있다. 이 경우, 데이터 분배 회로(500)는 픽셀들(P)의 박막 트랜지스터의 제조 공정과 함께 기판의 일측 비표시부에 형성될 수 있다.
다른 예에 따른 데이터 분배 회로(500)는 복수의 데이터 집적 회로 각각에 내장될 수 있다.
이와 같은, 본 출원의 일 예에 따른 디스플레이 장치는 컬럼 구동 회로(400)로부터 순차적으로 출력되는 데이터 신호를 데이터 선택 신호(DSS)에 따른 데이터 분배 회로(500)의 데이터 분배를 통해 데이터 라인들에 분배함으로써 컬럼 구동 회로(400)의 출력 채널 개수가 데이터 라인들 개수의 절반으로 감소될 수 있으며, 데이터 선택 신호(DSS)가 1 수평 기간보다 긴 주기를 가짐에 따라 소비 전력이 감소될 수 있다.
도 2는 도 1에 도시된 본 출원의 일 예에 따른 픽셀의 등가 회로도이다.
도 1 및 도 2를 참조하면, 본 출원의 일 예에 따른 픽셀(P)은 픽셀 영역을 정의하는 로우 라인 그룹(RLG)과 컬럼 라인 그룹(CLG)에 연결된 픽셀 회로(PC), 및 픽셀 회로(PC)에 연결된 발광 소자(ED)를 포함할 수 있다.
로우 라인 그룹(RLG)은 서로 나란하면서 이격된 발광 제어 라인(ECL)과 초기화 제어 라인(ICL) 및 스캔 제어 라인(SCL)을 포함할 수 있다.
발광 제어 라인(ECL)은 로우 구동 회로(300)로부터 공급되는 발광 제어 신호를 픽셀 회로(PC)에 공급한다.
초기화 제어 라인(ICL)은 로우 구동 회로(300)로부터 공급되는 초기화 제어 신호를 픽셀 회로(PC)에 공급한다.
스캔 제어 라인(SCL)은 로우 구동 회로(300)로부터 공급되는 스캔 제어 신호를 픽셀 회로(PC)에 공급한다.
컬럼 라인 그룹(CLG)은 로우 라인 그룹(RLG)의 라인들(ECL, ICL, SCL)과 교차하면서 서로 나란하도록 이격된 데이터 라인(DL)과 초기화 전압 라인(IVL) 및 픽셀 구동 전원 라인(PL)을 포함할 수 있다.
데이터 라인(DL)은 데이터 분배 회로(500)로부터 매 수평 기간의 제 1 시분할 기간에 공급되는 제 1 데이터 신호와 매 수평 기간의 제 2 시분할 기간에 공급되는 제 2 데이터 신호를 순차적으로 픽셀 회로(PC)에 공급할 수 있다.
일 예에 따른 초기화 전압 라인(IVL)은 제어 보드 또는 데이터 인쇄 회로 기판에 실장된 전원 공급 회로로부터 공급되는 초기화 전압을 픽셀 회로(PC)에 공급할 수 있다. 다른 예에 따른 초기화 전압 라인(IVL)은 컬럼 구동 회로(400)로부터 공급되는 초기화 전압을 픽셀 회로(PC)에 공급할 수 있다.
일 예에 따른 픽셀 구동 전원 라인(PL)은 제어 보드 또는 데이터 인쇄 회로 기판에 실장된 전원 공급 회로로부터 공급되는 픽셀 구동 전압을 픽셀 회로(PC)에 공급할 수 있다. 다른 예에 따른 픽셀 구동 전원 라인(PL)은 컬럼 구동 회로(400)로부터 공급되는 픽셀 구동 전압을 픽셀 회로(PC)에 공급할 수 있다.
선택적으로, 픽셀 구동 전원 라인(PL)은 제 1 방향(X)을 따라 인접하게 배치된 2개의 픽셀 회로들(PC)에 공유되도록 배치될 수 있다.
일 예에 따른 픽셀 회로(PC)는 초기화 기간, 샘플링 기간(또는 센싱 기간), 및 발광 기간의 순서로 동작하여 데이터 라인(DL)에 공급되는 데이터 신호와 대응되는 데이터 전류를 발광 소자(ED)에 공급할 수 있다. 이 경우, 픽셀 회로(PC)는 구동 트랜지스터(Tdr), 제 1 내지 제 6 트랜지스터(T1 내지 T6), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 여기서, 구동 트랜지스터(Tdr), 및 제 1 내지 제 6 트랜지스터(T1 내지 T6) 중 적어도 하나는 P 타입(또는 N 타입) 박막 트랜지스터(TFT)로 이루어질 수 있다. 그리고, 구동 트랜지스터(Tdr), 및 제 1 내지 제 6 트랜지스터(T1 내지 T6) 중 적어도 하나는 a-Si TFT, poly-Si TFT, Oxide TFT, 또는 Organic TFT일 수 있다.
구동 트랜지스터(Tdr)는 데이터 라인(DL)에 공급되는 데이터 신호에 기초한 게이트-소스 전압에 대응되는 데이터 전류를 발광 소자(ED)에 공급한다. 일 예에 따른 구동 트랜지스터(Tdr)는 제 1 노드(n1)에 연결된 게이트 전극, 제 2 노드(n2)에 연결된 제 1 소스/드레인 전극, 및 제 3 노드(n3)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 1 트랜지스터(T1)는 스캔 제어 신호에 따라 턴-온되어 데이터 라인(DL)으로부터 공급되는 데이터 신호를 제 2 노드(n2)에 공급한다. 일 예에 따른 제 1 트랜지스터(T1)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 소스/드레인 전극, 및 제 2 노드(n2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 2 트랜지스터(T2)는 초기화 제어 신호에 따라 턴-온되어 초기화 전압 라인(IVL)으로부터 공급되는 초기화 전압을 제 1 노드(n1)에 공급한다. 일 예에 따른 제 2 트랜지스터(T2)는 초기화 제어 라인(ICL)에 연결된 게이트 전극, 초기화 전압 라인(IVL)에 연결된 제 1 소스/드레인 전극, 및 제 1 노드(n1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 3 트랜지스터(T3)는 스캔 제어 신호에 따라 턴-온되어 초기화 전압 라인(IVL)으로부터 공급되는 초기화 전압을 제 4 노드(n4)에 공급한다. 일 예에 따른 제 3 트랜지스터(T3)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 초기화 전압 라인(IVL)에 연결된 제 1 소스/드레인 전극, 및 제 4 노드(n4)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 4 트랜지스터(T4)는 스캔 제어 신호에 따라 턴-온되어 제 1 노드(n1)와 제 3 노드(n3)를 전기적으로 연결한다. 즉, 제 4 트랜지스터(T4)는 스캔 제어 신호에 따라 턴-온되어 구동 트랜지스터(Tdr)의 게이트 전극과 드레인 전극을 전기적으로 연결함으로써 구동 트랜지스터(Tdr)를 다이오드 형태로 연결시킨다. 일 예에 따른 제 4 트랜지스터(T4)는 스캔 제어 라인(SCL)에 연결된 게이트 전극, 제 1 노드(n1)에 연결된 제 1 소스/드레인 전극, 및 제 3 노드(n3)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 선택적으로, 제 4 트랜지스터(T4)는 스캔 제어 신호에 따라 동시에 턴-온되도록 서로 직렬 접속된 제 4-1 트랜지스터와 제 4-2 트랜지스터를 갖는 듀얼 채널(dual channel) 구조를 포함할 수 있다.
제 5 트랜지스터(T5)는 발광 제어 신호에 따라 턴-온되어 제 2 노드(n2)에 픽셀 구동 전압을 공급한다. 일 예에 따른 제 5 트랜지스터(T5)는 발광 제어 라인(ECL)에 연결된 게이트 전극, 픽셀 구동 전원 라인(PL)에 연결된 제 1 소스/드레인 전극, 및 제 2 노드(n2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
제 6 트랜지스터(T6)는 발광 제어 신호에 따라 턴-온되어 제 3 노드(n3)와 제 4 노드(n4) 사이의 전류 패스를 형성한다. 일 예에 따른 제 6 트랜지스터(T6)는 발광 제어 라인(ECL)에 연결된 게이트 전극, 제 3 노드(n3)에 연결된 제 1 소스/드레인 전극, 및 제 4 노드(n4)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극과 소스 전극 사이의 차 전압을 저장한다. 예를 들어, 스토리지 커패시터(Cst)는 제 1 노드(n1)에 공급되는 데이터 전압과 구동 트랜지스터(Tdr)의 특성 보상 전압을 저장한다. 일 예에 따른 스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극과 연결된 제 1 커패시터 전극 및 제 1 커패시터 전극과 중첩되고 픽셀 구동 전압을 공급받는 제 2 커패시터 전극을 포함할 수 있다.
발광 소자(ED)는 픽셀 회로(PC)로부터 공급되는 데이터 전류에 의해 발광한다. 일 예에 따른 발광 소자(ED)는 픽셀 회로(PC)에 연결된 픽셀 구동 전극(또는 애노드 전극), 픽셀 구동 전극 상에 형성된 발광층, 및 발광층에 전기적으로 연결된 공통 전극(또는 캐소드 전극)을 포함할 수 있다.
픽셀 구동 전극은 픽셀(P)의 개구 영역 상에 배치되고, 픽셀 회로(PC)의 제 4 노드(n4)와 전기적으로 연결된다. 픽셀 구동 전극의 가장자리는 뱅크 패턴에 의해 덮일 수 있다. 뱅크 패턴은 픽셀(P)의 개구 영역을 제외한 나머지 픽셀 영역 상에 배치되어 픽셀 구동 전극의 가장자리를 덮음으로써 픽셀(P)의 개구 영역을 정의한다. 일 예에 따른 뱅크 패턴은 픽셀(P)의 개구 영역을 펜타일(pentile) 구조로 정의하거나 스트라이프 구조로 정의할 수 있다.
일 예에 따른 발광층은 백색 광을 방출하기 위한 2 이상의 발광부를 포함한다. 예를 들어, 일 예에 따른 발광층은 제 1 광과 제 2 광의 혼합에 의해 백색 광을 방출하기 위한 제 1 발광부와 제 2 발광부를 포함할 수 있다. 여기서, 제 1 발광부는 제 1 광을 방출하는 것으로 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 발광부 중 어느 하나를 포함할 수 있다. 제 2 발광부는 청색 발광부, 녹색 발광부, 적색 발광부, 황색 발광부, 및 황록색 중 제 1 광의 보색 관계를 갖는 제 2 광을 방출하는 발광부를 포함할 수 있다.
다른 예에 따른 발광층은 픽셀(P)에 설정된 색상과 대응되는 컬러 광을 방출하기 위한, 청색 발광부, 녹색 발광부, 및 적색 발광부 중 어느 하나를 포함할 수 있다. 예를 들어, 다른 예에 따른 발광층은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
또 다른 예에 따른 발광층은 집적 회로 형태로 구현된 마이크로 발광 다이오드 소자를 포함할 수 있다. 마이크로 발광 다이오드 소자는 픽셀 구동 전극과 전기적으로 연결되는 제 1 단자, 및 공통 전극과 전기적으로 연결되는 제 2 단자를 포함할 수 있다.
공통 전극은 발광층과 전기적으로 연결되도록 형성된다. 공통 전극은 각 픽셀 영역에 마련된 발광층과 공통적으로 연결되도록 기판의 표시부(DP) 전체에 형성될 수 있다.
이와 같은, 본 출원의 일 예에 따른 픽셀의 동작을 설명하면 다음과 같다.
먼저, 본 출원의 일 예에 따른 픽셀(P)은 매 프레임마다 초기화 기간, 샘플링 기간, 및 발광 기간으로 동작할 수 있다.
초기화 기간에서, 초기화 제어 라인(ICL)에 공급되는 초기화 제어 신호는 트랜지스터 온 전압 레벨을 갖고, 발광 제어 라인(ECL)에 공급되는 발광 제어 신호는 트랜지스터 오프 전압 레벨을 가지며, 스캔 제어 라인(SCL)에 공급되는 스캔 제어 신호는 트랜지스터 오프 전압 레벨을 갖는다. 이에 따라, 초기화 기간 동안 제 2 트랜지스터(T2)가 트랜지스터 온 전압 레벨의 초기화 제어 신호에 따라 턴-온됨에 따라 초기화 전압 라인(IVL)에 공급되는 초기화 전압이 제 1 노드(n1)에 공급됨으로써 스토리지 커패시터(Cst)는 초기화 전압과 픽셀 구동 전압의 차 전압으로 초기화된다.
상기 샘플링 기간에서, 초기화 제어 라인(ICL)에 공급되는 초기화 제어 신호는 트랜지스터 오프 전압 레벨을 가지고, 발광 제어 라인(ECL)에 공급되는 발광 제어 신호는 트랜지스터 오프 전압 레벨을 유지하며, 스캔 제어 라인(SCL)에 공급되는 스캔 제어 신호는 트랜지스터 온 전압 레벨을 갖는다. 이에 따라, 샘플링 기간 동안 제 4 트랜지스터(T4)가 트랜지스터 온 전압 레벨의 스캔 제어 신호에 따라 턴-온됨으로써 제 1 노드(n1)와 제 3 노드(n3) 각각이 전기적으로 연결됨에 따라 구동 트랜지스터(Tdr)가 다이오드 형태로 연결되며, 이와 동시에 제 1 트랜지스터(T1)가 트랜지스터 온 전압 레벨의 스캔 제어 신호에 따라 턴-온됨으로써 데이터 라인(DL)에 공급되는 데이터 신호가 제 2 노드(n2)에 공급된다. 이러한 샘플링 기간에서, 제 1 노드(n1)의 전압에 의해 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극과 제 2 소스/드레인 전극 사이에 흐르는 전류에 의해 제 3 노드(n3)의 전위가 높아짐에 따라 제 1 노드(n1)의 전위가 초기화 전압에서 데이터 신호에 따른 전압과 구동 트랜지스터(Tdr)의 특성 전압을 뺀 전압까지 상승하고, 스토리지 커패시터(Cst)에는 제 1 노드(n1)의 전위에 따른 구동 트랜지스터(Tdr)의 게이트 전압과 소스 전압 간의 차 전압이 저장된다. 이 경우, 초기화 전압은 공통 전극에 공급되는 공통 전원(또는 캐소드 전압)과 동일하거나 낮은 전압 레벨을 갖는다.
상기 발광 기간에서, 초기화 제어 라인(ICL)에 공급되는 초기화 제어 신호는 트랜지스터 오프 전압 레벨을 유지하고, 발광 제어 라인(ECL)에 공급되는 발광 제어 신호는 트랜지스터 온 전압 레벨을 가지며, 스캔 제어 라인(SCL)에 공급되는 스캔 제어 신호는 트랜지스터 오프 전압 레벨을 갖는다. 이에 따라, 발광 기간 동안 제 5 및 제 6 트랜지스터(T5, T6) 각각이 트랜지스터 온 전압 레벨의 발광 제어 신호에 따라 턴-온됨으로써 픽셀 구동 전원 라인으로부터 공급되는 픽셀 구동 전압이 턴-온된 제 5 트랜지스터(T5)를 통해 구동 트랜지스터(Tdr)의 제 1 소스/드레인 전극에 인가됨에 따라 구동 트랜지스터(Tdr)의 게이트 전압과 픽셀 구동 전압 간의 전압차에 따르는 데이터 전류가 턴-온된 제 6 트랜지스터(T6)를 통해 발광 소자(ED)에 공급된다. 발광 기간 동안 스토리지 커패시터(Cst)에 의해 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)은 “(Vdata-Vth)-Vdd”으로 유지되고, 구동 트랜지스터(Tdr)에 흐르는 전류는 구동 트랜지스터(Tdr)의 소스-게이트 전압(Vsg)에서 문턱 전압을 뺀 값의 제곱 값((Vdata-Vdd)2)에 비례하므로, 발광 소자(ED)에 흐르는 전류는 구동 트랜지스터(Tdr)의 문턱 전압(Vth)과 무관하게 데이터 신호에 따른 데이터 전압(Vdata)에 의해 결정될 수 있다. 여기서, Vdata는 데이터 신호의 전압 레벨을 의미하며, Vdd는 픽셀 구동 전압을 의미한다.
도 3은 도 1에 도시된 일 예에 따른 픽셀들의 배치 구조와 픽셀 데이터의 정렬 순서 및 데이터 신호의 공급 순서를 설명하기 위한 도면이다.
도 3을 도 1과 결부하면, 본 출원의 일 예에 따른 픽셀들(P)은 적색 컬러(또는 적색 광)를 표시(또는 방출)하는 적색 픽셀(R)(또는 제 1 컬러 픽셀), 녹색 컬러(또는 녹색 광)를 표시하는 녹색 픽셀(G)(또는 제 2 컬러 픽셀), 및 청색 컬러(또는 청색 광)을 표시하는 청색 픽셀(B) (또는 제 3 컬러 픽셀)을 포함할 수 있다.
픽셀들(P)은 각 수평 라인마다 제 1 방향(X)을 따라 적색 픽셀(R)와 녹색 픽셀(G) 및 청색 픽셀(B)의 순서를 가지도록 반복적으로 배치된다. 픽셀들(P)은 각 수평 라인마다 제 2 방향(Y)을 따라 동일한 컬러를 표시하는 픽셀들이 배치된다. 예를 들어, 본 출원의 일 예에 따른 표시부(DP)는 제 1 내지 제 3 컬러 픽셀들(R, G, B)을 갖는 복수의 수평 라인을 포함할 수 있다. 제 1 컬러 픽셀(R)은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 3j-2(j는 자연수) 컬럼 라인, 보다 구체적으로 제 6j-5 컬럼 라인과 제 6j-2 컬럼 라인 각각의 데이터 라인과 연결되고, 제 2 컬러 픽셀(G)은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 3j-1 컬럼 라인, 보다 구체적으로 제 6j-4 컬럼 라인과 제 6j-1 컬럼 라인 각각의 데이터 라인과 연결되며, 제 3 컬러 픽셀(G)은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 3j 컬럼 라인, 보다 구체적으로 제 6j-3 컬럼 라인과 제 6j 컬럼 라인 각각의 데이터 라인과 연결될 수 있다. 이 경우, 데이터 라인들 중에서, 제 3j-2 데이터 라인들은 제 2 방향(Y)을 따라 배치된 적색 픽셀들(R)에 공통적으로 연결되고, 제 3j-1 데이터 라인들은 제 2 방향(Y)을 따라 배치된 녹색 픽셀들(G)에 공통적으로 연결되며, 제 3j 데이터 라인들은 제 2 방향(Y)을 따라 배치된 청색 픽셀들(B)에 공통적으로 연결될 수 있다.
타이밍 제어부(200)는 픽셀들(P)의 배치 구조 및 매 수평 기간의 제 1 시분할 기간과 제 2 시분할 기간을 기반으로 입력 영상 데이터(Idata)를 제 1 시분할 기간의 픽셀 데이터(Pdata)와 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬한다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-3 수평 라인(HL4j-3)과 제 4j-1 수평 라인(HL4j-1)(또는 홀수번째 수평 라인(HLo))에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 이 경우, 제 1 시분할 기간의 픽셀 데이터(Pdata)는 적색(R)과 녹색(G) 및 청색(B)의 순서로 정렬될 수 있으며, 제 2 시분할 기간의 픽셀 데이터(Pdata)는 녹색(G)과 적색(R) 및 청색(B)의 순서로 정렬될 수 있다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-2 수평 라인(HL4j-2)과 제 4j 수평 라인(HL4j)(또는 짝수번째 수평 라인(HLe))에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 이 경우, 제 1 시분할 기간의 픽셀 데이터(Pdata)는 녹색 데이터(G)와 적색 데이터(R) 및 청색 데이터(B)의 순서로 정렬될 수 있으며, 제 2 시분할 기간의 픽셀 데이터(Pdata)는 적색 데이터(R)와 녹색 데이터(G) 및 청색 데이터(B)의 순서로 정렬될 수 있다.
결과적으로, 타이밍 제어부(200)는 픽셀들(P)의 배치 구조 및 매 수평 기간의 제 1 시분할 기간과 제 2 시분할 기간을 기반으로, 제 i(i는 자연수) 수평 기간의 제 1 시분할 기간의 픽셀 데이터(Pdata)를 제 i-1 수평 기간의 제 2 시분할 기간의 픽셀 데이터(Pdata)와 동일한 컬러를 갖는 데이터로 정렬할 수 있다.
컬럼 구동 회로(400)는 타이밍 제어부(200)로부터 수평 기간마다 공급되는 픽셀 데이터(Pdata)를 아날로그 형태의 데이터 신호로 변환하여 출력 채널들을 통해 출력한다. 이 경우, 컬럼 구동 회로(400)는 매 수평 기간의 제 1 시분할 기간 동안 출력 채널들을 통해 제 1 데이터 신호를 출력하고, 매 수평 기간의 제 2 시분할 기간 동안 출력 채널들을 통해 제 1 데이터 신호와 다른 컬러를 표시하는 픽셀들에 공급될 제 2 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 1 시분할 기간 동안 제 3j-2 출력 채널(CH3j-2)을 통해 적색 데이터 신호, 제 3j-1 출력 채널(CH3j-1)을 통해 청색 데이터 신호, 제 3j 출력 채널(CH3j)을 통해 녹색 데이터 신호를 각각 출력할 수 있다. 컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 2 시분할 기간 동안 제 3j-2 출력 채널(CH3j-2)을 통해 녹색 데이터 신호, 제 3j-1 출력 채널(CH3j-1)을 통해 적색 데이터 신호, 제 3j 출력 채널(CH3j)을 통해 청색 데이터 신호를 각각 출력할 수 있다. 컬럼 구동 회로(400)는 짝수번째 수평 기간의 제 1 시분할 기간 동안 제 3j-2 출력 채널(CH3j-2)을 통해 녹색 데이터 신호, 제 3j-1 출력 채널(CH3j-1)을 통해 적색 데이터 신호, 제 3j 출력 채널(CH3j)을 통해 청색 데이터 신호를 각각 출력할 수 있다. 그리고, 컬럼 구동 회로(400)는 짝수번째 수평 기간의 제 2 시분할 기간 동안 제 3j-2 출력 채널(CH3j-2)을 통해 적색 데이터 신호, 제 3j-1 출력 채널(CH3j-1)을 통해 청색 데이터 신호, 제 3j 출력 채널(CH3j)을 통해 녹색 데이터 신호를 각각 출력할 수 있다.
결과적으로, 컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 2 시분할 기간과 짝수번째 수평 기간의 제 1 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있으며, 반대로, 홀수번째 수평 기간의 제 1 시분할 기간과 짝수번째 수평 기간의 제 2 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다. 다시 말하여, 컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 2 시분할 기간과 짝수번째 수평 기간의 제 1 시분할 기간을 포함하는 1 수평 기간 동안 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들(P)에 공급될 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다.
홀수번째 수평 기간의 제 1 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 1 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 홀수번째 데이터 라인(DLo)에 공급되고, 홀수번째 수평 기간의 제 2 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 2 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 짝수번째 데이터 라인(DLe)에 공급될 수 있다. 반면에, 짝수번째 수평 기간의 제 1 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 1 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 짝수번째 데이터 라인(DLe)에 공급되고, 짝수번째 수평 기간의 제 2 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 2 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 홀수번째 데이터 라인(DLo)에 공급될 수 있다. 따라서, 제 i 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호는 서로 인접한 수평 라인에 배치되면서 동일한 컬러를 표시하는 픽셀들(P)에 순차적으로 공급될 수 있다. 이 경우, 데이터 분배 회로(500)는 제 i 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호를 2개의 컬럼 라인 그룹들에 포함된 데이터 라인들 중 어느 하나에 연속적으로 공급할 수 있다.
도 4는 도 3에 도시된 픽셀 구조에 따른 데이터 신호와 데이터 선택 신호 및 스캔 제어 신호를 설명하기 위한 파형도이다.
도 1 내지 도 4를 참조하면, 본 출원에 따른 픽셀들(P)은 1 수평 기간(1H)마다 제 1 시분할 기간(TP1)(또는 제 1 서브 수평 기간)과 제 2 시분할 기간(TP2)(또는 제 2 서브 수평 기간)으로 구동될 수 있다.
제 1 시분할 기간(TP1)은 각 수평 기간(1H)의 전반부로 정의될 수 있으며, 제 2 시분할 기간(TP2)은 각 수평 기간(1H)의 후반부로 정의될 수 있다.
제 1 시분할 기간(TP1)은 데이터 라인에 충전되는 데이터 신호(Vdata)의 충전 시간을 기반으로 설정될 수 있다. 일 예에 따른 제 1 시분할 기간(TP1)은 1 수평 기간(1H)의 절반 미만으로 설정될 수 있다.
제 2 시분할 기간(TP2)은 픽셀(P)의 동작을 기반으로 설정될 수 있다. 일 예에 따른 제 2 시분할 기간(TP2)은 1 수평 기간(1H) 내에서 제 1 시분할 기간(TP1)보다 길게 설정될 수 있다. 예를 들어, 제 2 시분할 기간(TP2)은 1 수평 기간(1H) 중 제 1 시분할 기간(TP1)을 제외한 나머지 기간으로 설정될 수 있다.
제 2 시분할 기간(TP2)에서 컬럼 구동 회로(400)에서 출력되는 데이터 신호(Vdata)는 픽셀(P)의 샘플링 기간 동안 해당하는 데이터 라인을 통해 해당하는 픽셀(P)의 픽셀 회로(PC)에 공급되기 때문에 제 2 시분할 기간(TP2)은 픽셀(P)의 초기화 기간과 샘플링 기간을 고려하여 1 수평 기간(1H)의 절반을 초과하도록 설정될 수 있다. 이와 달리, 제 1 시분할 기간(TP1)에서 컬럼 구동 회로(400)에서 출력되는 데이터 신호(Vdata)는 픽셀(P)의 픽셀 회로(PC)에 공급되지 않고 데이터 라인에만 충전(또는 프리차징)되기 때문에 제 1 시분할 기간(TP1)은 데이터 라인(또는 데이터 라인 커패시턴스)에 충전되는 데이터 신호(Vdata)의 충전 시간(또는 라이징 타임)에 대응되도록 1 수평 기간(1H)의 절반 미만으로 설정될 수 있다.
데이터 선택 신호(DSS)는 스위치 온 기간(Son)과 스위치 오프 기간(Soff)을 포함할 수 있다. 스위치 온 기간(Son)과 스위치 오프 기간(Soff)으로 이루어진 데이터 선택 신호(DSS)의 한 주기(1P)는 1 수평 기간(1H)보다 길게 설정될 수 있다. 예를 들어, 데이터 선택 신호(DSS)의 한 주기(1P)는 2 수평 기간과 동일할 수 있다. 따라서, 본 출원에 따른 디스플레이 장치는 데이터 선택 신호(DSS)의 한 주기(1P)가 1 수평 기간(1H)보다 길거나 2 수평 기간과 동일하게 설정됨으로써 데이터 선택 신호(DSS)의 천이량이 감소됨에 따라 소비 전력이 감소될 수 있다.
일 예에 따른 데이터 선택 신호(DSS)는 제 1 데이터 선택 신호(DSS1), 및 제 1 데이터 선택 신호(DSS1)와 다른 제 2 데이터 선택 신호(DSS2)를 포함할 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각은 스위치 온 전압 레벨(Von)을 유지하는 스위치 온 기간(Son)과 스위치 오프 전압 레벨(Voff)을 유지하는 스위치 오프 기간(Soff)을 포함할 수 있다. 제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 온 기간(Son)과 스위치 오프 기간(Soff) 각각은 스위치 온 전압 레벨(Von)과 스위치 오프 전압 레벨(Voff) 사이의 전압 천이 기간의 일부를 포함할 수 있다.
제 1 데이터 선택 신호(DSS1)의 스위치 온 전압 레벨(Von)과 스위치 오프 전압 레벨(Voff) 사이의 전압 천이 기간은 1 수평 기간(1H) 내에서 제 1 시분할 기간(TP1)의 제 1 데이터 신호(Vdata)와 제 2 시분할 기간(TP2)의 제 2 데이터 신호(Vdata)의 정확한 분배와 전압 분리를 위해 제 2 데이터 선택 신호(DSS2)의 스위치 온 전압 레벨(Von)과 스위치 오프 전압 레벨(Voff) 사이의 전압 천이 기간과 중첩되지 않도록 설정된다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 온 기간(Son)은 서로 중첩되지 않는다. 예를 들어, 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)은 제 2 데이터 선택 신호(DSS2)의 스위치 오프 기간(Soff)과 중첩될 수 있다. 그리고, 제 1 데이터 선택 신호(DSS1)의 스위치 오프 기간(Soff)은 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)과 중첩될 수 있다. 또한, 제 1 데이터 선택 신호(DSS1)의 스위치 오프 기간(Soff)과 제 2 데이터 선택 신호(DSS2)의 스위치 오프 기간(Soff)의 일부는 서로 중첩될 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 온 기간(Son)은 픽셀들(P)의 초기화 기간과 샘플링 기간에 기초하여 1 수평 기간(1H)의 제 2 시분할 기간(TP2)보다 길고 1 수평 기간(1H)보다 짧게 설정될 수 있으나, 반드시 이에 한정되지 않고, 1 수평 기간(1H)과 동일하게 설정될 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 오프 기간(Soff)은 2 수평 기간 중 스위치 온 기간(Son)을 제외한 나머지 기간으로 설정될 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 온 기간(Son)은 연속되는 2 수평 기간 중 첫번째 1 수평 기간의 제 2 시분할 기간(TP2)과 두번째 1 수평 기간의 제 1 시분할 기간(TP1)과 중첩될 수 있다. 예를 들어, 제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 온 기간(Son)은 제 i 수평 기간의 제 2 시분할 기간(TP2)과 제 i+1 수평 기간의 제 1 시분할 기간(TP1)과 중첩될 수 있다.
일 예에 따른 제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각은 스위치 온 전압 레벨(Von)에서 스위치 오프 전압 레벨(Voff)로 천이되는 제 1 천이 시작 시점(Tts1), 스위치 온 전압 레벨(Von)에서 스위치 오프 전압 레벨(Voff)로 천이 완료된 제 1 천이 완료 시점(Ttf1), 스위치 오프 전압 레벨(Voff)에서 스위치 온 전압 레벨(Von)로 천이되는 제 2 천이 시작 시점(Tts2), 및 스위치 오프 전압 레벨(Voff)에서 스위치 온 전압 레벨(Von)로 천이 완료된 제 2 천이 완료 시점(Ttf2)을 포함할 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 제 1 천이 시작 시점(Tts1)은 각 수평 기간(1H)의 제 1 시분할 기간(TP1)에서 데이터 신호(Vdata)의 완전한 충전을 위하여, 각 수평 기간(1H)의 제 1 시분할 기간(TP1)과 제 2 시분할 기간(TP2) 사이의 기간 직전으로 설정될 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 제 1 천이 완료 시점(Ttf1)은 데이터 분배 회로(500)를 구성하는 스위치의 구동 특성에 따른 턴-온 시간에 기초하여 설정될 수 있다. 예를 들어, 제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 제 1 천이 완료 시점(Ttf1)은 컬럼 구동 회로(400)의 출력 채널들에서 순차적으로 출력되는 제 1 데이터 신호(Vdata)와 제 2 데이터 신호(Vdata) 사이의 천이 기간으로 설정될 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 제 2 천이 시작 시점(Tts2)은 각 수평 기간(1H)의 제 2 시분할 기간(TP2)과 중첩되도록 제 1 천이 완료 시점(Ttf1) 이후로 설정될 수 있다. 이 경우, 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)과 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)이 서로 중첩되는 것을 방지할 수 있으며, 각 수평 기간(1H)의 제 2 시분할 기간(TP2)에서 데이터 신호(Vdata)의 충전 시간이 확보될 수 있다. 예를 들어, 제 1 데이터 선택 신호(DSS1)의 제 2 천이 시작 시점(Tts2)은 제 2 데이터 선택 신호(DSS2)의 제 1 천이 완료 시점(Ttf1)으로부터 일정한 시차를 가짐으로써 제 2 데이터 선택 신호(DSS2)의 제 1 천이 완료 시점(Ttf1) 직후의 스위치 오프 기간(Soff)과 중첩될 수 있다. 그리고, 제 2 데이터 선택 신호(DSS2)의 제 2 천이 시작 시점(Tts2)은 제 1 데이터 선택 신호(DSS1)의 제 1 천이 완료 시점(Ttf1)으로부터 일정한 시차를 가짐으로써 제 1 데이터 선택 신호(DSS1)의 제 1 천이 완료 시점(Ttf1) 직후의 스위치 오프 기간(Soff)과 중첩될 수 있다.
제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 제 2 천이 완료 시점(Ttf2)은 데이터 분배 회로(500)를 구성하는 스위치의 구동 특성에 따른 턴-오프 시간에 기초하여 설정될 수 있다. 예를 들어, 제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 제 2 천이 완료 시점(Ttf2)은 컬럼 구동 회로(400)의 출력 채널들에서 출력되는 제 2 데이터 신호(Vdata)의 천이 완료 기간 이후로 설정될 수 있다.
데이터 라인들에 공급되거나 충전된 데이터 신호(Vdata)를 해당하는 픽셀들(P)의 픽셀 회로(PC)에 공급하기 위한 스캔 제어 신호(SCS)는 매 수평 기간(1H)의 제 2 시분할 기간(TP2)마다 스캔 제어 라인(SCL)에 공급될 수 있다.
스캔 제어 신호(SCS)는 트랜지스터 온 전압 레벨(Von)을 유지하는 트랜지스터 온 기간(Ton)과 트랜지스터 오프 전압 레벨(Voff)을 유지하는 트랜지스터 오프 기간(Toff)을 포함할 수 있다. 스캔 제어 신호(SCS)의 트랜지스터 온 기간(Ton)과 트랜지스터 오프 기간(Toff) 각각은 트랜지스터 온 전압 레벨(Von)과 트랜지스터 오프 전압 레벨(Voff) 사이의 전압 천이 기간의 일부를 포함할 수 있다.
스캔 제어 신호(SCS)의 트랜지스터 온 기간(Ton)은 1 수평 기간(1H)의 제 1 시분할 기간(TP1)에 데이터 라인에 충전된 데이터 신호(Vdata)와 1 수평 기간(1H)의 제 2 시분할 기간(TP2)에 데이터 라인에 공급되는 데이터 신호(Vdata)를 동시에 해당하는 픽셀들(P)의 픽셀 회로(PC)에 공급하기 위하여, 각 수평 기간(1H)의 제 1 시분할 기간(TP1)과 중첩되지 않고 제 2 시분할 기간(TP2)과 중첩될 수 있다.
스캔 제어 신호(SCS)의 트랜지스터 온 기간(Ton)은 제 1 데이터 선택 신호(DSS1)와 제 2 데이터 선택 신호(DSS2) 각각의 스위치 온 기간(Son)보다 짧게 설정된다. 그리고, 스캔 제어 신호(SCS)의 트랜지스터 온 기간(Ton)은 제 1 데이터 선택 신호(DSS1)의 스위치 오프 기간(Soff)과 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son) 모두와 중첩될 수 있다.
일 예에 따른 스캔 제어 신호(SCS)는 트랜지스터 오프 전압 레벨(Voff)에서 트랜지스터 온 전압 레벨(Von)로 천이되는 제 1 천이 시작 시점(Tts1), 트랜지스터 오프 전압 레벨(Voff)에서 트랜지스터 온 전압 레벨(Von)으로 천이 완료된 제 1 천이 완료 시점(Ttf1), 트랜지스터 온 전압 레벨(Von)에서 트랜지스터 오프 전압 레벨(Voff)로 천이되는 제 2 천이 시작 시점(Tts2), 및 트랜지스터 온 전압 레벨(Von)에서 트랜지스터 오프 전압 레벨(Voff)로 천이 완료된 제 2 천이 완료 시점(Ttf2)을 포함할 수 있다.
스캔 제어 신호(SCS)의 제 1 천이 시작 시점(Tts1)은 제 1 데이터 선택 신호(DSS1)의 제 2 천이 시작 시점(Tts2) 또는 제 2 데이터 선택 신호(DSS2)의 제 2 천이 시작 시점(Tts2)으로부터 일정한 시차(Ta)를 가질 수 있다. 보다 구체적으로, 스캔 제어 신호(SCS)의 제 1 천이 시작 시점(Tts1)은 중첩되는 데이터 선택 신호(DSS1, DSS2)의 제 2 천이 완료 시점(Ttf2)으로부터 미리 설정된 시간만큼 지연될 수 있다. 이 경우, 스캔 제어 신호(SCS)의 제 1 천이 시작 시점(Tts1)과 데이터 선택 신호(DSS1, DSS2)의 제 2 천이 완료 시점(Ttf2) 사이의 기간은 픽셀들(P)의 초기화 기간에 해당될 수 있으며, 이 기간 동안 데이터 신호를 데이터 라인에 프리차징하는 데이터 프리차징이 수행되고, 이러한 데이터 프리차징을 통해 스캔 제어 신호(SCS)의 트랜지스터 온 기간(Ton)에서 데이터 라인을 통해 데이터 신호를 픽셀들(P)의 픽셀 회로(PC)에 충전하는 픽셀 충전 시간을 감소시킬 수 있다.
스캔 제어 신호(SCS)의 제 1 천이 완료 시점(Ttf1)은 픽셀 회로(PC)의 제 1 트랜지스터(T1)의 구동 특성에 따른 턴-온 시간에 기초하여 설정될 수 있다.
스캔 제어 신호(SCS)의 제 2 천이 시작 시점(Tts2)은 픽셀들(P)의 샘플링 기간에 기초하여 1 수평 기간(1H)의 종료 시점 직전으로 설정될 수 있다. 예를 들어, 스캔 제어 신호(SCS)의 제 2 천이 시작 시점(Tts2)은 제 1 트랜지스터(T1)의 구동 특성에 따른 턴-오프 시간에 기초한 일정한 시간(Tb)만큼 1 수평 기간(1H)의 종료 시점 이전으로 설정될 수 있다.
스캔 제어 신호(SCS)의 제 2 천이 완료 시점(Ttf2)은 1 수평 기간(1H)의 종료 시점으로 설정될 수 있다.
도 5는 도 1에 도시된 데이터 분배 회로를 설명하기 위한 도면이다.
도 5를 참조하면, 본 출원의 일 예에 따른 데이터 분배 회로(500)는 수평 기간마다 컬럼 구동 회로(400)의 출력 채널들(CH1 내지 CHk) 각각에서 순차적으로 출력되는 제 1 데이터 신호와 제 2 데이터 신호를 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 복수의 역다중화 회로(5001 내지 500k)를 포함할 수 있다.
복수의 역다중화 회로(5001 내지 500k) 각각은 해당하는 컬럼 구동 회로(400)의 출력 채널(CH1 내지 CHk)로부터 순차적으로 출력되는 제 1 데이터 신호와 제 2 데이터 신호를 데이터 선택 신호(DSS)에 따라 2개의 데이터 라인에 순차적으로 공급한다.
일 예에 따른 복수의 역다중화 회로(5001 내지 500k) 각각은 입력 라인(IL), 제 1 출력 라인(OL1), 제 2 출력 라인(OL2), 제 1 스위치(S1), 및 제 2 스위치(S2)를 포함할 수 있다. 예를 들어, 복수의 역다중화 회로(5001 내지 500k) 각각은 1×2 역다중화 회로일 수 있다.
입력 라인(IL)은 컬럼 구동 회로(400)의 출력 채널(CH1 내지 CHk) 중 해당하는 출력 채널과 전기적으로 연결된다. 즉, 데이터 분배 회로(500)에 마련된 복수의 입력 라인(IL)은 컬럼 구동 회로(400)의 출력 채널(CH1 내지 CHk)과 일대일로 연결된다.
제 1 출력 라인(OL1)은 2개의 컬럼 라인 그룹들 중 첫번째 컬럼 라인 그룹의 데이터 라인(DLo)과 전기적으로 연결된다. 예를 들어, 제 1 출력 라인(OL1)은 홀수번째 데이터 라인(DLo)과 전기적으로 연결될 수 있다.
제 2 출력 라인(OL2)은 2개의 컬럼 라인 그룹들 중 두번째 컬럼 라인 그룹의 데이터 라인(DLe)과 전기적으로 연결된다. 예를 들어, 제 2 출력 라인(OL2)은 짝수번째 데이터 라인(DLe)과 전기적으로 연결될 수 있다.
데이터 분배 회로(500)에 마련된 출력 라인들(OL1, OL2)은 데이터 라인들(DL1 내지 DLn)과 일대일로 연결될 수 있다.
제 1 스위치(S1)는 데이터 선택 신호(DSS)의 제 1 데이터 선택 신호(DSS1)에 따라 턴-온되어 입력 라인(IL)을 통해 공급되는 제 1 데이터 신호를 제 1 출력 라인(OL1)으로 출력한다. 일 예에 따른 제 1 스위치(S1)는 제 1 데이터 선택 신호 라인(DSSL1)에 연결된 게이트 전극, 입력 라인(IL)에 연결된 제 1 소스/드레인 전극, 및 제 1 출력 라인(OL1)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 예를 들어, 제 1 스위치(S1)는 P 타입(또는 N 타입) 박막 트랜지스터일 수 있다.
제 2 스위치(S2)는 데이터 선택 신호(DSS)의 제 2 데이터 선택 신호(DSS2)에 따라 턴-온되어 입력 라인(IL)을 통해 공급되는 제 2 데이터 신호를 제 2 출력 라인(OL2)으로 출력한다. 일 예에 따른 제 2 스위치(S2)는 제 2 데이터 선택 신호 라인(DSSL2)에 연결된 게이트 전극, 입력 라인(IL)에 연결된 제 1 소스/드레인 전극, 및 제 2 출력 라인(OL2)에 연결된 제 2 소스/드레인 전극을 포함할 수 있다. 예를 들어, 제 2 스위치(S2)는 P 타입(또는 N 타입) 박막 트랜지스터일 수 있다.
도 6은 도 3에 도시된 픽셀 배치 구조에 따른 데이터 신호의 공급 방법을 설명하기 위한 도면으로서, 이는 제 3i-2 내지 3i 수평 기간에서 컬럼 구동 회로의 각 출력 채널로부터 출력되는 데이터 신호와 데이터 선택 신호 및 스캔 제어 신호를 나타낸 것이다.
도 1 내지 도 6을 참조하면, 먼저, 제 3i-2 수평 기간(H3i-2)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 제 3j-2 출력 채널(CH3j-2)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 1 적색 데이터 신호(R1)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 1 스위치(S1)를 통해 제 1 적색 데이터 신호(R1)를 제 6j-5 데이터 라인(DL6j-5)에 공급한다. 이에 따라, 제 1 적색 데이터 신호(R1)는 제 6j-5 데이터 라인(DL6j-5)의 라인 커패시턴스에 충전된다. 제 3i-2 수평 기간(H3i-2)의 제 1 시분할 기간(TP1) 동안 제 3i-2 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS3i-2)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 3i-2 수평 기간(H3i-2)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 제 3j-2 출력 채널(CH3j-2)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 1 녹색 데이터 신호(G1)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온되는 제 2 스위치(S2)를 통해 제 1 녹색 데이터 신호(G1)를 제 6j-4 데이터 라인(DL6j-4)에 공급한다. 그리고, 제 3i-2 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS3i-2)가 공급됨에 따라 제 6j-5 데이터 라인(DL6j-5)에 충전되어 있는 제 1 적색 데이터 신호(R1)는 제 6j-5 데이터 라인(DL6j-5)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 6j-4 데이터 라인(DL6j-4)에 공급되는 제 1 녹색 데이터 신호(G1)는 제 6j-4 데이터 라인(DL6j-4)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 3i-1 수평 기간(H3i-1)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 제 3j-2 출력 채널(CH3j-2)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 2 녹색 데이터 신호(G2)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 2 스위치(S2)를 통해 제 2 녹색 데이터 신호(G2)를 제 6j-4 데이터 라인(DL6j-4)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 3i-2 수평 기간(H3i-2)의 제 2 시분할 기간(TP2)과 제 3i-1 수평 기간(H3i-1)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 1 녹색 데이터 신호(G1)와 제 2 녹색 데이터 신호(G2)를 연속하여 출력한다. 이에 따라, 제 2 녹색 데이터 신호(G2)는 제 6j-4 데이터 라인(DL6j-4)의 라인 커패시턴스에 충전된다. 제 3i-1 수평 기간(H3i-1)의 제 1 시분할 기간(TP1) 동안 제 3i-1 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS3i-1)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 3i-1 수평 기간(H3i-1)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 제 3j-2 출력 채널(CH3j-2)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 2 적색 데이터 신호(R2)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온되는 제 1 스위치(S1)를 통해 제 2 적색 데이터 신호(R2)를 제 6j-5 데이터 라인(DL6j-5)에 공급한다. 그리고, 제 3i-1 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS3i-1)가 공급됨에 따라 제 6j-4 데이터 라인(DL6j-4)에 충전되어 있는 제 2 녹색 데이터 신호(G2)는 제 6j-4 데이터 라인(DL6j-4)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 6j-5 데이터 라인(DL6j-5)에 공급되는 제 2 적색 데이터 신호(R2)는 제 6j-5 데이터 라인(DL6j-5)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 3i 수평 기간(H3i)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 제 3j-2 출력 채널(CH3j-2)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 3 적색 데이터 신호(R3)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 1 스위치(S1)를 통해 제 3 적색 데이터 신호(R3)를 제 6j-5 데이터 라인(DL6j-5)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 3i-1 수평 기간(H3i-1)의 제 2 시분할 기간(TP2)과 제 3i 수평 기간(H3i)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 2 적색 데이터 신호(R2)와 제 3 적색 데이터 신호(R3)를 연속하여 출력한다. 이에 따라, 제 3 적색 데이터 신호(R3)는 제 6j-5 데이터 라인(DL6j-5)의 라인 커패시턴스에 충전된다. 제 3i 수평 기간(H3i)의 제 1 시분할 기간(TP1) 동안 제 3i 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS3i)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 3i 수평 기간(H3i)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 제 3j-2 출력 채널(CH3j-2)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 3 녹색 데이터 신호(G3)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온되는 제 2 스위치(S2)를 통해 제 3 녹색 데이터 신호(G3)를 제 6j-4 데이터 라인(DL6j-4)에 공급한다. 그리고, 제 3i 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS3i)가 공급됨에 따라 제 6j-5 데이터 라인(DL6j-5)에 충전되어 있는 제 3 적색 데이터 신호(R3)는 제 6j-5 데이터 라인(DL6j-5)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 6j-4 데이터 라인(DL6j-4)에 공급되는 제 3 녹색 데이터 신호(G3)는 제 6j-4 데이터 라인(DL6j-4)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
이와 동일하게, 제 3i-2 내지 3i 수평 기간(H3i-2 내지 H3i)에서, 컬럼 구동 회로(400)는 제 3j-1 출력 채널(CH3j-1)을 통해 제 1 청색 데이터 신호(B1), 제 1 적색 데이터 신호(R1), 제 2 적색 데이터 신호(R2), 제 2 청색 데이터 신호(B2), 제 3 청색 데이터 신호(B3), 및 제 3 적색 데이터 신호(R3)를 순차적으로 출력하고, 데이터 분배 회로(500)는 제 1 및 제 2 데이터 선택 신호(DSS1, DSS2)에 따라 데이터를 분배하여 해당하는 데이터 신호를 제 6j-3 데이터 라인(DL6j-3)과 제 6j-2 데이터 라인(DL6j-2)에 각각 연결된 픽셀(P)의 픽셀 회로(PC)에 공급한다.
그리고, 제 3i-2 내지 3i 수평 기간(H3i-2 내지 H3i)에서, 컬럼 구동 회로(400)는 제 3j 출력 채널(CH3j)을 통해 제 1 녹색 데이터 신호(G1), 제 1 청색 데이터 신호(B1), 제 2 청색 데이터 신호(B2), 제 2 녹색 데이터 신호(G2), 제 3 녹색 데이터 신호(G3), 및 제 3 청색 데이터 신호(B3)를 순차적으로 출력하고, 데이터 분배 회로(500)는 제 1 및 제 2 데이터 선택 신호(DSS1, DSS2)에 따라 데이터를 분배하여 해당하는 데이터 신호를 제 6j-1 데이터 라인(DL6j-1)과 제 6j 데이터 라인(DL6j)에 각각 연결된 픽셀(P)의 픽셀 회로(PC)에 공급한다.
도 7은 도 1에 도시된 다른 예에 따른 픽셀들의 배치 구조와 픽셀 데이터의 정렬 순서 및 데이터 신호의 공급 순서를 설명하기 위한 도면이다.
도 7을 도 1과 결부하면, 본 출원의 다른 예에 따른 표시부(DP)는 제 1 내지 제 3 컬러 픽셀들(R, G, B)을 갖는 복수의 수평 라인을 포함할 수 있다. 이 경우, 인접한 제 1 내지 제 3 컬러 픽셀들(R, G, B)은 펜타일 구조로 배치될 수 있다. 예를 들어, 제 1 컬러 픽셀(R)은 적색 픽셀이고, 제 2 컬러 픽셀(G)은 녹색 픽셀이며, 및 제 3 컬러 픽셀(B)은 청색 픽셀일 수 있으나, 반드시 이에 한정되지 않는다.
제 1 컬러 픽셀들(R)은 복수의 수평 라인 중 제 4j-3 수평 라인(HL4j-3)과 제 4j-2 수평 라인(HL4j-2) 각각에서 컬럼 라인 그룹들 중 제 4j-3 컬럼 라인과 연결되고, 복수의 수평 라인 중 제 4j-1 수평 라인(HL4j-1)과 제 4j 수평 라인(HL4j) 각각에서 컬럼 라인 그룹들 중 제 4j-1 컬럼 라인과 연결될 수 있다.
제 2 컬러 픽셀들(G)은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 4j-2 컬럼 라인과 제 4j 컬럼 라인 각각과 연결될 수 있다.
제 3 컬러 픽셀들(B)은 제 4j-3 수평 라인(HL4j-3)과 제 4j-2 수평 라인(HL4j-2) 각각에서 컬럼 라인 그룹들 중 제 4j-1 컬럼 라인과 연결되고, 제 4j-1 수평 라인(HL4j-1)과 제 4j 수평 라인(HL4j) 각각에서 컬럼 라인 그룹들 중 제 4j-3 컬럼 라인과 연결될 수 있다.
복수의 수평 라인 중 제 4j-3 수평 라인(HL4j-3)과 제 4j-2 수평 라인(HL4j-2) 각각에 배치된 픽셀들(P)은 제 1 방향(X)을 따라 지그재그 형태로 배치되면서 적색 픽셀(R)과 녹색 픽셀(G)과 청색 픽셀(B)과 녹색 픽셀(G)의 순서를 가지도록 반복적으로 배치될 수 있다. 그리고, 복수의 수평 라인 중 제 4j-1 수평 라인(HL4j-1)과 제 4j 수평 라인(HL4j) 각각에 배치된 픽셀들(P)은 제 1 방향(X)을 따라 지그재그 형태로 배치되면서 청색 픽셀(B)과 녹색 픽셀(G)과 적색 픽셀(R)과 녹색 픽셀(G)의 순서를 가지도록 반복적으로 배치될 수 있다.
컬럼 라인 그룹들의 데이터 라인에 있어서, 제 4j-3 데이터 라인들(DL4j-3)은 제 2 방향(Y)을 따라 교대로 배치된 2개의 제 1 컬러 픽셀(R)과 2개의 제 3 컬러 픽셀(B)에 공통적으로 연결될 수 있고, 제 4j-2 데이터 라인들(DL4j-2)은 제 2 방향(Y)을 따라 배치된 제 2 컬러 픽셀들(G)과 공통적으로 연결될 수 있고, 제 4j-1 데이터 라인들(DL4j-1)은 제 2 방향(Y)을 따라 교대로 배치된 2개의 제 3 컬러 픽셀(B)과 2개의 제 1 컬러 픽셀(R)에 공통적으로 연결될 수 있고, 제 4j 데이터 라인들(DL4j)은 제 2 방향(Y)을 따라 배치된 제 2 컬러 픽셀들(G)과 공통적으로 연결될 수 있다.
타이밍 제어부(200)는 픽셀들(P)의 배치 구조 및 매 수평 기간의 제 1 시분할 기간과 제 2 시분할 기간을 기반으로 입력 영상 데이터(Idata)를 제 1 시분할 기간의 픽셀 데이터(Pdata)와 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬한다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-3 수평 라인(HL4j-3)과 제 4j-1 수평 라인(HL4j-1)에 배치된 픽셀들(P)(또는 홀수번째 수평 라인(HLo)에 배치된 픽셀들(P))에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(200)는 4j-3 수평 라인(HL4j-3)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)에서 녹색 데이터(G)를 제 1 시분할 기간의 픽셀 데이터(Pdata)로 정렬하고, 적색 데이터(R)와 청색 데이터(B)를 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 이 경우, 4j-3 수평 라인(HL4j-3)에 배치된 픽셀들(P)이 구동되는 제 4i-3 수평 기간에서, 제 1 시분할 기간의 픽셀 데이터(Pdata)는 녹색 데이터(G)만으로 정렬되며, 제 2 시분할 기간의 픽셀 데이터(Pdata)는 적색 데이터(R), 청색 데이터(B), 적색 데이터(R), 및 청색 데이터(B)의 순서로 정렬될 수 있다. 그리고, 4j-1 수평 라인(HL4j-1)에 배치된 픽셀들(P)이 구동되는 제 4i-1 수평 기간에서, 제 1 시분할 기간의 픽셀 데이터(Pdata)는 녹색 데이터(G)만으로 정렬되며, 제 2 시분할 기간의 픽셀 데이터(Pdata)는 청색 데이터(B), 적색 데이터(R), 청색 데이터(B), 및 적색 데이터(R)의 순서로 정렬될 수 있다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-2 수평 라인(HL4j-2)과 제 4j 수평 라인(HL4j)에 배치된 픽셀들(P)(또는 짝수번째 수평 라인(HLe)에 배치된 픽셀들(P))에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(200)는 4j-2 수평 라인(HL4j-2)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)에서 적색 데이터(R)와 청색 데이터(B)를 제 1 시분할 기간의 픽셀 데이터(Pdata)로 정렬하고, 녹색 데이터(G)를 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 이 경우, 4j-2 수평 라인(HL4j-2)에 배치된 픽셀들(P)이 구동되는 제 4i-2 수평 기간에서, 제 1 시분할 기간의 픽셀 데이터(Pdata)는 적색 데이터(R), 청색 데이터(B), 적색 데이터(R), 및 청색 데이터(B)의 순서로 정렬되며, 제 2 시분할 기간의 픽셀 데이터(Pdata)는 녹색 데이터(G)만으로 정렬될 수 있다. 그리고, 4j 수평 라인(HL4j)에 배치된 픽셀들(P)이 구동되는 제 4i 수평 기간에서, 제 1 시분할 기간의 픽셀 데이터(Pdata)는 청색 데이터(B), 적색 데이터(R), 청색 데이터(B), 및 적색 데이터(R)의 순서로 정렬되며, 제 2 시분할 기간의 픽셀 데이터(Pdata)는 녹색 데이터(G)만으로 정렬될 수 있다.
결과적으로, 타이밍 제어부(200)는 픽셀들(P)의 배치 구조 및 매 수평 기간의 제 1 시분할 기간과 제 2 시분할 기간을 기반으로, 제 i 수평 기간의 제 1 시분할 기간의 픽셀 데이터(Pdata)를 제 i-1 수평 기간의 제 2 시분할 기간의 픽셀 데이터(Pdata)와 동일한 컬러를 갖는 데이터로 정렬할 수 있으며, 제 i+1 수평 기간의 제 1 시분할 기간의 픽셀 데이터(Pdata)를 제 i 수평 기간의 제 2 시분할 기간의 픽셀 데이터(Pdata)와 동일한 컬러를 갖는 데이터로 정렬할 수 있다.
컬럼 구동 회로(400)는 타이밍 제어부(200)로부터 수평 기간마다 공급되는 픽셀 데이터(Pdata)를 아날로그 형태의 데이터 신호로 변환하여 출력 채널들을 통해 출력한다. 이 경우, 컬럼 구동 회로(400)는 매 수평 기간의 제 1 시분할 기간 동안 출력 채널들을 통해 제 1 데이터 신호를 출력하고, 매 수평 기간의 제 2 시분할 기간 동안 출력 채널들을 통해 제 1 데이터 신호와 다른 컬러를 표시하는 픽셀들에 공급될 제 2 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i-3 수평 기간에서, 제 1 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 녹색 데이터 신호를 출력하고, 제 2 시분할 기간 동안 홀수번째 출력 채널(CHo)을 통해 적색 데이터 신호와 짝수번째 출력 채널(CHe)을 통해 청색 데이터 신호를 각각 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i-2 수평 기간에서, 제 1 시분할 기간 동안 홀수번째 출력 채널(CHo)을 통해 적색 데이터 신호와 짝수번째 출력 채널(CHe)을 통해 청색 데이터 신호를 각각 출력하며, 제 2 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 녹색 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i-1 수평 기간에서, 제 1 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 녹색 데이터 신호를 출력하고, 제 2 시분할 기간 동안 홀수번째 출력 채널(CHo)을 통해 청색 데이터 신호와 짝수번째 출력 채널(CHe)을 통해 적색 데이터 신호를 각각 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i 수평 기간에서, 제 1 시분할 기간 동안 홀수번째 출력 채널(CHo)을 통해 청색 데이터 신호와 짝수번째 출력 채널(CHe)을 통해 적색 데이터 신호를 각각 출력하며, 제 2 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 녹색 데이터 신호를 출력할 수 있다.
결과적으로, 컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 2 시분할 기간과 짝수번째 수평 기간의 제 1 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있으며, 반대로, 홀수번째 수평 기간의 제 1 시분할 기간과 짝수번째 수평 기간의 제 2 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다. 다시 말하여, 컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 2 시분할 기간과 짝수번째 수평 기간의 제 1 시분할 기간을 포함하는 1 수평 기간 동안 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들(P)에 공급될 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다.
홀수번째 수평 기간의 제 1 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 1 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 짝수번째 데이터 라인(DLe)에 공급되고, 홀수번째 수평 기간의 제 2 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 2 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 홀수번째 데이터 라인(DLo)에 공급될 수 있다. 반면에, 짝수번째 수평 기간의 제 1 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 1 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 홀수번째 데이터 라인(DLo)에 공급되고, 짝수번째 수평 기간의 제 2 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 2 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 짝수번째 데이터 라인(DLe)에 공급될 수 있다. 따라서, 제 i 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호는 서로 인접한 수평 라인에 배치되면서 동일한 컬러를 표시하는 픽셀들(P)에 순차적으로 공급될 수 있다. 이 경우, 데이터 분배 회로(500)는 제 i 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호를 2개의 컬럼 라인 그룹들에 포함된 데이터 라인들 중 어느 하나에 연속적으로 공급할 수 있다.
도 8은 도 7에 도시된 픽셀 배치 구조에 따른 데이터 신호의 공급 방법을 설명하기 위한 도면으로서, 이는 제 4i-3 내지 4i 수평 기간에서 컬럼 구동 회로의 출력 채널들로부터 출력되는 데이터 신호와 데이터 선택 신호 및 스캔 제어 신호를 나타낸 것이다.
도 1, 도 5, 도 7 및 도 8을 참조하면, 먼저, 제 4i-3 수평 기간(H4i-3)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 1 녹색 데이터 신호(G1)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 2 스위치(S2)를 통해 제 1 녹색 데이터 신호(G1)를 제 4j-2 데이터 라인(DL4j-2)에 공급한다. 이에 따라, 제 1 녹색 데이터 신호(G1)는 제 4j-2 데이터 라인(DL4j-2)의 라인 커패시턴스에 충전된다. 제 4i-3 수평 기간(H4i-3)의 제 1 시분할 기간(TP1) 동안 제 4i-3 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-3)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i-3 수평 기간(H4i-3)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 1 적색 데이터 신호(R1)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온되는 제 1 스위치(S1)를 통해 제 1 적색 데이터 신호(R1)를 제 4j-3 데이터 라인(DL4j-3)에 공급한다. 그리고, 제 4i-3 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i-3)가 공급됨에 따라 제 4j-2 데이터 라인(DL4j-2)에 충전되어 있는 제 1 녹색 데이터 신호(G1)는 제 4j-2 데이터 라인(DL4j-2)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 4j-3 데이터 라인(DL4j-3)에 공급되는 제 1 적색 데이터 신호(R1)는 제 4j-3 데이터 라인(DL4j-3)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 4i-2 수평 기간(H4i-2)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 2 적색 데이터 신호(R2)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 1 스위치(S1)를 통해 제 2 적색 데이터 신호(R2)를 제 4j-3 데이터 라인(DL4j-3)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 4i-3 수평 기간(H4i-3)의 제 2 시분할 기간(TP2)과 제 4i-2 수평 기간(H4i-2)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 1 적색 데이터 신호(R1)와 제 2 적색 데이터 신호(R2)를 연속하여 출력한다. 이에 따라, 제 2 적색 데이터 신호(R2)는 제 4j-3 데이터 라인(DL4j-3)의 라인 커패시턴스에 충전된다. 제 4i-2 수평 기간(H4i-2)의 제 1 시분할 기간(TP1) 동안 제 4i-2 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-2)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i-2 수평 기간(H4i-2)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 2 녹색 데이터 신호(G2)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온되는 제 2 스위치(S2)를 통해 제 2 녹색 데이터 신호(G2)를 제 4j-2 데이터 라인(DL4j-2)에 공급한다. 그리고, 제 4i-2 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i-2)가 공급됨에 따라 제 4j-3 데이터 라인(DL4j-3)에 충전되어 있는 제 2 적색 데이터 신호(R2)는 제 4j-3 데이터 라인(DL4j-3)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 4j-2 데이터 라인(DL4j-2)에 공급되는 제 2 녹색 데이터 신호(G2)는 제 4j-2 데이터 라인(DL4j-2)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 4i-1 수평 기간(H4i-1)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 3 녹색 데이터 신호(G3)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 2 스위치(S2)를 통해 제 3 녹색 데이터 신호(G3)를 제 4j-2 데이터 라인(DL4j-2)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 4i-2 수평 기간(H4i-2)의 제 2 시분할 기간(TP2)과 제 4i-1 수평 기간(H4i-1)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 2 녹색 데이터 신호(G2)와 제 3 녹색 데이터 신호(G3)를 연속하여 출력한다. 이에 따라, 제 3 녹색 데이터 신호(G3)는 제 4j-2 데이터 라인(DL4j-2)의 라인 커패시턴스에 충전된다. 제 4i-1 수평 기간(H4i-1)의 제 1 시분할 기간(TP1) 동안 제 4i-1 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-1)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i-1 수평 기간(H4i-1)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 3 컬러 픽셀들(B)에 공급될 제 3 청색 데이터 신호(B3)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온되는 제 1 스위치(S1)를 통해 제 3 청색 데이터 신호(B3)를 제 4j-3 데이터 라인(DL4j-3)에 공급한다. 그리고, 제 4i-1 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i-1)가 공급됨에 따라 제 4j-2 데이터 라인(DL4j-2)에 충전되어 있는 제 3 녹색 데이터 신호(G3)는 제 4j-2 데이터 라인(DL4j-2)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 4j-3 데이터 라인(DL4j-3)에 공급되는 제 3 청색 데이터 신호(B3)는 제 4j-3 데이터 라인(DL4j-3)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 4i 수평 기간(H4i)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j 수평 라인(HL4j)에 배치된 제 3 컬러 픽셀들(B)에 공급될 제 4 청색 데이터 신호(B4)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 1 스위치(S1)를 통해 제 4 청색 데이터 신호(B4)를 제 4j-3 데이터 라인(DL4j-3)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 4i-1 수평 기간(H4i-1)의 제 2 시분할 기간(TP2)과 제 4i 수평 기간(H4i)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 3 청색 데이터 신호(B3)와 제 4 청색 데이터 신호(B4)를 연속하여 출력한다. 이에 따라, 제 3 청색 데이터 신호(B3)는 제 4j-3 데이터 라인(DL4j-3)의 라인 커패시턴스에 충전된다. 제 4i 수평 기간(H4i)의 제 1 시분할 기간(TP1) 동안 제 4i 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i 수평 기간(H4i)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 홀수번째 출력 채널(CHo)을 통해 제 4j 수평 라인(HL4j)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 4 녹색 데이터 신호(G4)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온되는 제 2 스위치(S2)를 통해 제 4 녹색 데이터 신호(G4)를 제 4j-2 데이터 라인(DL4j-2)에 공급한다. 그리고, 제 4i 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i)가 공급됨에 따라 제 4j-3 데이터 라인(DL4j-3)에 충전되어 있는 제 4 청색 데이터 신호(B4)는 제 4j-3 데이터 라인(DL4j-3)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 4j-2 데이터 라인(DL4j-2)에 공급되는 제 4 녹색 데이터 신호(G4)는 제 4j-2 데이터 라인(DL4j-2)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
이와 동일하게, 제 4i-3 내지 4i 수평 기간(H4i-3 내지 H4i)에서, 컬럼 구동 회로(400)는 짝수번째 출력 채널(CHe)을 통해 제 1 녹색 데이터 신호(G1), 제 1 청색 데이터 신호(B1), 제 2 청색 데이터 신호(B2), 제 2 녹색 데이터 신호(G2), 제 3 녹색 데이터 신호(G3), 제 3 적색 데이터 신호(R3), 제 4 적색 데이터 신호(R4), 및 제 4 녹색 데이터 신호(G4)를 순차적으로 출력하고, 데이터 분배 회로(500)는 제 1 및 제 2 데이터 선택 신호(DSS1, DSS2)에 따라 데이터를 분배하여 해당하는 데이터 신호를 제 4j-1 데이터 라인(DL4j-1)과 제 4j 데이터 라인(DL4j)에 각각 연결된 픽셀(P)의 픽셀 회로(PC)에 공급한다.
도 9는 도 1에 도시된 또 다른 예에 따른 픽셀들의 배치 구조와 픽셀 데이터의 정렬 순서 및 데이터 신호의 공급 순서를 설명하기 위한 도면이다.
도 9를 도 1과 결부하면, 본 출원의 또 다른 예에 따른 표시부(DP)는 제 1 내지 제 3 컬러 픽셀들(R, G, B) 중 2개의 컬러 픽셀 조합을 갖는 복수의 수평 라인을 포함할 수 있다. 이 경우, 인접한 제 1 내지 제 3 컬러 픽셀들(R, G, B)은 펜타일 구조로 배치될 수 있다. 예를 들어, 제 1 컬러 픽셀(R)은 적색 픽셀이고, 제 2 컬러 픽셀(G)은 녹색 픽셀이며, 및 제 3 컬러 픽셀(B)은 청색 픽셀일 수 있으나, 반드시 이에 한정되지 않는다.
복수의 수평 라인 중 홀수번째 수평 라인(HLo)(또는 제 4j-3 수평 라인(HL4j-3)과 제 4j-1 수평 라인(HL4j-1))은 컬럼 라인 그룹들 중 홀수번째 컬럼 라인에 연결된 제 1 컬러 픽셀(R), 및 컬럼 라인 그룹들 중 짝수번째 컬럼 라인에 연결된 제 2 컬러 픽셀(G)을 포함할 수 있다. 홀수번째 수평 라인(HLo)에 배치된 제 1 컬러 픽셀(R)과 제 2 컬러 픽셀(G)은 제 1 방향(X)을 따라 지그재그 형태를 가지도록 반복적으로 배치될 수 있다.
복수의 수평 라인 중 짝수번째 수평 라인(HLe)(또는 제 4j-2 수평 라인(HL4j-2)과 제 4j 수평 라인(HL4j))은 컬럼 라인 그룹들 중 홀수번째 컬럼 라인에 연결된 제 3 컬러 픽셀(B), 및 컬럼 라인 그룹들 중 짝수번째 컬럼 라인에 연결된 제 2 컬러 픽셀(G)을 포함할 수 있다. 짝수번째 수평 라인(HLe)에 배치된 제 3 컬러 픽셀(B)과 제 2 컬러 픽셀(G)은 제 1 방향(X)을 따라 지그재그 형태를 가지도록 반복적으로 배치될 수 있다.
컬럼 라인 그룹들의 데이터 라인에 있어서, 홀수번째 데이터 라인들(DLo)은 제 2 방향(Y)을 따라 교대로 배치된 제 1 컬러 픽셀(R)과 제 3 컬러 픽셀(B)에 공통적으로 연결될 수 있고, 짝수번째 데이터 라인들(DLe)은 제 2 방향(Y)을 따라 배치된 제 2 컬러 픽셀들(G)과 공통적으로 연결될 수 있다.
타이밍 제어부(200)는 픽셀들(P)의 배치 구조 및 매 수평 기간의 제 1 시분할 기간과 제 2 시분할 기간을 기반으로 입력 영상 데이터(Idata)를 제 1 시분할 기간의 픽셀 데이터(Pdata)와 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬한다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-3 수평 라인(HL4j-3)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(200)는 4j-3 수평 라인(HL4j-3)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)에서 녹색 데이터(G)를 제 1 시분할 기간의 픽셀 데이터(Pdata)로 정렬하고, 적색 데이터(R)를 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-2 수평 라인(HL4j-2)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(200)는 4j-2 수평 라인(HL4j-2)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)에서 녹색 데이터(G)를 제 1 시분할 기간의 픽셀 데이터(Pdata)로 정렬하고, 청색 데이터(B)를 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다.
타이밍 제어부(200)는 수평 라인들 중 제 4j-1 수평 라인(HL4j-1)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(200)는 4j-1 수평 라인(HL4j-1)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)에서 적색 데이터(R)를 제 1 시분할 기간의 픽셀 데이터(Pdata)로 정렬하고, 녹색 데이터(G)를 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다.
타이밍 제어부(200)는 수평 라인들 중 제 4j 수평 라인(HL4j)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)를 홀수번째 데이터 라인(DLo)에 연결된 픽셀들(P)에 공급될 제 1 시분할 기간의 픽셀 데이터(Pdata)와 짝수번째 데이터 라인(DLe)에 연결된 픽셀들(P)에 공급될 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다. 예를 들어, 타이밍 제어부(200)는 4j 수평 라인(HL4j)에 배치된 픽셀들(P)에 공급될 1 수평 라인분의 입력 영상 데이터(Idata)에서 청색 데이터(B)를 제 1 시분할 기간의 픽셀 데이터(Pdata)로 정렬하고, 녹색 데이터(G)를 제 2 시분할 기간의 픽셀 데이터(Pdata)로 정렬할 수 있다.
결과적으로, 타이밍 제어부(200)는 픽셀들(P)의 배치 구조 및 매 수평 기간의 제 1 시분할 기간과 제 2 시분할 기간을 기반으로, 제 i 수평 기간의 제 1 시분할 기간의 픽셀 데이터(Pdata)를 제 i-2 수평 기간의 제 2 시분할 기간의 픽셀 데이터(Pdata)와 동일한 컬러를 갖는 데이터로 정렬할 수 있으며, 제 i 수평 기간의 제 2 시분할 기간의 픽셀 데이터(Pdata)를 제 i-1 수평 기간의 제 2 시분할 기간의 픽셀 데이터(Pdata)와 동일한 컬러를 갖는 데이터로 정렬할 수 있다.
컬럼 구동 회로(400)는 타이밍 제어부(200)로부터 수평 기간마다 공급되는 픽셀 데이터(Pdata)를 아날로그 형태의 데이터 신호로 변환하여 출력 채널들을 통해 출력한다. 이 경우, 컬럼 구동 회로(400)는 매 수평 기간의 제 1 시분할 기간 동안 출력 채널들을 통해 제 1 데이터 신호를 출력하고, 매 수평 기간의 제 2 시분할 기간 동안 출력 채널들을 통해 제 1 데이터 신호와 다른 컬러를 표시하는 픽셀들에 공급될 제 2 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i-3 수평 기간에서, 제 1 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 2 컬러 픽셀들(G)에 공급될 녹색 데이터 신호를 출력하고, 제 2 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 1 컬러 픽셀들(R)에 공급될 적색 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i-2 수평 기간에서, 제 1 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 1 컬러 픽셀들(R)에 공급될 적색 데이터 신호를 출력하고, 제 2 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 2 컬러 픽셀들(G)에 공급될 녹색 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i-1 수평 기간에서, 제 1 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 2 컬러 픽셀들(G)에 공급될 녹색 데이터 신호를 출력하고, 제 2 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 3 컬러 픽셀들(B)에 공급될 청색 데이터 신호를 출력할 수 있다.
컬럼 구동 회로(400)는 제 4i 수평 기간에서, 제 1 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j 수평 라인(HL4j)에 배치된 제 3 컬러 픽셀들(B)에 공급될 청색 데이터 신호를 출력하고, 제 2 시분할 기간 동안 각 출력 채널(CHo, CHe)을 통해 제 4j 수평 라인(HL4j)에 배치된 제 2 컬러 픽셀들(G)에 공급될 녹색 데이터 신호를 출력할 수 있다.
결과적으로, 컬럼 구동 회로(400)는 제 4i-3 수평 기간의 제 2 시분할 기간과 제 4i-2 수평 기간의 제 1 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있으며, 제 4i-2 수평 기간의 제 2 시분할 기간과 제 4i-1 수평 기간의 제 1 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다. 그리고, 컬럼 구동 회로(400)는 제 4i-1 수평 기간의 제 2 시분할 기간과 제 4i 수평 기간의 제 1 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있으며, 제 4i 수평 기간의 제 2 시분할 기간과 제 4i-3 수평 기간의 제 1 시분할 기간에 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다. 다시 말하여, 컬럼 구동 회로(400)는 홀수번째 수평 기간의 제 2 시분할 기간과 짝수번째 수평 기간의 제 1 시분할 기간을 포함하는 1 수평 기간 동안 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들(P)에 공급될 동일한 컬러의 데이터 신호를 연속적으로 출력할 수 있다.
제 4i-3 수평 기간과 제 4i-1 수평 기간 각각의 제 1 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 1 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 짝수번째 데이터 라인(DLe)에 공급되고, 제 4i-3 수평 기간과 제 4i-1 수평 기간 각각의 제 2 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 2 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 홀수번째 데이터 라인(DLo)에 공급될 수 있다. 반면에, 제 4i-2 수평 기간과 제 4i 수평 기간 각각의 제 1 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 1 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 홀수번째 데이터 라인(DLo)에 공급되고, 제 4i-2 수평 기간과 제 4i 수평 기간 각각의 제 2 시분할 기간 동안 컬럼 구동 회로(400)의 출력 채널들로부터 출력되는 제 2 데이터 신호는 데이터 분배 회로(500)의 데이터 분배에 따라 짝수번째 데이터 라인(DLe)에 공급될 수 있다.
따라서, 제 4i-3 수평 기간의 제 2 데이터 신호와 제 4i-2 수평 기간의 제 1 데이터 신호는 서로 인접한 홀수번째 수평 라인(HLo)에 배치되어 동일한 컬러를 표시하는 픽셀들(P)에 순차적으로 공급될 수 있다. 제 4i-1 수평 기간의 제 2 데이터 신호와 제 4i 수평 기간의 제 1 데이터 신호는 서로 인접한 짝수번째 수평 라인(HLe)에 배치되어 동일한 컬러를 표시하는 픽셀들(P)에 순차적으로 공급될 수 있다. 제 4i-2 수평 기간의 제 2 데이터 신호와 제 4i-1 수평 기간의 제 1 데이터 신호는 서로 인접한 수평 라인에 배치되고 짝수번째 데이터 라인(DLe)에 연결되어 동일한 컬러를 표시하는 픽셀들(P)에 순차적으로 공급될 수 있다. 제 4i 수평 기간의 제 2 데이터 신호와 제 4i-3 수평 기간의 제 1 데이터 신호는 서로 인접한 수평 라인에 배치되고 짝수번째 데이터 라인(DLe)에 연결되어 동일한 컬러를 표시하는 픽셀들(P)에 순차적으로 공급될 수 있다.
도 10은 도 9에 도시된 픽셀 배치 구조에 따른 데이터 신호의 공급 방법을 설명하기 위한 도면으로서, 이는 제 4i-3 내지 4i 수평 기간에서 컬럼 구동 회로의 출력 채널들로부터 출력되는 데이터 신호와 데이터 선택 신호 및 스캔 제어 신호를 나타낸 것이다.
도 1, 도 5, 도 9 및 도 10을 참조하면, 먼저, 제 4i-3 수평 기간(H4i-3)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 1 녹색 데이터 신호(G1)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 2 스위치(S2)를 통해 제 1 녹색 데이터 신호(G1)를 짝수번째 데이터 라인(DLe)에 공급한다. 이에 따라, 제 1 녹색 데이터 신호(G1)는 짝수번째 데이터 라인(DLe)의 라인 커패시턴스에 충전된다. 제 4i-3 수평 기간(H4i-3)의 제 1 시분할 기간(TP1) 동안 제 4i-3 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-3)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i-3 수평 기간(H4i-3)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j-3 수평 라인(HL4j-3)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 1 적색 데이터 신호(R1)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온되는 제 1 스위치(S1)를 통해 제 1 적색 데이터 신호(R1)를 홀수번째 데이터 라인(DLo)에 공급한다. 그리고, 제 4i-3 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i-3)가 공급됨에 따라 짝수번째 데이터 라인(DLe)에 충전되어 있는 제 1 녹색 데이터 신호(G1)는 짝수번째 데이터 라인(DLe)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 제 4j-3 데이터 라인(DL4j-3)에 공급되는 제 1 적색 데이터 신호(R1)는 홀수번째 데이터 라인(DLo)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 4i-2 수평 기간(H4i-2)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 1 컬러 픽셀들(R)에 공급될 제 3 적색 데이터 신호(R3)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 1 스위치(S1)를 통해 제 3 적색 데이터 신호(R3)를 홀수번째 데이터 라인(DLo)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 4i-3 수평 기간(H4i-3)의 제 2 시분할 기간(TP2)과 제 4i-2 수평 기간(H4i-2)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 1 적색 데이터 신호(R1)와 제 3 적색 데이터 신호(R3)를 연속하여 출력한다. 이에 따라, 제 3 적색 데이터 신호(R3)는 홀수번째 데이터 라인(DLo)의 라인 커패시턴스에 충전된다. 제 4i-2 수평 기간(H4i-2)의 제 1 시분할 기간(TP1) 동안 제 4i-2 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-2)와 제 4i-1 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-1)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i-2 수평 기간(H4i-2)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j-1 수평 라인(HL4j-1)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 3 녹색 데이터 신호(G3)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온되는 제 2 스위치(S2)를 통해 제 3 녹색 데이터 신호(G3)를 짝수번째 데이터 라인(DLe)에 공급한다. 그리고, 제 4i-1 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i-1)가 공급됨에 따라 홀수번째 데이터 라인(DLo)에 충전되어 있는 제 3 적색 데이터 신호(R3)는 홀수번째 데이터 라인(DLo)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 짝수번째 데이터 라인(DLe)에 공급되는 제 3 녹색 데이터 신호(G3)는 짝수번째 데이터 라인(DLe)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 4i-1 수평 기간(H4i-1)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 2 녹색 데이터 신호(G2)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 2 스위치(S2)를 통해 제 2 녹색 데이터 신호(G2)를 짝수번째 데이터 라인(DLe)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 4i-2 수평 기간(H4i-2)의 제 2 시분할 기간(TP2)과 제 4i-1 수평 기간(H4i-1)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 3 녹색 데이터 신호(G3)와 제 2 녹색 데이터 신호(G2)를 연속하여 출력한다. 이에 따라, 제 2 녹색 데이터 신호(G2)는 짝수번째 데이터 라인(DLe)의 라인 커패시턴스에 충전된다. 제 4i-1 수평 기간(H4i-1)의 제 1 시분할 기간(TP1) 동안 제 4i-2 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i-2)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i-1 수평 기간(H4i-1)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j-2 수평 라인(HL4j-2)에 배치된 제 3 컬러 픽셀들(B)에 공급될 제 1 청색 데이터 신호(B1)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온되는 제 1 스위치(S1)를 통해 제 1 청색 데이터 신호(B1)를 홀수번째 데이터 라인(DLo)에 공급한다. 그리고, 제 4i-2 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i-2)가 공급됨에 따라 짝수번째 데이터 라인(DLe)에 충전되어 있는 제 2 녹색 데이터 신호(G2)는 짝수번째 데이터 라인(DLe)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 홀수번째 데이터 라인(DLo)에 공급되는 제 1 청색 데이터 신호(B1)는 홀수번째 데이터 라인(DLo)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
다음으로, 제 4i 수평 기간(H4i)의 제 1 시분할 기간(TP1)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j 수평 라인(HL4j)에 배치된 제 3 컬러 픽셀들(B)에 공급될 제 2 청색 데이터 신호(B2)를 출력하고, 데이터 분배 회로(500)는 제 1 데이터 선택 신호(DSS1)의 스위치 온 기간(Son)에 따라 턴-온 상태를 유지하는 제 1 스위치(S1)를 통해 제 2 청색 데이터 신호(B2)를 홀수번째 데이터 라인(DLo)에 공급한다. 즉, 컬럼 구동 회로(400)는 제 4i-1 수평 기간(H4i-1)의 제 2 시분할 기간(TP2)과 제 4i 수평 기간(H4i)의 제 1 시분할 기간(TP1) 동안 동일한 컬러를 갖는 제 1 청색 데이터 신호(B1)와 제 2 청색 데이터 신호(B2)를 연속하여 출력한다. 이에 따라, 제 2 청색 데이터 신호(B2)는 홀수번째 데이터 라인(DLo)의 라인 커패시턴스에 충전된다. 제 4i 수평 기간(H4i)의 제 1 시분할 기간(TP1) 동안 제 4i 스캔 제어 라인에 공급되는 스캔 제어 신호(SCS4i)는 트랜지스터 오프 기간으로 유지된다.
다음으로, 제 4i 수평 기간(H4i)의 제 2 시분할 기간(TP2)에서, 컬럼 구동 회로(400)는 각 출력 채널(CH)을 통해 제 4j 수평 라인(HL4j)에 배치된 제 2 컬러 픽셀들(G)에 공급될 제 4 녹색 데이터 신호(G4)를 출력하고, 데이터 분배 회로(500)는 제 2 데이터 선택 신호(DSS2)의 스위치 온 기간(Son)에 따라 턴-온되는 제 2 스위치(S2)를 통해 제 4 녹색 데이터 신호(G4)를 짝수번째 데이터 라인(DLe)에 공급한다. 그리고, 제 4i 스캔 제어 라인에 트랜지스터 온 기간의 스캔 제어 신호(SCS4i)가 공급됨에 따라 홀수번째 데이터 라인(DLo)에 충전되어 있는 제 2 청색 데이터 신호(B2)는 홀수번째 데이터 라인(DLo)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급되고, 이와 동시에 데이터 분배 회로(500)로부터 짝수번째 데이터 라인(DLe)에 공급되는 제 4 녹색 데이터 신호(G4)는 짝수번째 데이터 라인(DLe)에 연결된 픽셀(P)의 픽셀 회로(PC)에 공급된다.
한편, 전술한 본 출원에 따른 디스플레이 장치는 발광 소자를 포함하는 발광 디스플레이 장치를 예로 들어 설명하였지만, 이에 한정되지 않고, 본 출원에 따른 디스플레이 장치는 발광 디스플레이 장치뿐만 아니라 액정 디스플레이 장치 등의 평판 디스플레이 장치에 적용 가능하다.
본 출원에 따른 디스플레이 장치는 아래와 같이 설명될 수 있다.
본 출원의 일 예에 따른 디스플레이 장치는 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부, 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로, 수평 기간마다 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로, 및 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 데이터 신호를 데이터 선택 신호에 따라 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며, 데이터 선택 신호의 주기는 1 수평 기간보다 길 수 있다.
본 출원의 일 예에 따른 컬럼 구동 회로는 수평 기간마다 서로 다른 컬러를 표시하는 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하며, 제 i(i는 자연수) 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호는 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들에 순차적으로 공급될 수 있다.
본 출원의 일 예에 따른 디스플레이 장치는 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부, 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로, 수평 기간마다 서로 다른 컬러를 표시하는 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로, 및 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 제 1 데이터 신호와 제 2 데이터 신호를 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며, 제 i(i는 자연수) 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호는 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들에 순차적으로 공급되며, 데이터 분배 회로는 제 i 수평 기간의 제 2 데이터 신호와 제 i+1 수평 기간의 제 1 데이터 신호를 2개의 컬럼 라인 그룹들 중 어느 하나에 연속적으로 공급할 수 있다.
본 출원의 일 예에 따른 데이터 선택 신호의 주기는 2 수평 기간일 수 있다.
본 출원의 일 예에 따른 데이터 분배 회로는 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 제 1 데이터 신호와 제 2 데이터 신호를 데이터 선택 신호에 따라 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 복수의 역다중화 회로를 포함할 수 있다.
본 출원의 일 예에 따른 수평 기간은 제 1 시분할 기간과 제 1 시분할 기간보다 긴 제 2 시분할 기간을 포함하며, 컬럼 구동 회로는 제 1 시분할 기간 동안 제 1 데이터 신호를 출력하고, 제 2 시분할 기간 동안 제 2 데이터 신호를 출력할 수 있다.
본 출원의 일 예에 따른 스캔 제어 신호는 제 2 시분할 기간에 공급될 수 있다.
본 출원의 일 예에 따른 데이터 선택 신호는 제 1 데이터 선택 신호와 제 1 데이터 선택 신호와 다른 제 2 데이터 선택 신호를 포함하며, 복수의 역다중화 회로 각각은 컬럼 구동 회로의 출력 채널들 중 해당하는 출력 채널에 연결된 입력 라인, 2개의 컬럼 라인 그룹들과 일대일로 연결된 제 1 및 제 2 출력 라인, 데이터 선택 신호의 제 1 데이터 선택 신호에 따라 턴-온되어 입력 라인을 통해 공급되는 제 1 데이터 신호를 제 1 출력 라인으로 출력하는 제 1 스위치, 및 데이터 선택 신호의 제 2 데이터 선택 신호에 따라 턴-온되어 입력 라인을 통해 공급되는 제 2 데이터 신호를 제 2 출력 라인으로 출력하는 제 2 스위치를 포함할 수 있다.
본 출원의 일 예에 따른 제 1 데이터 선택 신호와 제 2 데이터 선택 신호 각각은 스위치 온 전압 레벨을 유지하는 스위치 온 기간 및 스위치 오프 전압 레벨을 유지하는 스위치 오프 기간을 포함하고, 스캔 제어 신호는 트랜지스터 온 전압 레벨을 유지하는 트랜지스터 온 기간 및 트랜지스터 오프 전압 레벨을 유지하는 트랜지스터 오프 기간을 포함하며, 스캔 제어 신호의 트랜지스터 온 기간은 제 1 데이터 선택 신호와 제 2 데이터 선택 신호 각각의 스위치 온 기간보다 짧을 수 있다.
본 출원의 일 예에서, 스캔 제어 신호의 트랜지스터 온 기간은 제 1 데이터 선택 신호의 스위치 오프 기간과 제 2 데이터 선택 신호의 스위치 온 기간 모두와 중첩될 수 있다.
본 출원의 일 예에서, 제 1 데이터 선택 신호와 제 2 데이터 선택 신호 각각은 스위치 온 전압 레벨에서 스위치 오프 전압 레벨로 천이되는 제 1 천이 시작 시점 및 스위치 오프 전압 레벨에서 스위치 온 전압 레벨로 천이되는 제 2 천이 시작 시점을 포함하고, 제 1 데이터 선택 신호의 제 2 천이 시작 시점은 제 2 데이터 선택 신호의 스위치 오프 기간과 중첩되며, 제 2 데이터 선택 신호의 제 2 천이 시작 시점은 제 1 데이터 선택 신호의 스위치 오프 기간과 중첩될 수 있다.
본 출원의 일 예에서, 제 1 데이터 선택 신호와 제 2 데이터 선택 신호 각각은 스위치 온 전압 레벨에서 스위치 오프 전압 레벨로 천이되는 제 1 천이 시작 시점 및 스위치 오프 전압 레벨에서 스위치 온 전압 레벨로 천이되는 제 2 천이 시작 시점을 포함하며, 스캔 제어 신호는 트랜지스터 오프 전압 레벨에서 트랜지스터 온 전압 레벨로 천이되는 제 1 천이 시작 시점 및 트랜지스터 온 전압 레벨에서 트랜지스터 오프 전압 레벨로 천이되는 제 2 천이 시작 시점을 포함하며, 스캔 제어 신호의 제 1 천이 시작 시점은 제 1 데이터 선택 신호의 제 2 천이 시작 시점 또는 제 2 데이터 선택 신호의 제 2 천이 시작 시점으로부터 일정한 시차를 가질 수 있다.
본 출원의 일 예에서, 스캔 제어 신호의 제 1 천이 시작 시점은 제 1 데이터 선택 신호의 제 2 천이 시작 시점 또는 제 2 데이터 선택 신호의 제 2 천이 완료 시점 이후에 시작 시점으로부터 지연될 수 있다.
본 출원의 일 예에서, 표시부는 제 1 내지 제 3 컬러 픽셀들을 갖는 복수의 수평 라인을 포함하며, 제 1 컬러 픽셀들은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 3j-2(j는 자연수) 컬럼 라인과 연결되며, 제 2 컬러 픽셀들은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 3j-1 컬럼 라인과 연결되며, 제 3 컬러 픽셀들은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 3j 컬럼 라인과 연결될 수 있다.
본 출원의 일 예에서, 표시부는 제 1 내지 제 3 컬러 픽셀들을 갖는 복수의 수평 라인을 포함하며, 제 1 컬러 픽셀들은 복수의 수평 라인 중 제 4j-3(j는 자연수) 수평 라인과 제 4j-2 수평 라인 각각에서 컬럼 라인 그룹들 중 제 4j-3 컬럼 라인과 연결되고, 복수의 수평 라인 중 제 4j-1 수평 라인과 제 4j 수평 라인 각각에서 컬럼 라인 그룹들 중 제 4j-1 컬럼 라인과 연결되며, 제 2 컬러 픽셀들은 복수의 수평 라인 각각에서 컬럼 라인 그룹들 중 제 4j-2 컬럼 라인과 제 4j 컬럼 라인 각각과 연결되며, 제 3 컬러 픽셀들은 제 4j-3 수평 라인과 제 4j-2 수평 라인 각각에서 제 4j-1 컬럼 라인과 연결되고, 제 4j-1 수평 라인과 제 4j 수평 라인 각각에서 제 4j-3 컬럼 라인과 연결될 수 있다.
본 출원의 일 예에서, 표시부는 복수의 수평 라인을 포함하고, 복수의 수평 라인 중 홀수번째 수평 라인은 컬럼 라인 그룹들 중 홀수번째 컬럼 라인에 연결된 제 1 컬러 픽셀들 및 컬럼 라인 그룹들 중 짝수번째 컬럼 라인에 연결된 제 2 컬러 픽셀들을 포함하고, 복수의 수평 라인 중 짝수번째 수평 라인은 홀수번째 컬럼 라인에 연결된 제 3 컬러 픽셀들 및 컬럼 라인 그룹들 중 짝수번째 컬럼 라인에 연결된 제 2 컬러 픽셀들을 포함할 수 있다.
본 출원의 일 예에 따른 컬럼 구동 회로는 복수의 수평 라인 각각의 구동에 대응되는 복수의 수평 기간 중 제 4i-3 수평 기간 동안 복수의 수평 라인 중 제 4j-3 수평 라인에 배치된 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하고, 복수의 수평 기간 중 제 4i-2 수평 기간 동안 복수의 수평 라인 중 제 4j-1 수평 라인에 배치된 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하고, 복수의 수평 기간 중 제 4i-1 수평 기간 동안 복수의 수평 라인 중 제 4j-2 수평 라인에 배치된 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하며, 복수의 수평 기간 중 제 4i 수평 기간 동안 복수의 수평 라인 중 제 4j 수평 라인에 배치된 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력할 수 있다.
본 출원의 일 예에서, 복수의 수평 기간 각각은 제 1 시분할 기간과 제 1 시분할 기간보다 긴 제 2 시분할 기간을 포함하며, 로우 구동 회로는 제 4i-3 수평 기간의 제 2 시분할 기간에서 제 4j-3 수평 라인에 배치된 픽셀들에 스캔 제어 신호를 공급하고, 제 4i-2 수평 기간의 제 2 시분할 기간에서 제 4j-1 수평 라인에 배치된 픽셀들에 스캔 제어 신호를 공급하고, 제 4i-1 수평 기간의 제 2 시분할 기간에서 제 4j-2 수평 라인에 배치된 픽셀들에 스캔 제어 신호를 공급하며, 제 4i 수평 기간의 제 2 시분할 기간에서 제 4j 수평 라인에 배치된 픽셀들에 스캔 제어 신호를 공급할 수 있다.
상술한 본 출원의 예에 설명된 특징, 구조, 효과 등은 본 출원의 적어도 하나의 예에 포함되며, 반드시 하나의 예에만 한정되는 것은 아니다. 나아가, 본 출원의 적어도 하나의 예에서 예시된 특징, 구조, 효과 등은 본 출원이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 출원의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 디스플레이 패널 200: 타이밍 제어부
300: 로우(row) 구동 회로 400: 컬럼(column) 구동 회로
500: 데이터 분배 회로 5001 ~ 500k: 역다중화 회로

Claims (20)

  1. 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부;
    상기 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로;
    수평 기간마다 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로; 및
    상기 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 상기 데이터 신호를 데이터 선택 신호에 따라 상기 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며,
    상기 데이터 선택 신호의 주기는 1 수평 기간보다 길고,
    상기 수평 기간은 제1 및 제2 시분할 기간을 포함하고,
    상기 데이터 선택 신호는 스위치 온 기간 및 스위치 오프 기간을 포함하고,
    상기 데이터 선택 신호의 스위치 온 기간은 제i(i는 자연수) 수평 기간의 제2 시분할 기간 및 제 i+1 수평 기간의 제1 시분할 기간과 오버랩되고,
    상기 스캔 제어 신호는 트랜지스터 온 기간 및 트랜지스터 오프 기간을 포함하고,
    상기 스캔 제어 신호의 트랜지스터 온 기간은 상기 제2 시분할 기간과 오버랩되고, 상기 제1 시분할 기간과 오버랩되지 않으며,
    상기 스캔 제어 신호의 트랜지스터 온 기간은 상기 데이터 선택 신호의 스위치 온 기간보다 짧은, 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 데이터 선택 신호의 주기는 2 수평 기간인, 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 컬럼 구동 회로는 상기 수평 기간마다 서로 다른 컬러를 표시하는 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하며,
    상기 제 i 수평 기간의 제 2 데이터 신호와 상기 제 i+1 수평 기간의 제 1 데이터 신호는 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들에 순차적으로 공급되는, 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 데이터 분배 회로는 상기 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 상기 제 1 데이터 신호와 제 2 데이터 신호를 상기 데이터 선택 신호에 따라 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 복수의 역다중화 회로를 포함하는, 디스플레이 장치.
  5. 로우 라인 그룹들과 컬럼 라인 그룹들에 의해 정의된 픽셀 영역에 배치된 픽셀들을 포함하는 표시부;
    상기 로우 라인 그룹들에 스캔 제어 신호를 공급하는 로우 구동 회로;
    수평 기간마다 서로 다른 컬러를 표시하는 픽셀들에 공급될 제 1 데이터 신호와 제 2 데이터 신호를 순차적으로 출력하는 컬럼 구동 회로; 및
    상기 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 상기 제 1 데이터 신호와 제 2 데이터 신호를 데이터 선택 신호에 따라 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 데이터 분배 회로를 포함하며,
    제 i(i는 자연수) 수평 기간의 상기 제 2 데이터 신호와 제 i+1 수평 기간의 상기 제 1 데이터 신호는 서로 다른 수평 라인에 배치되어 동일한 컬러를 표시하는 픽셀들에 순차적으로 공급되며,
    상기 데이터 분배 회로는 상기 제 i 수평 기간의 상기 제 2 데이터 신호와 상기 제 i+1 수평 기간의 상기 제 1 데이터 신호를 상기 2개의 컬럼 라인 그룹들 중 어느 하나에 연속적으로 공급하고,
    상기 수평 기간은 제1 및 제2 시분할 기간을 포함하고,
    상기 데이터 선택 신호는 스위치 온 기간 및 스위치 오프 기간을 포함하고,
    상기 데이터 선택 신호의 스위치 온 기간은 상기 제i 수평 기간의 제2 시분할 기간 및 상기 제 i+1 수평 기간의 제1 시분할 기간과 오버랩되고,
    상기 스캔 제어 신호는 트랜지스터 온 기간 및 트랜지스터 오프 기간을 포함하고,
    상기 스캔 제어 신호의 트랜지스터 온 기간은 상기 제2 시분할 기간과 오버랩되고, 상기 제1 시분할 기간과 오버랩되지 않으며,
    상기 스캔 제어 신호의 트랜지스터 온 기간은 상기 데이터 선택 신호의 스위치 온 기간보다 짧은, 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 데이터 선택 신호의 주기는 1 수평 기간보다 긴, 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 데이터 분배 회로는 상기 컬럼 구동 회로의 출력 채널들 각각에서 순차적으로 출력되는 상기 제 1 데이터 신호와 제 2 데이터 신호를 데이터 선택 신호에 따라 2개의 컬럼 라인 그룹들에 순차적으로 공급하는 복수의 역다중화 회로를 포함하는, 디스플레이 장치.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 제2 시분할 기간은 상기 제1 시분할 기간보다 길고,
    상기 컬럼 구동 회로는 상기 제 1 시분할 기간 동안 상기 제 1 데이터 신호를 출력하고, 상기 제 2 시분할 기간 동안 상기 제 2 데이터 신호를 출력하는, 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 스캔 제어 신호는 상기 제 2 시분할 기간에 공급되는, 디스플레이 장치.
  10. 제 4 항 또는 제 7 항에 있어서,
    상기 데이터 선택 신호는 제 1 데이터 선택 신호와 상기 제 1 데이터 선택 신호와 다른 제 2 데이터 선택 신호를 포함하며,
    상기 복수의 역다중화 회로 각각은,
    상기 컬럼 구동 회로의 출력 채널들 중 해당하는 출력 채널에 연결된 입력 라인;
    상기 2개의 컬럼 라인 그룹들과 일대일로 연결된 제 1 및 제 2 출력 라인;
    상기 데이터 선택 신호의 제 1 데이터 선택 신호에 따라 턴-온되어 상기 입력 라인을 통해 공급되는 상기 제 1 데이터 신호를 상기 제 1 출력 라인으로 출력하는 제 1 스위치; 및
    상기 데이터 선택 신호의 제 2 데이터 선택 신호에 따라 턴-온되어 상기 입력 라인을 통해 공급되는 상기 제 2 데이터 신호를 상기 제 2 출력 라인으로 출력하는 제 2 스위치를 포함하는, 디스플레이 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 스캔 제어 신호의 트랜지스터 온 기간은 상기 제 1 데이터 선택 신호의 스위치 오프 기간과 상기 제 2 데이터 선택 신호의 스위치 온 기간 모두와 중첩되는, 디스플레이 장치.
  13. 제 10 항에 있어서,
    상기 제 1 데이터 선택 신호와 상기 제 2 데이터 선택 신호 각각은 상기 스위치 온 전압 레벨에서 상기 스위치 오프 전압 레벨로 천이되는 제 1 천이 시작 시점 및 상기 스위치 오프 전압 레벨에서 상기 스위치 온 전압 레벨로 천이되는 제 2 천이 시작 시점을 포함하고,
    상기 제 1 데이터 선택 신호의 제 2 천이 시작 시점은 상기 제 2 데이터 선택 신호의 스위치 오프 기간과 중첩되며,
    상기 제 2 데이터 선택 신호의 제 2 천이 시작 시점은 상기 제 1 데이터 선택 신호의 스위치 오프 기간과 중첩되는, 디스플레이 장치.
  14. 제 10 항에 있어서,
    상기 제 1 데이터 선택 신호와 상기 제 2 데이터 선택 신호 각각은 상기 스위치 온 전압 레벨에서 상기 스위치 오프 전압 레벨로 천이되는 제 1 천이 시작 시점 및 상기 스위치 오프 전압 레벨에서 상기 스위치 온 전압 레벨로 천이되는 제 2 천이 시작 시점을 포함하며,
    상기 스캔 제어 신호는 상기 트랜지스터 오프 전압 레벨에서 상기 트랜지스터 온 전압 레벨로 천이되는 제 1 천이 시작 시점 및 상기 트랜지스터 온 전압 레벨에서 상기 트랜지스터 오프 전압 레벨로 천이되는 제 2 천이 시작 시점을 포함하며,
    상기 스캔 제어 신호의 제 1 천이 시작 시점은 상기 제 1 데이터 선택 신호의 제 2 천이 시작 시점 또는 상기 제 2 데이터 선택 신호의 제 2 천이 시작 시점으로부터 일정한 시차를 갖는, 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 스캔 제어 신호의 제 1 천이 시작 시점은 상기 제 1 데이터 선택 신호의 제 2 천이 시작 시점 또는 상기 제 2 데이터 선택 신호의 제 2 천이 완료 시점 이후에 시작 시점으로부터 지연된, 디스플레이 장치.
  16. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 표시부는 제 1 내지 제 3 컬러 픽셀들을 갖는 복수의 수평 라인을 포함하며,
    상기 제 1 컬러 픽셀들은 상기 복수의 수평 라인 각각에서 상기 컬럼 라인 그룹들 중 제 3j-2(j는 자연수) 컬럼 라인과 연결되며,
    상기 제 2 컬러 픽셀들은 상기 복수의 수평 라인 각각에서 상기 컬럼 라인 그룹들 중 제 3j-1 컬럼 라인과 연결되며,
    상기 제 3 컬러 픽셀들은 상기 복수의 수평 라인 각각에서 상기 컬럼 라인 그룹들 중 제 3j 컬럼 라인과 연결된, 디스플레이 장치.
  17. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 표시부는 제 1 내지 제 3 컬러 픽셀들을 갖는 복수의 수평 라인을 포함하며,
    상기 제 1 컬러 픽셀들은 상기 복수의 수평 라인 중 제 4j-3(j는 자연수) 수평 라인과 제 4j-2 수평 라인 각각에서 상기 컬럼 라인 그룹들 중 제 4j-3 컬럼 라인과 연결되고, 상기 복수의 수평 라인 중 제 4j-1 수평 라인과 제 4j 수평 라인 각각에서 상기 컬럼 라인 그룹들 중 제 4j-1 컬럼 라인과 연결되며,
    상기 제 2 컬러 픽셀들은 상기 복수의 수평 라인 각각에서 상기 컬럼 라인 그룹들 중 제 4j-2 컬럼 라인과 제 4j 컬럼 라인 각각과 연결되며,
    상기 제 3 컬러 픽셀들은 상기 제 4j-3 수평 라인과 상기 제 4j-2 수평 라인 각각에서 상기 제 4j-1 컬럼 라인과 연결되고, 상기 제 4j-1 수평 라인과 상기 제 4j 수평 라인 각각에서 상기 제 4j-3 컬럼 라인과 연결된, 디스플레이 장치.
  18. 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 표시부는 복수의 수평 라인을 포함하고,
    상기 복수의 수평 라인 중 홀수번째 수평 라인은 상기 컬럼 라인 그룹들 중 홀수번째 컬럼 라인에 연결된 제 1 컬러 픽셀들 및 상기 컬럼 라인 그룹들 중 짝수번째 컬럼 라인에 연결된 제 2 컬러 픽셀들을 포함하고,
    상기 복수의 수평 라인 중 짝수번째 수평 라인은 상기 홀수번째 컬럼 라인에 연결된 제 3 컬러 픽셀들 및 상기 컬럼 라인 그룹들 중 짝수번째 컬럼 라인에 연결된 상기 제 2 컬러 픽셀들을 포함하는, 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 컬럼 구동 회로는,
    상기 복수의 수평 라인 각각의 구동에 대응되는 복수의 수평 기간 중 제 4i-3 수평 기간 동안 상기 복수의 수평 라인 중 제 4j-3 수평 라인에 배치된 픽셀들에 공급될 상기 제 1 데이터 신호와 상기 제 2 데이터 신호를 순차적으로 출력하고,
    상기 복수의 수평 기간 중 제 4i-2 수평 기간 동안 상기 복수의 수평 라인 중 제 4j-1 수평 라인에 배치된 픽셀들에 공급될 상기 제 1 데이터 신호와 상기 제 2 데이터 신호를 순차적으로 출력하고,
    상기 복수의 수평 기간 중 제 4i-1 수평 기간 동안 상기 복수의 수평 라인 중 제 4j-2 수평 라인에 배치된 픽셀들에 공급될 상기 제 1 데이터 신호와 상기 제 2 데이터 신호를 순차적으로 출력하며,
    상기 복수의 수평 기간 중 제 4i 수평 기간 동안 상기 복수의 수평 라인 중 제 4j 수평 라인에 배치된 픽셀들에 공급될 상기 제 1 데이터 신호와 상기 제 2 데이터 신호를 순차적으로 출력하는, 디스플레이 장치.
  20. 제 19 항에 있어서,
    상기 복수의 수평 기간 각각은 제 1 시분할 기간과 상기 제 1 시분할 기간보다 긴 제 2 시분할 기간을 포함하며,
    상기 로우 구동 회로는,
    상기 제 4i-3 수평 기간의 제 2 시분할 기간에서 상기 제 4j-3 수평 라인에 배치된 픽셀들에 상기 스캔 제어 신호를 공급하고,
    상기 제 4i-2 수평 기간의 제 2 시분할 기간에서 상기 제 4j-1 수평 라인에 배치된 픽셀들에 상기 스캔 제어 신호를 공급하고,
    상기 제 4i-1 수평 기간의 제 2 시분할 기간에서 상기 제 4j-2 수평 라인에 배치된 픽셀들에 상기 스캔 제어 신호를 공급하며,
    상기 제 4i 수평 기간의 제 2 시분할 기간에서 상기 제 4j 수평 라인에 배치된 픽셀들에 상기 스캔 제어 신호를 공급하는, 디스플레이 장치.
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