KR102515684B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR102515684B1
KR102515684B1 KR1020207006573A KR20207006573A KR102515684B1 KR 102515684 B1 KR102515684 B1 KR 102515684B1 KR 1020207006573 A KR1020207006573 A KR 1020207006573A KR 20207006573 A KR20207006573 A KR 20207006573A KR 102515684 B1 KR102515684 B1 KR 102515684B1
Authority
KR
South Korea
Prior art keywords
adhesive sheet
pressure
sheet
sensitive adhesive
psa
Prior art date
Application number
KR1020207006573A
Other languages
English (en)
Other versions
KR20200086656A (ko
Inventor
나오야 오카모토
타카시 아쿠츠
타다토모 야마다
Original Assignee
린텍 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 린텍 가부시키가이샤 filed Critical 린텍 가부시키가이샤
Publication of KR20200086656A publication Critical patent/KR20200086656A/ko
Application granted granted Critical
Publication of KR102515684B1 publication Critical patent/KR102515684B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09JADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00Adhesives in the form of films or foils
    • C09J7/20Adhesives in the form of films or foils characterised by their carriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Dicing (AREA)
  • Adhesive Tapes (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

기재(Y1) 및 점착제층(X1)을 가지고, 어느 하나의 층에 팽창성 입자를 포함하는, 팽창성의 점착 시트(A)를 이용하는 반도체 장치의 제조 방법으로서, 하기 공정(1)~(3)를 이 순서로 가지는, 반도체 장치의 제조 방법에 관한 것이다. 공정(1):점착 시트(A)의 점착제층(X1)에 피가공물을 첩부한 후, 상기 피가공물을 다이싱 하여, 점착제층(X1) 상에 개편화된 복수의 칩을 얻는 공정. 공정(2):기재(Y2) 및 점착제층(X2)를 가지는 점착 시트(B)를 이용하여, 상기 복수의 칩의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)를 첩부하는 공정. 공정(3):상기 팽창성 입자를 팽창시켜, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근, 전자 기기의 소형화, 경량화 및 고기능화가 진행되고 있고, 이것에 수반하여, 전자 기기에 탑재되는 반도체 장치도, 소형화, 박형화 및 고밀도화가 요구되고 있다.
반도체 칩은, 그 사이즈에 가까운 패키지에 실장되는 경우가 있다. 이러한 패키지는, CSP(Chip Scale Package) 라고 칭해지기도 한다. CSP로는, 웨이퍼 사이즈로 패키지 최종 공정까지 처리해 완성시키는 WLP(Wafer Level Package), 웨이퍼 사이즈보다도 큰 패널 사이즈로 패키지 최종 공정까지 처리해 완성시키는 PLP(Panel Level Package) 등을 들 수 있다.
WLP 및 PLP는, 팬 인(Fan-In) 형과 팬 아웃(Fan-Out) 형으로 분류된다. 팬 아웃형의 WLP(이하, 「FOWLP」라고도 한다) 및 PLP(이하, 「FOPLP」라고도 한다)에서는, 반도체 칩을, 칩 사이즈보다도 큰 영역이 되도록 봉지재로 덮어 반도체 칩의 봉지체를 형성하고, 재배선층 및 외부 전극을, 반도체 칩의 회로면뿐만이 아니라 봉지재의 표면 영역에도 형성한다.
예를 들면, 특허문헌 1에는, 반도체 웨이퍼로부터 개편화된 복수의 반도체 칩을, 그 회로 형성면을 남기고, 몰드 부재를 이용하여 주위를 둘러싸 확장 웨이퍼를 형성하고, 반도체 칩 외의 영역에 재배선 패턴을 연재시켜 형성하는 반도체 패키지의 제조 방법이 기재되어 있다. 특허문헌 1에 기재된 제조 방법에서, 반도체 웨이퍼는 다이싱용의 웨이퍼 마운트 테이프(이하, 「다이싱테이프」라고도 한다)에 첩착된 상태에서 개편화되는 다이싱 공정이 행해진다. 상기 다이싱 공정에서 얻어진 복수의 반도체 칩은 익스팬드용의 웨이퍼 마운트 테이프(이하, 「익스팬드 테이프」라고도 한다)에 전사되어 상기 익스팬드 테이프를 전연(展延)해 복수의 반도체 칩끼리의 거리를 확대시키는 익스팬드 공정이 행해진다.
다이싱 테이프는, 반도체 장치의 제조 공정에서, 반도체 웨이퍼로 대표되는 피가공물을 개편화할 때에 이용되어 다이싱 중에는 피가공물의 박리, 위치 어긋남 등을 억제하기 위해서 일정한 점착력이 요구되는 한편, 다이싱 후에는, 개편화된 칩을 용이하게 분리할 수 있는 분리성이 요구된다.
다이싱 후에 분리성을 높인 다이싱 테이프로서 특허문헌 2에는, 기재와 점착층을 가지고, 점착층의 재료로서 자외선 조사에 의해 경화해 점착력이 저하하는 재료를 이용한 다이싱 테이프가 개시되어 있다.
특허문헌 1 : 국제 공개 제2010/058646호 특허문헌 2 : 일본 특허공개 2016-167510호 공보
그렇지만, 특허문헌 2에 기재된 다이싱 테이프는, 자외선 조사 후에도 칩과 점착층이 접착면 전체에 접착하고 있기 때문에, 어느 정도의 접착력이 잔존한다. 이 때문에, 다이싱하여 얻은 칩을 다음 공정에 제공할 때, 칩을 1 개씩 픽업하는 등, 공정이 번잡하게 되는 경우가 있다.
또한, 팬 아웃형 패키지의 제조 공정에서는, 특허문헌 1에 기재된 제조 방법과 같이, 다이싱하여 얻은 반도체 칩을, 익스팬드 테이프 상으로 이동시키는 경우가 있다.
상기 이동은, 반도체 칩을 다이싱 테이프로부터 익스팬드 테이프에 직접 전사하는 방법과 반도체 칩을 다이싱 테이프로부터 다른 점착 시트에 전사하여, 상기 다른 점착 시트로부터 익스팬드 테이프에 전사하는 방법이 상정되지만, 어느 경우도, 생산성의 관점에서, 복수의 반도체 칩을 일괄적으로 전사하는 것이 바람직하다.
그렇지만, 특허문헌 2에 기재된 다이싱 테이프와 같이, 자외선 조사 후에도 어느 정도의 접착력이 잔존하고 있으면, 다이싱 테이프와 반도체 칩을 분리할 때에, 일정한 외력이 필요하기 때문에, 분리하기 위한 복잡한 장치가 필요하다.
또한, 분리할 때에 반도체 칩에 부하가 발생하기 때문에, 반도체 칩에 위치 어긋남, 칩 손상이 발생하기 쉽다는 문제가 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 피가공물을 다이싱하여 얻어진 복수의 칩을 다른 점착 시트에 용이하게 전사할 수 있고, 또한 상기 전사를 할 때의 칩 손상의 발생을 효과적으로 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은, 기재 및 점착제층을 가지고, 어느 하나의 층에 팽창성 입자를 포함하는, 팽창성의 점착 시트를 이용하는 반도체 장치의 제조 방법으로서, 특정의 공정(1) ~ (3)를 가지는 제조 방법에 따라서, 상기 과제를 해결할 수 있는 것을 찾아냈다.
즉, 본 발명은, 하기 [1] ~ [11]에 관한 것이다.
[1]기재(Y1) 및 점착제층(X1)을 가지고, 어느 하나의 층에 팽창성 입자를 포함하는, 팽창성의 점착 시트(A)를 이용하는 반도체 장치의 제조 방법으로서,
하기 공정(1) ~ (3)를 이 순서로 가지는, 반도체 장치의 제조 방법.
공정(1):점착 시트(A)의 점착제층(X1)에 피가공물을 첩부한 후, 상기 피가공물을 다이싱하여, 점착제층(X1) 상에 개편화된 복수의 칩을 얻는 공정.
공정(2):기재(Y2) 및 점착제층(X2)를 가지는 점착 시트(B)를 이용하여, 상기 복수의 칩의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)를 첩부하는 공정.
공정(3):상기 팽창성 입자를 팽창시켜, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정.
[2]점착 시트(B)는 익스팬드용의 점착 시트로서, 공정(3) 후에, 하기 공정(4A)을 더 가지는, 상기 [1]에 기재된 반도체 장치의 제조 방법.
공정(4A):점착 시트(B)에 첩부된 상기 복수의 칩끼리의 간격을, 점착 시트(B)를 잡아늘여 넓히는 공정.
[3]기재(Y3) 및 점착제층(X3)을 가지는 익스팬드용의 점착 시트(C)를 이용하여, 하기 공정(4B-1) ~ (4B-3)를 더 행하는, 상기 [1]에 기재된 반도체 장치의 제조 방법.
공정(4B-1):점착 시트(B) 상의 복수의 칩의 점착제층(X2)와 접하는 면과는 반대측의 면에, 점착 시트(C)의 점착제층(X3)을 첩부하는 공정.
공정(4B-2):점착 시트(C)에 첩부된 복수의 칩으로부터 점착 시트(B)를 분리하는 공정.
공정(4B-3):점착 시트(C)에 첩부된 상기 복수의 칩끼리의 간격을, 점착 시트(C)를 잡아늘여 넓히는 공정.
[4]상기 익스팬드용의 점착 시트가, 23℃에서의 MD 방향 및 CD 방향으로 측정되는 파단신도가 100% 이상인, 상기 [2] 또는 [3]에 기재된 반도체 장치의 제조 방법.
[5]상기 팽창성 입자는, 팽창개시온도(t)가 60 ~ 270℃인 열팽창성 입자이고, 상기 공정(3)은, 상기 점착 시트(A)를 가열함으로써, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정인, 상기 [1] ~ [4] 중 어느 하나에 기재된 반도체 장치의 제조 방법.
[6]공정(1)은, 상기 피가공물을 다이싱한 후, 점착 시트(A)를 잡아늘이는 처리를 포함하는, 상기 [1] ~ [5] 중 어느 하나에 기재된 반도체 장치의 제조 방법.
[7]상기 팽창성 입자가 팽창하기 전에 23℃에서 점착 시트(A)의 점착제층(X1)의 점착력이, 0.1 ~ 10.0N/25 mm인, 상기 [1] ~ [6] 중 어느 하나에 기재된 반도체 장치의 제조 방법.
[8]점착 시트(A)가 가지는 기재(Y1)의 표면에서의 프로브 택 값이, 50 mN/5mmφ 미만인, 상기 [1] ~ [7] 중 어느 하나에 기재된 반도체 장치의 제조 방법.
[9]점착 시트(A)가 가지는 기재(Y1)가, 상기 팽창성 입자를 포함하는 팽창성 기재(Y1-1)인, 상기 [1] ~ [8] 중 어느 하나에 기재된 반도체 장치의 제조 방법.
[10]상기 피가공물은, 반도체 웨이퍼인, 상기 [1] ~ [9] 중 어느 하나에 기재된 반도체 장치의 제조 방법.
[11]팬 아웃형의 반도체 장치의 제조 방법인, 상기 [10]에 기재된 반도체 장치의 제조 방법.
본 발명에 따르면, 피가공물을 다이싱하여 얻어진 복수의 칩을 다른 점착 시트에 용이하게 전사할 수 있고, 또한 전사시의 칩 손상의 발생을 효과적으로 억제할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 본 실시형태와 관련되는 제조 방법에 이용하는 점착 시트(A)의 구성의 일례를 나타내는, (a) 점착 시트(a1), (b) 점착 시트(b1)의 단면도이다.
도 2는 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 3은 도 2에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 4는 도 3에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 5는 도 4에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 6은 도 5에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 7은 도 6에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 8은 도 7에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 9는 도 8에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 10은 도 9에 이어 본 실시형태와 관련되는 제조 방법의 일례를 설명하는, 단면도이다.
도 11은 실시예에 사용된 2축연신 익스팬드 장치를 설명하는 평면도이다.
본 명세서에서, 「유효 성분」이란, 대상이 되는 조성물에 포함되는 성분 중에 희석용매를 제외한 성분을 가리킨다.
또한, 질량 평균분자량(Mw)은, 겔투과 크로마토그래피(GPC) 법으로 측정되는 표준 폴리스티렌 환산값이고, 구체적으로는 실시예에 기재된 방법에 기초하여 측정된 값이다.
본 명세서에서, 예를 들면, 「(메타)아크릴산」이란, 「아크릴산」과 「메타크릴산」의 쌍방을 나타내고, 다른 유사 용어도 마찬가지이다.
또한, 바람직한 수치 범위(예를 들면, 함유량 등의 범위)에 대해서, 단계적으로 기재된 하한치 및 상한치는, 각각 독립해 조합할 수 있다. 예를 들면, 「바람직하게는 10 ~ 90, 보다 바람직하게는 30 ~ 60」의 기재로부터, 「바람직한 하한치(10)」와「보다 바람직한 상한치(60)」를 조합하여 「10 ~ 60」라고 할 수도 있다.
본 명세서에서, 「칩의 전사」란, 한쪽의 점착 시트 상에 첩부되어 있는 칩의 표출되어 있는 면을, 다른 쪽의 점착 시트에 첩부한 후, 상기 한쪽의 점착 시트를 칩으로부터 분리하고, 칩을 한쪽의 점착 시트로부터 다른 쪽의 점착 시트로 이동시키는 조작을 말한다.
본 실시형태와 관련되는 반도체 장치의 제조 방법은, 기재(Y1) 및 점착제층(X1)을 가지고, 어느 하나의 층에 팽창성 입자를 포함하는, 팽창성의 점착 시트(A)를 이용하는 반도체 장치의 제조 방법으로서, 하기 공정(1) ~ (3)를 이 순서로 가지는 것이다.
공정(1):점착 시트(A)의 점착제층(X1)에 피가공물을 첩부한 후, 상기 피가공물을 다이싱하여, 점착제층(X1) 상에 개편화된 복수의 칩을 얻는 공정.
공정(2):기재(Y2) 및 점착제층(X2)를 가지는 점착 시트(B)를 이용하여, 상기 복수의 칩의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)를 첩부하는 공정.
공정(3):상기 팽창성 입자를 팽창시켜, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정.
본 실시형태에 이용되는 피가공물로는, 예를 들면, 반도체 웨이퍼, LED(Light Emitting Diode), MEMS(Micro Electro Mechanical Systems), 세라믹디바이스, 반도체 패키지, 복수의 디바이스를 가지는 반도체 장치 등의 제조 공정에서 다이싱 가공되는 것을 들 수 있다.
또한, 본 명세서 중, 「칩」이란 상기 피가공물을 개편화한 것을 의미한다.
이하, 처음에 본 실시형태의 제조 방법에 이용되는 점착 시트(A)에 대해 설명하고, 그 후, 공정(1) ~ (3)를 포함하는 각 제조 공정에 대해 설명한다.
[점착 시트(A)]
점착 시트(A)는, 기재(Y1) 및 점착제층(X1)을 가지고, 어느 하나의 층에 팽창성 입자를 포함하는 팽창성의 점착 시트이다.
점착 시트(A)는, 팽창성 입자를 팽창시키기 전에는, 점착제층(X1)의 점착 표면에 의해서 피가공물을 강고하게 고정할 수 있기 때문에, 피가공물의 다이싱 공정에서는, 피가공물의 위치 어긋남을 억제해 작업성 좋게 다이싱을 실시할 수 있다.
한편, 점착 시트(A)와 피가공물을 다이싱하여 얻어진 칩을 분리할 때는, 팽창성 입자를 팽창시킴으로써 점착제층(X1)의 점착 표면에 요철을 형성시키고, 이것에 의해 점착제층(X1)의 점착 표면과 칩의 접촉 면적을 감소시켜, 종래의 자외선 경화형의 다이싱 테이프보다도 접착력을 작게 할 수 있다. 그 결과, 다이싱하여 얻은 복수의 칩은, 복잡한 제조 장치를 필요로 하지 않아도, 용이하게 일괄적으로 다른 점착 시트에 전사할 수 있고, 또한 이 때의 칩의 위치 어긋남 및 칩 손상의 발생도 억제할 수 있다.
또한, 점착 시트(A)와 칩을 분리할 때, 점착 시트(A)를 부분적으로 가열함으로써, 반드시 다이싱하여 얻어진 모든 칩이 아니라, 얻어진 칩 가운데, 일부의 칩을 선택적으로 분리할 수도 있다. 구체적으로는, 다이싱하여 얻어진 복수의 칩을, 복수개 단위로 분할해, 그 단위마다 다른 점착 시트에 전사하는 형태를 들 수 있다.
도 1(a) 및 (b)는, 점착 시트(A)의 한 종류인 점착 시트(1a), 점착 시트(1b)의 단면 모식도이다.
본 발명의 일 형태에서, 점착 시트(1a, 1b)와 같이, 기재(Y1)가, 팽창성 입자를 포함하는 팽창성 기재(Y1-1)인 것이 바람직하다.
도 1(a)에 나타내는 점착 시트(1a)는, 기재(Y1-1)의 한쪽의 면에 점착제층(X1)을 가진다. 점착 시트(1a)는, 점착제층(X1) 상에 피가공물을 첩부하고, 상기 피가공물을 다이싱하여 복수의 칩을 얻은 후, 분리되는 것이다. 점착 시트(1a)와 칩을 분리할 때에는, 기재(Y1-1) 중의 팽창성 입자를 팽창시킴으로써, 점착제층(X1)의 칩과 접하는 표면에 요철을 발생시켜, 점착제층(X1)과 칩의 계면에서의 분리를 용이하게 할 수 있다.
도 1(b)에 나타내는 점착 시트(1b)는, 기재(Y1-1)의 한쪽의 면에 점착제층(X1)을 가지고, 다른 쪽의 면에 비팽창성 기재(Y1')을 가진다. 점착 시트(1b)는, 점착 시트(1a)와 마찬가지로 사용되는 것이지만, 기재(Y1-1) 중의 팽창성 입자를 팽창시킨 경우에, 비팽창성 기재(Y1')이 존재하는 것으로, 기재(Y1-1)의 비팽창성 기재(Y1') 측의 표면에서의 요철의 발생을 억제할 수 있고, 이것에 의해서 점착제층(X1) 측의 표면에서의 요철을 보다 효율적으로 형성할 수 있다.
점착 시트(A)의 구성은, 도 1(a) 및 (b)에 나타낸 구성에 한정되는 것이 아니라, 예를 들면, 기재(Y1)(도 1 중의 (Y1-1))과 점착제층(X1)의 사이에, 다른 층을 가지는 구성이어도 좋다. 다만, 약한 힘으로 분리할 수 있는 점착 시트로 하는 관점에서, 기재(Y1)과 점착제층(X1)이 직접 적층한 구성을 가지는 것이 바람직하다. 또한, 기재(Y1)의 점착제층(X1)과는 반대측의 면에 다른 점착제층을 가지는 구성이어도 좋다.
점착 시트(A)는, 점착제층(X1) 상에 박리재를 가지고 있어도 좋다. 박리재는, 점착 시트(A)를 본 실시형태와 관련되는 제조 방법에 이용할 때에, 적절히 박리제거된다.
점착 시트(A)의 형상은, 시트상, 테이프상, 라벨상 등, 모든 형상을 취할 수 있다.
(팽창성 입자)
점착 시트(A)는, 기재(Y1) 및 점착제층(X1) 중 어느 하나의 층에 팽창성 입자를 포함하는 것이다.
팽창성 입자는, 외부 자극에 의해서, 그 자체가 팽창하여 점착제층(X1)의 점착 표면에 요철을 형성하고, 피착체와의 접착력을 저하시킬 수 있는 것이면 특별히 한정되지 않는다.
팽창성 입자로는, 예를 들면, 가열에 의해서 팽창하는 열팽창성 입자, 에너지선의 조사에 의해서 팽창하는 에너지선 팽창성 입자 등을 들 수 있지만, 범용성 및 취급성의 관점에서, 열팽창성 입자인 것이 바람직하다.
열팽창성 입자의 팽창개시온도(t)는, 바람직하게는 60 ~ 270℃, 보다 바람직하게는 70 ~ 260℃, 더 바람직하게는 80 ~ 250℃이다.
또한 본 명세서에서, 열팽창성 입자의 팽창개시온도(t)는, 이하의 방법에 기초해 측정된 값을 의미한다.
[열팽창성 입자의 팽창개시온도(t)의 측정법]
직경 6.0 mm(내경 5.65 mm), 깊이 4.8 mm의 알루미늄 컵에, 측정 대상이 되는 열팽창성 입자 0.5 mg를 가하고, 그 위에 알루미늄 뚜껑(직경 5.6 mm, 두께 0.1 mm)를 배치한 시료를 제작한다.
동적점탄성 측정장치를 이용하여, 그 시료에 알루미늄 뚜껑 상부로부터, 가압자로 0.01 N의 힘을 가한 상태에서, 시료의 높이를 측정한다. 그리고, 가압자로 0.01 N의 힘을 가한 상태에서, 20℃에서 300℃까지 10℃/min의 승온 속도로 가열해, 가압자의 수직 방향으로의 변위량을 측정하고, 정방향에의 변위 개시 온도를 팽창개시온도(t)로 한다.
열팽창성 입자로는, 열가소성 수지로 구성된 외각과, 상기 외각에 내포되고 또한 소정의 온도까지 가열되면 기화하는 내포 성분으로 구성되는, 마이크로캡슐화 발포제인 것이 바람직하다.
마이크로캡슐화 발포제의 외각을 구성하는 열가소성 수지로는, 예를 들면, 염화비닐리덴-아크릴로니트릴 공중합체, 폴리비닐 알코올, 폴리비닐 부티랄, 폴리메틸 메타크릴레이트, 폴리아크릴로니트릴, 폴리염화비닐리덴, 폴리설폰 등을 들 수 있다.
외각에 내포된 내포 성분으로는, 예를 들면, 프로판, 부탄, 펜탄, 헥산, 헵탄, 옥탄, 노난, 데칸, 이소부탄, 이소펜탄, 이소헥산, 이소헵탄, 이소옥탄, 이소노난, 이소데칸, 시클로프로판, 시클로부탄, 시클로펜탄, 시클로헥산, 시클로헵탄, 시클로옥탄, 네오펜탄, 도데칸, 이소도데칸, 시클로트리데칸, 헥실 시클로헥산, 트리데칸, 테트라데칸, 펜타데칸, 헥사데칸, 헵타데칸, 옥타데칸, 노나데칸, 이소트리데칸, 4-메틸 도데칸, 이소테트라데칸, 이소펜타데칸, 이소헥사데칸, 2,2,4,4,6,8,8-헵타메틸 노난, 이소헵타데칸, 이소옥타데칸, 이소노나데칸, 2,6,10,14-테트라메틸 펜타데칸, 시클로트리데칸, 헵틸 시클로헥산, n-옥틸 시클로헥산, 시클로펜타데칸, 노닐 시클로헥산, 데실시클로헥산, 펜타데실 시클로헥산, 헥사데실 시클로헥산, 헵타데실 시클로헥산, 옥타데실 시클로헥산 등을 들 수 있다. 이러한 내포 성분은, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
열팽창성 입자의 팽창개시온도(t)는, 내포 성분의 종류를 적절히 선택하여 조정할 수 있다.
열팽창성 입자의 열팽창개시온도(t) 이상의 온도까지 가열한 경우의 체적 최대 팽창율은, 바람직하게는 1.5 ~ 100배, 보다 바람직하게는 2 ~ 80배, 더 바람직하게는 2.5 ~ 60배, 더욱더 바람직하게는 3 ~ 40배이다.
팽창 전의 23℃에서의 팽창성 입자의 평균 입자경은, 바람직하게는 3 ~ 100μm, 보다 바람직하게는 4 ~ 70μm, 더 바람직하게는 6 ~ 60μm, 더욱더 바람직하게는 10 ~ 50μm이다.
또한 팽창성 입자의 팽창 전의 평균 입자경이란, 체적 중위 입자경(D50)이고, 레이저 회절식 입도 분포 측정장치(예를 들면, Malvern 사 제, 제품명 「MASTERSIZER 3000」)를 이용하여 측정한, 팽창 전의 팽창성 입자의 입자 분포에서, 팽창 전의 팽창성 입자의 입자경이 작은 쪽에서 계산한 누적 체적 빈도가 50%에 상당하는 입자경을 의미한다.
팽창 전의 23℃에서의 팽창성 입자의 90% 입자경(D90)으로는, 바람직하게는 10 ~ 150μm, 보다 바람직하게는 20 ~ 100μm, 더 바람직하게는 25 ~ 90μm, 더욱더 바람직하게는 30 ~ 80μm이다.
또한 팽창 전의 팽창성 입자의 90% 입자경(D90)이란, 레이저 회절식 입도 분포 측정장치(예를 들면, Malvern 사 제, 제품명 「MASTERSIZER 3000」)를 이용하여 측정한, 팽창 전의 팽창성 입자의 입자 분포에서, 팽창 전의 팽창성 입자의 입자경의 입경이 작은 쪽에서 계산한 누적 체적 빈도가 90%에 상당하는 입경을 의미한다.
팽창성 입자의 함유량은, 팽창성 입자를 함유하는 층의 유효 성분의 전량(100질량%)에 대해서, 바람직하게는 1 ~ 40질량%, 보다 바람직하게는 5 ~ 35질량%, 더 바람직하게는 10 ~ 30질량%, 더욱더 바람직하게는 15 ~ 25질량%이다.
(기재(Y1))
점착 시트(A)가 가지는 기재(Y1)는, 비점착성 기재이다.
본 발명에서, 비점착성 기재인지 아닌지의 판단은, 대상이 되는 기재의 표면에 대해서, JIS Z0237:1991에 준거해 측정된 프로브 택 값이 50 mN/5mmφ 미만이면, 상기 기재를 「비점착성 기재」라고 판단한다.
여기서, 본 실시형태에서 이용되는 기재(Y1)의 표면에서의 프로브 택 값은, 통상은 50 mN/5mmφ 미만이지만, 바람직하게는 30 mN/5mmφ 미만, 보다 바람직하게는 10 mN/5mmφ 미만, 더 바람직하게는 5 mN/5mmφ 미만이다.
또한 본 명세서에서, 기재(Y1)의 표면에서의 프로브 택 값의 구체적인 측정 방법은, 실시예에 기재된 방법에 따른다.
기재(Y1)의 두께는, 바람직하게는 10 ~ 1000μm, 보다 바람직하게는 20 ~ 500μm, 더 바람직하게는 25 ~ 400μm, 더욱더 바람직하게는 30 ~ 300μm이다.
또한 본 명세서에서, 기재의 두께는, 실시예에 기재된 방법에 따라 측정된 값을 의미한다.
기재(Y1)는, 수지 조성물(y1)로 형성할 수 있다. 이하, 기재(Y1)의 형성 재료인 수지 조성물(y1)에 포함되는 각 성분에 대해서 설명한다.
〔수지〕
수지 조성물(y1)에 포함되는 수지로는, 기재(Y1)가 비점착성이 되는 수지이면 특별히 한정되지 않고, 비점착성 수지이어도 좋고, 점착성 수지이어도 좋다. 즉, 수지 조성물(y1)에 포함되는 수지가 점착성 수지이어도, 수지 조성물(y1)로부터 기재(Y1)를 형성하는 과정에서, 상기 점착성 수지가 중합성 화합물과 중합반응하여, 얻어지는 수지가 비점착성 수지가 되어, 상기 수지를 포함하는 기재(Y1)가 비점착성이 되면 좋다.
수지 조성물(y1)에 포함되는 상기 수지의 질량 평균분자량(Mw)은, 바람직하게는 1,000 ~ 100만, 보다 바람직하게는 1,000 ~ 70만, 더 바람직하게는 1,000 ~ 50만이다.
상기 수지가 2종 이상의 구성 단위를 가지는 공중합체인 경우, 상기 공중합체의 형태는, 특별히 한정되지 않고, 블록 공중합체, 랜덤 공중합체, 그래프트 공중합체 중 어느 하나이어도 좋다.
상기 수지의 함유량은, 수지 조성물(y1)의 유효 성분의 전량(100질량%)에 대해서, 바람직하게는 50 ~ 99질량%, 보다 바람직하게는 60 ~ 95질량%, 더 바람직하게는 65 ~ 90질량%, 더욱더 바람직하게는 70 ~ 85질량%이다.
수지 조성물(y1)에 포함되는 상기 수지는, 아크릴 우레탄계 수지 및 올레핀계 수지로부터 선택되는 1종 이상을 포함하는 것이 바람직하다. 아크릴 우레탄계 수지로는, 우레탄 프리폴리머(UP)와 (메타)아크릴산 에스테르를 포함하는 비닐 화합물을 중합하여 이루어지는 아크릴 우레탄계 수지(U1)이 바람직하다. 또한, 이러한 수지는, 특히 수지 조성물(y1)이 팽창성 입자를 함유하는 경우에 그 팽창성의 관점에서 적합하다.
〔아크릴 우레탄계 수지(U1)〕
아크릴 우레탄계 수지(U1)의 주쇄가 되는 우레탄 프리폴리머(UP)로는, 폴리올과 다가 이소시아네이트의 반응물을 들 수 있다.
또한 우레탄 프리폴리머(UP)는, 쇄연장제를 이용한 쇄연장 반응을 실시하여 얻어진 것이 더 바람직하다.
우레탄 프리폴리머(UP)의 원료가 되는 폴리올로는, 예를 들면, 알킬렌형 폴리올, 에테르형 폴리올, 에스테르형 폴리올, 에스테르 아미드형 폴리올, 에스테르·에테르형 폴리올, 카보네이트형 폴리올 등을 들 수 있다.
이러한 폴리올은, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
본 실시형태에서 이용되는 폴리올로는, 디올이 바람직하고, 에스테르형 디올, 알킬렌형 디올 및 카보네이트형 디올이 보다 바람직하고, 에스테르형 디올, 카보네이트형 디올이 더 바람직하다.
에스테르형 디올로는, 예를 들면, 1,3-프로판디올, 1,4-부탄디올, 1,5-펜탄디올, 네오펜틸글리콜, 1,6-헥산디올 등의 알칸디올; 에틸렌글리콜, 프로필렌글리콜, 디에틸렌글리콜, 디프로필렌글리콜 등의 알킬렌글리콜; 등의 디올류로부터 선택되는 1종 또는 2종 이상과 프탈산, 이소프탈산, 테레프탈산, 나프탈렌디카르복실산, 4,4'-디페닐디카르복실산, 디페닐메탄-4,4'-디카르복실산, 호박산, 아디핀산, 아젤라인산, 세바신산, 헤트산, 말레인산, 푸말산, 이타콘산, 시클로헥산-1,3-디카르복실산, 시클로헥산-1,4-디카르복실산, 헥사히드로프탈산, 헥사히드로이소프탈산, 헥사히드로테레프탈산, 메틸 헥사히드로프탈산 등의 디카르복실산 및 이들의 무수물로부터 선택되는 1종 또는 2종 이상과의 축중합체를 들 수 있다.
구체적으로는, 폴리에틸렌 아디페이트 디올, 폴리부틸렌 아디페이트 디올, 폴리헥사메틸렌 아디페이트 디올, 폴리헥사메틸렌 이소프탈레이트 디올, 폴리네오펜틸 아디페이트 디올, 폴리에틸렌 프로필렌 아디페이트 디올, 폴리에틸렌 부틸렌 아디페이트 디올, 폴리부틸렌 헥사메틸렌 아디페이트 디올, 폴리디에틸렌 아디페이트 디올, 폴리(폴리테트라메틸렌에테르) 아디페이트 디올, 폴리(3-메틸펜틸렌아디페이트) 디올, 폴리에틸렌 아제레이트 디올, 폴리에틸렌 세바케이트 디올, 폴리부틸렌 아제레이트 디올, 폴리부틸렌 세바케이트 디올, 폴리네오펜틸 테레프탈레이트 디올 등을 들 수 있다.
알킬렌형 디올로는, 예를 들면, 1,3-프로판디올, 1,4-부탄디올, 1,5-펜탄디올, 네오펜틸글리콜, 1,6-헥산디올 등의 알칸디올; 에틸렌글리콜, 프로필렌글리콜, 디에틸렌글리콜, 디프로필렌글리콜 등의 알킬렌글리콜; 폴리에틸렌글리콜, 폴리프로필렌글리콜, 폴리부틸렌글리콜 등의 폴리알킬렌글리콜; 폴리테트라메틸렌글리콜 등의 폴리옥시알킬렌글리콜; 등을 들 수 있다.
카보네이트형 디올로는, 예를 들면, 1,4-테트라메틸렌 카보네이트 디올, 1,5-펜타메틸렌 카보네이트 디올, 1,6-헥사메틸렌 카보네이트 디올, 1,2-프로필렌 카보네이트 디올, 1,3-프로필렌 카보네이트 디올, 2,2-디메틸 프로필렌 카보네이트 디올, 1,7-헵타메틸렌 카보네이트 디올, 1,8-옥타메틸렌 카보네이트 디올, 1,4-시클로헥산 카보네이트 디올 등을 들 수 있다.
우레탄 프리폴리머(UP)의 원료가 되는 다가 이소시아네이트로는, 방향족 폴리이소시아네이트, 지방족 폴리이소시아네이트, 지환식 폴리이소시아네이트 등을 들 수 있다.
이러한 다가 이소시아네이트는, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
또한, 이러한 다가 이소시아네이트는, 트리메티롤프로판 어덕트형 변성체, 물과 반응시킨 뷰렛형 변성체, 이소시아누레이트 환을 함유시킨 이소시아누레이트형 변성체이어도 좋다.
이들 중에서도, 본 실시형태에서 이용되는 다가 이소시아네이트로는, 디이소시아네이트가 바람직하고, 4,4'-디페닐메탄 디이소시아네이트(MDI), 2,4-톨릴렌 디이소시아네이트(2,4-TDI), 2,6-톨릴렌 디이소시아네이트(2,6-TDI), 헥사메틸렌 디이소시아네이트(HMDI), 및 지환식 디이소시아네이트로부터 선택되는 1종 이상이 보다 바람직하다.
지환식 디이소시아네이트로는, 예를 들면, 3-이소시아네이토메틸-3,5,5-트리메틸시클로헥실 이소시아네이트(이소포론 디이소시아네이트, IPDI), 1,3-시클로펜탄 디이소시아네이트, 1,3-시클로헥산 디이소시아네이트, 1,4-시클로헥산 디이소시아네이트, 메틸-2,4-시클로헥산 디이소시아네이트, 메틸-2,6-시클로헥산 디이소시아네이트 등을 들 수 있지만, 이소포론 디이소시아네이트(IPDI)가 바람직하다.
본 실시형태에서, 아크릴 우레탄계 수지(U1)의 주쇄가 되는 우레탄 프리폴리머(UP)로는, 디올과 디이소시아네이트의 반응물이고, 양쪽 말단에 에틸렌성 불포화 기를 가지는 직쇄 우레탄 프리폴리머가 바람직하다.
상기 직쇄 우레탄 프리폴리머의 양쪽 말단에 에틸렌성 불포화 기를 도입하는 방법으로는, 디올과 디이소시아네이트 화합물을 반응하여 이루어지는 직쇄 우레탄 프리폴리머의 말단의 NCO기와 히드록시알킬 (메타)아크릴레이트를 반응시키는 방법을 들 수 있다.
히드록시알킬 (메타)아크릴레이트로는, 예를 들면, 2-히드록시에틸 (메타)아크릴레이트, 2-히드록시프로필 (메타)아크릴레이트, 3-히드록시프로필 (메타)아크릴레이트, 2-히드록시부틸 (메타)아크릴레이트, 3-히드록시부틸 (메타)아크릴레이트, 4-히드록시부틸 (메타)아크릴레이트 등을 들 수 있다.
아크릴 우레탄계 수지(U1)의 측쇄로 되는, 비닐 화합물로는, 적어도 (메타)아크릴산 에스테르를 포함한다.
(메타)아크릴산 에스테르로는, 알킬 (메타)아크릴레이트 및 히드록시알킬 (메타)아크릴레이트로부터 선택되는 1종 이상이 바람직하고, 알킬 (메타)아크릴레이트 및 히드록시알킬 (메타)아크릴레이트를 병용하는 것이 보다 바람직하다.
알킬 (메타)아크릴레이트 및 히드록시알킬 (메타)아크릴레이트를 병용하는 경우, 알킬 (메타)아크릴레이트 100질량부에 대한, 히드록시알킬 (메타)아크릴레이트의 배합 비율로는, 바람직하게는 0.1 ~ 100질량부, 보다 바람직하게는 0.5 ~ 30질량부, 더 바람직하게는 1.0 ~ 20질량부, 더욱더 바람직하게는 1.5 ~ 10질량부이다.
알킬 (메타)아크릴레이트가 가지는 알킬기의 탄소수로는, 바람직하게는 1 ~ 24, 보다 바람직하게는 1 ~ 12, 더 바람직하게는 1 ~ 8, 더욱더 바람직하게는 1 ~ 3이다.
히드록시알킬 (메타)아크릴레이트로는, 상술의 직쇄 우레탄 프리폴리머의 양쪽 말단에 에틸렌성 불포화 기를 도입하기 위해서 이용되는 히드록시알킬 (메타)아크릴레이트와 같은 것을 들 수 있다.
(메타)아크릴산 에스테르 이외의 비닐 화합물로는, 예를 들면, 스티렌,α-메틸스티렌, 비닐톨루엔 등의 방향족 탄화수소계 비닐 화합물; 메틸비닐 에테르, 에틸비닐 에테르 등의 비닐 에테르류; 아세트산 비닐, 프로피온산 비닐, (메타)아크릴로니트릴, N-비닐 피롤리돈, (메타)아크릴산, 말레인산, 푸말산, 이타콘산, 메타(아크릴아미드) 등의 극성기 함유 모노머; 등을 들 수 있다.
이들은 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
비닐 화합물 중의 (메타)아크릴산 에스테르의 함유량으로는, 상기 비닐 화합물의 전량(100질량%)에 대해서, 바람직하게는 40 ~ 100질량%, 보다 바람직하게는 65 ~ 100질량%, 더 바람직하게는 80 ~ 100질량%, 더욱더 바람직하게는 90 ~ 100질량%이다.
비닐 화합물 중의 알킬 (메타)아크릴레이트 및 히드록시알킬 (메타)아크릴레이트의 합계 함유량으로는, 상기 비닐 화합물의 전량(100질량%)에 대해서, 바람직하게는 40 ~ 100질량%, 보다 바람직하게는 65 ~ 100질량%, 더 바람직하게는 80 ~ 100질량%, 더욱더 바람직하게는 90 ~ 100질량%이다.
본 실시형태에서 이용되는 아크릴 우레탄계 수지(U1)은, 우레탄 프리폴리머(UP)와, (메타)아크릴산 에스테르를 포함하는 비닐 화합물을 혼합하고, 양쪽을 중합하여 얻어진다.
상기 중합에서는, 라디칼개시제를 더 첨가하여 행하는 것이 바람직하다.
본 실시형태에서 이용되는 아크릴 우레탄계 수지(U1)에서, 우레탄 프리폴리머(UP)로부터 유래하는 구성 단위(u11)과 비닐 화합물로부터 유래하는 구성 단위(u12)의 함유량비〔(u11)/(u12)〕로는, 질량비로, 바람직하게는 10/90 ~ 80/20, 보다 바람직하게는 20/80 ~ 70/30, 더 바람직하게는 30/70 ~ 60/40, 더욱더 바람직하게는 35/65 ~ 55/45이다.
〔올레핀계 수지〕
수지 조성물(y1)에 포함되는 수지로서 적합한, 올레핀계 수지로는, 올레핀 모노머로부터 유래하는 구성 단위를 적어도 가지는 중합체이다.
상기 올레핀 모노머로는, 탄소수 2 ~ 8의 α-올레핀이 바람직하고, 구체적으로는, 에틸렌, 프로필렌, 부틸렌, 이소부틸렌, 1-헥센 등을 들 수 있다.
이들 중에서도, 에틸렌 및 프로필렌이 바람직하다.
구체적인 올레핀계 수지로는, 예를 들면, 초저밀도 폴리에틸렌(VLDPE, 밀도:880kg/㎥ 이상 910 kg/㎥ 미만), 저밀도 폴리에틸렌(LDPE, 밀도:910kg/㎥ 이상 915 kg/㎥ 미만), 중밀도 폴리에틸렌(MDPE, 밀도:915kg/㎥ 이상 942 kg/㎥ 미만), 고밀도 폴리에틸렌(HDPE, 밀도:942kg/㎥ 이상), 직쇄상 저밀도 폴리에틸렌 등의 폴리에틸렌 수지; 폴리프로필렌 수지(PP); 폴리부텐 수지(PB); 에틸렌-프로필렌 공중합체; 올레핀계 엘라스토머(TPO); 폴리(4-메틸-1-펜텐)(PMP); 에틸렌-아세트산 비닐 공중합체(EVA); 에틸렌-비닐 알코올 공중합체(EVOH); 에틸렌-프로필렌-(5-에틸리덴-2-노르보르넨) 등의 올레핀계 삼원공중합체; 등을 들 수 있다.
본 실시형태에서, 올레핀계 수지는, 산 변성, 수산기 변성, 및 아크릴 변성으로부터 선택되는 1종 이상의 변성을 더 실시한 변성 올레핀계 수지이어도 좋다.
예를 들면, 올레핀계 수지에 대해서 산 변성을 실시하여 이루어지는 산 변성 올레핀계 수지로는, 상술의 무변성의 올레핀계 수지에, 불포화 카르복실산 또는 그 무수물을, 그래프트중합시켜 이루어지는 변성 중합체를 들 수 있다.
상기의 불포화 카르복실산 또는 그 무수물로는, 예를 들면, 말레인산, 푸말산, 이타콘산, 시트라콘산, 글루타콘산, 테트라히드로프탈산, 아코니트산, (메타)아크릴산, 무수 말레인산, 무수 이타콘산, 무수 글루타콘산, 무수 시트라콘산, 무수 아코니트산, 노르보르넨디카르복실산 무수물, 테트라히드로프탈산 무수물 등을 들 수 있다.
또한 불포화 카르복실산 또는 그 무수물은, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
올레핀계 수지에 대해서 아크릴 변성을 실시하여 이루어지는 아크릴 변성 올레핀계 수지로는, 주쇄인 상술의 무변성의 올레핀계 수지에, 측쇄로서 알킬 (메타)아크릴레이트를 그래프트중합시켜 이루어지는 변성 중합체를 들 수 있다.
상기의 알킬 (메타)아크릴레이트가 가지는 알킬기의 탄소수로는, 바람직하게는 1 ~ 20, 보다 바람직하게는 1 ~ 16, 더 바람직하게는 1 ~ 12이다.
상기의 알킬 (메타)아크릴레이트로는, 예를 들면, 후술의 모노머(a1')으로서 선택할 수 있는 화합물과 같은 것을 들 수 있다.
올레핀계 수지에 대해서 수산기 변성을 실시하여 이루어지는 수산기 변성 올레핀계 수지로는, 주쇄인 상술의 무변성의 올레핀계 수지에, 수산기 함유 화합물을 그래프트중합시켜 이루어지는 변성 중합체를 들 수 있다.
상기의 수산기 함유 화합물로는, 예를 들면, 2-히드록시에틸 (메타)아크릴레이트, 2-히드록시프로필 (메타)아크릴레이트, 3-히드록시프로필 (메타)아크릴레이트, 2-히드록시부틸 (메타)아크릴레이트, 3-히드록시부틸 (메타)아크릴레이트, 4-히드록시부틸 (메타)아크릴레이트 등의 히드록시알킬 (메타)아크릴레이트류; 비닐 알코올, 알릴 알코올 등의 불포화알코올류 등을 들 수 있다.
〔아크릴 우레탄계 수지 및 올레핀계 수지 이외의 수지〕
본 실시형태에서, 수지 조성물(y1)로는, 본 발명의 효과를 손상시키지 않는 범위에서, 아크릴 우레탄계 수지 및 올레핀계 수지 이외의 수지를 함유해도 좋다.
이러한 수지로는, 예를 들면, 폴리염화비닐, 폴리염화비닐리덴, 폴리비닐 알코올 등의 비닐계 수지; 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르계 수지; 폴리스티렌; 아크릴로니트릴-부타디엔-스티렌 공중합체; 3아세트산 셀룰로오스; 폴리카르보네이트; 아크릴 우레탄계 수지에는 해당하지 않는 폴리우레탄; 폴리설폰; 폴리에테르에테르케톤; 폴리에테르설폰; 폴리페닐렌 설피드; 폴리에테르이미드, 폴리이미드 등의 폴리이미드계 수지; 폴리아미드계 수지; 아크릴 수지; 불소계 수지 등을 들 수 있다.
아크릴 우레탄계 수지 및 올레핀계 수지 이외의 수지의 함유 비율로는, 수지 조성물(y1) 중에 포함되는 수지의 전량 100질량부에 대해서, 바람직하게는 30질량부 미만, 보다 바람직하게는 20질량부 미만, 보다 바람직하게는 10질량부 미만, 더 바람직하게는 5질량부 미만, 더욱더 바람직하게는 1질량부 미만이다.
수지 조성물(y1)은, 팽창성 입자를 포함하는 것이 바람직하다.
점착 시트(A)는, 팽창성 입자를, 점착제층이 아니고, 탄성률이 높은 기재(Y1)에 포함하는 것으로, 반도체 웨이퍼로 대표되는 피가공물을 재치하는 점착제층(X1)의 두께의 조정, 점착력, 점탄성률 등의 제어 등, 설계의 자유도가 향상한다. 이것에 의해서 얻어진 칩의 위치 어긋남 및 칩 손상의 발생을 억제할 수 있다. 또한 점착 시트(A)를 이용하는 경우, 칩은, 점착제층(X1)의 점착 표면에 재치되기 때문에, 팽창성 입자를 포함하는 기재(Y1)과 칩이 직접적으로 접하는 것이 아니다. 이것에 의해서, 팽창성 입자로부터 유래하는 잔사 및 크게 변형한 점착제층의 일부가 칩에 부착하거나 점착제층에 형성된 요철 형상이 칩에 전사되는 것이 억제되어 청정성을 유지한 채로, 칩을 다음 공정에 제공할 수 있다.
팽창성 입자의 적합한 함유량은 상기와 마찬가지이다.
수지 조성물(y1)은, 본 발명의 효과를 손상시키지 않는 범위에서, 필요에 따라 기재용 첨가제를 함유해도 좋다.
기재용 첨가제로는, 예를 들면, 자외선 흡수제, 광안정제, 산화방지제, 대전방지제, 슬립제, 안티블로킹제, 착색제 등을 들 수 있다. 이러한 기재용 첨가제는, 각각 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
이러한 기재용 첨가제를 함유하는 경우, 각각의 기재용 첨가제의 함유량은, 수지 조성물(y1) 중의 상기 수지 100질량부에 대해서, 바람직하게는 0.0001 ~ 20질량부, 보다 바람직하게는 0.001 ~ 10질량부이다.
〔무용제형 수지 조성물(y1')〕
본 실시형태에서 이용되는 수지 조성물(y1)의 한 형태로서 질량 평균분자량(Mw)이 50000 이하인 에틸렌성 불포화 기를 가지는 올리고머와 에너지선 중합성 모노머와 상술의 팽창성 입자를 배합하여 이루어지고, 용제를 배합하지 않는, 무용제형 수지 조성물(y1')을 들 수 있다.
무용제형 수지 조성물(y1')에는, 용제를 배합하지 않지만, 에너지선 중합성 모노머가, 상기 올리고머의 가역성의 향상에 기여하는 것이다.
무용제형 수지 조성물(y1')으로 형성된 도막에 대해서, 에너지선을 조사하여 기재(Y1)를 얻을 수 있다.
무용제형 수지 조성물(y1')에 배합되는 팽창성 입자의 종류, 형상, 배합량(함유량)에 대해서는, 상술한 바와 같다.
무용제형 수지 조성물(y1')에 포함되는 상기 올리고머의 질량 평균분자량(Mw)은, 50000 이하이지만, 바람직하게는 1000 ~ 50000, 보다 바람직하게는 2000 ~ 40000, 더 바람직하게는 3000 ~ 35000, 더욱더 바람직하게는 4000 ~ 30000이다.
상기 올리고머로는, 상술의 수지 조성물(y1)에 포함되는 수지 가운데, 질량 평균분자량(Mw)이 50000 이하인 에틸렌성 불포화 기를 가지는 것이면 좋지만, 상술의 우레탄 프리폴리머(UP)가 바람직하다.
또한, 상기 올리고머로는, 에틸렌성 불포화 기를 가지는 변성 올레핀계 수지 등도 사용할 수 있다.
무용제형 수지 조성물(y1') 중에서의, 상기 올리고머 및 에너지선 중합성 모노머의 합계 함유량은, 무용제형 수지 조성물(y1')의 전량(100질량%)에 대해서, 바람직하게는 50 ~ 99질량%, 보다 바람직하게는 60 ~ 95질량%, 더 바람직하게는 65 ~ 90질량%, 더욱더 바람직하게는 70 ~ 85질량%이다.
에너지선 중합성 모노머로는, 예를 들면, 이소보닐 (메타)아크릴레이트, 디시클로펜테닐 (메타)아크릴레이트, 디시클로펜타닐 (메타)아크릴레이트, 디시클로펜테닐옥시 (메타)아크릴레이트, 시클로헥실 (메타)아크릴레이트, 아다만탄 (메타)아크릴레이트, 트리시클로데칸 아크릴레이트 등의 지환식 중합성 화합물; 페닐 히드록시프로필 아크릴레이트, 벤질 아크릴레이트, 페놀 에틸렌옥시드 변성 아크릴레이트 등의 방향족 중합성 화합물; 테트라히드로푸르푸릴 (메타)아크릴레이트, 몰포린 아크릴레이트, N-비닐 피롤리돈, N-비닐 카프로락탐 등의 복소환식 중합성 화합물 등을 들 수 있다.
이러한 에너지선 중합성 모노머는, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
무용제형 수지 조성물(y1') 중에서의, 상기 올리고머와 상기 에너지선 중합성 모노머의 함유량비(상기 올리고머/에너지선 중합성 모노머)는, 질량비로, 바람직하게는 20/80 ~ 90/10, 보다 바람직하게는 30/70 ~ 85/15, 더 바람직하게는 35/65 ~ 80/20이다.
본 실시형태에서, 무용제형 수지 조성물(y1')은, 광중합개시제를 더 배합하여 이루어지는 것이 바람직하다.
광중합개시제를 함유하는 것으로, 비교적 낮은 에너지의 에너지선의 조사에 의해서도, 충분히 경화 반응을 진행시킬 수 있다.
광중합개시제로는, 예를 들면, 1-히드록시-시클로헥실-페닐-케톤, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인프로필에테르, 벤질페닐설파이드, 테트라메틸티우람모노설파이드, 아조비스이소부티로니트릴, 디벤질, 디아세틸, 8-클로로안스라퀴논 등을 들 수 있다.
이러한 광중합개시제는, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
광중합개시제의 배합량은, 상기 올리고머 및 에너지선 중합성 모노머의 전량(100질량부)에 대해서, 바람직하게는 0.01 ~ 5질량부, 보다 바람직하게는 0.01 ~ 4질량부, 더 바람직하게는 0.02 ~ 3질량부이다.
기재(Y1)과 적층하는 다른 층의 층간 밀착성을 향상시키는 관점에서, 기재(Y1)의 표면에 대해서, 산화법, 요철화법 등에 의한 표면 처리, 프라이머 처리, 이접착 처리를 실시해도 좋다. 산화법으로는, 예를 들면, 코로나 방전 처리, 플라즈마 방전 처리, 크롬산 처리(습식), 열풍 처리, 오존, 자외선 조사 처리 등을 들 수 있고, 요철화법으로는, 예를 들면, 샌드블래스트법, 용제 처리법 등을 들 수 있다.
〔기재(Y1)의 저장 탄성률〕
기재(Y1)의 23℃에서의 저장 탄성률(E')(23)은, 바람직하게는 1.0×106 Pa 이상, 보다 바람직하게는 5.0×106 ~ 5.0×1012 Pa, 더 바람직하게는 1.0×107 ~ 1.0×1012 Pa, 더욱더 바람직하게는 5.0×107 ~ 1.0×1011 Pa, 더욱더 바람직하게는 1.0×108 ~ 1.0×1010 Pa이다. 기재(Y1)의 저장 탄성률(E')(23)이 상기 범위 내이면, 다이싱 중에서 피가공물의 위치 어긋남 및 칩을 전사할 때의 위치 어긋남의 발생을 억제할 수 있다.
또한 본 명세서에서, 소정의 온도에서의 기재(Y1)의 저장 탄성률(E')은, 실시예에 기재된 방법에 따라 측정된 값을 의미한다.
기재(Y1)가 팽창성 기재(Y1-1)로서, 팽창성 입자로서 열팽창성 입자를 포함하는 경우, 상기 열팽창성 입자의 팽창개시온도(t)에서 팽창성 기재(Y1-1)의 저장 탄성률(E')(t)가, 1.0×107 Pa 이하인 것이 바람직하다. 이것에 의해 열팽창성 입자를 팽창시키는 온도에서, 팽창성 기재(Y1-1)가 열팽창성 입자의 체적 팽창에 추종해 변형하기 쉬워져, 점착제층(X1)의 점착 표면에 요철을 형성하기 쉬워진다. 이것에 의해서, 작은 외력에 의해서 칩으로부터 분리할 수 있다.
상기 관점에서, 팽창성 기재(Y1-1)의 저장 탄성률(E')(t)은, 보다 바람직하게는 9.0×106 Pa 이하, 더 바람직하게는 8.0×106 Pa 이하, 더욱더 바람직하게는 6.0×106 Pa 이하, 더욱더 바람직하게는 4.0×106 Pa 이하이다. 또한, 팽창한 열팽창성 입자의 유동을 억제하고, 점착제층(X1)의 점착 표면에 형성되는 요철의 형상 유지성을 향상시켜, 분리성을 보다 향상시키는 관점에서, 팽창성 기재(Y1-1)의 저장 탄성률(E')(t)은, 바람직하게는 1.0×103 Pa 이상, 보다 바람직하게는 1.0×104 Pa 이상, 더 바람직하게는 1.0×105 Pa 이상이다.
(비팽창성 기재(Y1'))
점착 시트(A)는, 팽창성 기재(Y1-1)의 한쪽의 면에 점착제층(X1)을 가지고, 다른 쪽의 면에 비팽창성 기재(Y1')을 가지고 있어도 좋다.
본 명세서에서의 「비팽창성 기재」란, 점착 시트(A)에 포함되는 팽창성 입자가 팽창하는 조건에서 처리한 경우, 하기 식으로부터 산출되는 체적 변화율이 5 체적% 미만인 것으로 정의한다.
체적 변화율(%)=(처리 후의 상기 층의 체적-처리 전의 상기 층의 체적)/처리 전의 상기 층의 체적×100
상기 식으로부터 산출되는 비팽창성 기재(Y1')의 체적 변화율(%)은, 바람직하게는 2 체적% 미만, 보다 바람직하게는 1 체적% 미만, 더 바람직하게는 0.1 체적% 미만, 더욱더 바람직하게는 0.01 체적% 미만이다.
팽창성 입자가 팽창하는 조건은, 팽창성 입자가 열팽창성 입자인 경우는, 팽창개시온도(t)에서 3분간의 가열 처리를 실시하는 조건이다.
비팽창성 기재(Y1')은, 팽창성 입자를 함유해도 좋지만, 그 함유량은 적을수록 바람직하고, 비열팽창성 기재(Y1')의 전 질량(100질량%)에 대해서, 통상, 3질량% 미만, 바람직하게는 1질량% 미만, 보다 바람직하게는 0.1질량% 미만, 더 바람직하게는 0.01질량% 미만, 더욱더 바람직하게는 0.001질량% 미만이고, 팽창성 입자를 함유하지 않는 것이 가장 바람직하다.
비팽창성 기재(Y1')의 형성 재료로는, 예를 들면, 종이재, 수지, 금속 등을 들 수 있다.
종이재로는, 예를 들면, 박엽지(薄葉紙), 중질지, 상질지, 함침지, 코트지, 아트지, 황산지, 글래신지 등을 들 수 있다.
수지로는, 예를 들면, 폴리에틸렌, 폴리프로필렌 등의 폴리올레핀 수지; 폴리염화비닐, 폴리염화비닐리덴, 폴리비닐 알코올, 에틸렌-아세트산 비닐 공중합체, 에틸렌-비닐 알코올 공중합체 등의 비닐계 수지; 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르계 수지; 폴리스티렌; 아크릴로니트릴-부타디엔-스티렌 공중합체; 3 아세트산 셀룰로오스; 폴리카보네이트; 폴리우레탄, 아크릴 변성 폴리우레탄 등의 우레탄수지; 폴리메틸펜텐; 폴리설폰; 폴리에테르에테르케톤; 폴리에테르설폰; 폴리페닐렌 설피드; 폴리에테르이미드, 폴리이미드 등의 폴리이미드계 수지; 폴리아미드계 수지; 아크릴 수지; 불소계 수지 등을 들 수 있다.
금속으로는, 예를 들면, 알루미늄, 주석, 크롬, 티탄 등을 들 수 있다.
이러한 형성 재료는, 1종으로 구성되어 있어도 좋고, 2종 이상을 병용해도 좋다.
2종 이상의 형성 재료를 병용한 비팽창성 기재(Y1')으로는, 종이재를 폴리에틸렌 등의 열가소성 수지로 라미네이트 한 것, 수지를 포함하는 수지 필름 또는 시트의 표면에 금속막을 형성한 것 등을 들 수 있다.
또한 금속층의 형성 방법으로는, 예를 들면, 상기 금속을 진공증착, 스퍼터링, 이온 플레이팅 등의 PVD법에 따라 증착하는 방법, 또는, 상기 금속으로 이루어지는 금속박을 일반적인 점착제를 이용하여 첩부하는 방법 등을 들 수 있다.
점착 시트(A)가, 비팽창성 기재(Y1')을 가지는 경우, 팽창성 입자를 팽창시키기 전에, 팽창성 기재(Y1-1)과 비팽창성 기재(Y1')의 두께 비〔(Y1-1)/(Y1')〕는, 바람직하게는 0.02 ~ 200, 보다 바람직하게는 0.03 ~ 150, 더 바람직하게는 0.05 ~ 100이다.
비팽창성 기재(Y1')와 적층하는 다른 층의 층간 밀착성을 향상시키는 관점에서, 비팽창성 기재(Y1')이 수지를 포함하는 경우, 비팽창성 기재(Y1')의 표면에 대해서도, 상술의 기재(Y1)과 마찬가지로, 산화법, 요철화법 등에 의한 표면 처리, 프라이머 처리, 이접착 처리를 실시해도 좋다.
비팽창성 기재(Y1')이 수지를 포함하는 경우, 상기 수지와 함께, 수지 조성물(y1)에도 함유될 수 있는, 상술의 기재용 첨가제를 함유해도 좋다.
(점착제층(X1))
점착제층(X1)은, 점착성을 가지는 층이다. 점착제층(X1)은, 점착성 수지를 함유하고, 필요에 따라서, 가교제, 점착부여제, 중합성 화합물, 중합개시제 등의 점착제용 첨가제를 함유해도 좋다.
점착제층(X1)의 점착 표면의 점착력은, 팽창성 입자가 팽창하기 전 23℃에서, 바람직하게는 0.1 ~ 10.0N/25 mm, 보다 바람직하게는 0.2 ~ 8.0N/25 mm, 더 바람직하게는 0.4 ~ 6.0N/25 mm, 더욱더 바람직하게는 0.5 ~ 4.0N/25 mm이다. 상기 점착력이 0.1N/25 mm 이상이면, 피가공물을 충분히 고정할 수 있고, 다이싱 중에 피가공물의 위치 어긋남의 발생을 억제할 수 있다. 한편, 상기 점착력이 10.0N/25 mm 이하이면, 칩과 분리할 때에, 약한 힘으로 용이하게 분리할 수 있다.
또한 상기의 점착력은, 실시예에 기재된 방법에 따라 측정된 값을 의미한다.
점착제층(X1)의 저장 전단 탄성률(G')(23)은, 23℃에서, 바람직하게는 1.0×104 ~ 1.0×108 Pa, 보다 바람직하게는 5.0×104 ~ 5.0×107 Pa, 더 바람직하게는 1.0×105 ~ 1.0×107 Pa이다. 점착제층(X1)의 저장 전단 탄성률(G')(23)이 1.0×104 Pa 이상이면, 칩과 분리할 때 칩의 위치 어긋남을 방지할 수 있다. 한편, 점착제층(X1)의 저장 전단 탄성률(G')(23)이 1.0×108 Pa 이하이면, 팽창한 팽창성 입자에 의한 요철이 점착 표면에 형성되기 쉽고, 약한 힘으로 용이하게 분리할 수 있다.
점착 시트(A)가 복수의 점착제층을 가지는 점착 시트인 경우, 칩이 첩부되는 점착제층의 저장 전단 탄성률(G')(23)이 상기 범위 내인 것이 바람직하고, 기재(Y1)보다도 칩이 첩부되는 측의 전체의 점착제층의 저장 전단 탄성률(G')(23)이 상기 범위 내인 것이 바람직하다.
또한 본 명세서에서, 점착제층(X1)의 저장 전단 탄성률(G')(23)은, 실시예에 기재된 방법에 따라 측정된 값을 의미한다.
점착제층(X1)의 두께는, 우수한 점착력을 발현시키는 관점, 및 가열 처리에 의한 팽창성 기재 중의 팽창성 입자의 팽창에 의해, 형성되는 점착제층의 표면에 요철을 형성하기 쉽게 하는 관점에서, 바람직하게는 1 ~ 60μm, 보다 바람직하게는 2 ~ 50μm, 더 바람직하게는 3 ~ 40μm, 더욱더 바람직하게는 5 ~ 30μm이다.
점착제층(X1)의 두께에 대한 기재(Y1)의 두께의 비(기재(Y1)/점착제층(X1))은, 칩의 위치 어긋남을 방지하는 관점에서, 23℃에서, 바람직하게는 0.2 이상, 보다 바람직하게는 0.5 이상, 더 바람직하게는 1.0 이상, 더욱더 바람직하게는 5.0 이상이고, 또한, 분리할 때에, 약한 힘으로 용이하게 분리할 수 있는 점착 시트로 하는 관점에서, 바람직하게는 1000 이하, 보다 바람직하게는 200 이하, 더 바람직하게는 60 이하, 더욱더 바람직하게는 30 이하이다.
점착제층(X1)의 두께는, 실시예에 기재된 방법에 따라 측정된 값을 의미한다.
점착제층(X1)은, 점착성 수지를 포함하는 점착제 조성물(x1)로 형성할 수 있다. 이하, 점착제 조성물(x1)에 포함될 수 있는 각 성분에 대해서 설명한다.
〔점착성 수지〕
점착제층(X1)의 형성 재료인 점착성 수지는, 상기 수지 단독으로 점착성을 가지고, 질량 평균분자량(Mw)이 1만 이상의 중합체인 것이 바람직하다. 점착성 수지의 질량 평균분자량(Mw)은, 점착력의 향상의 관점에서, 보다 바람직하게는 1만 ~ 200만, 더 바람직하게는 2만 ~ 150만, 더욱더 바람직하게는 3만 ~ 100만이다.
점착성 수지로는, 예를 들면, 아크릴계 수지, 우레탄계 수지, 폴리이소부티렌계 수지 등의 고무계 수지, 폴리에스테르계 수지, 올레핀계 수지, 실리콘계 수지, 폴리비닐 에테르계 수지 등을 들 수 있다.
이러한 점착성 수지는, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
또한, 이러한 점착성 수지가, 2종 이상의 구성 단위를 가지는 공중합체인 경우, 상기 공중합체의 형태는, 특별히 한정되지 않고, 블록 공중합체, 랜덤 공중합체, 및 그래프트 공중합체 중 어느 하나이어도 좋다.
점착성 수지는, 상기의 점착성 수지의 측쇄에 중합성 관능기를 도입한, 에너지선 경화형의 점착성 수지이어도 좋다.
상기 중합성 관능기로는, (메타)아크릴로일기, 비닐기 등을 들 수 있다.
또한, 에너지선으로는, 자외선, 전자선 등을 들 수 있지만, 자외선이 바람직하다.
점착성 수지의 함유량은, 점착제 조성물(x1)의 유효 성분의 전량(100질량%)에 대해서, 바람직하게는 30 ~ 99.99질량%, 보다 바람직하게는 40 ~ 99.95질량%, 더 바람직하게는 50 ~ 99.90질량%, 더욱더 바람직하게는 55 ~ 99.80질량%, 더욱더 바람직하게는 60 ~ 99.50질량%이다.
또한 본 명세서의 이하의 기재에서, 「점착제 조성물의 유효 성분의 전량에 대한 각 성분의 함유량」은, 「상기 점착제 조성물로 형성되는 점착제층 중의 각 성분의 함유량」과 동일한 의미이다.
점착성 수지는, 우수한 점착력을 발현시킴과 동시에, 분리할 때에, 점착 표면에 팽창성 입자의 팽창에 의한 요철을 형성하기 쉽게 하여 분리성을 향상시킨 점착 시트로 하는 관점에서, 아크릴계 수지를 포함하는 것이 바람직하다.
점착성 수지 중의 아크릴계 수지의 함유 비율로는, 점착제 조성물(x1)에 포함되는 점착성 수지의 전량(100질량%)에 대해서, 바람직하게는 30 ~ 100질량%, 보다 바람직하게는 50 ~ 100질량%, 더 바람직하게는 70 ~ 100질량%, 더욱더 바람직하게는 85 ~ 100질량%이다.
〔아크릴계 수지〕
점착성 수지로서 사용될 수 있는, 아크릴계 수지로는, 예를 들면, 직쇄 또는 분기쇄의 알킬기를 가지는 알킬 (메타)아크릴레이트로부터 유래하는 구성 단위를 포함하는 중합체, 환상구조를 가지는 (메타)아크릴레이트로부터 유래하는 구성 단위를 포함하는 중합체 등을 들 수 있고, 알킬 (메타)아크릴레이트(a1')(이하, 「모노머(a1')」라고도 한다)로부터 유래하는 구성 단위(a1) 및 관능기 함유 모노머(a2')(이하, 「모노머(a2')」라고도 한다)로부터 유래하는 구성 단위(a2)를 가지는 아크릴계 공중합체(A1)가 보다 바람직하다.
모노머(a1')이 가지는 알킬기의 탄소수로는, 점착 특성의 향상의 관점에서, 바람직하게는 1 ~ 24, 보다 바람직하게는 1 ~ 12, 더 바람직하게는 2 ~ 10, 더욱더 바람직하게는 4 ~ 8이다.
또한 모노머(a1')이 가지는 알킬기는, 직쇄 알킬기이어도 좋고, 분기쇄 알킬기이어도 좋다.
모노머(a1')으로는, 예를 들면, 메틸 (메타)아크릴레이트, 에틸 (메타)아크릴레이트, 프로필 (메타)아크릴레이트, 부틸 (메타)아크릴레이트, 2-에틸헥실 (메타)아크릴레이트, 라우릴 (메타)아크릴레이트, 트리데실 (메타)아크릴레이트, 스테아릴 (메타)아크릴레이트 등을 들 수 있다.
이러한 모노머(a1')은, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
모노머(a1')으로는, 부틸 (메타)아크릴레이트 및 2-에틸헥실 (메타)아크릴레이트가 바람직하다.
구성 단위(a1)의 함유량은, 아크릴계 공중합체(A1)의 전체 구성 단위(100질량%)에 대해서, 바람직하게는 50 ~ 99.9질량%, 보다 바람직하게는 60 ~ 99.0질량%, 더 바람직하게는 70 ~ 97.0질량%, 더욱더 바람직하게는 80 ~ 95.0질량%이다.
모노머(a2')이 가지는 관능기로는, 예를 들면, 수산기, 카르복실기, 아미노기, 에폭시기 등을 들 수 있다.
즉, 모노머(a2')으로는, 예를 들면, 수산기 함유 모노머, 카르복실기 함유 모노머, 아미노기 함유 모노머, 에폭시기 함유 모노머 등을 들 수 있다.
이러한 모노머(a2')은, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
이들 중에서도, 모노머(a2')으로는, 수산기 함유 모노머 및 카르복실기 함유 모노머가 바람직하다.
수산기 함유 모노머로는, 예를 들면, 상술의 수산기 함유 화합물과 같은 것을 들 수 있다.
카르복실기 함유 모노머로는, 예를 들면, (메타)아크릴산, 크로톤산 등의 에틸렌성 불포화 모노카르복실산; 푸말산, 이타콘산, 말레인산, 시트라콘산 등의 에틸렌성 불포화 디카르복실산 및 그 무수물, 2-(아크릴로일옥시) 에틸석시네이트, 2-카르복시에틸 (메타)아크릴레이트 등을 들 수 있다.
구성 단위(a2)의 함유량은, 아크릴계 공중합체(A1)의 전체 구성 단위(100질량%)에 대해서, 바람직하게는 0.1 ~ 40질량%, 보다 바람직하게는 0.5 ~ 35질량%, 더 바람직하게는 1.0 ~ 30질량%, 더욱더 바람직하게는 3.0 ~ 25질량%이다.
아크릴계 공중합체(A1)는, 모노머(a1') 및 (a2') 이외의 다른 모노머(a3')으로부터 유래하는 구성 단위(a3)를 더 가지고 있어도 좋다.
또한 아크릴계 공중합체(A1)에서, 구성 단위(a1) 및 (a2)의 함유량은, 아크릴계 공중합체(A1)의 전체 구성 단위(100질량%)에 대해서, 바람직하게는 70 ~ 100질량%, 보다 바람직하게는 80 ~ 100질량%, 더 바람직하게는 90 ~ 100질량%, 더욱더 바람직하게는 95 ~ 100질량%이다.
모노머(a3')으로는, 예를 들면, 에틸렌, 프로필렌, 이소부티렌 등의 올레핀류; 염화비닐, 비닐리덴 클로라이드 등의 할로겐화 올레핀류; 부타디엔, 이소프렌, 클로로프렌 등의 디엔계 모노머류; 시클로헥실 (메타)아크릴레이트, 벤질 (메타)아크릴레이트, 이소보닐 (메타)아크릴레이트, 디시클로펜타닐 (메타)아크릴레이트, 디시클로펜테닐 (메타)아크릴레이트, 디시클로펜테닐옥시에틸 (메타)아크릴레이트, 이미드 (메타)아크릴레이트 등의 환상구조를 가지는 (메타)아크릴레이트; 스티렌,α-메틸스티렌, 비닐톨루엔, 포름산 비닐, 아세트산 비닐, 아크릴로니트릴, (메타)아크릴아미드, (메타)아크릴로니트릴, (메타)아크릴로일몰포린, N-비닐 피롤리돈 등을 들 수 있다.
아크릴계 공중합체(A1)는, 측쇄에 중합성 관능기를 도입한, 에너지선 경화형 아크릴계 공중합체로 해도 좋다. 상기 중합성 관능기 및 상기 에너지선으로는, 상술한 바와 같다. 또한 중합성 관능기는, 상술의 구성 단위(a1) 및 (a2)를 가지는 아크릴계 공중합체와, 상기 아크릴계 공중합체의 구성 단위(a2)가 가지는 관능기와 결합할 수 있는 치환기와 중합성 관능기를 가지는 화합물을 반응시킴으로써 도입할 수 있다.
상기 화합물로는, 예를 들면, (메타)아크릴로일옥시에틸 이소시아네이트, (메타)아크릴로일 이소시아네이트, 글리시딜(메타)아크릴레이트 등을 들 수 있다.
아크릴계 수지의 질량 평균분자량(Mw)은, 바람직하게는 10만 ~ 150만, 보다 바람직하게는 20만 ~ 130만, 더 바람직하게는 35만 ~ 120만, 더욱더 바람직하게는 50만 ~ 110만이다.
〔가교제〕
점착제 조성물(x1)은, 상술의 아크릴계 공중합체(A1)과 같은 관능기를 함유하는 점착성 수지를 함유하는 경우, 가교제를 더 함유하는 것이 바람직하다.
상기 가교제는, 관능기를 가지는 점착성 수지와 반응하여, 상기 관능기를 가교 기점으로서 점착성 수지끼리 가교하는 것이다.
가교제로는, 예를 들면, 이소시아네이트계 가교제, 에폭시계 가교제, 아지리딘계 가교제, 금속킬레이트계 가교제 등을 들 수 있다.
이러한 가교제는, 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
이러한 가교제 중에서도, 응집력을 높여 점착력을 향상시키는 관점, 및 입수하기 쉬움 등의 관점에서, 이소시아네이트계 가교제가 바람직하다.
가교제의 함유량은, 점착성 수지가 가지는 관능기의 수에 따라 적절히 조정되는 것이지만, 관능기를 가지는 점착성 수지 100질량부에 대해서, 바람직하게는 0.01 ~ 10질량부, 보다 바람직하게는 0.03 ~ 7질량부, 더 바람직하게는 0.05 ~ 5질량부이다.
〔점착부여제〕
점착제 조성물(x1)은, 점착력을 보다 향상시키는 관점에서, 점착부여제를 더 함유해도 좋다.
본 명세서에서, 「점착부여제」란, 상술의 점착성 수지의 점착력을 보조적으로 향상시키는 성분으로서, 질량 평균분자량(Mw)이 1만 미만의 올리고머를 가리키고, 상술의 점착성 수지와는 구별되는 것이다.
점착부여제의 질량 평균분자량(Mw)은, 바람직하게는 400 ~ 10000, 보다 바람직하게는 500 ~ 8000, 더 바람직하게는 800 ~ 5000이다.
점착부여제로는, 예를 들면, 로진계 수지, 테르펜계 수지, 스티렌계 수지, 석유 나프타의 열분해로 생성하는 펜텐, 이소프렌, 피페린, 1,3-펜타디엔 등의 C5유분을 공중합하여 얻어지는 C5계 석유 수지, 석유 나프타의 열분해로 생성하는 인덴, 비닐톨루엔 등의 C9 유분을 공중합하여 얻어지는 C9계 석유 수지, 및 이것들을 수소화한 수소화 수지 등을 들 수 있다.
점착부여제의 연화점은, 바람직하게는 60 ~ 170℃, 보다 바람직하게는 65 ~ 160℃, 더 바람직하게는 70 ~ 150℃이다.
또한 본 명세서에서, 점착부여제의 「연화점」은, JIS K 2531에 준거해 측정된 값을 의미한다.
점착부여제는, 단독으로 이용해도 좋고, 연화점, 구조 등이 다른 2종 이상을 병용해도 좋다. 2종 이상의 복수의 점착부여제를 이용하는 경우, 이러한 복수의 점착부여제의 연화점의 가중평균이, 상기 범위에 속하는 것이 바람직하다.
점착부여제의 함유량은, 점착제 조성물(x1)의 유효 성분의 전체량(100질량%)에 대해서, 바람직하게는 0.01 ~ 65질량%, 보다 바람직하게는 0.05 ~ 55질량%, 더 바람직하게는 0.1 ~ 50질량%, 더욱더 바람직하게는 0.5 ~ 45질량%, 더욱더 바람직하게는 1.0 ~ 40질량%이다.
〔광중합개시제〕
본 실시형태에서, 점착제 조성물(x1)이, 점착성 수지로서 에너지선 경화형의 점착성 수지를 포함하는 경우, 광중합개시제를 더 함유하는 것이 바람직하다.
에너지선 경화형의 점착성 수지 및 광중합개시제를 함유하는 점착제 조성물로 함으로써, 비교적 낮은 에너지의 에너지선의 조사에 의해서도, 충분히 경화 반응을 진행시켜, 점착력을 소망한 범위로 조정할 수 있게 된다.
또한 광중합개시제로는, 상술의 무용제형 수지 조성물(y1)에 배합되는 것과 같은 것을 들 수 있다.
광중합개시제의 함유량은, 에너지선 경화형의 점착성 수지 100질량부에 대해서, 바람직하게는 0.01 ~ 10질량부, 보다 바람직하게는 0.03 ~ 5질량부, 더 바람직하게는 0.05 ~ 2질량부이다.
〔점착제용 첨가제〕
본 실시형태에서, 점착제층(X1)의 형성 재료인 점착제 조성물(x1)은, 본 발명의 효과를 손상시키지 않는 범위에서, 상술의 첨가제 이외에도, 일반적인 점착제에 사용되는 점착제용 첨가제를 함유하고 있어도 좋다.
이러한 점착제용 첨가제로는, 예를 들면, 산화방지제, 연화제(가소제), 방청제, 안료, 염료, 지연제, 반응 촉진제(촉매), 자외선 흡수제 등을 들 수 있다.
또한 이러한 점착제용 첨가제는, 각각 단독으로 이용해도 좋고, 2종 이상을 병용해도 좋다.
이러한 점착제용 첨가제를 함유하는 경우, 각각의 점착제용 첨가제의 함유량은, 점착성 수지 100질량부에 대해서, 바람직하게는 0.0001 ~ 20질량부, 보다 바람직하게는 0.001 ~ 10질량부이다.
점착제층(X1)은, 팽창성 입자를 함유하고 있어도 좋다. 그 함유량은, 점착성 수지 100질량부에 대해서, 바람직하게는 5질량부 이하가 바람직하고, 2질량부 이하가 보다 바람직하고, 함유하지 않는 것이 가장 바람직하다.
(박리재)
임의로 이용되는 박리재로는, 양면 박리 처리된 박리 시트, 한 면 박리 처리된 박리 시트 등이 이용되어 박리재용의 기재 상에 박리제를 도포한 것 등을 들 수 있다.
박리재용의 기재로는, 예를 들면, 상질지, 글래신지, 크라프트지 등의 종이류; 폴리에틸렌 테레프탈레이트 수지, 폴리부티렌 테레프탈레이트 수지, 폴리에틸렌 나프탈레이트 수지 등의 폴리에스테르 수지 필름, 폴리프로필렌 수지, 폴리에틸렌 수지 등의 올레핀 수지 필름 등의 플라스틱 필름; 등을 들 수 있다.
박리제로는, 예를 들면, 실리콘계 수지, 올레핀계 수지, 이소프렌계 수지, 부타디엔계 수지 등의 고무계 엘라스토머, 장쇄 알킬계 수지, 알키드계 수지, 불소계 수지 등을 들 수 있다.
박리재의 두께는, 특별히 제한은 없지만, 바람직하게는 10 ~ 200μm, 보다 바람직하게는 25 ~ 170μm, 더 바람직하게는 35 ~ 80μm이다.
<점착 시트(A)의 제조 방법>
점착 시트(A)의 제조 방법으로는, 특별히 제한은 없고, 예를 들면, 하기 공정(Ia) 및 (Ib)을 가지는 제조 방법(I)을 들 수 있다.
공정(Ia):박리재의 박리 처리면 상에, 기재(Y1)의 형성 재료인 수지 조성물(y1)을 도포하여 도막을 형성하고, 상기 도막을 건조 또는 UV 경화하여, 기재(Y1)를 형성하는 공정.
공정(Ib):형성한 기재(Y1)의 표면 상에, 점착제층(X1)의 형성 재료인 점착제 조성물(x1)을 도포하여 도막을 형성하고, 상기 도막을 건조하여, 점착제층(X1)을 형성하는 공정.
점착 시트(A)의 다른 제조 방법으로는, 예를 들면, 하기 공정(IIa) ~ (IIc)를 가지는 제조 방법(II)을 들 수 있다.
공정(IIa):박리재의 박리 처리면 상에, 기재(Y1)의 형성 재료인 수지 조성물(y1)을 도포하여 도막을 형성하고, 상기 도막을 건조 또는 UV 경화해, 기재(Y1)를 형성하는 공정.
공정(IIb):박리재의 박리 처리면 상에, 점착제층(X1)의 형성 재료인 점착제 조성물(x1)을 도포하여 도막을 형성하고, 상기 도막을 건조하여 점착제층을 형성하는 공정.
공정(IIc):공정(IIa)에서 형성된 기재(Y1)의 표면과 공정(IIb)에서 형성된 점착제층(X1) 표면을 첩합하는 공정.
상기 제조 방법(I) 및 (II)에서, 수지 조성물(y1) 및 점착제 조성물(x1)은, 희석용매를 배합하여, 용액의 형태로 해도 좋다.
도포 방법으로는, 예를 들면, 스핀 코트법, 스프레이 코트법, 바 코트법, 나이프 코트법, 롤 코트법, 블레이드 코트법, 다이코트법, 그라비아 코트법 등을 들 수 있다.
또한 제조 방법(I) 및 제조 방법(II)에서의 건조 또는 UV 조사는, 팽창성 입자가 팽창하지 않는 조건을 적절히 선택해 실시하는 것이 바람직하다. 예를 들면, 열팽창성 입자를 함유하는 수지 조성물(y1)을 건조하여 기재(Y1)를 형성하는 경우는, 건조온도는 열팽창성 입자의 팽창개시온도(t) 미만으로 행하는 것이 바람직하다.
또한, 점착 시트(A)가, 팽창성 기재(Y1-1)과 비팽창성 기재(Y1')을 가지는 경우는, 상기 공정(Ia) 및 (IIa)에서, 수지 조성물(y1)은, 미리 형성된 비팽창성 기재(Y1') 상에 도포하면 좋다. 비팽창성 기재(Y')은, 예를 들면, 비팽창성 기재(Y')의 형성 재료인 수지 조성물을 이용하여, 상기 공정(Ia) 및 (IIa)와 마찬가지의 조작으로 형성할 수 있다.
[본 실시형태와 관련되는 반도체 장치의 제조 방법]
다음에, 본 실시형태와 관련되는 반도체 장치의 제조 방법의 각 공정에 대해 설명한다.
본 실시형태와 관련되는 반도체 장치의 제조 방법은, 하기 공정(1) ~ (3)를 이 순서로 가진다.
공정(1):점착 시트(A)의 점착제층(X1)에 피가공물을 첩부한 후, 상기 피가공물을 다이싱하여, 점착제층(X1) 상에 개편화된 복수의 칩을 얻는 공정.
공정(2):기재(Y2) 및 점착제층(X2)를 가지는 점착 시트(B)를 이용하여, 상기 복수의 칩의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)를 첩부하는 공정.
공정(3):상기 팽창성 입자를 팽창시켜, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정.
이하, 피가공물로서 반도체 웨이퍼를 사용하는 예에 대해서, 도면을 참조하면서 설명한다.
<공정(1)>
도 2(a) 및 (b)에는, 점착 시트(A)의 점착제층(X1)에 반도체 웨이퍼 W를 첩부한 후, 반도체 웨이퍼 W를 다이싱하여, 점착제층(X1) 상에 개편화된 복수의 반도체 칩 CP를 얻는 공정(1)을 설명하는 단면도가 나타나 있다.
반도체 웨이퍼 W는, 예를 들면, 실리콘 웨이퍼이어도 좋고, 갈륨, 비소 등의 화합물 반도체 웨이퍼이어도 좋다.
반도체 웨이퍼 W는, 그 회로면 W1에 회로 W2를 가진다. 회로 W2를 형성하는 방법으로는, 예를 들면, 에칭법, 리프트 오프법 등을 들 수 있다. 또한 본 명세서 중, 회로면 W1과 반대측의 면을 「칩 이면」이라고 칭하는 경우가 있다.
반도체 웨이퍼 W는, 미리 소정의 두께로 연삭하고, 칩 이면을 노출시켜 점착 시트(A)에 첩부되어 있다. 반도체 웨이퍼 W를 연삭하는 방법으로는, 예를 들면, 그라인더 등을 이용하는 공지의 방법을 들 수 있다.
점착 시트(A)에는, 반도체 웨이퍼 W를 유지하는 목적으로 링 프레임을 첩부해도 좋다. 이 경우, 점착 시트(A)의 점착제층(X1) 상에, 링 프레임 및 반도체 웨이퍼 W를 재치하고, 이것들을 가볍게 가압하여, 고정한다.
그 다음에, 점착 시트(A)에 유지된 반도체 웨이퍼 W는, 다이싱에 의해 개편화되어 복수의 반도체 칩 CP가 형성된다. 다이싱에는, 예를 들면, 다이싱소, 레이저, 플라즈마 다이싱, 스텔스 다이싱 등의 절단 수단이 이용된다. 다이싱 시의 절단 깊이는, 반도체 웨이퍼의 두께를 고려해 적절히 설정하면 좋지만, 예를 들면, 점착제층(X1) 상면으로부터 2μm 이내의 깊이로 할 수 있다.
또한 본 공정을 후술하는 다른 다이싱 공정과 구별하기 위해 「제1의 다이싱 공정」이라고 칭하는 경우가 있다.
공정(1)은, 반도체 웨이퍼 W를 다이싱한 후, 얻어진 복수의 반도체 칩 CP끼리의 간격을 넓히기 위해서, 점착 시트(A)를 잡아늘이는 처리를 포함하고 있어도 좋다.
<공정(2)>
도 3에는, 기재(Y2) 및 점착제층(X2)를 가지는 점착 시트(B)를 이용하여, 복수의 반도체 칩 CP의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)를 첩부하는 공정(2)를 설명하는 단면도가 나타나 있다.
점착 시트(B)의 형태는, 그 후의 공정에 따라 적절히 결정하면 좋다. 예를 들면, 제1의 다이싱 공정의 다음 공정으로서 복수의 반도체 칩 CP의 간격을 넓히는 익스팬드 공정을 실시하는 경우, 점착 시트(B)로서 익스팬드용의 점착 시트(이하, 「익스팬드 테이프」라고도 한다)를 사용하면 좋다. 한편, 후의 공정의 작업성 등을 고려하여, 제1의 다이싱 공정과 익스팬드 공정의 사이에, 복수의 반도체 칩 CP의 표리(즉, 회로면 W1과 칩 이면)를 반전시키는 반전 공정을 실시하는 경우는, 반전용의 점착 시트(이하, 「반전용 점착 시트」라고도 한다)를 사용하면 좋다.
도 3에는, 점착 시트(B)로서 반전용 점착 시트를 사용하는 예가 나타나 있다.
다음에, 반전용 점착 시트 및 익스팬드 테이프로서 적합한 점착 시트(B)의 형태에 대해 설명한다.
(반전용 점착 시트)
반전용 점착 시트는, 기재(Y2) 및 점착제층(X2)를 가지고, 점착 시트(A)로부터 복수의 반도체 칩 CP가 전사된 후, 상기 복수의 반도체 칩 CP를, 또 다른 점착 시트에 전사함으로써, 반도체 칩 CP의 점착제층과 접하는 면을 반전시키기 위해서 이용된다.
반전용 점착 시트는, 상기 목적을 달성할 수 있는 것이면 특별히 제한은 없지만, 반도체 칩과 첩부 및 분리 가능한 것이 필요하기 때문에, 점착 시트(A) 등의 팽창성 입자를 포함하는 점착 시트, 후술하는 익스팬드 테이프와 같이, 재박리성을 가지는 비에너지선 경화성 점착제로 구성되는 점착제층을 가지는 점착 시트, 에너지선 경화성 점착제로 구성되는 점착제층을 가지는 점착 시트 등이 적합하다.
반전용 점착 시트의 기재(Y2)는, 점착 시트(A)의 기재(Y1)의 형성 재료로서 들 수 있는 것을 사용하여 형성할 수 있다. 또한, 반전용 점착 시트의 점착제층(X2)로는, 점착제층(X1) 또는 후술하는 익스팬드 테이프의 점착제층(X2)의 형성 재료로서 들 수 있는 것을 사용하여 형성할 수 있다.
점착 시트(B)로서 점착 시트(A)를 사용하는 경우, 공정(1)에 사용되는 점착 시트(A)의 형태와 본 공정에 사용하는 점착 시트(A)의 형태는, 동일하거나 달라도 좋다.
반전용 점착 시트의 기재(Y2)의 두께는, 바람직하게는 10 ~ 1000μm, 보다 바람직하게는 20 ~ 500μm, 더 바람직하게는 25 ~ 400μm, 더욱더 바람직하게는 30 ~ 300μm이다.
반전용 점착 시트의 점착제층(X2)의 두께는, 바람직하게는 1 ~ 60μm이고, 보다 바람직하게는 2 ~ 50μm, 더 바람직하게는 3 ~ 40μm, 더욱더 바람직하게는 5 ~ 30μm이다.
(익스팬드 테이프)
다음에, 익스팬드 테이프로서 적합한 점착 시트(B)에 대해 설명한다.
익스팬드 테이프는, 기재(Y2) 및 점착제층(X2)를 가지고, 점착 시트(A)로부터 점착제층(X2) 상에 복수의 반도체 칩 CP를 전사한 후, 상기 복수의 반도체 칩 CP끼리의 간격을, 점착 시트(B)를 잡아늘여 넓히기 위해서 이용된다.
익스팬드 테이프의 기재(Y2)의 재질로는, 예를 들면, 폴리염화비닐 수지, 폴리에스테르 수지(폴리에틸렌 테레프탈레이트 등), 아크릴 수지, 폴리카르보네이트 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 아크릴로니트릴·부타디엔·스티렌 수지, 폴리이미드 수지, 폴리우레탄수지, 및 폴리스티렌 수지 등을 들 수 있다.
익스팬드 테이프의 기재(Y2)는 열가소성 엘라스토머, 고무계 재료 등을 함유하는 것이 바람직하고, 열가소성 엘라스토머를 함유하는 것이 보다 바람직하다.
열가소성 엘라스토머로는, 우레탄계 엘라스토머, 올레핀계 엘라스토머, 염화비닐계 엘라스토머, 폴리에스테르계 엘라스토머, 스티렌계 엘라스토머, 아크릴계 엘라스토머, 아미드계 엘라스토머 등을 들 수 있다.
익스팬드 테이프의 기재(Y2)는, 상기 재료로 이루어지는 필름이 복수층 적층된 것이어도 좋고, 상기 재료로 이루어지는 필름과 그 외의 필름이 적층된 것이어도 좋다.
익스팬드 테이프의 기재(Y2)는, 상기의 수지계 재료를 주재료로 하는 필름 내에, 안료, 염료, 난연제, 가소제, 대전방지제, 윤활제, 필러 등의 각종 첨가제가 포함되어 있어도 좋다.
익스팬드 테이프의 점착제층(X2)는, 비에너지선 경화성 점착제로 구성되어도 좋고, 에너지선 경화성 점착제로 구성되어도 좋다.
비에너지선 경화성 점착제로는, 소망한 점착력 및 재박리성을 가지는 것이 바람직하고, 예를 들면, 아크릴계 점착제, 고무계 점착제, 실리콘계 점착제, 우레탄계 점착제, 폴리에스테르계 점착제, 폴리비닐 에테르계 점착제 등을 들 수 있다. 이들 중에서도, 점착 시트(B)를 연신한 경우에 반도체 칩 등의 탈락을 효과적으로 억제하는 관점에서, 아크릴계 점착제가 바람직하다.
에너지선 경화성 점착제는, 에너지선 조사에 의해 경화해 점착력이 저하하기 때문에, 반도체 칩과 점착 시트(B)를 분리시킬 때, 에너지선 조사함으로써, 용이하게 분리시킬 수 있다.
익스팬드 테이프의 점착제층(X2)를 구성하는 에너지선 경화성 점착제로는, 예를 들면, (a) 에너지선 경화성을 가지는 폴리머, 및 (b) 적어도 1개 이상의 에너지선 경화성 기를 가지는 모노머 및/또는 올리고머로부터 선택되는 1종 이상을 함유하는 것을 들 수 있다.
(a) 에너지선 경화성을 가지는 폴리머로는, 측쇄에 불포화기 등의 에너지선 경화성을 가지는 관능기(에너지선 경화성 기)가 도입된 (메타)아크릴산 에스테르(공)중합체가 바람직하다. 상기 아크릴산 에스테르 (공)중합체로는, 예를 들면, 알킬기의 탄소수가 1 ~ 18인 알킬 (메타)아크릴레이트와, 중합성의 이중 결합과, 히드록시기, 카르복실기, 아미노기, 치환 아미노기, 에폭시기 등의 관능기를 분자 내에 가지는 모노머를 공중합시킨 후, 또한 상기 관능기에 결합하는 관능기를 가지는 불포화기 함유 화합물을 반응시켜 얻어지는 것을 들 수 있다.
(b) 적어도 1개 이상의 에너지선 경화성 기를 가지는 모노머 및/또는 올리고머로는, 다가알코올과 (메타)아크릴산의 에스테르를 들 수 있고, 구체적으로는, 시클로헥실 (메타)아크릴레이트, 이소보닐 (메타)아크릴레이트 등의 단관능성 아크릴산 에스테르류, 트리메티롤프로판 트리(메타)아크릴레이트, 펜타에리스리톨 트리(메타)아크릴레이트, 펜타에리스리톨 테트라(메타)아크릴레이트, 디펜타에리스리톨 헥사(메타)아크릴레이트, 1,4-부탄디올 디(메타)아크릴레이트, 1,6-헥산디올 디(메타)아크릴레이트, 폴리에틸렌글리콜 디(메타)아크릴레이트, 디메티롤트리시클로데칸 디(메타)아크릴레이트 등의 다관능성 아크릴산 에스테르류, 폴리에스테르 올리고(메타)아크릴레이트, 폴리우레탄 올리고(메타)아크릴레이트 등을 들 수 있다.
에너지선 경화성 점착제에서는, 상기 성분 이외에도, 광중합개시제, 가교제 등을 적절히 배합해도 좋다.
익스팬드 테이프의 기재(Y2)의 두께는, 특별히 한정되지 않지만, 바람직하게는 20 ~ 250μm, 보다 바람직하게는 40 ~ 200μm이다.
익스팬드 테이프의 점착제층(X2)의 두께는, 특별히 한정되지 않지만, 바람직하게는 3 ~ 50μm, 보다 바람직하게는 5 ~ 40μm이다.
23℃에서 MD 방향 및 CD 방향에서 측정되는 익스팬드 테이프의 파단신도는, 각각 100% 이상인 것이 바람직하다. 파단신도가 상기 범위인 것으로, 크게 연신할 수 있게 된다. 이 때문에, 팬 아웃형 패키지의 제조와 같은, 반도체 칩끼리를 충분히 이간시킬 필요가 있는 용도에 적합하게 사용할 수 있다.
또한 점착 시트(B)의 점착제층(X2)가, 에너지선 경화성 점착제로 구성되어 있는 경우는, 점착 시트(A)가 함유하는 팽창성 입자는, 열팽창성 입자인 것이 바람직하다.
<공정(3)>
도 4에는, 상기 팽창성 입자를 팽창시키고, 복수의 반도체 칩 CP와 점착 시트(A)를 분리하는 공정(3)을 설명하는 단면도가 나타나 있다.
본 공정에서는, 팽창성 입자를, 그 종류에 따라, 열, 에너지선 등으로 팽창시켜 점착제층(X1)의 점착 표면(X1a)에 요철을 형성하고, 이것에 의해, 점착 표면(X1a)와 복수의 반도체 칩 CP의 점착력을 저하시켜, 점착 시트(A)와 복수의 반도체 칩 CP를 분리시킨다.
팽창성 입자를 팽창시키는 방법은, 팽창성 입자의 종류에 따라 적절히 선택하면 좋고, 팽창성 입자가 열팽창성 입자인 경우는, 팽창개시온도(t) 이상의 온도로 가열하면 좋다. 여기서, 「팽창개시온도(t) 이상의 온도」로는, 「팽창개시온도(t)+10℃」이상 「팽창개시온도(t)+60℃」이하인 것이 바람직하고, 「팽창개시온도(t)+15℃」이상 「팽창개시온도(t)+40℃」이하인 것이 보다 바람직하다. 구체적으로는, 그 열팽창성 입자의 종류에 따라, 예를 들면, 70 ~ 330℃의 범위로 가열해 팽창시키면 좋다.
팽창성 입자의 팽창은, 기재(Y1)의 점착제층(X1)과는 반대측의 면(Y1a)을 고정한 상태에서 실시하는 것이 바람직하다. 면(Y1a)이 고정되어 있는 것에 의해서, 면(Y1a)에 측에서 요철의 발생이 물리적으로 억제되어 점착제층(X1)의 점착 표면(X1a) 측에 효율적으로 요철을 형성할 수 있다. 상기 고정은 임의의 방법을 채용할 수 있고, 예를 들면, 상기한 비팽창성 기재(Y1')을 기재(Y1)의 면(Y1a) 측에 설치하는 방법, 고정 치구로서 복수의 흡인구멍을 가지는 흡인 테이블을 이용하여, 기재(Y1)의 면(Y1a)을 고정하는 방법, 임의의 점착제층, 양면 점착 시트 등을 통해 기재(Y1)의 면(Y1a)에 경질 지지체를 첩부하는 방법 등을 들 수 있다.
상기 흡인 테이블은, 진공 펌프 등의 감압 기구를 가지고, 상기 감압 기구에 의해서 복수의 흡인구멍으로부터 대상물을 흡인함으로써, 대상물을 흡인면에 고정하는 것이다.
상기 경질 지지체의 재질은, 기계적 강도, 내열성 등을 고려해 적절히 결정하면 좋고, 예를 들면, SUS 등의 금속재료; 유리, 실리콘 웨이퍼 등의 비금속 무기 재료; 에폭시, ABS, 아크릴, 엔지니어링 플라스틱, 슈퍼 엔지니어링 플라스틱, 폴리이미드, 폴리아미드이미드 등의 수지재료; 유리 에폭시 수지 등의 복합 재료 등을 들 수 있고, 이들 중에서도, SUS, 유리, 및 실리콘 웨이퍼 등이 바람직하다. 엔지니어링 플라스틱으로는, 나일론, 폴리카르보네이트(PC), 및 폴리에틸렌 테레프탈레이트(PET) 등을 들 수 있다. 슈퍼 엔지니어링 플라스틱으로는, 폴리페닐렌설파이드(PPS), 폴리에테르 설폰(PES), 및 폴리에테르에테르케톤(PEEK) 등을 들 수 있다.
<익스팬드 공정>
다음에, 상기에서 얻어진 복수의 반도체 칩 CP끼리의 간격을 넓히는 익스팬드 공정을 실시한다.
익스팬드 공정은, 점착 시트(B)의 형태에 따라, 공정(3) 후에, 하기 공정(4A) 또는 공정(4B-1) ~ (4B-3)(이하, 「공정(4B)」이라고도 한다)을 실시해 행할 수 있다.
공정(4A):점착 시트(B)가 익스팬드용의 점착 시트이고, 점착 시트(B)에 첩부된 상기 복수의 반도체 칩끼리의 간격을, 상기 익스팬드용 점착 시트를 잡아늘여 넓히는 공정.
 공정(4B-1):점착 시트(B) 상의 복수의 반도체 칩의 점착제층(X2)와 접하는 면과는 반대측의 면에, 익스팬드 테이프인 점착 시트(C)의 점착제층(X3)을 첩부하는 공정.
공정(4B-2):점착 시트(C)에 첩부된 복수의 반도체 칩 CP로부터 점착 시트(B)를 분리하는 공정.
공정(4B-3):점착 시트(C)에 첩부된 상기 복수의 반도체 칩끼리의 간격을, 상기 익스팬드용 점착 시트를 잡아늘여 넓히는 공정.
공정(4A)은, 공정(2)에 사용된 점착 시트(B)가 익스팬드 테이프인 경우이고, 이 경우는, 점착 시트(B)를 잡아늘여 복수의 반도체 칩 CP끼리의 간격을 넓히면 좋다.
공정(4B)은, 점착 시트(B)가 반전용 점착 시트인 경우이고, 반전용 점착 시트인 점착 시트(B)로부터, 익스팬드용의 점착 시트인 점착 시트(C)에 복수의 반도체 칩 CP를 전사한 후, 익스팬드하는 공정이다.
본 실시형태에서는, 공정(4B)에 대해 설명한다.
도 5(a) 및 (b)에는, 반전용 점착 시트인 점착 시트(B) 상의 복수의 반도체 칩 CP의 점착제층(X2)와 접하는 면과는 반대측의 면에, 익스팬드 테이프인 점착 시트(C)의 점착제층(X3)을 첩부하는 공정(4B-1), 그 후, 복수의 반도체 칩 CP로부터 점착 시트(B)를 분리하는 공정(4B-2)를 나타내는 단면도가 나타나 있다.
점착 시트(B)를 복수의 반도체 칩 CP로부터 분리하는 방법은, 점착 시트(B)의 종류에 따라 적절히 선택하면 좋고, 점착 시트(B)의 점착제층(X2)가, 비에너지선 경화성 점착제로 구성되어 있는 경우는, 소정의 조건에서 재박리하면 좋고, 점착제층(X2)가, 에너지선 경화성 점착제로 구성되어 있는 경우는, 에너지선 조사에 의해 경화해 점착력을 저하시키고 나서 분리하면 좋다.
익스팬드 테이프의 바람직한 형태는 상기한 바와 같다.
도 6(a) 및 (b)에는, 익스팬드용 점착 시트(C)에 첩부된 복수의 반도체 칩 끼리 CP의 간격을, 점착 시트(C)를 잡아늘여 넓히는 공정(4B-3)을 설명하는 단면도가 나타나 있다.
상기의 공정을 거쳐, 도 6(a)에 나타낸 바와 같이, 복수의 반도체 칩 CP는, 점착 시트(C)의 점착제층(X3) 상에 재치된다.
그 다음에, 도 6(b)에 나타낸 바와 같이, 점착 시트(C)를 잡아늘이고, 복수의 반도체 칩 CP끼리의 간격을, 거리 D까지 넓힌다.
점착 시트(C)를 잡아늘이는 방법으로는, 환상 또는 원상의 익스팬더를 대고 점착 시트(C)를 잡아늘이는 방법, 파지부재 등을 이용하여 점착 시트(C)의 외주부를 잡아 잡아늘이는 방법 등을 들 수 있다.
익스팬드 후의 복수의 반도체 칩 CP간의 거리 D는, 소망하는 반도체 장치의 형태에 따라 적절히 결정하면 좋지만, 바람직하게는 50 ~ 6000μm이다.
<공정(5) ~ (8)>
본 실시형태와 관련되는 반도체 장치의 제조 방법은, 기재(Y4) 및 점착제층(X4)을 가지는 점착 시트(D)를 사용하고, 하기 공정(5) ~ (8)를 더 실시해도 좋다.
공정(5):익스팬드 공정으로 간격을 넓힌 복수의 반도체 칩 CP를, 점착 시트(D)의 점착제층(X4)에 전사하는 공정.
공정(6):상기 복수의 반도체 칩 CP와 점착제층(X4)의 점착 표면 중 상기 복수의 반도체 칩 CP의 주변부를 봉지재로 피복하고, 상기 봉지재를 경화시켜, 상기 반도체 칩이 경화 봉지재로 봉지되어 이루어지는 경화 봉지체를 얻는 공정.
공정(7):점착 시트(D)를 상기 경화 봉지체로부터 분리하는 공정.
공정(8):점착 시트(D)를 분리한 경화 봉지체에, 재배선층을 형성하는 공정.
다만, 점착 시트(D)로서 익스팬드 테이프인 점착 시트(C)를 사용해도 좋고, 이 경우, 공정(5)을 실시할 필요는 없다. 이 경우, 이하에서 설명되는 점착 시트(D)는, 점착 시트(C)를 의미하는 것으로 한다.
이하, 공정(5) ~ (8)에 대해서, 순서대로 설명한다.
〔공정(5)〕
공정(5)는, 익스팬드 공정으로 간격을 넓힌 복수의 반도체 칩 CP를, 점착 시트(D)의 점착제층(X4)에 전사하는 공정이다.
도 7(a) 및 (b)에는, 익스팬드용 점착 시트(C) 상의 복수의 반도체 칩 CP의 점착제층(X3)과 접하는 면과는 반대측의 면에, 점착 시트(D)의 점착제층(X4)을 첩부한 후, 복수의 반도체 칩 CP로부터 점착 시트(C)를 분리하는 공정을 나타내는 단면도가 나타나 있다.
여기서, 점착 시트(D)는, 그 점착 표면(X4a) 상에서 복수의 반도체 칩 CP의 봉지를 행해 경화 봉지체를 얻은 후에, 상기 경화 봉지체로부터 분리되는 것이다. 따라서, 점착 시트(D)에는, 봉지재에 의한 봉지 동안은, 반도체 칩의 위치 어긋남이 발생하지 않고, 또한 반도체 칩과 가 고정용 시트의 접착 계면에 봉지재가 진입하지 않는 정도의 접착성이 요구되고 봉지 후에는 용이하게 제거할 수 있는 분리성이 요구된다.
점착 시트(D)는, 상기 목적을 달성할 수 있는 것이면 특별히 제한은 없지만, 반도체 칩과의 첩부 및 분리 가능한 것이 필요하기 때문에, 점착 시트(A) 등의 팽창성 입자를 포함하는 점착 시트, 재박리성을 가지는 비에너지선 경화성 점착제로 구성되는 점착제층을 가지는 점착 시트, 에너지선 경화성 점착제로 구성되는 점착제층을 가지는 점착 시트 등이 적합하다. 이들 중에서도, 특히 우수한 접착성과 분리성을 양립하는 관점에서, 점착 시트(A)를 사용하는 것이 바람직하다.
점착 시트(D)로서 점착 시트(A)를 사용하는 경우, 공정(1)에서 사용하는 점착 시트(A)의 형태와 본 공정에 사용되는 점착 시트(A)의 형태는, 동일하거나 달라도 좋다.
본 공정에서, 점착 시트(C)와 복수의 반도체 칩 CP를 분리하는 방법은, 점착 시트(B)의 경우와 같이, 점착 시트(C)의 형태에 따라서 결정하면 좋다.
〔공정(6)〕
도 8(a) ~ (c)에는, 복수의 반도체 칩 CP와, 점착제층(X4)의 점착 표면(X4a) 중 복수의 반도체 칩 CP의 주변부(45)를 봉지재(40)로 피복하고(이하, 상기 공정을 「피복 공정」이라고도 한다), 상기 봉지재(40)를 경화시켜(이하, 상기 공정을 「경화 공정」이라고도 한다), 복수의 반도체 칩 CP가 경화 봉지재(41)로 봉지되어 이루어지는 경화 봉지체(50)를 얻는 공정(6)을 설명하는 단면도가 나타나 있다.
봉지재(40)는, 복수의 반도체 칩 CP 및 그에 따른 요소를 외부환경으로부터 보호하는 기능을 가지는 것이다. 봉지재(40)로는 특별히 제한은 없고, 종래, 반도체 봉지 재료로서 사용되고 있는 것 중에서, 임의의 것을 적절히 선택하여 이용할 수 있다.
봉지재(40)는, 기계적 강도, 내열성, 절연성 등의 관점에서, 경화성을 가지는 것이고, 예를 들면, 열경화성 수지 조성물, 에너지선 경화성 수지 조성물 등을 들 수 있다.
봉지재(40)인 열경화성 수지 조성물이 함유하는 열경화성 수지로는, 예를 들면, 에폭시 수지, 페놀 수지, 시아네이트 수지 등을 들 수 있지만, 기계적 강도, 내열성, 절연성, 성형성 등의 관점에서, 에폭시 수지가 바람직하다.
상기 열경화성 수지 조성물은, 상기 열경화성 수지 외에도, 필요에 따라서, 페놀 수지계 경화제, 아민계 경화제 등의 경화제, 경화 촉진제, 실리카 등의 무기 충전재, 엘라스토머 등의 첨가제를 함유하고 있어도 좋다.
봉지재(40)는, 실온에서 고형이거나 액상이어도 좋다. 또한, 실온에서 고형인 봉지재(40)의 형태는, 특별히 한정되지 않고, 예를 들면, 과립상, 시트상 등이어도 좋다.
본 실시형태에서는, 시트상의 봉지재(이하, 「시트상 봉지재」라고도 한다)를 이용하여 피복 공정 및 경화 공정을 실시하는 것이 바람직하다. 시트상 봉지재를 이용하는 방법에서는, 시트상 봉지재를 복수의 반도체 칩 CP 및 그 주변부(45)를 덮도록 재치하는 것으로, 복수의 반도체 칩 CP 및 그 주변부(45)를 봉지재(40)에 의해서 피복한다. 이 때, 복수의 반도체 칩 CP끼리의 간극에, 봉지재(40)가 충전되지 않는 부분이 생기지 않도록, 진공 라미네이트법 등에 의해서, 적절히 감압하면서, 가열 및 압착시키는 것이 바람직하다.
봉지재(40)에 의해, 복수의 반도체 칩 CP 및 그 주변부(45)를 피복하는 방법으로는, 종래, 반도체 봉지 공정에 적용되고 있는 방법 중에서, 임의의 방법을 적절히 선택하여 적용할 수 있고, 예를 들면, 롤 라미네이트법, 진공프레스법, 진공 라미네이트법, 스핀 코트법, 다이코트법, 트랜스퍼 몰딩법, 압축 성형 몰드법 등을 적용할 수 있다.
이러한 방법에서는, 통상, 봉지재(40)의 충전성을 높이기 위해서, 피복 시에 봉지재(40)를 가열해 유동성을 부여한다.
상기 피복 공정에서 열경화성 수지 조성물을 가열하는 온도는, 봉지재(40)의 종류, 점착 시트(D)의 종류 등에 따라서도 다르지만, 예를 들면, 30 ~ 180℃이고, 50 ~ 170℃가 바람직하고, 70 ~ 150℃가 보다 바람직하다. 또한, 가열 시간은, 예를 들면, 5초 ~ 60분간이고, 10초 ~ 45분간이 바람직하고, 15초 ~ 30분간이 보다 바람직하다.
도 8(b)에 나타낸 바와 같이, 봉지재(40)는, 복수의 반도체 칩 CP의 표출되어 있는 면전체를 덮으면서, 복수의 반도체 칩 CP끼리의 간극에도 충전되어 있다.
다음에, 도 8(c)에 나타낸 바와 같이, 피복 공정을 행한 후, 봉지재(40)를 경화시켜, 복수의 반도체 칩 CP가 경화 봉지재(41)로 봉지되어 이루어지는 경화 봉지체(50)를 얻는다.
상기 경화 공정에서, 봉지재(40)를 경화시키는 온도는, 봉지재(40)의 종류, 점착 시트(D)의 종류 등에 따라서도 다르지만, 예를 들면, 80 ~ 240℃이고, 90 ~ 200℃이 바람직하고, 100 ~ 170℃이 보다 바람직하다. 또한, 가열 시간은, 예를 들면, 10 ~ 180분간이고, 20 ~ 150분간이 바람직하고, 30 ~ 120분간이 보다 바람직하다.
공정(6)에 의해, 소정 거리씩 이간한 복수의 반도체 칩 CP가 경화 봉지재(41)에 매립된 경화 봉지체(50)가 얻어진다.
〔공정(7)〕
다음에, 도 8(d)에 나타낸 바와 같이, 점착 시트(D)를 경화 봉지체(50)로부터 분리한다.
점착 시트(D)를 분리하는 방법은, 점착 시트(D)의 종류에 따라 적절히 선택하면 좋다. 점착 시트(D)로서 점착 시트(A)를 사용하는 경우는, 점착 시트(A)에 포함되는 팽창성 입자를 팽창시킴으로써, 경화 봉지체(50)와 분리할 수 있다. 팽창성 입자를 팽창시키는 조건은, 점착 시트(A)에서 설명한 바와 같다.
또한 본 실시형태에서는, 복수의 반도체 칩 CP의 회로면 W1이, 점착 시트(D)의 점착제층(X4)와 접하는 상태에서 봉지 공정을 실시하는 예를 설명했지만, 회로면 W1이 표출한 상태(즉, 칩 이면이 점착제층(X4)와 접하는 상태)에서, 봉지 공정을 실시해도 좋다. 이 경우, 복수의 반도체 칩 CP의 회로면 W1은, 봉지 수지로 덮이게 되지만, 봉지 수지를 경화시킨 후, 적절히, 그라인더 등을 사용하여 경화 봉지재를 깎아, 다시 회로면 W1을 표출시키면 좋다.
〔공정(8)〕
도 9(a) ~ (c)에는, 점착 시트(D)를 분리한 경화 봉지체(50)에, 재배선층을 형성하는 공정(8)을 설명하는 단면도가 나타나 있다.
도 9(b)에는, 반도체 칩 CP의 회로면 W1 및 경화 봉지체(50)의 면(50a)에 제1절연층(61)을 형성하는 공정을 설명하는 단면도가 나타나 있다.
절연성 수지를 포함하는 제1절연층(61)을, 회로면 W1 및 면(50a) 상에, 반도체 칩 CP의 회로 W2 또는 회로 W2의 내부 단자 전극 W3를 노출시키도록 형성한다. 절연성 수지로는, 폴리이미드 수지, 폴리벤조옥사졸 수지, 실리콘 수지 등을 들 수 있다. 내부 단자 전극 W3의 재질은, 도전성 재료이면 한정되지 않고, 금, 은, 구리, 알루미늄 등의 금속, 이러한 금속을 포함하는 합금 등을 들 수 있다.
도 9(c)에는, 경화 봉지체(50)에 봉지된 반도체 칩 CP와 전기적으로 접속하는 재배선(70)을 형성하는 공정을 설명하는 단면도가 나타나 있다.
본 실시형태에서는, 제1절연층(61)의 형성에 이어 재배선(70)을 형성한다. 재배선(70)의 재질은, 도전성 재료이면 한정되지 않고, 금, 은, 구리, 알루미늄 등의 금속, 이러한 금속을 포함하는 합금 등을 들 수 있다. 재배선(70)은, 서브트랙티브법, 세미 애더티브법 등의 공지의 방법에 따라 형성할 수 있다.
도 10(a)에는, 재배선(70)을 덮는 제2절연층(62)을 형성하는 공정을 설명하는 단면도가 나타나 있다.
재배선(70)은, 외부 단자 전극용의 외부 전극 패드(70A)를 가진다. 제2절연층(62)에는 개구 등을 설치하고, 외부 단자 전극용의 외부 전극 패드(70A)를 노출시킨다. 본 실시형태에서는, 외부 전극 패드(70A)는, 경화 봉지체(50)의 반도체 칩 CP의 영역(회로면 W1에 대응하는 영역) 내 및 영역 외(경화 봉지체(50) 상의면(50a)에 대응하는 영역)에 노출시키고 있다. 또한, 재배선(70)은, 외부 전극 패드(70A)가 어레이상으로 배치되도록, 경화 봉지체(50)의 면(50a)에 형성되어 있다. 본 실시형태에서는, 경화 봉지체(50)의 반도체 칩 CP의 영역 외에 외부 전극 패드(70A)를 노출시키는 구조를 가지므로, FOWLP 또는 FOPLP를 얻을 수 있다.
(외부 단자 전극과의 접속 공정)
다음에, 필요에 따라서, 외부 전극 패드(70A)에 외부 단자 전극(80)을 접속시켜도 좋다.
도 10(b)에는, 외부 전극 패드(70A)에 외부 단자 전극(80)을 접속시키는 공정을 설명하는 단면도가 나타나 있다.
제2절연층(62)으로부터 노출하는 외부 전극 패드(70A)에, 땜납 볼 등의 외부 단자 전극(80)을 재치하고, 땜납 접합 등에 의해, 외부 단자 전극(80)과 외부 전극 패드(70A)를 전기적으로 접속시킨다. 땜납 볼의 재질은, 특별히 한정되지 않고, 함연 땜납, 무연 땜납, 등을 들 수 있다.
(제2의 다이싱 공정)
도 10(c)은, 외부 단자 전극(80)이 접속된 경화 봉지체(50)를 개편화시키는 제2의 다이싱 공정을 설명하는 단면도가 나타나 있다.
본 공정에서는, 경화 봉지체(50)를 반도체 칩 CP 단위로 개편화한다. 경화 봉지체(50)를 개편화시키는 방법은, 특별히 한정되지 않고, 다이싱소 등의 절단 수단 등에 의해서 실시할 수 있다.
경화 봉지체(50)를 개편화하는 것으로, 반도체 칩 CP단위의 반도체 장치(100)가 제조된다. 상술한 바와 같이 반도체 칩 CP의 영역 외에 팬 아웃 시킨 외부 전극 패드(70A)에 외부 단자 전극(80)을 접속시킨 반도체 장치(100)는, FOWLP, FOPLP 등으로서 제조된다.
(실장 공정)
본 실시형태에서는, 개편화된 반도체 장치(100)를, 프린트 배선 기판 등에 실장하는 공정을 포함하는 것도 바람직하다.
실시예
본 발명에 대해서, 이하의 실시예에 의해 구체적으로 설명하지만, 본 발명은 이하의 실시예에 한정되는 것은 아니다. 또한 이하의 제조예 및 실시예에서의 물성 값은, 이하의 방법에 따라 측정한 값이다.
<질량 평균분자량(Mw)>
겔침투 크로마토그래피 장치(TOSOH CORPORATION 제, 제품명 「HLC-8020」)를 이용하여, 하기의 조건 하에서 측정하고, 표준 폴리스티렌 환산으로 측정된 값을 이용했다.
(측정 조건)
·칼럼:「TSK guard column HXL-L」 「TSK gel G2500HXL」 「TSK gel G2000HXL」 「TSK gel G1000HXL」(모두 TOSOH CORPORATION 제)을 순차 연결한 것
·칼럼온도:40℃
·전개 용매:테트라히드로푸란
·유속:1.0mL/min
<각층의 두께의 측정>
주식회사 TECLOCK 제의 정압 두께측정기(제품번호:「PG-02J」, 표준 규격:JIS K6783, Z1702, Z1709에 준거)를 이용하여 측정했다.
<열팽창성 입자의 평균 입자경(D50), 90% 입자경(D90)>
레이저 회절식 입도 분포 측정장치(예를 들면, Malvern 사 제, 제품명 「MASTERSIZER 3000」)를 이용하여, 23℃에서의 팽창 전의 열팽창성 입자의 입자 분포를 측정했다.
그리고, 입자 분포의 입자경이 작은 쪽에서 계산한 누적 체적 빈도가 50% 및 90%에 상당하는 입자경을, 각각 「열팽창성 입자의 평균 입자경(D50)」 및 「열팽창성 입자의 90% 입자경(D90)」으로 했다.
<팽창성 기재의 저장 탄성률(E')>
측정 대상이 비점착성의 팽창성 기재인 경우, 상기 팽창성 기재를 종 5 mm×횡 30 mm×두께 200μm의 크기로 하고, 박리재를 제거한 것을 시험 샘플로 했다.
동적점탄성 측정장치(TA Instruments 사 제, 제품명 「DMAQ800」)를 이용하여, 시험 개시 온도 0℃, 시험 종료 온도 300℃, 승온 속도 3℃/분, 진동수 1 Hz, 진폭 20μm의 조건에서, 소정의 온도에서의, 상기 시험 샘플의 저장 탄성률(E')을 측정했다.
<점착제층의 저장 전단 탄성률(G')>
측정 대상이 점착성을 가지는 점착제층인 경우, 상기 점착제층을 직경 8 mm×두께 3 mm로 하고, 박리재를 제거한 것을 시험 샘플로 했다.
점탄성 측정장치(Anton Paar 사 제, 장치 이름 「MCR300」)을 이용하여, 시험 개시 온도 0℃, 시험 종료 온도 300℃, 승온 속도 3℃/분, 진동수 1 Hz의 조건에서, 비틀림 전단법에 따라서, 소정의 온도에서의, 시험 샘플의 저장 전단 탄성률(G')을 측정했다. 그리고, 저장 탄성률(E')의 값은, 측정한 저장 전단 탄성률(G')의 값을 기초로, 근사식 「E'=3 G'」로부터 산출했다.
<프로브 택 값>
측정 대상이 되는 팽창성 기재 또는 점착제층을 한 변 10 mm의 정방형으로 절단한 후, 23℃, 50%RH(상대습도)의 환경 하에서 24시간 정치하고, 경박리 필름을 제거한 것을 시험 샘플로 했다.
상기 시험 샘플을, 23℃, 50%RH(상대습도)의 환경 하에서, 택킹 시험기기(NIPPON TOKUSHU SOKKI CO., LTD 제, 제품명 「NTS-4800」)를 이용하여, 경박리 필름을 제거해 표출한, 상기 시험 샘플의 표면에서의 프로브 택 값을, JIS Z0237:1991에 준거해 측정했다.
구체적으로는, 직경 5 mm의 스텐레스 제의 프로브를, 1초간, 접촉하중 0.98N/㎠로 시험 샘플의 표면에 접촉시킨 후, 상기 프로브를 10 mm/초의 속도로, 시험 샘플의 표면으로부터 떼어 내는데 필요한 힘을 측정했다. 그리고, 그 측정한 값을, 그 시험 샘플의 프로브 택 값으로 했다.
이하의 제조예에서의 각층의 형성에 사용된 점착성 수지, 첨가제, 열팽창성 입자, 및 박리재의 상세는 이하와 같다.
<점착성 수지>
·아크릴계 공중합체(i):2-에틸헥실 아크릴레이트(2EHA)/2-히드록시에틸 아크릴레이트(HEA)=80.0/20.0(질량비)로 이루어지는 원료 모노머로부터 유래하는 구성 단위를 가지는, Mw 60만의 아크릴계 공중합체를 포함하는 용액. 희석용매:아세트산에틸, 고형분 농도:40질량%.
<첨가제>
·이소시아네이트 가교제(i):TOSOH CORPORATION 제, 제품명 「Coronate L」, 고형분 농도:75질량%.
·광중합개시제(i):BASF 사 제, 제품명 「IRGACURE 184」, 1-히드록시-시클로헥실-페닐-케톤.
<열팽창성 입자>
·열팽창성 입자(i):KUREHA CORPORATION, 제품명 「S2640」, 팽창개시온도(t)=208℃, 평균 입자경(D50)=24μm, 90% 입자경(D90)=49μm.
<박리재>
·중박리 필름:LINTEC Corporation 제, 제품명 「SP-PET382150」, 폴리에틸렌 테레프탈레이트(PET) 필름의 한 면에, 실리콘계 박리제로 형성된 박리제층을 설치한 것, 두께:38μm.
·경박리 필름:LINTEC Corporation 제, 제품명 「SP-PET381031」, PET 필름의 한 면에, 실리콘계 박리제로 형성된 박리제층을 설치한 것, 두께:38μm.
제조예 1
(점착제층(X1)의 형성)
점착성 수지인, 상기 아크릴계 공중합체(i)의 용액의 고형분 100질량부에, 상기 이소시아네이트계 가교제(i) 5.0질량부(고형분 비)를 배합하고, 톨루엔으로 희석하고, 균일하게 교반하여 고형분 농도(유효 성분 농도) 25질량%의 점착제 조성물(x1)을 조제했다.
그리고, 상기 중박리 필름의 박리제층의 표면 상에, 조제한 점착제 조성물(x1)을 도포하여 도막을 형성하고, 상기 도막을 100℃에서 60초간 건조하여, 두께 10μm의 점착제층(X1)을 형성했다. 또한 23℃에서 점착제층(X1)의 저장 전단 탄성률(G')(23)은, 2.5×105 Pa이었다.
제조예 2
(팽창성 기재(Y1-1)의 형성)
에스테르형 디올과 이소포론 디이소시아네이트(IPDI)를 반응시켜 얻어진 말단 이소시아네이트 우레탄 프리폴리머에, 2-히드록시에틸 아크릴레이트를 반응시켜, 질량 평균분자량(Mw) 5000의 2관능의 아크릴 우레탄계 올리고머를 얻었다.
그리고, 상기에서 합성된 아크릴 우레탄계 올리고머 40질량%(고형분 비)에, 에너지선 중합성 모노머로서 이소보닐 아크릴레이트(IBXA) 40질량%(고형분 비), 및 페닐 히드록시프로필 아크릴레이트(HPPA) 20질량%(고형분 비)를 배합하고, 아크릴 우레탄계 올리고머 및 에너지선 중합성 모노머의 전량 100질량부에 대해서, 광중합개시제(i) 2.0질량부(고형분 비), 및 첨가제로서 프탈로시아닌계 안료 0.2질량부(고형분 비)를 더 배합하고, 에너지선 경화성 조성물을 조제했다. 상기 에너지선 경화성 조성물에, 상기 열팽창성 입자(i)를 배합하고, 용매를 함유하지 않는, 무용제형의 수지 조성물(y1)을 조제했다. 또한 수지 조성물(y1)의 전량(100질량%)에 대한, 열팽창성 입자(i)의 함유량은 20질량%이었다.
그 다음에, 상기 경박리 필름의 박리제층의 표면 상에, 조제된 수지 조성물(y1)을 도포하여 도막을 형성했다. 그리고, 자외선 조사장치(EYE GRAPHICS., Ltd. 제, 제품명 「ECS-401 GX」) 및 고압 수은 램프(EYE GRAPHICS., Ltd. 제, 제품명 「H04-L41」)를 이용하여, 조도 160 mW/㎠, 광량 500 mJ/㎠의 조건에서 자외선을 조사하고, 상기 도막을 경화시켜, 두께 50μm의 팽창성 기재(Y1-1)를 형성했다. 또한 자외선 조사시의 상기의 조도 및 광량은, 조도·광량계(EIT 사 제, 제품명 「UV Power Puck II」)을 이용하여 측정된 값이다.
또한 상기에서 얻어진 팽창성 기재(Y1-1)의 23℃에서의 저장 탄성률(E')은, 5.0×108 Pa, 100℃에서의 저장 탄성률(E')은, 4.0×106 Pa, 208℃에서의 저장 탄성률(E')은, 4.0×106 Pa이었다. 또한, 팽창성 기재(Y1-1)의 프로브 택 값은, 2 mN/5mmφ이었다.
제조예 3
(점착 시트(A)의 제작)
제조예 1에서 형성된 점착제층(X1)과 제조예 2에서 형성된 팽창성 기재(Y1-1)의 표면끼리 첩합했다. 이것에 의해, 경박리 필름/팽창성 기재(Y1-1)/점착제층(X1)/중박리 필름을 이 순서로 적층한 점착 시트(A)를 제작했다.
제조예 4
(점착 시트(B)(익스팬드 테이프)의 제작)
부틸아크릴레이트/2-히드록시에틸 아크릴레이트=85/15(질량비)를 반응시켜 얻어진 아크릴계 공중합체와 그 2-히드록시에틸 아크릴레이트에 대해서 80몰%의 메타크릴로일옥시에틸 이소시아네이트(MOI)를 반응시켜 에너지선 경화형 중합체를 얻었다. 이 에너지선 경화형 중합체의 질량 평균분자량(Mw)은, 60만이었다. 얻어진 에너지선 경화형 중합체 100질량부와 광중합개시제로서의 1-히드록시시클로페닐 케톤(BASF 사 제, 제품명 「IRGACURE 184」) 3질량부와 가교제로서의 톨릴렌 디이소시아네이트계 가교제(TOSOH CORPORATION 제, 제품명 「Coronate L」) 0.45질량부를 용매 중에서 혼합해, 점착성 조성물을 얻었다.
다음에, 폴리에틸렌 테레프탈레이트(PET) 필름의 한 면에 실리콘계의 박리제층이 형성되어 이루어지는 박리 필름(LINTEC Corporation 제, 제품명 「SP-PET3811」)의 박리제층의 표면에 대해서, 상기 점착성 조성물을 도포하고, 가열에 의해 건조시켜, 박리 필름 상에, 두께 10μm의 점착제층(X2)를 형성했다. 그 후, 이 점착제층의 노출면에, 기재(Y2)로서 폴리에스테르계 폴리우레탄 엘라스토머 시트(Sheedom Co., Ltd. 제, 제품명 「Higress DUS202」, 두께 50μm)의 한 면을 첩합하여, 점착제층에 박리 필름이 첩부된 상태에서 점착 시트(B)(익스팬드 테이프)를 얻었다.
[반도체 장치의 제조]
실시예 1
상기에서 얻어진 점착 시트(A) 및 점착 시트(B)를 사용하여, 이하의 방법에 따라, 반도체 장치를 제조했다.
<공정(1)>
제조예 3에서 얻어진 점착 시트(A)를 230 mm×230 mm의 크기로 재단했다.
재단 후의 점착 시트(A)로부터 중박리 필름과 경박리 필름을 박리하고, 표출한 점착제층(X1) 표면에 링 프레임 및 반도체 웨이퍼(직경:150 mm, 두께:350μm)를 첩부했다. 다음에, 상기 반도체 웨이퍼를 다이서(DISCO Corporation 제, 제품명 「DFD-651」)를 사용하여, 이하의 조건에서, 반도체 웨이퍼를 풀 컷팅으로 다이싱 했다. 이것에 의해, 점착 시트(A)의 점착제층(X1) 상에, 개편화된 복수의 반도체 칩(1800개)을 얻었다.
·다이싱블레이드:DISCO Corporation 제, 제품명 「NBC-ZH2050 27 HECC」
·회전수:30,000 rpm
·하이트(height):0.06 mm
·60 mm/sec
·칩 사이즈:3mm×3mm
<공정(2)>
다음에, 제조예4에서 얻어진 점착 시트(B)를 210 mm×210 mm의 크기로 재단했다. 이 때, 재단 후의 시트의 각 변이, 점착 시트(B)의 기재(Y2)의 MD 방향과 평행 또는 수직이 되도록 재단했다. 다음에, 점착 시트(B)로부터 박리 시트를 박리하고, 상기 복수의 반도체 칩의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)을 첩부했다. 이 때, 반도체 칩의 한 무리가, 점착 시트(B)의 중앙부에 위치하도록 전사했다. 또한, 반도체 웨이퍼를 개편화한 경우의 다이싱 라인이, 점착 시트(B)의 각 변과 평행 또는 수직이 되도록 전사했다.
<공정(3)>
다음에, 점착 시트(A)가 구비하는 팽창성 기재(Y1-1)의 점착제층(X)와는 반대측의 면에 핫 플레이트를 댄 상태로 하고, 점착 시트(A)를 열팽창성 입자의 팽창개시온도(208℃) 이상이 되는 240℃에서 3분간 가열해, 열팽창성 입자를 팽창시켜, 점착 시트(B)에 첩부된 상기 복수의 반도체 칩과 점착 시트(A)를 분리했다. 또한 점착 시트(A)를 분리할 때, 점착 시트(A)를 굴곡시키지 않고 평면상으로 유지한 채로, 일괄적으로 동시에 복수의 반도체 칩으로부터 분리했다.
<익스팬드 공정>
계속해서, 복수의 반도체 칩이 첩부되어 있는 점착 시트(B)를, 2축연신할 수 있는 익스팬드 장치에 설치했다. 익스팬드 장치는, 도 11에 나타낸 바와 같이, 서로 직교하는 X축 방향(양의 방향을 +X축 방향, 음의 방향을 -X축 방향으로 한다.)과 Y축 방향(양의 방향을 +Y축 방향, 음의 방향을 -Y축 방향으로 한다.)을 가지고, 각 방향(즉, +X축 방향, -X축 방향, +Y축 방향, -Y축 방향)으로 연신하기 위한 유지 수단을 가진다. 점착 시트(B)의 MD 방향을, X축 또는 Y축 방향에 맞춰, 익스팬드 장치에 설치하고, 상기 유지 수단에 의해서, 점착 시트(B)의 각 변을 파지시키고 나서, 하기의 조건에서, 점착 시트(B)를 잡아늘여, 점착 시트(B)의 점착제층(X2) 상에 첩부되어 있는 복수의 반도체 칩끼리의 간격을 넓혔다.
·유지 수단의 개수:한 변당, 5개
·연신 속도:5mm/sec
·연신 거리:각 변을 60 mm씩 연신했다.
비교예 1
<공정(1)>
기재 및 점착제층을 가지는 다이싱 테이프(LINTEC Corporation 제, 상품명 「D-820」)(이하, 「비교용 다이싱 테이프」라고도 한다)의 점착제층의 표면에, 링 프레임 및 반도체 웨이퍼(직경:150 mm, 두께:350μm)를 첩부했다. 그 다음은, 실시예 1의 공정(1)과 마찬가지로 하여, 개편화된 복수의 반도체 칩을 얻었다.
<공정(2)>
실시예 1과 마찬가지로 하여 행했다.
<공정(3)>
비교용 다이싱 테이프의 기재 측의 면에, 자외선을 조도 230 mW/㎠, 광량 190 mJ/㎠ 조사해, 점착제층을 경화시켜, 점착 시트(B)에 첩부된 상기 복수의 반도체 칩과 비교용 다이싱 테이프를 분리했다. 또한 비교용 다이싱 테이프를 분리할 때, 비교용 다이싱 테이프를 굴곡시키지 않고 평면상으로 유지한 채로, 일괄적으로 동시에 복수의 반도체 칩으로부터 분리했다.
<익스팬드 공정>
실시예 1과 마찬가지로 하여 행했다.
[칩 손상의 유무 평가]
상기에서 얻어진 익스팬드 후의 복수의 반도체 칩의 외관을 현미경으로 관찰하고, 반도체 칩의 칩 손상의 유무를 확인해, 이하의 기준으로 평가했다.
·A:칩이 손상된 것이 있었다.
·F:칩이 손상된 것은 없었다.
[점착 시트의 점착력의 측정]
(점착 시트(A)의 가열 전후의 점착력 측정)
제작한 점착 시트(A)의 경박리 필름을 제거했다. 다음에, 점착 시트(A)의 중박리 필름도 제거하고, 표출한 점착제층(X1)의 점착 표면을, 피착체인 스텐레스 강판(SUS304 360번 연마)에 첩부하고, 23℃, 50%RH(상대습도)의 환경 하에서, 24시간 정치한 것을 시험 샘플로 했다.
상기의 시험 샘플을 이용하여, 23℃, 50%RH(상대습도)의 환경 하에서, JIS Z0237:2000에 기초해, 180° 박리법에 따라, 인장 속도 300 mm/분으로, 23℃에서의 점착력을 측정했다.
또한, 상기의 시험 샘플을, 핫 플레이트 상에서, 열팽창성 입자의 팽창개시온도(208℃) 이상이 되는 240℃에서 3분간 가열하고, 표준 환경(23℃, 50%RH(상대습도))에서 60분간 정치한 후, 상기와 같은 조건에서, 팽창개시온도 이상으로 가열한 후에 점착력도 측정했다.
(비교용 다이싱 테이프의 자외선 조사 전후의 점착력 측정)
비교용 다이싱 테이프(LINTEC Corporation 제, 상품명 「D-820」)의 점착 표면을, 피착체인 스텐레스 강판(SUS304 360번 연마)에 첩부하고, 23℃, 50%RH(상대습도)의 환경 하에서, 24시간 정치한 것을 시험 샘플로 하고, 점착 시트(A)와 마찬가지의 조건에서, 자외선 조사 전에 23℃에서의 점착력을 측정했다.
다음에, 비교용 다이싱 테이프의 기재 측으로부터, 자외선을 조도 230 mW/㎠, 광량 190 mJ/㎠ 조사한 후, 상기와 같은 조건에서, 자외선 조사 후의 23℃에서의 점착력을 측정했다.
Figure 112020023591961-pct00001
표 1의 결과로부터, 본 실시형태의 제조 방법에 이용하는 점착 시트(A)는, 팽창 후의 점착력이, 종래의 자외선 조사형의 점착 시트보다도 작고, 이것에 의해 반도체 웨이퍼를 다이싱하여 얻어진 복수의 칩을 다른 점착 시트에 용이하게 전사할 수 있고, 또한 전사 시의 칩 손상의 발생을 효과적으로 억제할 수 있는 것을 알 수 있다.
1a 점착 시트(a)
1b 점착 시트(a)
40 봉지재
41 경화 봉지재
45 반도체 칩 CP의 주변부
50 경화 봉지체
50a 면
61 제1절연층
62 제2절연층
70 재배선
70A 외부 전극 패드
80 외부 단자 전극
100 반도체 장치
200 익스팬드 장치
210 유지 수단
CP 반도체 칩
W1 회로면
W2 회로
W3 내부 단자 전극

Claims (11)

  1. 기재(Y1) 및 점착제층(X1)을 가지는 팽창성 점착 시트(A)를 이용하는 반도체 장치의 제조 방법으로서,
    상기 기재(Y1)는 팽창성 입자를 포함하는 팽창성 기재(Y1-1)이고,
    상기 기재(Y1)의 23 ℃에서 저장 탄성률(E')(23)이 1.0Х106 Pa ~ 5.0Х1012 Pa이고,
    하기 공정(1) ~ (3)를 이 순서로 가지는, 반도체 장치의 제조 방법.
    공정(1):점착 시트(A)의 점착제층(X1)에 피가공물을 첩부한 후, 상기 피가공물을 다이싱하여, 점착제층(X1) 상에 개편화된 복수의 칩을 얻는 공정.
    공정(2):기재(Y2) 및 점착제층(X2)를 가지는 점착 시트(B)를 이용하여, 상기 복수의 칩의 점착제층(X1)과 접하는 면과는 반대측의 면에, 점착 시트(B)의 점착제층(X2)를 첩부하는 공정.
    공정(3):상기 팽창성 입자를 팽창시켜, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정.
  2. 제1항에 있어서,
    점착 시트(B)는 익스팬드용의 점착 시트로서, 공정(3) 후에, 하기 공정(4A)을 더 가지는, 반도체 장치의 제조 방법.
    공정(4A):점착 시트(B)에 첩부된 상기 복수의 칩끼리의 간격을, 점착 시트(B)를 잡아늘여 넓히는 공정.
  3. 제1항에 있어서,
    기재(Y3) 및 점착제층(X3)을 가지는 익스팬드용의 점착 시트(C)를 이용하여, 하기 공정(4B-1) ~ (4B-3)를 더 행하는, 반도체 장치의 제조 방법.
    공정(4B-1):점착 시트(B) 상의 복수의 칩의 점착제층(X2)와 접하는 면과는 반대측의 면에, 점착 시트(C)의 점착제층(X3)을 첩부하는 공정.
    공정(4B-2):점착 시트(C)에 첩부된 복수의 칩으로부터 점착 시트(B)를 분리하는 공정.
    공정(4B-3):점착 시트(C)에 첩부된 상기 복수의 칩끼리의 간격을, 점착 시트(C)를 잡아늘여 넓히는 공정.
  4. 제2항 또는 제3항에 있어서,
    상기 익스팬드용의 점착 시트는, 23℃에서의 MD 방향 및 CD 방향으로 측정되는 파단신도가 100% 이상인, 반도체 장치의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 팽창성 입자는, 팽창개시온도(t)가 60 ~ 270℃인 열팽창성 입자이고, 상기 공정(3)은, 상기 점착 시트(A)를 가열함으로써, 점착 시트(B)에 첩부된 상기 복수의 칩과 점착 시트(A)를 분리하는 공정인, 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    공정(1)은, 상기 피가공물을 다이싱한 후, 점착 시트(A)를 잡아늘이는 처리를 포함하는, 반도체 장치의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 팽창성 입자가 팽창하기 전에 23℃에서 점착 시트(A)의 점착제층(X1)의 점착력은 0.1 ~ 10.0N/25 mm인, 반도체 장치의 제조 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    점착 시트(A)가 가지는 기재(Y1)의 표면에서의 프로브 택 값은 50 mN/5mmφ 미만인, 반도체 장치의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기재(Y1)의 23 ℃에서 저장 탄성률(E')(23)이 5.0Х106 Pa ~ 5.0Х1012 Pa인, 반도체 장치의 제조 방법.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 피가공물은 반도체 웨이퍼인, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    팬 아웃형의 반도체 장치의 제조 방법인, 반도체 장치의 제조 방법.
KR1020207006573A 2017-11-16 2018-11-07 반도체 장치의 제조 방법 KR102515684B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2017-220811 2017-11-16
JP2017220811 2017-11-16
PCT/JP2018/041297 WO2019098102A1 (ja) 2017-11-16 2018-11-07 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20200086656A KR20200086656A (ko) 2020-07-17
KR102515684B1 true KR102515684B1 (ko) 2023-03-30

Family

ID=66539653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207006573A KR102515684B1 (ko) 2017-11-16 2018-11-07 반도체 장치의 제조 방법

Country Status (5)

Country Link
JP (1) JP7185638B2 (ko)
KR (1) KR102515684B1 (ko)
CN (1) CN111295738B (ko)
TW (1) TWI771521B (ko)
WO (1) WO2019098102A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7319134B2 (ja) * 2019-08-01 2023-08-01 リンテック株式会社 半導体素子の製造方法
KR20220062262A (ko) * 2019-09-12 2022-05-16 린텍 가부시키가이샤 반도체 장치의 제조 방법
TW202135276A (zh) * 2019-10-29 2021-09-16 日商東京威力科創股份有限公司 附有晶片之基板的製造方法及基板處理裝置
KR102467677B1 (ko) * 2021-02-08 2022-11-17 (주)라이타이저 Led칩 전사용 수지를 이용한 led칩 전사 방법
KR102607265B1 (ko) * 2021-02-17 2023-11-29 하나 마이크론(주) 반도체 장치와, 반도체 칩의 그라인딩 및 싱귤레이션 방법
CN116616780B (zh) * 2023-04-19 2024-02-06 上海脑虎科技有限公司 一种柔性电极及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127115A (ja) * 2014-12-26 2016-07-11 リンテック株式会社 半導体装置の製造方法
JP2017076748A (ja) * 2015-10-16 2017-04-20 リンテック株式会社 粘着シート及び半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001226650A (ja) 2000-02-16 2001-08-21 Nitto Denko Corp 放射線硬化型熱剥離性粘着シート、及びこれを用いた切断片の製造方法
JP4716668B2 (ja) * 2004-04-21 2011-07-06 日東電工株式会社 被着物の加熱剥離方法及び被着物加熱剥離装置
JP4704017B2 (ja) 2004-12-09 2011-06-15 日東電工株式会社 被着物の加熱剥離方法及び被着物加熱剥離装置
TWI433545B (zh) 2007-10-30 2014-04-01 Nippon Telegraph & Telephone 影像編碼裝置及影像解碼裝置
CN103650123A (zh) * 2011-07-15 2014-03-19 日东电工株式会社 电子元件的制造方法和要用于所述制造方法的压敏粘合片
JP2016167510A (ja) 2015-03-09 2016-09-15 富士通株式会社 ダイシング装置及びそれを用いた半導体装置の製造方法
JP6673734B2 (ja) * 2016-03-29 2020-03-25 リンテック株式会社 ガラスダイシング用粘着シートおよびその製造方法
EP3442013B1 (en) * 2016-03-30 2021-01-06 Mitsui Chemicals Tohcello, Inc. Semiconductor device manufacturing method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016127115A (ja) * 2014-12-26 2016-07-11 リンテック株式会社 半導体装置の製造方法
JP2017076748A (ja) * 2015-10-16 2017-04-20 リンテック株式会社 粘着シート及び半導体装置の製造方法

Also Published As

Publication number Publication date
TWI771521B (zh) 2022-07-21
JP7185638B2 (ja) 2022-12-07
KR20200086656A (ko) 2020-07-17
CN111295738B (zh) 2024-05-24
TW201923884A (zh) 2019-06-16
WO2019098102A1 (ja) 2019-05-23
JPWO2019098102A1 (ja) 2020-10-01
CN111295738A (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
KR102515684B1 (ko) 반도체 장치의 제조 방법
TWI760469B (zh) 半導體裝置之製造方法及雙面黏著薄片
KR102526158B1 (ko) 가공 검사 대상물의 가열 박리 방법
KR102509242B1 (ko) 점착 시트
TWI791719B (zh) 黏著性積層體、附樹脂膜之加工對象物之製造方法及附硬化樹脂膜之硬化封裝體之製造方法
TWI797272B (zh) 加工品之製造方法及黏著性層合體
KR102576310B1 (ko) 경화 봉지체의 휨 방지용 적층체, 및 경화 봉지체의 제조 방법
KR102511639B1 (ko) 점착 시트
KR102453451B1 (ko) 반도체 장치의 제조 방법 및 점착 시트
CN112203840B (zh) 粘合性层叠体、粘合性层叠体的使用方法、以及半导体装置的制造方法
KR102507691B1 (ko) 반도체 장치의 제조 방법
JP7267272B2 (ja) 硬化封止体の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant