KR102486523B1 - 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법 - Google Patents

캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법 Download PDF

Info

Publication number
KR102486523B1
KR102486523B1 KR1020170070744A KR20170070744A KR102486523B1 KR 102486523 B1 KR102486523 B1 KR 102486523B1 KR 1020170070744 A KR1020170070744 A KR 1020170070744A KR 20170070744 A KR20170070744 A KR 20170070744A KR 102486523 B1 KR102486523 B1 KR 102486523B1
Authority
KR
South Korea
Prior art keywords
substrate
capacitor structure
dielectric layer
capacitor
poisson
Prior art date
Application number
KR1020170070744A
Other languages
English (en)
Other versions
KR20180133975A (ko
Inventor
최태영
이내응
Original Assignee
삼성디스플레이 주식회사
성균관대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사, 성균관대학교 산학협력단 filed Critical 삼성디스플레이 주식회사
Priority to KR1020170070744A priority Critical patent/KR102486523B1/ko
Priority to US15/869,680 priority patent/US10795513B2/en
Publication of KR20180133975A publication Critical patent/KR20180133975A/ko
Application granted granted Critical
Publication of KR102486523B1 publication Critical patent/KR102486523B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0445—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using two or more layers of sensing electrodes, e.g. using two layers of electrodes separated by a dielectric layer
    • H01L27/3265—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04102—Flexible digitiser, i.e. constructional details for allowing the whole digitising part of a device to be flexed or rolled like a sheet of paper
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04112—Electrode mesh in capacitive digitiser: electrode for touch sensing is formed of a mesh of very fine, normally metallic, interconnected lines that are almost invisible to see. This provides a quite large but transparent electrode surface, without need for ITO or similar transparent conductive material
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/0412—Digitisers structurally integrated in a display

Abstract

본 발명의 일 실시예에 따르면, 일면에 제1 전극부가 제공되는 제1 기판; 상기 제1 기판과 대향하는 면에 제2 전극부가 제공되는 제2 기판; 및 상기 제1 기판 및 상기 제2 기판 사이에 제공되는 유전체층을 포함하고, 상기 제1 기판 및 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비와 상이한 것을 특징으로 하는 캐패시터 구조체가 제공된다.

Description

캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법{CAPACITOR STRUCTURE, DISPLAY DEVICE HAVING CAPACITOR STRUCTURE AND MANUFACTURING MATHOD OF CAPACITOR STRUCTURE}
본 발명은 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법에 관한 것이다.
최근 평판 표시 장치를 이용한 가요성 표시 장치가 개발되고 있다. 상기 평판 표시 장치로는 일반적으로 액정표시소자(LCD: liquid crystal display), OLED(organic light-emitting diode), 전기 영동 표시 장치(EPD; electrophoretic display) 등이 있다.
상기 가요성 표시 장치들은 휘어지고 접히는 특성을 가지는 바, 접거나 마는 것이 가능하며, 이에 따라, 큰 화면을 구현할 수 있으면서도 휴대가 간편하다. 이러한 가요성 표시 장치는 모바일 폰, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC), 전자 책, 전자 신문 등과 같은 모바일 장비뿐만 아니라 TV, 모니터 등의 다양한 분야에 응용될 수 있다.
아울러, 가요성 표시 장치는 표시 장치 휘어지거나 접히는 때에도 일정한 성능을 유지할 수 있어야 한다.
본 발명은 외부 스트레인에 노출되어도 일정한 캐패시터 용량을 갖는 캐패시터 구조체의 제공을 목적으로 한다.
본 발명의 일 실시예에 따르면, 일면에 제1 전극부가 제공되는 제1 기판; 상기 제1 기판과 대향하는 면에 제2 전극부가 제공되는 제2 기판; 및 상기 제1 기판 및 상기 제2 기판 사이에 제공되는 유전체층을 포함하고, 상기 제1 기판 또는 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비와 상이한 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 기판, 상기 제2 기판, 및 상기 유전체층은 제1 좌표 방향, 제2 좌표 방향, 제3 좌표 방향으로 수축 또는 인장될 수 있는 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 제1 좌표 방향 또는 제2 좌표 방향으로 가해지는 스트레인에 대한 상기 유전체층의 제3 좌표 방향 변화는 상기 유전체층의 제1 좌표 방향 변화 또는 제2 좌표 방향 변화보다 작은 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 제1 좌표 방향, 제2 좌표 방향, 및 제3 좌표 방향은 직교 좌표계, 원통 좌표계, 및 구형 좌표계 중에서 선택된 어느 하나의 좌표계를 이루는 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 및 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비보다 큰 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 및 상기 제2 기판의 푸아송 비와 상기 유전체층의 푸아송 비는 0.2 이상의 차를 갖는 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 전극부 및 상기 제2 전극부는 각각 상기 제1 기판 및 상기 제2 기판에 임베디드(embedded)된 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 전극부 및 상기 제2 전극부는 와이어 형태의 도전체를 포함하는 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 캐패시터 구조체는 가요성(Flexibility)을 갖는 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 기판 및 상기 제2 기판의 표면은 소수성인 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 상기 유전체층의 두께는 상기 제1 기판 및 상기 제2 기판의 두께보다 얇은 것을 특징으로 하는 캐패시터 구조체가 제공된다.
본 발명의 일 실시예에 따르면, 캐패시터 구조체; 및 영상을 표시하기 위한 표시부를 포함하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 캐패시터 구조체는 사용자에 의한 터치를 인식할 수 있는 터치 감지부에 포함되는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 캐패시터 구조체는 표시 장치 구동을 위한 트랜지스터에 포함되는 것을 특징으로 하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 제1 기판을 마련하는 단계; 상기 제1 기판에 마스크를 형성하는 단계; 상기 제1 기판 중 마스크 없이 노출된 영역을 표면 처리하는 단계; 상기 제1 기판의 표면 처리한 영역상에 제1 전극부를 형성하는 단계; 상기 제1 기판상에 유전체층을 형성하는 단계; 및 상기 유전체층상에 제2 전극부 및 제2 기판을 형성하는 단계를 포함하고, 상기 제1 기판 또는 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비와 상이한 것을 특징으로 하는 캐패시터 구조체 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 기판의 상기 표면 처리된 영역은 친수성(hydrophilic)이고, 상기 제1 기판의 상기 표면 처리되지 않은 영역은 소수성(hydrophobic)인 것을 특징으로 하는 캐패시터 구조체 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 전극부는 도전성 물질을 포함하는 친수성 수지 조성물을 상기 제1 기판 상에 도포함으로써 형성되는 것을 특징으로 하는 캐패시터 구조체 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 친수성 수지 조성물은 와이어 형태의 도전체를 포함하는 것을 특징으로 하는 캐패시터 구조체 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 표면 처리는 상기 제1 기판을 산소 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 캐패시터 구조체 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 전극부 및 상기 제2 기판을 형성하는 단계는
상기 제2 기판에 마스크를 형성하는 단계; 상기 제2 기판 중 마스크 없이 노출된 영역을 표면 처리하는 단계; 상기 제2 기판의 표면 처리한 영역상에 제2 전극부를 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 구조체 제조 방법이 제공된다.
본 발명의 일 실시예에 따른 캐패시터 구조체는 외부 스트레인에 의하여 그 형태가 변형되더라도 캐패시터 용량이 일정하다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 캐패시터 구조체의 단면을 나타낸 단면도이다.
도 2a 내지 도 2e는 외부 스트레인에 노출되었을 때의 캐패시터의 형태를 나타낸 단면도, 사시도 및 평면도이다.
도 3a는 종래 기술에 따른 캐패시터 구조체에 대하여 캐패시터 용량과 스트레인의 관계를 나타낸 그래프이다.
도 3b는 본 발명의 일 실시예에 따른 캐패시터 구조체에 대하여 캐패시터 용량과 스트레인의 관계를 나타낸 그래프이다.
도 4a는 본 발명의 일 실시예에 따른 전극부를 확대 도시한 단면도이다.
도 4b는 전극부를 확대하여 나타낸 평면도이다.
도 5는 본 발명의 일 실시예에 따른 캐패시터 구조체 제조 방법을 나타낸 순서도이다.
도 6a 내지 도 6d는 본 발명의 일 실시에에 따른 캐패시터 구조체 제조 방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 명세서에서 '상면'과 '하면'은 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '상면'과 '하면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '상면'이 '하면'이라고 해석될 수도 있고 '하면'이 '상면'으로 해석될 수도 있다. 따라서, '상면'을 '제1'이라고 표현하고 '하면'을 '제2'라고 표현할 수도 있고, '하면'을 '제1'로 표현하고 '상면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '상면'과 '하면'이 혼용되지 않는다.
도 1은 본 발명의 일 실시예에 따른 캐패시터 구조체의 단면을 나타낸 단면도이다.
본 발명에 따르면, 캐패시터 구조체는 일면에 제1 전극부(EL1)가 제공되는 제1 기판(SUB1), 제1 기판(SUB1)과 대향하는 면에 제2 전극부(EL2)가 제공되는 제2 기판(SUB2), 및 제1 기판(SUB1) 및 제2 기판(SUB2) 사이에 제공되는 유전체층(DI)을 포함한다. 제1 기판(SUB1), 제2 기판(SUB2), 및 유전체층(DI)은 하기 식 1에 의해 결정되는 푸아송 비를 갖고, 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비는 유전체층(DI)의 푸아송 비와 상이하다.
[식 1]
ν= - εa/εb
이때, ν는 푸아송 비, εa와 εb는 각각 a 방향 및 b 방향으로의 길이 변화율, a와 b는 각각 제1 좌표 방향, 제2 좌표 방향, 및 제3 좌표 방향 중에서 선택된 어느 하나이고, a와 b는 서로 상이하다.
본 발명에 따른 캐패시터 구조체는 상술한 특징을 가짐으로써, 스트레인에 의하여 캐패시터 구조체의 형태가 변하는 경우에도 캐패시터의 용량이 일정하게 유지된다.
일반적으로, 캐패시터 구조체에 있어서 캐패시터의 용량은 하기 식 2에 의해 결정된다.
[식 2]
Figure 112017054070435-pat00001
(C는 캐패시터의 축전 용량, ε은 유전율, A는 캐패시터 전극의 중첩 면적, d는 캐패시터 전극간 거리)
상기 식 2에서 볼 수 있듯이, 캐패시터의 용량은 캐패시터 전극의 중첩 면적 및 캐패시터 전극간 거리, 및 유전율에 영향을 받는다. 일반적으로, 일단 캐패시터 구조체가 제작된 후에는 특별한 문제가 없는 한 유전율은 일정하게 유지된다. 따라서, 캐패시터 용량에 영향을 주는 주요한 요소는 캐패시터 전극의 중첩 면적 및 캐패시터 전극간 거리이다.
캐패시터 전극의 중첩 면적 및 캐패시터 전극간 거리는 캐패시터 구조체의 형태의 변화에 따라 바뀔 수 있다. 상기와 같은 현상은 캐패시터 구조체가 가요성 장치(Flexible Device)에 포함되는 경우 빈번하게 발생할 수 있다. 가요성 장치의 형태 변화에 따라 캐패시터 구조체의 형태가 변하고, 이에 따라 캐패시터 전극의 중첩 면적 및 캐패시터 전극간 거리가 바뀌어 캐패시터 용량이 변하는 것이다.
가요성 장치의 형태 변화에 따라 캐패시터 용량이 변하는 경우, 가요성 장치의 일정한 작동을 담보할 수 없다. 예컨대, 가요성 장치가 정전식 터치 패널을 포함하는 표시 장치인 경우, 가요성 장치의 형태에 따라 터치가 없음에도 캐패시터 용량이 변할 수 있다. 이는 터치 패널의 터치 감도 저하를 야기할 수 있으며, 터치 패널의 오작동으로 이어질 수도 있다. 따라서, 가요성 장치의 형태가 변하더라도 일정한 캐패시터 용량을 제공할 수 있는 캐패시터 구조체 제공이 필요하다.
본 발명에 따르면, 제1 기판(SUB1), 제2 기판(SUB2), 및 유전체층(DI)은 상기 식 1에 의해 결정되는 푸아송 비를 갖고, 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비는 유전체층(DI)의 푸아송 비와 상이하다.
식 1에서 볼 수 있듯이, 푸아송 비는 서로 다른 두 방향으로의 길이 변화율의 비를 나타낸 것이다. 예를 들어, 제1, 제2, 제3 좌표 방향이 나타내는 좌표계가 직교 좌표계(Cartesian Coordinate)이며, εa가 x축 방향으로의 길이 변화율을 나타내고 εb가 y축 방향으로의 길이 변화율을 나타내는 경우, 푸아송 비는 x축 방향으로의 길이 변화율과 y축 방향으로의 길이 변화율의 비가 된다. 다른 예로 εa가 x축 방향으로의 길이 변화율을 나타내고, εb가 z축 방향으로의 길이 변화율을 나타내는 경우, 푸아송 비는 x축 방향으로의 길이 변화율과 z축 방향으로의 길이 변화율의 비가 된다. 푸아송 비는 커패시터 구조체의 종류와 커패시터 구조체에 적용하는 좌표계의 형태에 따라 달라질 수 있다. 이때 길이 변화율이란, 길이의 변화량을 처음의 길이로 나눈 것이다.
εa가 y축 방향으로의 길이 변화율을 나타내고, εb가 x축 방향으로의 길이 변화율을 나타내는 경우, 식 1은 식 3과 같이 표현될 수 있다.
[식 3]
-νεxx = εyy
또한, εa가 z축 방향으로의 길이 변화율을 나타내고, εb가 x축 방향으로의 길이 변화율을 나타내는 경우, 식 1은 식 4와 같이 표현될 수 있다.
[식 4]
-νεxx = εzz
상기 식 3과 식 4가 의미하는 것은 캐패시터 구조체를 x축 방향으로 잡아당길 경우, 캐패시터 구조체의 x축 방향으로의 길이가 증가하고, 동시에 캐패시터 구조체의 y축 방향 및 z축 방향으로의 길이는 감소한다는 것이다. 캐패시터 구조체가 비등방성 구조체인 경우 식 3과 식 4에서 푸아송 비(ν)가 달라질 수 있으나, 여기에서는 설명의 편의를 위하여 푸아송 비는 방향과 관계 없이 일정한 것으로 가정한다.
상기 식 3과 식 4에 정의된 푸아송 비와 방향에 따른 길이 변화율간 관계에 따라, x축 방향으로 길이가 증가하고 y축 방향 및 z축 방향으로 길이가 감소하는 경우 캐패시터의 용량은 아래 식 5와 같이 정의될 수 있다.
[식 5]
Figure 112017054070435-pat00002
이때 C는 캐패시터의 변화된 용량, C0는 캐패시터의 변화 전 용량, εxx는 x축 방향으로의 캐패시터 구조체의 길이 변화율, ν는 캐패시터 구조체의 푸아송 비, L0는 캐패시터 구조체의 x축 방향 길이, W0는 캐패시터 구조체의 y축 방향 길이, D0는 캐패시터 구조체의 z축 방향 길이이다.
여기서는 설명의 편의를 위하여 캐패시터 구조체 내 두 기판과 유전체층의 푸아송 비가 모두 같은 것으로 가정한다. 상기 식 5에서 확인할 수 있듯이, 두 기판과 유전체층의 푸아송 비가 모두 같은 경우, 길이 변화 후에 캐패시터의 용량은 캐패시터의 변화 전 용량과 x축 방향 길이 변화율의 곱만큼 증가한다.
캐패시터 구조체의 형태 변화는 캐패시터 구조체에 가해지는 스트레인(strain)에 의해 유발될 수 있다. 따라서, 캐패시터 구조체에 가해지는 스트레인은 캐패시터 용량 변화를 야기하는 원인이 될 수 있다. 캐패시터 구조체에 가해지는 스트레인과 캐패시터 용량 변화의 관계는 아래 식 6과 같이 정의되는 게이지 팩터(Gauge Factor; G)를 통해 확인할 수 있다.
[식 6]
Figure 112017054070435-pat00003
이때, G는 게이지 팩터, C는 C는 캐패시터의 변화된 용량, C0는 캐패시터의 변화 전 용량, εxx는 x축 방향으로의 캐패시터 구조체의 길이 변화율이다.
식 6-1은 식 5에서와 마찬가지로 두 기판과 두 기판 사이에 제공되는 유전체층의 푸아송 비가 모두 같은 경우의 게이지 팩터를 나타낸 것이다.
[식 6-1]
Figure 112017054070435-pat00004
이때, G는 게이지 팩터, C는 C는 캐패시터의 변화된 용량, C0는 캐패시터의 변화 전 용량, εxx는 x축 방향으로의 캐패시터 구조체의 길이 변화율이다.
상기 식 6-1에서 게이지 팩터가 1이라는 것은 이론적으로 캐패시터 구조체에 가해지는 스트레인의 증가량과 캐패시터 용량의 증가량이 동일하다는 것이다. 예컨대, 게이지 팩터가 1인 경우, 캐패시터 구조체에 가해지는 스트레인이 10% 증가할 때, 캐패시터 용량도 10% 증가한다.
따라서, 캐패시터 구조체가 x축 방향으로 인장될 경우, 캐패시터 용량이 변화함을 상기 식 5로와 식 6-1의 게이지 팩터로부터 알 수 있다. 이렇게 캐패시터 구조체의 형태 변화에 따라 캐패시터 용량이 변할 경우, 상술한 바와 같이 오작동이 야기될 수 있다. 이와 같은 문제를 막기 위해서 본 발명에 따른 캐패시터 구조체에 포함되는 제1 기판(SUB1), 제2 기판(SUB2)과 유전체층(DI)은 서로 푸아송 비가 다르다.
본 발명에 따른 구조체에 포함되는 제1 기판(SUB1)과 제2 기판(SUB2)은 νs의 푸아송 비를 가질 수 있으며, 유전체층(DI)은 νd의 푸아송 비를 가질 수 있다. 본 발명의 일 실시예에 따르면 제1 기판(SUB1)과 제2 기판(SUB2)의 푸아송 비가 νs로 동일하다. 그러나, 제1 기판(SUB1)과 제2 기판(SUB2)의 푸아송 비는 필요에 따라 서로 다르게 구성할 수 있다. 다만, 이 경우에도 제1 기판(SUB1)의 푸아송 비와 유전체층(DI)의 푸아송 비는 다르며, 제2 기판(SUB2)의 푸아송 비와 유전체층(DI)의 푸아송 비도 다르다.
상술한 본 발명에 따른 구조체 역시 식 6에 따라 정의되는 게이지 팩터를 갖는다. 상술한 본 발명에 따른 구조체의 경우 게이지 팩터는 구체적으로 하기 식 6-2와 같이 나타날 수 있다.
[식 6-2]
Figure 112017054070435-pat00005
이때, G는 게이지 팩터, C는 C는 캐패시터의 변화된 용량, C0는 캐패시터의 변화 전 용량, εxx는 x축 방향으로의 캐패시터 구조체의 길이 변화율, νs는 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비, νd는 유전체층(DI)의 푸아송 비이다.
상기 식 6-2에 따르면, 캐패시터 구조체의 게이지 팩터는 제1 기판(SUB1) 및 제2 기판(SUB2)이 푸아송 비(νs)와 유전체층(DI)의 푸아송 비(νd) 및 x축 방향으로의 길이 변화율에 따라 달라질 수 있다.
상기 식 6-2를 이용하여, 캐패시터 구조체의 게이지 팩터의 이론 값을 계산할 수 있다. 예를 들어, x축 방향으로의 길이 변화율이 60%이고, 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)가 약 0.5이고, 유전체층(DI)의 푸아송 비(νd)가 약 0.35인 캐패시터 구조체의 게이지 팩터는 약 0.556이다. 그러나, 상기 게이지 팩터는 이론 값이며, 실제 캐패시터 구조체의 게이지 팩터는 이론 값과 상이할 수 있다.
구체적으로, 실제 캐패시터 구조체의 게이지 팩터의 크기는 식 6-1 또는 식 6-2에 의해 계산된 이론 값과 다를 수 있다. 이는 캐패시터 구조체로부터 발생되는 프린징 필드(fringing field)의 영향 때문일 수 있다. 프린징 필드는 일 전극의 말단에서 타 전극의 말단을 향해 형성되는 전자기장을 의미한다. 프린징 필드는 게이지 팩터의 실제 값이 이론 값보다 작아지는 원인이 될 수 있는데, 이는 프린징 필드가 캐패시터 구조체의 형태 변화에 큰 영향을 받지 않기 때문이다. 따라서, 캐패시터 구조체가 스트레인에 의해 변형되어도, 프린징 필드의 크기 또는 프린징 필드에 따른 캐패시터 용량의 크기는 크게 변하지 않는다. 이에 따라, 식 6-1 또는 식 6-2에서 캐패시터 용량 변화(C - C0)는 이론 값보다 작을 수 있다. 이론적인 계산에 따르면, 프린징 필드에 따른 캐패시터 용량도 스트레인에 의해 캐패시터 구조체 변형에 따라 변하기 때문이다. 따라서, 예컨대, 식 6-1에 의해 게이지 팩터가 1인 캐패시터 구조체도 실제 게이지 팩터 값은 약 0.556일 수 있다.
상술한 바와 같이, 캐패시터 구조체의 게이지 팩터는 제1 기판(SUB1) 및 제2 기판(SUB2)이 푸아송 비(νs)와 유전체층(DI)의 푸아송 비(νd)에 따라 달라질 수 있다. 아래 표 1은 제1 기판(SUB1), 제2 기판(SUB2), 제1, 제2 전극부(EL1, EL2), 및 유전체층(DI)의 재료에 따른 게이지 팩터를 나타낸 것이다.
제1, 제2 기판 제1, 제2 전극부 유전체층 게이지 팩터
PDMS CNTs Ecoflex® 0.4
PU AgNWs 3M Scotch 924 ATG 테이프 0.5
PDMS AgNWs Ecoflex® 0.7
PDMS Au PDMS 0.75
PDMS CNTs Dragon skin® elastomer 0.97
Silicone CNTs Silicone 0.99
PDMS AgNWs PDMS 1
PDMS AgNWs-rGO PU 0.1
상기 표 1에서 PDMS는 폴리디메틸실록산이고, PU는 폴리우레탄, CNT는 탄소나노튜브, AgNW는 은 나노 와이어, AgNWs-rGO는 은 나노 와이어/환원된 그래핀 옥사이드, Ecoflex®는 Smooth-on, INC. 社의 백금 촉매화된 실리콘 러버를 의미한다. Dragon skin® elastomer 역시 Smooth-on, INC. 社의 실리콘 러버를 의미한다.
상기 표 1에서 볼 수 있듯이 다양한 종류의 물질을 이용하여 기판(SUB1, SUB2), 전극부(EL1, EL2), 및 유전체층(DI)을 형성할 수 있다. 기판(SUB1, SUB2), 전극부(EL1, EL2), 및 유전체층(DI)을 이루는 물질의 종류에 따라 캐패시터 구조체의 게이지 팩터가 달라지는 바, 게이지 팩터를 최소로 하는 물질 조합을 선택하여 기판(SUB1, SUB2), 전극부(EL1, EL2), 및 유전체층(DI)을 제작할 수 있다.
상기 식 6 내지 식 6-2에서는 x축 방향으로의 길이 변화율(εxx)을 이용하여 게이지 팩터를 정의하였으나, x축 방향으로의 길이 변화율 대신 다른 방향으로의 길이 변화율을 사용하여도 무방하다.
길이 변화율은 캐패시터 구조체에 가해지는 스트레인을 반영할 수 있다. 일반적으로 캐패시터 구조체에 가해지는 스트레인의 크기가 클수록 캐패시터 구조체의 변형 정도가 크기 때문에, 특정 방향으로의 길이 변화율은 그 방향으로 가해지는 스트레인의 크기와 비례하는 것으로 볼 수 있는 것이다. 따라서, 길이 변화율과 게이지 팩터를 비교함으로써, 캐패시터 구조체에 가해지는 스트레인의 크기 및 스트레인의 크기에 따른 캐패시터 용량 변화를 확인할 수 있다.
제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)가 약 0.5이고, 유전체층(DI)의 푸아송 비(νd)가 약 0.3인 캐패시터 구조체의 경우, y축 방향 길이 변화율 또는 스트레인의 변화에 따라 아래와 같이 게이지 팩터 및 캐피시터 용량이 변할 수 있다. 하기 표 2에서 C는 스트레인에 가해졌을 때의 캐패시터 용량이고, C0는 스트레인이 가해지기 전의 캐패시터 용량을 의미한다.
스트레인(εyy) 게이지 팩터(G) C/C0
10% 0.65 1.07
20% 0.64 1.12
30% 0.60 1.18
40% 0.56 1.23
50% 0.52 1.26
60% 0.48 1.29
상술한 바와 같이, 상기 표2는 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)와 유전체층(DI)의 푸아송 비(νd)가 약 0.2 차이나는 경우이다. 두 푸아송 비의 차이가 상대적으로 크지 않음에도, 스트레인에 따른 게이지 팩터 또는 캐패시터 용량 변화가 크게 줄어드는 것을 확인할 수 있다. 종래 기술과 같이 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)와 유전체층(DI)의 푸아송 비(νd)가 동일한 경우, 게이지 팩터는 1이 되고, 스트레인의 변화만큼 캐패시터 용량이 변할 수 있다. 예컨대, 스트레인이 60%인 경우를 살펴보면, 표 2에 따른 캐패시터 구조체는 스트레인이 60% 변했을 때 캐패시터 용량이 29% 변하는 것을 확인할 수 있다. 그러나, 종래 기술과 같이 게이지 팩터가 1인 경우에는 스트레인이 60% 변했을 때 캐패시터 용량도 60% 변한다. 이러한 캐패시터 용량 변화는 앞서 언급한 바와 같이 캐패시터를 포함하는 장치의 오작동으로 이어질 수 있다.
상기 표 2를 참고하면, 스트레인이 증가함에 따라 게이지 팩터가 변하는 것을 확인할 수 있다. 이는 앞서 설명한 프린징 필드의 영향 때문인 것으로 보인다. 구체적으로, 프린징 필드의 영향 때문에 스트레인 변화만큼 캐패시터 용량이 변하지 않고, 이에 따라 게이지 팩터가 일정한 값으로 유지되지 않는 것으로 보인다.
위에서는 스트레인 변화와 캐패시터 용량의 관계를 설명하기 위하여, 제1, 제2, 제3 좌표 방향이 직교 좌표계를 이루는 경우를 예시로 들었다. 그러나, 제1, 제2, 제3 좌표계가 상기 예시처럼 직교 좌표계를 이루어야 하는 것은 아니다. 예컨대, 제1, 제2, 제3 좌표계는 원통 좌표계(Cylindrical Coordinate) 또는 구형 좌표계(Spherical Coordinate)를 이룰 수 있다. 따라서, 경우에 따라 제1, 제2, 제3 좌표 방향은 각각 반지름 방향(r), 각도 방향(Θ), 높이 방향(z)일 수 있다. 이 경우에도 상술한 바와 같이 각 방향으로의 길이 변화율을 계산함으로써, 푸아송비 및 게이지 팩터를 산출할 수 있다.
도 2a 내지 도 2e는 외부 스트레인에 노출되었을 때의 캐패시터의 형태를 나타낸 단면도, 사시도 및 평면도이다. 편의를 위하여, 도 2a 내지 도 2e에서는 직교 좌표계를 이용하여 설명하도록 한다. 그러나, 이는 한정적인 것이 아니며, 직교 좌표계 외에 다른 좌표계 역시 동일한 원리로 적용될 수 있다.
도 2a와 도 1을 비교하면, 도 2a의 캐패시터 구조체는 좌우 방향으로 인장되어 있고, 상하 방향으로 수축된 형태를 갖는다. 도 2a에서 확인할 수 있듯이 캐패시터 구조체 중 제1 전극부(EL1)와 제2 전극부(EL2)간 거리는 스트레인 인가에 따라 변한다. 도 1과 도 2a를 비교하면 제1 전극부(EL1)와 제2 전극부(EL2)간 거리 변화를 확인할 수 있다. 이러한 거리 변화는 캐패시터 용량이 영향을 미친다.
캐패시터 용량 변화에 영향을 미치는 제1 전극부(EL1)와 제2 전극부(EL2)간 거리는 제1 전극부(EL1)와 제2 전극부(EL2) 사이에 제공되는 유전체층(DI)의 형태 변화에 영향을 받는다. 유전체층(DI)은 상대적으로 제1 기판(SUB1) 또는 제2 기판(SUB2) 보다 경도가 낮다. 따라서, 유전체층(DI)의 형태는 스트레인 인가에 따라 상대적으로 더 크게 변할 수 있다. 도 2b 내지 도 2e를 보면, 기판이 제공되는 경우와 기판이 제공되지 않는 경우의 유전체층(DI)의 형태 변화를 확인할 수 있다.
먼저, 도 2b 내지 도 2e에서 일점 쇄선으로 표시된 것은 스트레인이 인가되기 전의 유전체층(DI)의 형태이다. 또한, 점선으로 표시된 것은 기판이 제공되지 않은 경우에, 스트레인이 인가된 후 유전체층(DI)의 형태이다. 마지막으로, 실선으로 표시된 것은 기판이 제공된 경우에, 스트레인이 인가된 후 유전체층(DI)의 형태이다.
도 2b를 참고하면, 스트레인이 인가됨에 따라, 유전체층(DI)이 x축 "?향으?? 인장되고, y축 방향 및 z축 방향으로 수축하는 것을 확인할 수 있다. 상기 변화는 일점 쇄선으로 도시된 유전체층(DI, 스트레인 인가 전)과 실선으로 도시된 유전체층(DI, 스트레인 인가 후)을 비교함으로써 확인할 수 있다. 아울러, 유전체층(DI)의 형태 변화는 기판이 제공되지 않는 경우 더 심하다. 이는 점선으로 표시된 유전체층(DI, 기판 제공)과 실선으로 표시된 유전체층(DI, 기판 미제공)을 비교함으로써 확인할 수 있다.
도 2c는 도 2b의 유전체층(DI)을 z축 방향에서 바라본 모습이다. 도 2c를 참고하면, 스트레인이 인가되었을 때 x축 방향 및 y축 방향으로의 유전체층(DI)의 형태 변화를 더 쉽게 확인할 수 있다. 유전체층(DI)은 x축 방향으로는 인장되며, y축 방향으로는 수축했다. 이때 x축 방향으로의 변화량은 기판이 제공된 경우(실선)와 기판이 제공되지 않은 경우(점선)이 동일하다. 그러나, y축 방향으로의 변화량은 기판이 제공된 경우(실선)와 기판이 제공되지 않은 경우(점선)이 다르다. 기판의 유무에 따른 유전체층(DI)의 변화 양상의 차이는 도 2d 및 도 2e를 살펴본 후 후술하고자 한다.
도 2d는 도 2b의 유전체층(DI)을 x축 방향에서 바라본 모습이다. 도 2d를 참고하면, 스트레인이 인가되었을 때, y축 방향 및 z축 방향 모두에 대하여 유전체층(DI)이 수축하는 것을 확인할 수 있다. 그러나, 변화 양상에 있어서는 기판이 제공된 경우(실선)와 기판이 제공되지 않은 경우(점선)가 다르다. 기판이 제공된 경우(실선) 유전체층(DI)은 스트레인 인가에 따라 z축 방향으로 적게 변하고, y축 방향으로 많이 변한다. 이에 반해, 기판이 제공되지 않은 경우(점선) 유전체층(DI)은 스트레인 인가에 따라 z축 방향으로 상대적으로 더 많이 변하고, y축 방향으로 상대적으로 적게 변한다.
이와 같은 현상은 도 2e에서도 확인할 수 있다. 도 2e는 유전체층(DI)을 y축 방향에서 바라본 모습이다. 도 2e를 참고하면 스트레인이 인가되었을 때, 유전체층(DI)은 x축 방향으로 인장되고 z축 방향으로 수축한다. 기판이 제공된 경우(실선)와 기판이 제공되지 않은 경우(점선) 모두 x축 방향으로의 변화량은 동일하다. 그러나, z축 방향으로의 변화량은 기판이 제공된 경우(실선)와 기판이 제공되지 않은 경우(점선)가 다르다. z축 방향으로의 변화량은 기판이 제공되지 않은 경우(점선)가 기판이 제공된 경우(실선)보다 크다.
상기 도 2b 내지 도2e를 종합하면, 기판이 제공되는지 여부에 따라 스트레인 인가에 따른 유전체층(DI)의 변화 양상이 달라질 수 있음을 알 수 있다. 구체적으로, x축 방향으로 스트레인이 인가되었을 때, x축 방향으로의 유전체층(DI) 변화량은 동일하나, y축 및 z축 방향으로의 유전체층(DI) 변화량은 다르다는 것을 알 수 있다. 기판이 제공되지 않은 경우 x축 방향으로 스트레인이 인가되었을 때 유전체층(DI)이 z축 방향으로 상대적으로 더 많이 변화한다. 이는 기판이 제공되지 않았을 때 스트레인 적용에 따른 캐패시터 용량 변화가 더 커질 수 있음을 의미한다. 상술한 바와 같이 캐패시터 용량은 두 전극(EL1, EL2) 사이 거리에 영향을 받고 두 전극(EL1, EL2) 사이 거리는 유전체층(DI)의 형태에 영향 받을 수 있다. 따라서, 스트레인 인가에 따라 유전체층(DI)이 z축 방향으로 많이 변할수록 두 전극(EL1, EL2) 사이 거리가 많이 변하고, 캐패시터 용량도 많이 변할 수 있다.
본 발명에 따르면, 유전체층(DI)의 푸아송 비보다 큰 푸아송 비를 갖는 기판(SUB1, SUB2)을 함께 제공함으로써, 유전체층(DI)의 z축 방향 변화를 억제할 수 있다. 구체적으로, x축 방향 또는 y축 방향으로 스트레인이 가해졌을 때, 유전체층(DI)의 z축 방향 변화는 유전체층(DI)의 x축 방향 변화 또는 y축 방향 변화보다 작을 수 있다. 이때 z축 방향이라고 하는 것은 유전체층(DI)과 두 전극(EL1, EL2)이 맞닿는 면과 수직한 방향, 또는 유전체층(DI)의 두께 방향을 의미한다.
또한, 본 발명의 일 실시예에 따르면, 유전체층(DI)의 z축 방향으로의 변화를 억제하기 위하여, 기판(SUB1, SUB2)의 두께보다 얇은 두께를 갖는 유전체층(DI)을 사용할 수 있다. 상대적으로 두꺼운 기판(SUB1, SUB2)에 코팅된 얇은 유전체층(DI)은 x축 방향으로 스트레인이 인가되었을 때, 기판(SUB1, SUB2) 따라 y축 방향으로 크게 변할 수 있다. 이때 유전체층(DI)이 y축으로 크게 수축됨에 따라 유전체층(DI)의 z축 방향으로의 변화는 상대적으로 작아질 수 있다.
상기와 같이 본 발명의 일 실시예에 따른 캐패시터 구조체는 유전체층(DI)의 푸아송 비보다 큰 푸아송 비를 갖는 기판(SUB1, SUB2)을 함께 제공하고, 기판(SUB1, SUB2)의 두께보다 얇은 두께를 갖는 유전체층(DI)을 사용함으로써, 스트레인 인가에 따른 유전체층(DI)의 z축 방향 변화를 억제할 수 있다. 아울러, 스트레인 인가에 따른 유전체층(DI)의 z축 방향 변화가 억제됨에 따라, 스트레인이 인가되어도 캐패시터 용량이 크게 변하지 않는다.
y축 방향으로 스트레인이 인가되는 경우에도, 본 발명의 일 실시예에 따른 캐패시터 구조체는 유전체층(DI)의 z축 방향 변화를 억제할 수 있다. 이 경우에도 마찬가지로, 캐패시터 구조체에 유전체층(DI)의 푸아송 비보다 큰 푸아송 비를 갖는 기판(SUB1, SUB2)이 유전체층(DI)과 함께 제공되고, 기판(SUB1, SUB2)의 두께보다 얇은 두께를 갖는 유전체층(DI)이 사용될 수 있다. 이에 따라, 유전체층(DI)은 x축 방향으로 상대적으로 많이 수축하고, z축 방향으로는 상대적으로 덜 수축할 수 있다. 이때 z축 방향이라고 하는 것은 유전체층(DI)과 두 전극(EL1, EL2)이 맞닿는 면과 수직한 방향, 또는 유전체층(DI)의 두께 방향을 의미한다.
예를 들어, 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)가 약 0.5이고, 유전체층(DI)의 푸아송 비(νd)가 약 0.3인 캐패시터 구조체의 경우, y축 방향 길이 변화율이 0.3일 때, 상기 푸아송 비(νs)를 갖는 기판(SUB1, SUB2)이 제공됨으로써, z축 방향으로는 6.4%만 변화할 수 있다. 이는 기판(SUB1, SUB2)이 제공되지 않은 경우의 9% 변화와 비교하였을 때 상대적으로 작은 수치이다.
본 발명의 일 실시예에 따르면, 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)는 유전체층(DI)의 푸아송 비(νd)보다 크다. 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)가 유전체층(DI)의 푸아송 비(νd)보다 크도록 함으로써, 상술한 유전체층(DI)의 z축 방향 억제 효과를 얻을 수 있다. 이에 따라, 스트레인이 캐패시터 구조체에 인가되는 경우에도, 캐패시터의 용량이 상대적으로 일정하게 유지되고, 캐패시터 및 캐패시터를 포함하는 장치의 오작동이 방지된다.
본 발명의 일 실시예에 따르면 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)와 유전체층(DI)의 푸아송 비(νd)는 약 0.2 이상의 차를 가질 수 있다. 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)와 유전체층(DI)의 푸아송 비(νd)가 약 0.2 미만의 차이를 가질 경우, 상술한 유전체층(DI)의 z축 방향 변화 억제 효과가 충분하지 않을 수 있다.
본 발명의 일 실시예에 따르면, 유전체층(DI)은 약 0.5 내지 약 -1의 푸아송 비(νd)를 가질 수 있다. 유전체층(DI)의 푸아송 비(νd)는 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)를 고려하여 결정할 수 있다. 제1 기판(SUB1) 및 제2 기판(SUB2)의 푸아송 비(νs)의 푸아송 비가 클수록 유전체층(DI)의 푸아송 비(νd) 선택의 폭이 상대적으로 넓다. 유전체층(DI)의 상기 푸아송 비(νd) 범위는 유전체층(DI)의 z축 방향 변화를 억제하면서도, 유전체층(DI) 적층 공정의 효율과 용이성을 고려한 수치이다. 유전체층(DI)의 푸아송 비(νd)가 0.5를 초과할 경우, 유전체층(DI)의 z축 방향 변화를 억제하기 어렵다. 또한, 유전체층(DI)의 푸아송 비(νd)가 약 -1 미만일 경우, 유전체층(DI) 적층 공정이 어려워지고, 공정 효율이 저하될 우려가 있다.
도 3a는 종래 기술에 따른 캐패시터 구조체에 대하여 캐패시터 용량과 스트레인의 관계를 나타낸 그래프이다. 또한, 도 3b는 본 발명의 일 실시예에 따른 캐패시터 구조체에 대하여 캐패시터 용량과 스트레인의 관계를 나타낸 그래프이다.
도 3a를 참고하면, 스트레인과 캐패시터 용량 변화는 비례한다. 따라서, 캐패시터 구조체에 인가되는 스트레인이 변하는 만큼 캐패시터의 용량도 변한다. 이 경우, 캐패시터 구조체를 가요성 장치에 적용하기 어렵다. 가요성 장치의 경우, 장치가 휘고, 접히고, 인장됨에 따라 캐패시터 구조체에도 다양한 방향으로 많은 스트레인이 인가될 수 있다. 캐패시터 구조체에 스트레인이 인가되는 만큼 캐패시터 용량이 변하면, 가요성 장치의 형태 변화에 따라 캐패시터 용량이 계속 변할 수 있다. 캐패시터 용량이 일정하게 유지되지 않는다면, 캐패시터 구조체에 의한 정전식 터치 감지 또는 박막 트랜지스터 기능 수행 등에서 문제가 발생할 수 있다. 따라서, 가요성 장치에 적용되는 캐패시터 구조체는 가요성 장치 또는 캐패시터 구조체의 형태가 변하더라도 상대적으로 일정한 캐패시터 용량을 갖는 것이 바람직하다.
도 3b는 본 발명의 일 실시예에 따른, 캐패시터 구조체를 나타낸 것이다. 구체적으로 도 3b의 캐패시터 구조체는 정전식 터치 패널에 적용된 캐패시터 구조체를 나타낸 것이다. 도 3b에서 A는 사용자에 의한 터치가 없는 경우를 나타낸 것이며, B는 사용자에 의한 터치가 있는 경우를 나타낸 것이다. 도 3b를 참고하면, 사용자에 의한 터치가 있는 경우(B)와 없는 경우(A) 모두 스트레인 변화에 따른 캐패시터 용량 변화가 실질적으로 없다. 도 3b의 캐패시터 구조체는 게이지 팩터가 약 0.1인 경우이다. 60%의 스트레인이 적용되었을 때와 스트레인이 적용되지 않았을 때를 비교하면, 본 발명에 따른 캐패시터 구조체의 캐패시터 용량 변화는 약 6% 정도에 불과하다. 이는 캐패시터 구조체의 기능, 여기서는 사용자에 의한 터치 감지를 수행하는데 있어서 실질적으로 아무런 문제가 없는 수준이다.
도 4a는 본 발명의 일 실시예에 따른 전극부를 확대 도시한 단면도이다.
상기 도 4a에서는 설명의 편의를 위하여 기판(SUB)과 전극부(EL)로 표시하였으나, 도 4a의 기판(SUB)은 도 1의 제1 기판(SUB1) 및/또는 제2 기판(SUB2)을 의미할 수 있고 전극부(EL)는 제1 전극부(EL1) 및/또는 제2 전극부(EL2)를 의미할 수 있다.
도 4a를 참고하면, 전극부(EL)는 기판(SUB)에 임베디드(embedded)되어 있다. 임베디드되었다는 것은 전극부(EL)의 일부가 기판(SUB)에 삽입되어 있다는 것을 의미한다. 따라서, 전극부(EL)와 기판(SUB) 사이는 평평한 계면 형태가 아니고, 도 4a에서 볼 수 있는 것처럼 복잡하게 뒤엉켜있다. 다만, 도 4a에 도시된 전극부(EL)의 형태는 예시적인 것에 불과하며, 임베디드된 전극부(EL)는 상기 형태 외에도 다양한 형태를 가질 수 있다.
전극부(EL)가 기판(SUB)에 임베디드됨에 따라, 전극부(EL)의 형태 복원이 용이하며, 전극부(EL)가 끊어지는 것이 방지될 수 있다. 본 발명에 따른 캐패시터 구조체는 가요성 장치에 사용될 수 있고, 가요성 장치는 사용 중 휘거나 늘어날 수 있다. 전극부(EL)의 경우 캐패시터 구조체 내 다른 구성 요소에 비해 상대적으로 덜 유연하기 때문에, 가요성 장치의 형태 변화를 따라가지 못하고 뒤틀리거나 끊어질 수 있다. 이러한 현상은 전극부(EL)가 판형(planar form)인 경우 특히 쉽게 발생할 수 있다. 본 발명에 따른 전극부(EL)는 기판(SUB)에 임베디드되어 있는 바, 기판(SUB)의 움직임에 따라 쉽게 형태가 변할 수 있다. 예컨대, 캐패시터 구조체의 인장, 수축에 따라서 쉽게 인장, 수축할 수 있다. 따라서, 기판(SUB)에 임베디드된 전극부(EL)는 캐피시터 구조체의 인장, 수축에도 쉽게 끊어지지 않고 형태가 쉽게 복원될 수 있다.
본 발명의 일 실시예에 따른 전극부(EL) 는 와이어 형태의 도전체를 포함할 수 있다. 와이어 형태라는 것은 길이 방향으로 길고 폭이 좁은 원통, 사각기둥, 삼각기둥 등의 형태를 의미할 수 있다. 와이어의 폭은 수 나노미터일 수 있다. 이러한 와이어 형태의 도전체는 기판(SUB)에 임베디드하기 적합하다. 와이어 형태의 도전체를 기판(SUB)에 임베디드하는 구체적인 방법은 후술하고자 한다. 도전체에 종류에는 특별한 제한은 없다. 그러나, 표 2에서 볼 수 있듯이 도전체의 종류도 캐패시터 구조체의 게이지 팩터에 영향을 미칠 수 있는 바, 게이지 팩터를 최소화할 수 있는 물질을 전극부(EL)를 형성하기 위한 도전체로 이용할 수 있다.
도 4b는 전극부를 확대하여 나타낸 평면도이다. 도 4b에 따르면, 전극부는 와이어 형태의 도전체를 복수 개 포함하며, 상기 도전체는 기판에 임베디드된다. 도 4b는 이러한 전극부를 FE-SEM으로 촬영한 것이다. 도 4b를 참고하면, 흰색 화살표가 가리키는 영역에서는 와이어 형태의 도전체를 볼 수 있다. 그러나, 붉은색 화살표가 가리키는 영역에서는 와이어 형태의 도전체를 볼 수 없다. 이는 와이어 형태의 도전체가 기판에 임베디드됨에 따라, 도전체의 일부는 기판 표면으로부터 도출되고 일부는 기판 내에 존재하기 때문이다. 도 4b에서 볼 수 있는 것은 기판 표면으로부터 돌출된 도전체이다. 전극부의 상면이 도 4b와 같은 모습을 보일 때, 와이어 형태의 도전체가 기판 내에 안정적으로 임베디드되었음을 알 수 있다.
본 발명의 일 실시예에 따른 캐패시터 구조체는 가요성(Flexibility)을 가질 수 있다. 상술한 바와 같이, 캐패시터 구조체 내 유전체층의 z축 방향 변화가 억제되는 바, 캐패시터 구조체가 스트레인을 받아도 캐패시터 용량이 상대적으로 일정하게 유지될 수 있다.
도 5는 본 발명의 일 실시예에 따른 캐패시터 구조체 제조 방법을 나타낸 순서도이다. 또한, 도 6a 내지 도 6d는 본 발명의 일 실시에에 따른 캐패시터 구조체 제조 방법을 순차적으로 나타낸 단면도이다.
본 발명에 따른 캐패시터 구조체 제조 방법은 제1 기판을 마련하는 단계, 상기 제1 기판에 마스크를 형성하는 단계, 상기 제1 기판 중 마스크 없이 노출된 영역을 표면 처리하는 단계, 상기 제1 기판의 표면 처리한 영역상에 제1 전극부를 형성하는 단계, 상기 제1 기판상에 유전체층을 형성하는 단계, 및 상기 유전체층상에 제2 전극부 및 제2 기판을 형성하는 단계를 포함하고, 상기 제1 기판, 상기 제2 기판, 및 상기 유전체층은 하기 식 1에 의해 결정되는 푸아송 비를 갖고, 상기 제1 기판 및 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비와 상이한 것을 특징으로 한다.
[식 1]
ν= - εa/εb
(ν는 푸아송 비, εa와 εb는 각각 a 방향 및 b 방향으로의 길이 변화율, a와 b는 각각 제1 좌표 방향, 제2 좌표 방향, 및 제3 좌표 방향 중에서 선택된 어느 하나이고, a와 b는 서로 상이)
도 5와 도 6은 본 발명에 따른 캐패시터 구조체 제조 방법 중의 일부를 도시한 것이다. 도 5에 따르면, 기판을 마련하는 단계(S100), 기판 상에 마스크를 형성하는 단계(S200), 기판을 표면 처리하는 단계(S300), 및 마스크 제거 후 전극을 형성하는 단계(S400)를 포함한다.
이하에서는 각 단계에 대하여 상세히 살펴보고자 한다.
도 6a를 참고하면, 기판(SUB)이 마련된다(S100). 기판(SUB)은 유전체층보다 큰 푸아송 비를 갖는 물질을 이용하여 제작할 수 있다. 기판(SUB)의 두께는 유전체층의 두께보다 클 수 있다. 기판(SUB)은 가요성을 갖는 물질로 제작하는 것이 바람직하다. 기판(SUB)의 형상에는 제한이 없으며, 캐패시터 구조체 및 캐패시터 구조체가 적용되는 장치의 형태에 따라 기판(SUB)의 형상을 달리할 수 있다. 도 6a에서는 기판(SUB)이라고 표시되어 있으나, 상기 기판(SUB)은 제1 기판 및/또는 제2 기판일 수 있다.
도 6b를 참고하면, 기판(SUB) 상에 마스크(MASK)를 형성한다(S200). 마스크(MASK)는 형성하고자 하는 전극의 형태에 따라 형성될 수 있다. 마스크(MASK)에 의해 커버되지 않은 부분이 이후 전극이 형성되는 영역이다. 마스크(MASK)를 이루는 물질에는 제한이 없다. 마스크(MASK)는 미리 제작된 후 기판(SUB)상에 적층될 수도 있고, 기판(SUB)상에 도포된 후 열 경화 또는 자외선 경화될 수도 있다. 마스크(MASK)를 이루는 물질 및 마스크(MASK) 형태는 기판(SUB)에 포함되는 물질의 종류 및 형성하고자 하는 전극 형태의 복잡성에 따라 달리 할 수 있다.
도 6c를 참고하면, 기판(SUB)은 표면 처리된다(S300). 이때 마스크(MASK)가 제공되지 않은, 노출된 영역만이 표면 처리되는데 표면 처리된 영역(PL)은 마스크에 의해 커버되어 표면 처리되지 않은 영역과 다른 물성을 갖게 된다. 표면 처리의 종류에는 여러 가지가 있으며, 표면 처리 수행 목적도 여러 가지가 있다. 예컨대, 표면 처리는 친수성(hydrophilic) 기판(SUB)의 표면 일부를 소수성(hydrophobic)으로 바꾸는 것일 수 있다. 반대로 표면 처리는 소수성 기판(SUB)의 표면 일부를 친수성으로 바꾸는 것일 수도 있다. 표면 처리의 목적은 기판(SUB)에 포함되는 물질의 종류에 따라 달라질 수 있다.
기판(SUB)이 폴리디메틸실록산(PDMS)으로 이루어진 경우, 기판(SUB)의 표면은 소수성이다. 이 경우 기판(SUB)에 수행되는 표면 처리는 표면 처리된 영역(PL)을 친수성으로 바꾸기 위한 것일 수 있다. 이러한 표면 처리 방법의 예시로는 산소 플라즈마 처리 방법을 들 수 있다. 폴리디메틸실록산(PDMS)의 산소 플라즈마 처리된 영역은 다른 영역에 비해 상대적으로 친수성의 성질을 갖는다.
도 6d를 참고하면, 기판(SUB)에서 마스크(MASK)를 제거하고, 전극부(EL)를 형성한다(S400). 전극부(EL)는 표면 처리된 영역(PL)상에 형성될 수 있다. 앞서 예로 들은 폴리디메틸실록산(PDMS)으로 이루어진 기판(SUB)의 경우, 전극부(EL)를 형성하기 위한 전도성 물질을 친수성 용액과 혼합하고 상기 전도성 물질과 친수성 용액의 혼합물을 표면 처리된 기판(SUB)상에 도포함으로써 전극부(EL)를 형성할 수 있다. 상기 혼합물을 도포한 후 씻어내면 친수성 용액과 전도성 물질의 혼합물은 친수성을 갖는 표면 처리 영역(PL)상에만 남고 다른 영역상에서는 씻겨 나간다. 이 방법을 통하여 전극부(EL)를 기판(SUB)상에 형성할 수 있다.
이러한 전극부(EL) 형성 방법은 여러 이점을 갖는다. 종래에는 캐리어 기판 상에 전극부(EL)를 형성하고, 상기 전극부(EL)를 기판(SUB)상에 전사하는 방식도 이용하였다. 그러나, 이러한 방식은 전극부(EL)를 형성함에 있어서 여러 번 전사를 할 수 없기 때문에 복잡한 형태의 전극부(EL)는 형성하기 어려웠다. 본 발명에 따른 전극부(EL) 형성 방법은 간편하면서도 복잡한 형태의 전극부(EL)를 형성하는데 이용하기 적합하다. 만약 도 6d에 도시된 전극부(EL)상에 다른 층의 전극부(EL)를 더 형성할 경우에는 도 6d에 도시된 구조체상에 다시 마스크를 적층하고 표면 처리함으로써 새로운 패턴의 전극부(EL)를 더 형성할 수 있다.
본 발명에서 표면 처리한 영역이라는 것은 표면 처리된 영역 및 그 주변부를 포함하는 의미일 수 있다. 이때 주변부라고 함은 기판(SUB) 및 전극부(EL)의 크기에 따라 달라질 수 있으나 표면 처리된 영역(PL)과 그렇지 않은 영역간의 경계로부터 수 ㎛ 이내이다.
도전성 물질은 와이어 형태의 도전체일 수 있다. 와이어 형태의 도전체에 관한 사항은 상술한 바와 같다. 와이어 형태의 도전체와 친수성 용액의 혼합물이 기판(SUB)에 도포되면, 와이어 형태의 도전체는 기판(SUB) 표면 안쪽으로 침투할 수 있다. 이에 따라, 와이어 형태의 도전체는 기판(SUB) 표면에 임베디드될 수 있다. 표면 처리된 영역(PL) 특히 친수성을 갖는 바 친수성 물질과 함께 와이어 형태의 도전체가 도포되는 경우, 와이어 형태의 도전체의 침투를 쉽게 허용할 수 있다. 도 6d에는 전극부(EL)와 표면 처리 영역(PL) 사이 계면이 평평한 평면인 것처럼 도시되어 있으나, 전극부(EL)의 형태는 상기 도면에 의해 한정되는 것이 아니고, 둘 사이의 계면은 도전체가 표면 처리 영역(PL) 내부로 삽입되어 복잡하게 엉켜있는 형태일 수 있다.
제1 기판과 제2 기판상에 상술한 방법을 이용하여 각각 제1 전극부와 제2 전극부를 형성한 후, 제1 기판과 제2 기판 사이에 유전체층을 적층할 수 있다. 유전체층의 적층은 제1 기판과 제2 기판을 대향시킨 상태에서 제1 기판과 제2 기판 사이에 유전체층을 주입하는 형식으로도 이루어질 수 있다. 또는 유전체층은 제1 기판상에 유전체층을 도포, 인쇄, 코팅 등의 방식으로 적층하고, 유전체층상에 다시 제2 기판을 적층하는 방식으로 형성될 수도 있다. 통상의 기술자는 유전체층의 성질에 따라 다양한 공지의 방법을 이용하여 유전체층을 형성할 수 있다.
본 발명의 일 실시예에 따르면, 캐패시터 구조체는 다양한 표시 장치에 적용될 수 있다. 이러한 표시 장치는 본 발명에 따른 캐패시터 구조체와 영상을 표시하기 위한 표시부를 포함한다. 표시 장치 내에서 캐패시터 구조체는 사용자의 터치를 인식하기 위한 터치 패널에 사용되거나, 표시 장치의 구동을 돕기 위한 트랜지스터에 포함될 수 있다. 예컨대, 캐패시터 구조체가 터치 패널에 사용되는 경우, 캐패시터 구조체는 사용자에 의한 터치를 인식할 수 있는 터치 감지부에 포함될 수 있다. 또한, 캐패시터 구조체가 표시 장치 구동을 돕기 위한 트랜지스터에 포함되는 경우, 캐패시터 구조체는 표시 장치 구동을 위한 트랜지스터에 포함될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB1: 제1 기판 SUB2: 제2 기판
EL1: 제1 전극부 EL2: 제2 전극부
DI: 유전체층 MASK: 마스크
PL: 표면 처리된 영역

Claims (20)

  1. 일면에 제1 전극부가 제공되는 제1 기판;
    상기 제1 기판과 대향하는 면에 제2 전극부가 제공되는 제2 기판; 및
    상기 제1 기판 및 상기 제2 기판 사이에 제공되는 유전체층을 포함하고,
    상기 제1 기판 및 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비보다 적어도 0.2 이상 크고,
    상기 유전체층의 두께는 상기 제1 기판 및 상기 제2 기판의 두께보다 얇고,
    상기 제1 전극부 및 상기 제2 전극부는 각각 상기 제1 기판 및 상기 제2 기판에 임베디드(embedded)되고,
    상기 제1 기판 및 상기 제2 기판은 가요성을 가지는 것을 특징으로 하는 캐패시터 구조체.
  2. 제1항에 있어서,
    상기 제1 기판, 상기 제2 기판, 및 상기 유전체층은 제1 좌표 방향, 제2 좌표 방향, 제3 좌표 방향으로 수축 또는 인장될 수 있는 것을 특징으로 하는 캐패시터 구조체.
  3. 제2항에 있어서,
    제1 좌표 방향 또는 제2 좌표 방향으로 가해지는 스트레인에 대한 상기 유전체층의 제3 좌표 방향 변화는 상기 유전체층의 제1 방향 변화 또는 제2 방향 변화보다 작은 것을 특징으로 하는 캐패시터 구조체.
  4. 제2 항에 있어서,
    제1 좌표 방향, 제2 좌표 방향, 및 제3 좌표 방향은 직교 좌표계, 원통 좌표계, 및 구형 좌표계 중에서 선택된 어느 하나의 좌표계를 이루는 것을 특징으로 하는 캐패시터 구조체.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 전극부 및 상기 제2 전극부는 와이어 형태의 도전체를 포함하는 것을 특징으로 하는 캐패시터 구조체.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1 기판 및 상기 제2 기판의 표면은 소수성인 것을 특징으로 하는 캐패시터 구조체.
  11. 삭제
  12. 제1항에 따른 캐패시터 구조체; 및
    영상을 표시하기 위한 표시부를 포함하는 표시 장치.
  13. 제12항에 있어서,
    상기 캐패시터 구조체는 사용자에 의한 터치를 인식할 수 있는 터치 감지부에 포함되는 것을 특징으로 하는 표시 장치.
  14. 제12항에 있어서,
    상기 캐패시터 구조체는 표시 장치 구동을 위한 트랜지스터에 포함되는 것을 특징으로 하는 표시 장치.
  15. 제1 기판을 마련하는 단계;
    상기 제1 기판에 마스크를 형성하는 단계;
    상기 제1 기판 중 마스크 없이 노출된 영역을 표면 처리하는 단계;
    상기 제1 기판의 표면 처리한 영역상에 제1 전극부를 형성하는 단계;
    상기 제1 기판상에 유전체층을 형성하는 단계; 및
    상기 유전체층상에 제2 전극부 및 제2 기판을 형성하는 단계를 포함하고,
    상기 제1 기판 및 상기 제2 기판의 푸아송 비는 상기 유전체층의 푸아송 비보다 적어도 0.2이상 크고,
    상기 유전체층의 두께는 상기 제1 기판 및 상기 제2 기판의 두께보다 얇고,
    상기 제1 전극부 및 상기 제2 전극부는 각각 상기 제1 기판 및 상기 제2 기판에 임베디드(embedded)되고,
    상기 제1 기판 및 상기 제2 기판은 가요성을 가지는 것을 특징으로 하는 캐패시터 구조체 제조 방법.
  16. 제15항에 있어서,
    상기 제1 기판의 상기 표면 처리된 영역은 친수성(hydrophilic)이고, 상기 제1 기판의 상기 표면 처리되지 않은 영역은 소수성(hydrophobic)인 것을 특징으로 하는 캐패시터 구조체 제조 방법.
  17. 제15항에 있어서,
    상기 제1 전극부는 도전성 물질을 포함하는 친수성 수지 조성물을 상기 제1 기판 상에 도포함으로써 형성되는 것을 특징으로 하는 캐패시터 구조체 제조 방법.
  18. 제17항에 있어서,
    상기 친수성 수지 조성물은 와이어 형태의 도전체를 포함하는 것을 특징으로 하는 캐패시터 구조체 제조 방법.
  19. 제15항에 있어서,
    상기 표면 처리는 상기 제1 기판을 산소 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 캐패시터 구조체 제조 방법.
  20. 제15항에 있어서,
    상기 제2 전극부 및 상기 제2 기판을 형성하는 단계는
    상기 제2 기판에 마스크를 형성하는 단계;
    상기 제2 기판 중 마스크 없이 노출된 영역을 표면 처리하는 단계;
    상기 제2 기판의 표면 처리한 영역상에 제2 전극부를 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 구조체 제조 방법.
KR1020170070744A 2017-06-07 2017-06-07 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법 KR102486523B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170070744A KR102486523B1 (ko) 2017-06-07 2017-06-07 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법
US15/869,680 US10795513B2 (en) 2017-06-07 2018-01-12 Capacitor structure, display device having capacitor structure, and manufacturing method of capacitor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170070744A KR102486523B1 (ko) 2017-06-07 2017-06-07 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법

Publications (2)

Publication Number Publication Date
KR20180133975A KR20180133975A (ko) 2018-12-18
KR102486523B1 true KR102486523B1 (ko) 2023-01-11

Family

ID=64563504

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170070744A KR102486523B1 (ko) 2017-06-07 2017-06-07 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법

Country Status (2)

Country Link
US (1) US10795513B2 (ko)
KR (1) KR102486523B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220031808A (ko) * 2020-09-04 2022-03-14 삼성디스플레이 주식회사 디지타이저 및 이를 포함한 전자 장치
CN113304262B (zh) * 2021-05-31 2022-04-08 清华大学 光热治疗膜及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207484A1 (en) * 2007-09-25 2010-08-19 Canon Kabushiki Kaisha Electromechanical transducer and manufacturing method therefor
US20140220773A1 (en) * 2013-02-01 2014-08-07 William Marsh Rice University Fabrication of graphene nanoribbons and nanowires
US20160048207A1 (en) * 2014-08-14 2016-02-18 Nxp B.V. Haptic feedback and capacitive sensing in a transparent touch screen display

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980035060A (ko) * 1996-11-11 1998-08-05 김광호 캐패시터
US20040017362A1 (en) * 2002-07-23 2004-01-29 Mulligan Roger C. Thin face capacitive touch screen
US7719007B2 (en) * 2008-04-30 2010-05-18 Milliken & Company Flexible electroluminescent capacitive sensor
JP5343871B2 (ja) * 2009-03-12 2013-11-13 株式会社リコー タッチパネル装置、これを含むタッチパネル付き表示装置、及びタッチパネル装置の制御方法
KR101703281B1 (ko) 2010-12-07 2017-02-06 삼성전자주식회사 다층 전기활성 폴리머 디바이스 및 그 제조방법
EP3686719A1 (en) 2010-12-24 2020-07-29 Graphene Square Inc. Touch sensor using graphene for simultaneously detecting a pressure and a position
EP2830492B1 (en) 2012-03-30 2021-05-19 The Board of Trustees of the University of Illinois Appendage mountable electronic devices conformable to surfaces and method of making the same
CN103941495B (zh) * 2013-01-25 2017-10-10 上海天马微电子有限公司 一种触控显示面板、触控显示装置
US10840536B2 (en) * 2013-02-06 2020-11-17 The Board Of Trustees Of The University Of Illinois Stretchable electronic systems with containment chambers
KR20140120585A (ko) * 2013-04-03 2014-10-14 삼성디스플레이 주식회사 접이식 표시 장치
JP6223761B2 (ja) * 2013-09-20 2017-11-01 株式会社東芝 歪検知素子、圧力センサ、マイクロフォン、血圧センサおよびタッチパネル
KR20150112288A (ko) * 2014-03-27 2015-10-07 삼성전자주식회사 스트레처블 소자와 그 제조방법 및 스트레처블 소자를 포함하는 전자장치
KR102246554B1 (ko) 2014-06-18 2021-04-30 엘지전자 주식회사 휴대용 디스플레이 디바이스 및 그 제어 방법
FR3023914B1 (fr) 2014-07-18 2017-07-21 Feetme Systeme a reseau de cellules de capteurs capacitifs de pression et de cisaillement et procede de fabrication
US10538028B2 (en) * 2014-11-17 2020-01-21 The Board Of Trustees Of The University Of Illinois Deterministic assembly of complex, three-dimensional architectures by compressive buckling
KR102375190B1 (ko) 2014-11-24 2022-03-17 삼성디스플레이 주식회사 스트레처블 도전 패턴 및 스트레처블 장치
WO2016162192A1 (en) * 2015-04-09 2016-10-13 Basf Se Composition comprising silver nanowires in an alcohol/water mixture and dispersed styrene/(meth)acrylic copolymers for the preparation of electroconductive transparent layers
WO2016179245A1 (en) * 2015-05-04 2016-11-10 The Florida State University Research Foundation, Inc. Negative poisson ratio piezoresistive sensor and method of manufacture
US10197459B2 (en) * 2015-12-17 2019-02-05 Facebook Technologies, Llc Indexable strain sensor
KR102465377B1 (ko) * 2016-02-12 2022-11-10 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN105867687A (zh) * 2016-03-29 2016-08-17 京东方科技集团股份有限公司 触控面板及显示装置
US10592018B2 (en) * 2017-03-14 2020-03-17 Tactus Technology, Inc. Elastomer tie layer and methods
US11547347B2 (en) * 2017-10-06 2023-01-10 Massachusetts Institute Of Technology Flexible piezoelectric devices for gastrointestinal motility sensing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100207484A1 (en) * 2007-09-25 2010-08-19 Canon Kabushiki Kaisha Electromechanical transducer and manufacturing method therefor
US20140220773A1 (en) * 2013-02-01 2014-08-07 William Marsh Rice University Fabrication of graphene nanoribbons and nanowires
US20160048207A1 (en) * 2014-08-14 2016-02-18 Nxp B.V. Haptic feedback and capacitive sensing in a transparent touch screen display

Also Published As

Publication number Publication date
US10795513B2 (en) 2020-10-06
US20180356916A1 (en) 2018-12-13
KR20180133975A (ko) 2018-12-18

Similar Documents

Publication Publication Date Title
CN107578707B (zh) 柔性显示面板及显示装置
Zu et al. Carbon nanotube fiber based stretchable conductor
US10847750B2 (en) Bendable display apparatus utilizing an organic layer
CN108074490B (zh) 用于柔性显示设备的窗口和具有该窗口的柔性显示设备
CN111047992B (zh) 具有改进的弯曲属性的显示装置及其制造方法
CN104423708B (zh) 触摸窗及包括触摸窗的触控装置
EP2615528B1 (en) Transparent conductive element, input device, electronic device, and master for fabrication of transparent conductive element
US20190173030A1 (en) Flexible display device and method for manufacturing the same
KR102486523B1 (ko) 캐패시터 구조체, 캐패시터 구조체를 구비한 표시 장치 및 캐패시터 구조체 제조 방법
US20190213924A1 (en) Film for display device, display device including the same, and manufacturing method thereof
US20140218872A1 (en) Electronic circuit and method of fabricating the same
KR102076519B1 (ko) 플렉서블 표시장치 및 그 제조 방법
US20170179434A1 (en) Protective structure and electronic apparatus
US9782955B2 (en) Transferable transparent conductive patterns and display stack materials
US9736930B2 (en) Flexible electronic module
US20190140210A1 (en) Protective structure and electronic device
TWM259183U (en) Low modulus substrate for flexible flat panel display
CN111653205B (zh) 可拉伸显示面板和显示装置
KR20150107009A (ko) 기판 박리 장치 및 이를 이용한 소자 제조 방법
WO2020077931A1 (zh) 导线及其制作方法及阵列基板
US11548260B2 (en) Window and display device including the same
KR101768675B1 (ko) 하이브리드 기판과 신축성 전극을 이용한 신축성 패키지 및 그 제조방법
US20170371463A1 (en) Flat panel display device including touch screen and method of manufacturing the same
KR102420526B1 (ko) 표시 장치용 커버 윈도우 및 이를 포함하는 표시 장치
CN105807987A (zh) 触摸屏面板、显示装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant