KR102460168B1 - 플라즈마 처리 장치 - Google Patents

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토모노리 미와
유키 카네코
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Abstract

제 1 유전체막 및 실리콘 질화막인 제 2 유전체막이 교호로 적층됨으로써 구성된 다층막을 가지는 제 1 영역과, 단층의 실리콘 산화막을 가지는 제 2 영역을 에칭하는 방법을 제공한다. 일실시 형태의 방법은, 플라즈마 처리 장치의 처리 용기 내에서, 플루오르카본 가스, 및 산소 가스를 포함하는 제 1 처리 가스의 플라즈마를 생성하는 제 1 플라즈마 처리 공정과, 처리 용기 내에서, 수소 가스, 삼불화 질소 가스 및 탄소 함유 가스를 포함하는 제 2 처리 가스의 플라즈마를 생성하는 제 2 플라즈마 처리 공정을 포함한다. 이 방법에서는, 제 1 플라즈마 처리 공정에서는, 정전 척의 온도가 제 1 온도로 설정되고, 제 2 플라즈마 처리 공정에서는, 정전 척의 온도가 제 1 온도보다 낮은 제 2 온도로 설정된다.

Description

플라즈마 처리 장치 {PLASMA PROCESSING APPARATUS}
본 발명의 실시 형태는 에칭 방법에 관한 것으로, 특히, 제 1 유전체막 및 제 2 유전체막이 교호로 적층됨으로써 구성된 다층막을 가지는 제 1 영역과, 단층의 실리콘 산화막을 포함하는 제 2 영역을 에칭하는 방법에 관한 것이다.
반도체 장치의 일종으로서, 3 차원 구조를 가지는 NAND형 플래시 메모리 디바이스가 알려져 있다. 3 차원 구조를 가지는 NAND형 플래시 메모리 디바이스의 제조에 있어서는, 실리콘 산화막과 실리콘 질화막이 교호로 마련됨으로써 구성되는 다층막의 에칭을 행하여, 당해 다층막에 깊은 홀을 형성하는 공정이 행해진다. 이러한 에칭에 대해서는, 하기의 특허 문헌 1에 기재되어 있다.
구체적으로, 특허 문헌 1에는, 다층막 상에 마스크를 가지는 피처리체를 처리 가스의 플라즈마에 노출함으로써, 당해 다층막의 에칭을 행하는 방법이 기재되어 있다.
미국특허출원 공개명세서 제2013/0059450호
에칭의 대상인 피처리체에는, 제 1 유전체막과 실리콘 질화막인 제 2 유전체막이 교호로 마련됨으로써 구성되는 다층막을 가지는 제 1 영역과, 단층의 실리콘 산화막을 가지는 제 2 영역을 구비하는 것이 있다. 이러한 피처리체에 에칭을 행하여, 홀 및 트렌치 중 적어도 하나와 같은 스페이스를 제 1 영역과 제 2 영역의 쌍방에 형성하는 것이 요구되고 있다. 또한 이 에칭에는, 에칭 레이트의 저하를 억제하면서, 양호한 형상의 스페이스를 제 1 영역 및 제 2 영역에 형성하는 것이 요구된다.
일태양에 있어서는, 피처리체의 제 1 영역 및 제 2 영역을 에칭하는 방법이 제공된다. 제 1 영역은 제 1 유전체막 및 제 2 유전체막이 교호로 적층됨으로써 구성된 다층막을 가진다. 제 2 유전체막은 실리콘 질화막이다. 제 2 영역은 단층의 실리콘 산화막을 가진다. 피처리체는 제 1 영역 및 제 2 영역 상에 개구를 제공하는 마스크를 가진다. 이 방법은, (i) 피처리체를 플라즈마 처리 장치의 처리 용기 내에 마련된 정전 척 상에 배치하는 공정과, (ii) 처리 용기 내에서, 플루오르카본 가스, 및 산소 가스를 포함하는 제 1 처리 가스의 플라즈마를 생성하는 공정(이하, '제 1 플라즈마 처리 공정'이라고 함)과, (iii) 처리 용기 내에서, 수소 가스, 삼불화 질소 가스 및 탄소 함유 가스를 포함하는 제 2 처리 가스의 플라즈마를 생성하는 공정(이하, '제 2 플라즈마 처리 공정'이라고 함)을 포함한다. 이 방법에서는, 제 1 플라즈마 처리 공정에서 피처리체의 온도가 제 1 온도로 설정되고, 제 2 플라즈마 처리 공정에서 피처리체의 온도가 제 1 온도보다 낮은 제 2 온도로 설정된다.
제 1 처리 가스의 플라즈마에 의한 에칭은, 제 1 영역의 에칭 레이트보다 제 2 영역의 에칭 레이트가 높다고 하는 특성을 가진다. 또한, 제 1 처리 가스의 플라즈마에 의한 에칭은, 피처리체의 온도가 비교적 고온일 때는, 마스크에의 퇴적물의 부착을 저감할 수 있어, 마스크의 개구의 막힘 및 마스크의 개구의 폐색을 억제할 수 있다고 하는 특성을 가진다.
제 2 처리 가스의 플라즈마에 의한 에칭은, 제 2 영역의 에칭 레이트보다 제 1 영역의 에칭 레이트가 높다고 하는 특성을 가진다. 또한, 제 2 처리 가스의 플라즈마에 의한 에칭은, 피처리체의 온도가 비교적 저온일 때, 제 1 영역의 에칭 레이트가 높아지고, 또한 마스크의 깎임을 저감할 수 있다고 하는 특성을 가진다.
제 1 처리 가스의 플라즈마에 의한 에칭은 상술한 특성을 가지므로, 상기 일태양에 따른 방법에서는, 제 1 플라즈마 처리 공정의 실행 후에는, 제 1 영역에 형성된 스페이스의 깊이보다 제 2 영역에 형성된 스페이스의 깊이가 깊어진다. 또한, 제 1 플라즈마 처리 공정에서는, 정전 척의 온도가 비교적 고온인 제 1 온도로 설정되므로, 피처리체의 온도가 비교적 고온으로 설정된 상태에서, 제 1 처리 가스의 플라즈마에 의한 에칭이 행해진다. 따라서, 제 1 플라즈마 처리 공정의 실행 후의 마스크의 개구의 막힘 또는 마스크의 개구의 폐색이 억제된다.
또한, 제 2 처리 가스의 플라즈마에 의한 에칭은 상술한 특성을 가지므로, 상기 일태양에 따른 방법에서는, 제 2 플라즈마 처리 공정의 실행 후에는, 제 1 영역에 형성된 스페이스의 깊이와 제 2 영역에 형성된 스페이스의 깊이와의 차이가 저감 또는 해소된다. 또한 제 2 플라즈마 처리 공정에서는, 비교적 저온인 제 2 온도로 정전 척의 온도가 설정되므로, 피처리체의 온도가 비교적 저온으로 설정된 상태에서, 제 2 처리 가스의 플라즈마에 의한 에칭이 행해진다. 따라서, 제 1 영역의 에칭 레이트로서 높은 에칭 레이트가 얻어지고, 또한 마스크의 깎임이 억제된다. 이와 같이, 본 방법에 따르면, 제 1 플라즈마 처리 공정에서는 마스크의 개구의 막힘 또는 마스크의 개구의 폐색이 억제되고, 제 2 플라즈마 처리 공정에서는 마스크의 깎임이 억제되어, 마스크의 형상이 양호하게 유지된다. 결과적으로, 양호한 형상의 스페이스를 제 1 영역과 제 2 영역의 쌍방에 형성할 수 있다. 또한, 제 2 플라즈마 처리 공정에서 높은 에칭 레이트가 얻어지므로, 에칭 레이트의 저하가 억제된다.
일실시 형태에 있어서는, 제 1 플라즈마 처리 공정과 제 2 플라즈마 처리 공정이 연속하여 실행되어도 된다. 즉, 일실시 형태에 있어서는, 제 1 플라즈마 처리 공정과 제 2 플라즈마 처리 공정의 사이에, 플라즈마를 생성하지 않고, 처리 용기 내의 가스를 제 1 처리 가스로부터 제 2 처리 가스로 치환하는 기간이 마련되어 있지 않아도 된다. 이 실시 형태에 따르면 스루풋이 개선된다.
일실시 형태에 있어서, 제 2 처리 가스가 취화 수소 가스를 더 포함하고 있어도 된다.
일실시 형태에서는, 피처리체는, 제 1 영역 및 제 2 영역의 하지로서 실리콘 또는 텅스텐으로 형성된 하지층을 가지고, 제 1 플라즈마 처리 공정 및 제 2 플라즈마 처리 공정이 하지층이 노출되기 직전까지 행해진다. 즉, 제 1 플라즈마 처리 공정 및 제 2 플라즈마 처리 공정이 제 1 영역 및 제 2 영역이 하지층 상에 약간 남겨지도록 실행된다. 이 실시 형태의 방법은, 처리 용기 내에서, 플루오르카본 가스, 및 산소 가스를 포함하는 제 3 처리 가스의 플라즈마를 생성하는 공정(이하, '제 3 플라즈마 처리 공정'이라고 함)을 더 포함한다. 제 3 플라즈마 처리 공정에서는 정전 척의 온도는 제 1 온도보다 높은 제 3 온도로 설정된다. 이 실시 형태의 제 3 플라즈마 처리 공정에서 이용되는 제 3 처리 가스의 플라즈마는, 하지층을 실질적으로 에칭하지 않는 정도로 생성될 수 있다. 또한, 제 3 플라즈마 처리 공정에서는 정전 척의 온도가 고온인 제 3 온도로 설정되므로, 피처리체의 온도가 높아져, 하지층에 대한 활성종의 부착 계수가 작아진다. 따라서, 이 실시 형태에 따르면, 하지층이 노출되는 기간의 에칭에 기인하는 하지층의 손상을 억제할 수 있다.
일실시 형태에 있어서는, 각각이 제 1 플라즈마 처리 공정 및 제 2 플라즈마 처리 공정을 포함하는 복수 회의 시퀀스가 실행되어도 된다.
이상 설명한 바와 같이, 제 1 유전체막 및 실리콘 질화막인 제 2 유전체막이 교호로 적층됨으로써 구성된 다층막을 가지는 제 1 영역과, 단층의 실리콘 산화막을 가지는 제 2 영역을 에칭하는 기술에 있어서, 에칭 레이트의 저하를 억제하면서, 제 1 영역 및 제 2 영역의 쌍방에 양호한 형상의 스페이스를 형성하는 것이 가능해진다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 순서도이다.
도 2는 도 1에 나타내는 에칭 방법이 적용될 수 있는 피처리체의 일례를 나타내는 단면도이다.
도 3은 도 1에 나타내는 에칭 방법의 실시에 이용 가능한 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도이다.
도 4는 도 1에 나타내는 에칭 방법의 실행 중의 중간 단계의 피처리체 상태의 일례를 나타내는 단면도이다.
도 5는 도 1에 나타내는 에칭 방법의 실행 중의 중간 단계의 피처리체 상태의 일례를 나타내는 단면도이다.
도 6은 도 1에 나타내는 에칭 방법의 실행 후의 피처리체 상태의 일례를 나타내는 단면도이다.
이하, 도면을 참조하여 각종 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 에칭 방법을 나타내는 순서도이다. 도 1에 나타내는 방법(MT)은, 피처리체(이하, '웨이퍼(W)'라고 하는 경우가 있음)의 제 1 영역 및 제 2 영역에 대한 에칭을 행하여, 홀 또는 트렌치와 같은 스페이스를 제 1 영역 및 제 2 영역의 쌍방에 형성하는 방법이다. 이 방법(MT)은, 예를 들면 3 차원 구조를 가지는 NAND 플래시 메모리의 제조에 이용할 수 있다.
도 2는 도 1에 나타내는 에칭 방법이 적용될 수 있는 피처리체의 일례를 나타내는 단면도이다. 도 2에 나타내는 웨이퍼(W)는 하지층(UL), 제 1 영역(R1), 제 2 영역(R2) 및 마스크(MSK)를 가진다. 하지층(UL)은 기판 상에 마련된 층이다. 하지층(UL)은 예를 들면 실리콘 또는 텅스텐으로 형성된다. 보다 구체적인 일례에서는, 하지층(UL)은 다결정 실리콘층이다.
제 1 영역(R1) 및 제 2 영역(R2)은 하지층(UL)의 일주면 상에 마련되어 있다. 제 1 영역(R1)은 다층막을 가지고 있다. 이 다층막은 복수의 제 1 유전체막(IL1) 및 복수의 제 2 유전체막(IL2)을 가지고 있고, 복수의 제 1 유전체막(IL1) 및 복수의 제 2 유전체막(IL2)은 교호로 적층되어 있다. 복수의 제 1 유전체막(IL1)의 각각은 임의의 유전체막이다. 복수의 제 1 유전체막(IL1)의 각각은, 일실시 형태에서는 실리콘을 함유하는 막이며, 예를 들면 실리콘 산화막이다. 복수의 제 2 유전체막(IL2)은 실리콘 질화막이다. 복수의 제 1 유전체막(IL1)의 각각 두께는, 예를 들면 5 nm ~ 50 nm이며, 복수의 제 2 유전체막(IL2)의 각각의 두께는, 예를 들면 10 nm ~ 75 nm이다. 일실시 형태에서는, 다층막은 합계 24 층 이상의 막으로 구성된다. 제 2 영역(R2)은 단층의 실리콘 산화막으로 구성되어 있다. 제 2 영역(R2)의 두께는 제 1 영역(R1)의 두께와 대략 동일하다.
제 1 영역(R1) 상 및 제 2 영역(R2) 상에는 마스크(MSK)가 마련되어 있다. 마스크(MSK)는 제 1 영역(R1) 및 제 2 영역(R2)에 홀 또는 트렌치와 같은 스페이스를 형성하기 위한 패턴을 가지고 있다. 즉, 마스크(MSK)는 제 1 영역(R1) 상 및 제 2 영역(R2) 상에 개구(OP)를 제공하고 있다. 마스크(MSK)는 예를 들면 아몰퍼스 카본제일 수 있다. 혹은, 마스크(MSK)는 유기 폴리머, 폴리 실리콘, 또는 아몰퍼스 실리콘 등으로 구성되어 있어도 된다.
다시 도 1을 참조한다. 방법(MT)의 공정(ST1)에서는, 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 수용되고, 당해 플라즈마 처리 장치의 정전 척 상에 배치된다. 도 3은 도 1에 나타내는 에칭 방법의 실시에 이용 가능한 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도이다. 도 3에서는 일례의 플라즈마 처리 장치의 종단면에 있어서의 구조가 나타나 있다.
도 3에 나타내는 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치이다. 플라즈마 처리 장치(10)는 대략 원통 형상의 처리 용기(12)를 구비하고 있다. 처리 용기(12)는, 예를 들면 알루미늄으로 형성되어 있고, 그 내벽면에는 양극 산화 처리가 실시되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 저부 상에는 지지부(14)가 마련되어 있다. 지지부(14)는 대략 원통 형상을 가지고 있고, 석영 또는 알루미나와 같은 절연 재료로 형성되어 있다. 지지부(14)는 처리 용기(12) 내에서, 처리 용기(12)의 저부로부터 연직 방향으로 연장되어 있다. 처리 용기(12) 내에는 배치대(PD)가 마련되어 있다. 배치대(PD)는 지지부(14)에 의해 지지되어 있다.
배치대(PD)는 하부 전극(16) 및 정전 척(18)을 가지고 있다. 하부 전극(16)은 제 1 부재(16a) 및 제 2 부재(16b)를 포함하고 있다. 제 1 부재(16a) 및 제 2 부재(16b)는 알루미늄과 같은 금속으로 형성되어 있고, 대략 원반 형상을 가지고 있다. 제 2 부재(16b)는 제 1 부재(16a) 상에 마련되어 있고, 제 1 부재(16a)에 전기적으로 접속되어 있다.
정전 척(18)은 하부 전극(16) 상에 마련되어 있다. 구체적으로, 정전 척(18)은 제 2 부재(16b) 상에 마련되어 있다. 정전 척(18)은 그 상면 상에 배치된 웨이퍼(W)를 유지하도록 구성되어 있다. 구체적으로, 정전 척(18)은 대략 원반 형상의 절연막을 가지고 있고, 당해 절연막의 내부에 전극(18a)을 가지고 있다. 이 전극(18a)에는 스위치(SW)를 개재하여 직류 전원(22)이 접속되어 있다. 정전 척(18)은 직류 전원(22)으로부터의 직류 전압이 전극(18a)에 인가되면, 쿨롱력 등의 정전력을 발생한다. 정전 척(18)은 발생한 정전력에 의해 웨이퍼(W)를 흡착하여, 당해 웨이퍼(W)를 유지한다.
하부 전극(16)의 주연부 상에는 포커스 링(FR)이 마련되어 있다. 포커스 링(FR)은 환상(環狀) 판 형상을 가지고 있고, 웨이퍼(W)의 엣지 및 정전 척(18)의 엣지를 둘러싸도록 배치되어 있다. 포커스 링(FR)은 에칭 대상의 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있고, 예를 들면 석영으로 구성될 수 있다.
플라즈마 처리 장치(10)는 정전 척(18)의 온도를 제어하기 위한 온도 조정 기구를 가지고 있다. 구체적으로, 하부 전극(16)의 내부에는 유체용의 유로(16f)가 형성되어 있다. 유로(16f)에는 배관(26a) 및 배관(26b)이 접속되어 있다. 배관(26a) 및 배관(26b)은 처리 용기(12)의 외부에 마련된 칠러 유닛(CU)에 접속되어 있다. 유로(16f)에는 칠러 유닛(CU)으로부터 배관(26a)을 거쳐 열 매체가 공급된다. 유로(16f)로 공급된 열 매체는 배관(26b)을 거쳐 칠러 유닛(CU)으로 되돌려진다. 이와 같이, 유로(16f)와 칠러 유닛(CU)의 사이에서는 열 매체가 순환된다. 이에 의해, 정전 척(18)의 온도가 조정되고, 그 결과 웨이퍼(W)의 온도가 조정되도록 되어 있다.
또한, 온도 조정 기구의 일부로서, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(18)의 상면과 웨이퍼(W)의 이면과의 사이로 공급한다. 또한, 온도 조정 기구의 일부로서, 정전 척(18)의 내부에는 히터(18h)가 마련되어 있다. 히터(18h)는 히터 전원(HP)에 접속되어 있다. 히터(18h)는 히터 전원(HP)으로부터의 전력에 의해 발열한다. 이에 의해, 정전 척(18)의 온도가 조정되고, 그 결과, 웨이퍼(W)의 온도가 조정되도록 되어 있다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 더 구비하고 있다. 상부 전극(30)은 배치대(PD)의 상방에 마련되어 있고, 당해 배치대(PD)와 대향 배치되어 있다. 이들 상부 전극(30)과 배치대(PD)의 사이에는 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 구획 형성되어 있다.
상부 전극(30)은 절연성 차폐 부재(32)를 개재하여 처리 용기(12)의 상부에 지지되어 있다. 상부 전극(30)은 천판(34) 및 지지체(36)를 포함할 수 있다. 천판(34)은 처리 공간(S)에 면하고 있고, 복수의 가스 토출 홀(34a)을 제공하고 있다. 이 천판(34)은 줄열이 적은 저저항의 도전체 또는 반도체로 구성될 수 있다.
지지체(36)는 천판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 지지체(36)는 수냉 구조를 가질 수 있다. 지지체(36)의 내부에는 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출 홀(34a)에 연통하는 복수의 가스 통류 홀(36b)이 하방으로 연장되어 있다. 또한, 지지체(36)에는 가스 확산실(36a)로 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는 밸브군(42) 및 유량 제어기군(44)을 개재하여 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은 제 1 처리 가스, 제 2 처리 가스 및 제 3 처리 가스를 위한 복수의 가스 소스를 포함하고 있다. 구체적으로, 복수의 가스 소스는 플루오르카본 가스용의 하나 이상의 가스 소스, 산소 가스(O2 가스)용의 가스 소스, 수소 가스(H2 가스)용의 가스 소스, 하이드로 플루오르카본 가스용의 가스 소스, 삼불화 질소 가스(NF3 가스)용의 가스 소스, 취화 수소 가스(HBr 가스)용의 가스 소스, 탄소 함유 가스용의 가스 소스, 및 희가스용의 가스 소스를 포함하고 있다. 플루오르카본 가스는, 일례에서는 C4F6 가스, C4F8 가스 및 CF4 가스 중 하나 이상을 포함하고 있다. 하이드로 플루오르카본 가스는 일례에서는 CH2F2 가스이다. 탄소 함유 가스는 탄소를 포함하는 임의의 가스이며, 일례에서는 메탄 가스(CH4 가스)와 같은 탄화 수소 가스일 수 있다. 희가스는 임의의 희가스이며, 일례에서는 Ar 가스이다.
밸브군(42)은 복수의 밸브를 가지고 있다. 또한, 유량 제어기군(44)은 매스 플로우 컨트롤러(MFC)와 같은 복수의 유량 제어기를 가지고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 유량 제어기군(44)의 대응의 유량 제어기 및 밸브군(42)의 대응의 밸브를 개재하여 가스 공급관(38)에 접속되어 있다. 따라서, 플라즈마 처리 장치(10)에서는, 복수의 가스 소스 중 선택된 가스 소스로부터의 가스가 처리 용기(12) 내로 공급되도록 되어 있다. 구체적으로, 제 1 처리 가스, 제 2 처리 가스 및 제 3 처리 가스가 선택적으로 처리 용기(12) 내에 공급되도록 되어 있다. 또한, 제 1 처리 가스, 제 2 처리 가스 및 제 3 처리 가스의 상세에 대해서는 후술한다.
플라즈마 처리 장치(10)는 접지 도체(12a)를 더 구비할 수 있다. 접지 도체(12a)는 대략 원통 형상을 가지고 있고, 처리 용기(12)의 측벽으로부터 상부 전극(30)의 높이 위치보다 상방으로 연장되도록 마련되어 있다.
또한 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 퇴적물 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적물 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적물 실드(46)는 처리 용기(12)에 에칭 부생물이 부착하는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
지지부(14)와 처리 용기(12)의 내벽과의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)에는, 그 판 두께 방향으로 관통하는 복수의 관통 홀이 형성되어 있다. 배기 플레이트(48)는, 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방에 있어서 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 압력 조정 밸브 및 터보 분자 펌프와 같은 진공 펌프를 가지고 있고, 처리 용기(12) 내를 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반송용의 개구(12g)가 마련되어 있고, 이 개구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
처리 용기(12)의 내벽에는 도전성 부재(GND 블록)(56)가 마련되어 있다. 도전성 부재(56)는 높이 방향에서 웨이퍼(W)와 대략 동일한 높이에 위치하도록, 처리 용기(12)의 내벽에 장착되어 있다. 이 도전성 부재(56)는 그라운드에 DC적으로 접속되어 있고, 이상 방전 방지 효과를 발휘한다. 또한, 도전성 부재(56)는 플라즈마 생성 영역에 마련되어 있으면 되며, 그 설치 위치는 도 3에 나타내는 위치에 한정되지 않는다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 제 1 고주파를 발생하는 전원이며, 27 ~ 100 MHz의 주파수, 일례에서는 100 MHz의 고주파를 발생한다. 제 1 고주파 전원(62)은 정합기(66)를 개재하여 하부 전극(16)에 접속되어 있다. 정합기(66)는 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(16)측)의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다. 또한, 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파, 즉 고주파 바이어스를 발생하는 전원이며, 400 kHz ~ 13.56 MHz의 범위 내의 주파수, 일례에서는 400 kHz의 고주파 바이어스를 발생한다. 제 2 고주파 전원(64)은 정합기(68)를 개재하여 하부 전극(16)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(16)측)의 입력 임피던스를 정합시키기 위한 회로를 가지고 있다.
또한, 플라즈마 처리 장치(10)는 직류 전원부(70)를 더 구비하고 있다. 직류 전원부(70)는 상부 전극(30)에 접속되어 있다. 직류 전원부(70)는 음의 직류 전압을 발생하고, 당해 직류 전압을 상부 전극(30)에 부여하는 것이 가능하다.
또한, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비하고 있다. 이 제어부(Cnt)는 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위하여 커멘드의 입력 조작 등을 행할 수 있고, 또한, 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램, 또는 처리 조건에 따라 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉, 처리 레시피가 저장된다.
일실시 형태에서는, 제어부(Cnt)는, 방법(MT)용의 처리 레시피에 따라, 방법(MT)의 각 공정에서, 스위치(SW), 밸브군(42)의 복수의 밸브, 유량 제어기군(44)의 복수의 유량 제어기, 배기 장치(50), 제 1 고주파 전원(62), 정합기(66), 제 2 고주파 전원(64), 정합기(68), 칠러 유닛(CU), 히터 전원(HP) 등의 플라즈마 처리 장치(10)의 각부를 제어한다.
다시 도 1을 참조하여, 방법(MT)의 설명을 계속한다. 이하의 설명에서는, 도 1과 함께 도 4 ~ 도 6을 참조한다. 도 4 및 도 5는 도 1에 나타내는 에칭 방법의 실행 중의 중간 단계의 피처리체 상태의 일례를 나타내는 단면도이다. 또한, 도 6은 도 1에 나타내는 에칭 방법의 실행 후의 피처리체 상태의 일례를 나타내는 단면도이다.
도 1에 나타내는 바와 같이, 방법(MT)에서는, 먼저, 상술한 바와 같이 공정(ST1)이 실행된다. 공정(ST1)에서는 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 수용되고, 정전 척 상에 배치된다. 플라즈마 처리 장치(10)가 이용되는 경우에는, 웨이퍼(W)는 정전 척(18) 상에 배치된다. 이 후, 직류 전원(22)으로부터의 전압이 정전 척(18)의 전극(18a)에 부여된다. 이에 의해, 웨이퍼(W)가 정전 척(18)에 의해 유지된다.
이어서, 방법(MT)에서는 공정(ST2)이 실행된다. 공정(ST2)에서는, 플라즈마 처리 장치의 처리 용기 내에 있어서, 제 1 처리 가스의 플라즈마가 생성된다 ("제 1 플라즈마 처리 공정"). 제 1 처리 가스는 한 종류 이상의 플루오르카본 가스 및 산소 가스(O2 가스)를 포함한다. 일실시 형태에서는, 제 1 처리 가스는 플루오르카본 가스로서 C4F6 가스 및 C4F8 가스를 포함한다. 또한 일실시 형태에서는, 제 1 처리 가스는 하이드로 플루오르카본 가스 및 희가스 중 적어도 하나를 더 포함하고 있어도 된다. 하이드로 플루오르카본 가스로서는 CH2F2 가스를 이용할 수 있다. 희가스로서는 임의의 희가스를 이용할 수 있다. 예를 들면, 희가스로서 Ar 가스를 이용할 수 있다.
공정(ST2)에서는 처리 용기 내의 공간의 압력이 정해진 압력으로 조정된다. 또한, 공정(ST2)에서는 정전 척의 온도가 제 1 온도로 설정된다. 제 1 온도는 후술하는 공정(ST3)에서 설정되는 정전 척의 온도인 제 2 온도보다 높은 온도이다. 일실시 형태에서는, 제 1 온도는 20℃ 이상, 40℃ 이하의 온도이다. 또한, 웨이퍼(W)는 플라즈마로부터의 복사열을 받으므로, 웨이퍼(W)의 온도는 정전 척의 온도보다 10℃ ~ 15℃정도 높은 온도가 된다. 따라서 공정(ST2)에서는, 웨이퍼(W)의 온도는 30℃ 이상, 55℃ 이하의 온도로 설정된다. 또한 공정(ST2)에서는, 처리 용기 내로 공급된 제 1 처리 가스가 여기되어, 플라즈마가 생성된다.
플라즈마 처리 장치(10)를 이용하는 경우에는, 공정(ST2)에서, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 제 1 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 배기 장치(50)에 의해 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 조정된다. 또한, 칠러 유닛(CU) 및 히터(18h) 중 적어도 하나에 의해 정전 척(18)의 온도가 제 1 온도로 설정된다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 및 제 2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(16)에 공급된다. 이에 의해, 처리 용기(12) 내에서 제 1 처리 가스의 플라즈마가 생성된다.
공정(ST2)에서는, 도 4에 나타내는 바와 같이, 마스크(MSK)의 개구(OP)를 개재하여 노출되어 있는 부분에서 제 1 영역(R1)이 에칭되어, 당해 제 1 영역(R1)에 스페이스(SP1)가 형성된다. 또한, 마스크(MSK)의 개구(OP)를 개재하여 노출되어 있는 부분에서 제 2 영역(R2)이 에칭되어, 당해 제 2 영역(R2)에 스페이스(SP2)가 형성된다. 또한 공정(ST2)의 에칭 시에는, 마스크(MSK)의 표면, 및, 에칭에 의해 형성된 스페이스를 구획 형성하는 벽면에 퇴적물(DP)이 형성된다. 퇴적물(DP)은 탄소, 플루오르카본, 및 에칭 부생성물 등 중 적어도 하나에 의해 구성된다.
공정(ST2)의 제 1 처리 가스의 플라즈마에 의한 에칭은, 제 1 영역(R1)의 에칭 레이트보다 제 2 영역(R2)의 에칭 레이트가 높다고 하는 특성을 가진다. 또한, 제 1 처리 가스의 플라즈마에 의한 에칭은, 정전 척의 온도, 즉 웨이퍼(W)의 온도가 고온일 때는, 마스크에의 퇴적물의 부착을 저감할 수 있어, 마스크(MSK)의 개구(OP)의 막힘 및 마스크(MSK)의 개구(OP)의 폐색을 억제할 수 있다고 하는 특성을 가진다.
제 1 처리 가스의 플라즈마에 의한 에칭은 상술한 특성을 가지므로, 방법(MT)에서는, 제 1 플라즈마 처리 공정의 실행 후에는, 제 1 영역(R1)에 형성된 스페이스의 깊이보다 제 2 영역(R2)에 형성된 스페이스의 깊이가 깊어진다. 또한 공정(ST2)에서는, 정전 척의 온도가 비교적 고온인 제 1 온도로 설정되므로, 웨이퍼(W)의 온도가 비교적 고온으로 설정된 상태에서, 제 1 처리 가스의 플라즈마에 의한 에칭이 행해진다. 따라서, 공정(ST2)의 실행 후의 마스크(MSK)의 개구(OP)의 막힘 또는 마스크(MSK)의 개구(OP)의 폐색이 억제된다.
이어서, 방법(MT)에서는 공정(ST3)이 실행된다. 공정(ST3)에서는 플라즈마 처리 장치의 처리 용기 내에서 제 2 처리 가스의 플라즈마가 생성된다 ("제 2 플라즈마 처리 공정"). 제 2 처리 가스는 수소 가스(H2 가스), 삼불화 질소 가스(NF3 가스) 및 탄소 함유 가스를 포함한다. 제 2 처리 가스에 포함되는 탄소 함유 가스는 탄소를 포함하는 임의의 가스이며, 일례에서는 메탄 가스(CH4 가스)와 같은 탄화 수소 가스일 수 있다. 일실시 형태에서는, 제 2 처리 가스는 취화 수소 가스(HBr 가스)를 더 포함하고 있어도 된다. 또한 일실시 형태에서는, 제 2 처리 가스는 하이드로 플루오르카본 가스 및 플루오르카본 가스 중 적어도 하나를 더 포함하고 있어도 된다. 하이드로 플루오르카본 가스로서는 예를 들면 CH2F2 가스를 이용할 수 있다. 또한, 플루오르카본 가스로서는 CF4 가스를 이용할 수 있다.
공정(ST3)에서는 처리 용기 내의 공간의 압력이 정해진 압력으로 조정된다. 또한, 공정(ST3)에서는 정전 척의 온도가 제 2 온도로 설정된다. 제 2 온도는 제 1 온도보다 낮은 온도이다. 일실시 형태에서는, 제 2 온도는 20℃보다 낮은 온도이다. 또한, 웨이퍼(W)는 플라즈마로부터의 복사열을 받으므로, 공정(ST3)에서는 웨이퍼(W)의 온도는 30℃보다 낮은 온도로 설정된다. 또한 공정(ST3)에서는, 처리 용기 내로 공급된 제 2 처리 가스가 여기되어, 플라즈마가 생성된다.
플라즈마 처리 장치(10)를 이용하는 경우에는, 공정(ST3)에서, 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 제 2 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 배기 장치(50)에 의해 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 조정된다. 또한, 칠러 유닛(CU) 및 히터(18h) 중 적어도 하나에 의해, 정전 척(18)의 온도가 제 2 온도로 설정된다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 및 제 2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(16)에 공급된다. 이에 의해, 처리 용기(12) 내에서 제 2 처리 가스의 플라즈마가 생성된다.
공정(ST3)에서는, 도 5에 나타내는 바와 같이, 마스크(MSK)의 개구(OP)를 개재하여 노출되어 있는 부분에서 제 1 영역(R1)이 더 에칭되어, 스페이스(SP1)의 깊이가 깊어진다. 또한, 마스크(MSK)의 개구(OP)를 개재하여 노출되어 있는 부분에서 제 2 영역(R2)이 에칭되어, 스페이스(SP2)의 깊이가 깊어진다. 또한, 공정(ST3)의 에칭 시에 있어서는, 마스크(MSK)의 표면, 및, 에칭에 의해 형성된 스페이스를 구획 형성하는 벽면에 퇴적물(DP)이 형성된다. 퇴적물(DP)은 탄소, 탄화 수소, 및 에칭 부생성물 등 중 적어도 하나에 의해 구성된다.
공정(ST3)의 제 2 처리 가스의 플라즈마에 의한 에칭은, 제 2 영역(R2)의 에칭 레이트보다 제 1 영역(R1)의 에칭 레이트가 높다고 하는 특성을 가진다. 또한, 제 2 처리 가스의 플라즈마에 의한 에칭은, 정전 척의 온도, 즉, 웨이퍼(W)의 온도가 저온일 때, 제 1 영역(R1)의 에칭 레이트가 높아지고, 또한 마스크(MSK)의 깎임을 저감할 수 있다고 하는 특성을 가진다.
제 2 처리 가스의 플라즈마에 의한 에칭은 상술한 특성을 가지므로, 공정(ST3)의 실행 후에는, 제 1 영역(R1)에 형성된 스페이스(SP1)의 깊이와 제 2 영역(R2)에 형성된 스페이스(SP2)의 깊이와의 차이가 저감 또는 해소된다. 또한 공정(ST3)에서는, 비교적 저온인 제 2 온도로 정전 척의 온도가 설정되므로, 웨이퍼(W)의 온도가 비교적 저온으로 설정된 상태에서, 제 2 처리 가스의 플라즈마에 의한 에칭이 행해진다. 따라서, 제 1 영역(R1)의 에칭 레이트로서 높은 에칭 레이트가 얻어지고, 또한 마스크(MSK)의 깎임이 억제된다. 이와 같이, 방법(MT)에 의하면, 공정(ST2)에서는 마스크(MSK)의 개구(OP)의 막힘 또는 마스크(MSK)의 개구(OP)의 폐색이 억제되고, 공정(ST3)에서는 마스크(MSK)의 깎임이 억제되므로, 마스크(MSK)의 형상이 양호하게 유지된다. 결과적으로, 양호한 형상의 스페이스(SP1) 및 스페이스(SP2)를 제 1 영역(R1)과 제 2 영역(R2)의 각각에 형성할 수 있다. 또한 공정(ST3)에서는, 높은 에칭 레이트가 얻어지므로, 방법(MT)에 있어서의 에칭 레이트의 저하가 억제된다.
방법(MT)에서는 이어지는 공정(STJ)에서, 정지 조건이 충족되는지 여부가 판정된다. 정지 조건은 공정(ST2) 및 공정(ST3)을 포함하는 시퀀스의 실행 횟수가 정해진 횟수에 달하고 있을 때 충족되는 것으로 판정된다. 이 정해진 횟수는 1 회여도 되고, 복수 회여도 된다. 정해진 횟수가 1 회인 경우에는 공정(STJ)은 불필요하다. 정해진 횟수가 복수 회인 실시 형태에서는, 공정(STJ)에서 정지 조건이 충족되지 않는다고 판정되는 경우에, 다시 공정(ST2) 및 공정(ST3)이 차례로 실행된다. 한편, 공정(STJ)에서 정지 조건이 충족된다고 판정되는 경우에는, 공정(ST2) 및 공정(ST3)을 포함하는 시퀀스의 실행이 종료된다. 또한 정해진 횟수가 복수 회인 실시 형태에서는, 각 시퀀스에 있어서의 공정(ST2)의 실행 시간 및 공정(ST3)의 실행 시간은 각각, 정해진 횟수가 1회인 실시 형태에서의 공정(ST2)의 실행 시간 및 공정(ST3)의 실행 시간보다 짧게 설정된다. 이와 같이, 공정(ST2) 및 공정(ST3)을 포함하는 복수 회의 시퀀스를 실행함으로써, 제 1 영역(R1)과 제 2 영역(R2)에 형성되는 스페이스의 깊이의 차이를 작게 유지하면서, 제 1 영역(R1) 및 제 2 영역(R2)의 에칭을 진행시키는 것이 가능해진다.
일실시 형태의 방법(MT)에서는, 공정(ST2) 및 공정(ST3)은 하지층(UL)이 노출되기 직전까지 실행된다. 즉, 공정(ST2) 및 공정(ST3)은 제 1 영역(R1) 및 제 2 영역(R2)이 하지층 상에 약간 남겨지도록 실행된다. 그리고, 공정(ST4)이 실행된다. 공정(ST4)에서는, 플라즈마 처리 장치의 처리 용기 내에서 제 3 처리 가스의 플라즈마가 생성된다. 제 3 처리 가스에는 제 1 처리 가스와 동일한 처리 가스를 이용할 수 있다.
공정(ST4)에서는 처리 용기 내의 공간의 압력이 정해진 압력으로 조정된다. 또한 공정(ST4)에서는, 정전 척의 온도가 제 3 온도로 설정된다. 제 3 온도는 제 1 온도보다 높은 온도이다. 일실시 형태에서는, 제 3 온도는 70℃ 이상의 온도이다. 또한, 웨이퍼(W)는 플라즈마로부터의 복사열을 받으므로, 웨이퍼(W)의 온도는 정전 척의 온도보다 10℃ ~ 15℃ 정도 높은 온도가 된다. 따라서 공정(ST4)에서는, 웨이퍼(W)의 온도는 80℃ 이상의 온도로 설정된다. 또한 공정(ST4)에서는, 처리 용기 내로 공급된 제 3 처리 가스가 여기되어, 플라즈마가 생성된다.
플라즈마 처리 장치(10)를 이용하는 경우에는, 공정(ST4)에서 가스 소스군(40)의 복수의 가스 소스 중 선택된 가스 소스로부터 제 3 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 배기 장치(50)에 의해, 처리 용기(12) 내의 공간의 압력이 정해진 압력으로 조정된다. 또한, 칠러 유닛(CU) 및 히터(18h) 중 적어도 하나에 의해, 정전 척(18)의 온도가 제 3 온도로 설정된다. 또한, 제 1 고주파 전원(62)으로부터의 고주파 및 제 2 고주파 전원(64)으로부터의 고주파 바이어스가 하부 전극(16)에 공급된다. 이에 의해, 처리 용기(12) 내에서 제 3 처리 가스의 플라즈마가 생성된다.
공정(ST4)에서는, 도 6에 나타내는 바와 같이, 마스크(MSK)의 개구(OP)를 개재하여 노출되어 있는 부분에서 제 1 영역(R1) 및 제 2 영역(R2)이 더 에칭된다. 이에 의해, 스페이스(SP1) 및 스페이스(SP2)를 개재하여 하지층(UL)이 노출된다. 또한, 공정(ST4)의 에칭 시에는, 공정(ST2)의 에칭 시와 마찬가지로, 마스크(MSK)의 표면, 및, 에칭에 의해 형성된 스페이스를 구획 형성하는 벽면에 퇴적물(DP)이 형성된다.
공정(ST4)에서 이용되는 제 3 처리 가스의 플라즈마는, 하지층을 실질적으로 에칭하지 않는 정도로 생성될 수 있다. 또한, 공정(ST4)에서는 정전 척의 온도가 비교적 고온인 제 3 온도로 설정되므로, 웨이퍼(W)의 온도가 높아져, 하지층(UL)에 대한 활성종의 부착 계수가 작아진다. 따라서, 하지층(UL)이 노출되는 기간의 에칭에 기인하는 하지층(UL)의 손상을 억제할 수 있다.
이상, 실시 형태의 방법(MT)에 대하여 설명했지만, 상술한 실시 형태에 한정되지 않고 각종 변형 태양을 구성 가능하다. 예를 들면, 방법(MT)의 실행에 이용되는 플라즈마 처리 장치는 용량 결합형 플라즈마 처리 장치에 한정되지 않고, 유도 결합형 플라즈마 처리 장치, 혹은 마이크로파와 같은 표면파를 플라즈마원으로서 이용하는 플라즈마 처리 장치여도 된다. 또한, 방법(MT)은 공정(ST4)을 포함하고 있지만, 공정(ST2) 및 공정(ST3)의 실행에 의해 하지층(UL)을 노출시켜, 공정(ST4)을 생략해도 된다.
또한, 제 1 처리 가스와 제 2 처리 가스가 플라즈마 처리 장치의 처리 용기 내에서 혼합된 상태에서 플라즈마가 생성되는 것을 회피하기 위하여, 공정(ST2)과 공정(ST3)의 사이에는 플라즈마를 생성하지 않고, 플라즈마 처리 장치의 처리 용기 내의 가스를 제 1 처리 가스로부터 제 2 처리 가스로 치환하기 위한 기간(이하, '가스 치환 기간'이라고 함)이 마련되어 있어도 된다. 예를 들면, 플라즈마 처리 장치(10)를 이용하는 경우에는, 공정(ST2)과 공정(ST3) 사이의 가스 치환 기간에, 제 1 고주파 전원(62)으로부터의 고주파를 하부 전극(16)에 공급하지 않은 상태에서, 가스 소스군(40)으로부터의 가스가 제 1 처리 가스로부터 제 2 처리 가스로 전환되고, 처리 용기(12) 내의 가스가 제 1 처리 가스로부터 제 2 처리 가스로 치환된다. 이 가스 치환 기간은, 처리 용기 내의 가스가 제 1 처리 가스로부터 제 2 처리 가스로 치환되었다고 간주할 수 있는 정해진 시간 길이의 기간이다.
한편, 공정(ST2)과 공정(ST3)이 연속하여 실행되어도 된다. 즉, 공정(ST2)과 공정(ST3) 사이에 가스 치환 기간이 마련되어 있지 않아도 된다. 예를 들면, 공정(ST2)의 실행 기간과 공정(ST3)의 실행 기간에 걸쳐 연속적으로 플라즈마가 생성되어 있어도 된다. 또한, 공정(ST2)의 실행 기간 및 공정(ST3)의 실행 기간의 각각에 있어서, 플라즈마가 간헐적으로 생성되어도 된다. 즉, 공정(ST2)의 실행 기간 및 공정(ST3)의 실행 기간의 각각에 있어서, 플라즈마가 생성되는 기간과 실질적으로 플라즈마가 생성되지 않는 기간이 교호로 반복되어도 된다. 예를 들면, 공정(ST2)의 실행 기간 및 공정(ST3)의 실행 기간의 각각에 있어서, 플라즈마 생성용의 고주파로서 펄스 변조된 고주파가 이용되어도 된다. 또한, 펄스 변조된 고주파에 동기 또는 위상 반전하여, 고주파 바이어스가 펄스 변조되어도 된다.
10 : 플라즈마 처리 장치
12 : 처리 용기
PD : 배치대
16 : 하부 전극
18 : 정전 척
30 : 상부 전극
50 : 배기 장치
62 : 제 1 고주파 전원
64 : 제 2 고주파 전원
Cnt : 제어부
W : 웨이퍼
R1 : 제 1 영역
R2 : 제 2 영역
IL1 : 제 1 유전체막
IL2 : 제 2 유전체막
MSK : 마스크

Claims (5)

  1. 플라즈마 처리 장치에 있어서,
    처리 용기와,
    상기 처리 용기 내에 마련된 정전 척과,
    제어부
    를 구비하고,
    상기 플라즈마 처리 장치를 이용하여 피처리체의 제 1 영역 및 제 2 영역을 에칭하고, 상기 제 1 영역은 제 1 유전체막 및 제 2 유전체막이 교호로 적층됨으로써 구성된 다층막을 가지고, 상기 제 2 유전체막은 실리콘 질화막이며, 상기 제 2 영역은 단층의 실리콘 산화막을 가지고, 상기 피처리체는 상기 제 1 영역 및 상기 제 2 영역 상에 개구를 제공하는 마스크를 가지며,
    상기 제어부는,
    상기 피처리체를 상기 정전 척 상에 배치하는 공정과,
    상기 처리 용기 내에서, 플루오르카본 가스, 및 산소 가스를 포함하는 제 1 처리 가스의 플라즈마를 생성하는 공정과,
    상기 처리 용기 내에서, 수소 가스, 삼불화 질소 가스 및 탄소 함유 가스를 포함하는 제 2 처리 가스의 플라즈마를 생성하는 공정
    을 포함하는 처리를 실행하도록 구성되고,
    상기 제 1 처리 가스의 플라즈마를 생성하는 공정 및 상기 제 2 처리 가스의 플라즈마를 생성하는 공정 각각에서, 상기 제 1 영역 및 상기 제 2 영역은 동시에 에칭되고,
    제 1 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서 상기 정전 척의 온도가 제 1 온도로 설정되고,
    제 2 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서 상기 정전 척의 온도가 상기 제 1 온도보다 낮은 제 2 온도로 설정되는
    플라즈마 처리 장치.
  2. 제 1 항에 있어서,
    제 1 처리 가스의 플라즈마를 생성하는 상기 공정과 제 2 처리 가스의 플라즈마를 생성하는 상기 공정이 연속적으로 실행되는 플라즈마 처리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 처리 가스가 취화 수소 가스를 더 포함하는 플라즈마 처리 장치.
  4. 플라즈마 처리 장치에 있어서,
    처리 용기와,
    상기 처리 용기 내에 마련된 정전 척과,
    제어부
    를 구비하고,
    상기 플라즈마 처리 장치를 이용하여 피처리체의 제 1 영역 및 제 2 영역을 에칭하고, 상기 제 1 영역은 제 1 유전체막 및 제 2 유전체막이 교호로 적층됨으로써 구성된 다층막을 가지고, 상기 제 2 유전체막은 실리콘 질화막이며, 상기 제 2 영역은 단층의 실리콘 산화막을 가지고, 상기 피처리체는 상기 제 1 영역 및 상기 제 2 영역 상에 개구를 제공하는 마스크를 가지며,
    상기 제어부는,
    상기 피처리체를 상기 정전 척 상에 배치하는 공정과,
    상기 처리 용기 내에서, 플루오르카본 가스, 및 산소 가스를 포함하는 제 1 처리 가스의 플라즈마를 생성하는 공정과,
    상기 처리 용기 내에서, 수소 가스, 삼불화 질소 가스 및 탄소 함유 가스를 포함하는 제 2 처리 가스의 플라즈마를 생성하는 공정과,
    상기 처리 용기 내에서, 플루오르카본 가스, 및 산소 가스를 포함하는 제 3 처리 가스의 플라즈마를 생성하는 공정
    을 포함하는 처리를 실행하도록 구성되고,
    제 1 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서 상기 정전 척의 온도가 제 1 온도로 설정되고,
    제 2 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서 상기 정전 척의 온도가 상기 제 1 온도보다 낮은 제 2 온도로 설정되고,
    상기 피처리체는, 상기 제 1 영역 및 상기 제 2 영역의 하지로서 실리콘 또는 텅스텐으로 형성된 하지층을 가지고,
    제 1 처리 가스의 플라즈마를 생성하는 상기 공정 및 제 2 처리 가스의 플라즈마를 생성하는 상기 공정이, 상기 하지층이 노출되기 직전까지 행해지고,
    제 3 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서 상기 정전 척의 온도가 상기 제 1 온도보다 높은 제 3 온도로 설정되는
    플라즈마 처리 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    각각이 제 1 처리 가스의 플라즈마를 생성하는 상기 공정 및 제 2 처리 가스의 플라즈마를 생성하는 상기 공정을 포함하는 복수 회의 시퀀스가 실행되는 플라즈마 처리 장치.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6878174B2 (ja) * 2017-06-29 2021-05-26 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6948181B2 (ja) * 2017-08-01 2021-10-13 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6960351B2 (ja) * 2018-02-19 2021-11-05 東京エレクトロン株式会社 処理方法
CN111640661B (zh) * 2019-03-01 2024-01-30 东京毅力科创株式会社 基板处理方法、基板处理装置以及存储介质
JP7228413B2 (ja) * 2019-03-11 2023-02-24 東京エレクトロン株式会社 プラズマ処理方法、及び、プラズマ処理装置
JP2022101060A (ja) * 2020-12-24 2022-07-06 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133293A (ja) * 2001-10-30 2003-05-09 Mitsubishi Electric Corp 半導体装置の製造方法
JP2006203035A (ja) * 2005-01-21 2006-08-03 Tokyo Electron Ltd プラズマエッチング方法
US8937292B2 (en) * 2011-08-15 2015-01-20 Unity Semiconductor Corporation Vertical cross point arrays for ultra high density memory applications
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
JP5264834B2 (ja) * 2010-06-29 2013-08-14 東京エレクトロン株式会社 エッチング方法及び装置、半導体装置の製造方法
JP2012077983A (ja) 2010-09-30 2012-04-19 Daikin Industries Ltd 冷凍回路
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
JP5804978B2 (ja) * 2011-03-03 2015-11-04 東京エレクトロン株式会社 プラズマエッチング方法及びコンピュータ記録媒体
US8598040B2 (en) 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
US20130122712A1 (en) * 2011-11-14 2013-05-16 Jong Mun Kim Method of etching high aspect ratio features in a dielectric layer
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6059048B2 (ja) * 2013-03-11 2017-01-11 東京エレクトロン株式会社 プラズマエッチング方法
JP6211947B2 (ja) * 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法
JP6255187B2 (ja) * 2013-08-20 2017-12-27 東京エレクトロン株式会社 シリコン酸化膜をエッチングする方法
JP6140575B2 (ja) * 2013-08-26 2017-05-31 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014069559A1 (ja) * 2012-11-01 2014-05-08 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

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