KR102454587B1 - 복합 산화물 및 트랜지스터 - Google Patents
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- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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Abstract
신규 재료 및 신규 재료를 사용한 트랜지스터를 제공한다. 적어도 2개의 영역을 가지는 복합 산화물로서, 영역 중 하나는 In, Zn, 및 원소 M1(원소 M1은 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Ζr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나, 또는 복수)을 포함하고, 영역 중 다른 하나는, In, Zn, 및 원소 M2(원소 M2는 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Ζr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나, 또는 복수)를 포함하고, 원소 M1을 포함하는 영역에서의, In, Zn, 및 원소 M1에 대한 원소 M1의 비율은 원소 M2를 포함하는 영역에서의, In, Zn, 및 원소 M2에 대한 원소 M2의 비율보다 낮고, 복합 산화물을 X선 회절법 측정에서 해석하고, 또한 X선 회절의 피크 강도가 검출되는 각도를 대칭축으로 한 경우, X선 회절법 측정의 회절 패턴의 결과가 좌우 비대칭이다.
Description
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는, 금속 산화물 또는 상기 금속 산화물의 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 가지는 경우가 있다.
In-Ga-Zn계 금속 산화물을 사용하여 트랜지스터를 제작하는 기술이 개시(開示)되어 있다(예를 들어 특허문헌 1 참조).
또한 비특허문헌 1에서는 트랜지스터의 활성층으로서, In-Zn 산화물과 In-Ga-Zn 산화물의 2층 적층의 금속 산화물을 가지는 구조가 검토되고 있다.
John F. Wager, 'Oxide TFTs:A Progress Report', Information Display 1/16, SID 2016, Jan/Feb 2016, Vol.32, No.1, p.16-21
비특허문헌 1에서는, 채널 보호형의 보텀 게이트형의 트랜지스터에서 트랜지스터의 활성층으로서, 인듐 아연 산화물과 IGZO의 2층 적층으로 하고, 채널이 형성되는 인듐 아연 산화물의 막 두께를 10nm로 함으로써 높은 전계 효과 이동도(μ=62cm2V-1s-1)를 실현하고 있다. 한편으로 트랜지스터 특성 중 하나인 S값(Subthreshold Swing, SS라고도 함)이 0.41V/decade로 크다. 또한, 트랜지스터 특성 중 하나인, 문턱 전압(Vth라고도 함)이 -2.9V이며, 소위 노멀리 온의 트랜지스터 특성이다.
상술한 문제를 감안하여, 본 발명의 일 형태는 신규 금속 산화물을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는, 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 신규 구성의 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규 구성의 표시 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출하는 것이 가능하다.
본 발명의 일 형태는 적어도 2개의 영역을 가지는 복합 산화물이고, 영역 중 하나는 In, Zn, 및 원소 M1(원소 M1은 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나 또는 복수)을 포함하고, 영역 중 다른 하나는 In, Zn, 및 원소 M2(원소 M2는 Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나 또는 복수)를 포함하고, 원소 M1을 포함하는 영역에서의 In, Zn, 및 원소 M1에 대한 원소 M1의 비율은, 원소 M2를 포함하는 영역에서의 In, Zn, 및 원소 M2에 대한 원소 M2의 비율보다 적고, 복합 산화물을 X선 회절법에 의하여 해석하고 또한 X선 회절의 피크 강도가 검출되는 각도를 대칭축으로 한 경우, X선 회절법의 회절 패턴의 결과가 좌우 비대칭이다.
상기 형태에서 피크 강도는 2θ=30°와 2θ=35° 사이에 검출된다.
또한 상기 형태에서 원소 M1 및 원소 M2는 Ga이다.
또한, 본 발명의 일 형태는 상기 기재의 복합 산화물과, 게이트, 소스, 및 드레인을 가지고, 복합 산화물은 트랜지스터의 채널 영역으로서 사용되는 트랜지스터이다.
본 발명의 일 형태에 의하여, 신규 금속 산화물을 제공할 수 있다. 또는 본 발명의 일 형태에 의하여, 반도체 장치에 양호한 전기 특성을 부여할 수 있다. 또는 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는 신규 구성의 반도체 장치를 제공할 수 있다. 또는 신규 구성의 표시 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해질 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출하는 것이 가능하다.
도 1은 금속 산화물의 구성의 개념도.
도 2는 트랜지스터 및 상기 트랜지스터에서의 에너지 준위의 분포를 설명하는 모식도.
도 3은 트랜지스터에서의 개략 밴드 다이어그램의 모델을 설명하는 도면.
도 4는 트랜지스터에서의 개략 밴드 다이어그램의 모델을 설명하는 도면.
도 5는 트랜지스터에서의 개략 밴드 다이어그램의 모델을 설명하는 도면.
도 6은 반도체 장치를 설명하는 상면도 및 단면도.
도 7은 반도체 장치를 설명하는 상면도 및 단면도.
도 8은 반도체 장치를 설명하는 단면도.
도 9는 반도체 장치의 제작 방법을 설명하는 단면도.
도 10은 반도체 장치의 제작 방법을 설명하는 단면도.
도 11은 반도체 장치의 제작 방법을 설명하는 단면도.
도 12는 반도체 장치를 설명하는 상면도 및 단면도.
도 13은 반도체 장치를 설명하는 상면도 및 단면도.
도 14는 반도체 장치를 설명하는 상면도 및 단면도.
도 15는 반도체 장치를 설명하는 상면도 및 단면도.
도 16은 본 발명에 따른 금속 산화물의 원자수비의 범위를 설명하는 도면.
도 17은 표시 패널의 구성예를 설명하는 도면.
도 18은 표시 패널의 구성예를 설명하는 도면.
도 19는 본 실시형태에서의 금속 산화물의 모델 및 상태 밀도를 설명하는 도면.
도 20은 본 실시형태에서의 불순물을 추가한 금속 산화물의 모델의 국소 구조 및 상태 밀도를 설명하는 도면.
도 21은 본 실시형태에서의 불순물을 추가한 금속 산화물의 모델의 국소 구조 및 상태 밀도를 설명하는 도면.
도 22는 본 실시형태에서의 불순물을 추가한 금속 산화물의 모델의 국소 구조 및 상태 밀도를 설명하는 도면.
도 23은 실시예에 따른 시료의 XPS 측정 결과를 사용한 각 원자의 비율을 설명하는 도면.
도 24는 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 25는 실시예에 따른 시료의 측정에 사용한 장치를 설명하는 도면.
도 26은 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 27은 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 28은 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 29는 실시예에 따른 시료의 단면 TEM상 및 전자선 회절 패턴을 설명하는 도면.
도 30은 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 전자선 회절 패턴을 설명하는 도면.
도 31은 실시예에 따른 시료의 평면 TEM상 및 그 화상 해석상을 설명하는 도면.
도 32는 육각형의 회전각을 도출하는 방법을 설명하는 도면.
도 33은 보로노이도(voronoi diagram)의 작성 방법을 설명하는 도면.
도 34는 실시예에 따른 보로노이 영역의 형상의 개수 및 비율을 설명하는 도면.
도 35는 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 EDX 매핑을 설명하는 도면.
도 36은 실시예에 따른 시료의 EDX 매핑을 설명하는 도면.
도 37은 실시예에 따른 시료의 Id-Vg 특성의 그래프.
도 38은 실시예에 따른 시료의 +GBT 스트레스 전후의 Id-Vg 특성의 그래프.
도 39는 트랜지스터의 Id-Vg 특성 및 Id-Vd 특성을 설명하는 도면.
도 40은 GCA로부터 계산된 Id-Vg 특성과 이동도 곡선(선형·포화)을 설명하는 도면.
도 41은 실시예에 따른 단면 TEM상 및 전자선 회절 패턴을 설명하는 도면.
도 42는 실시예에 따른 시료의 평면 TEM상 및 화상 해석상을 설명하는 도면.
도 43은 실시예에 따른 보로노이 영역의 향상의 개수 및 비율을 설명하는 도면.
도 44는 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 EDX 매핑을 설명하는 도면.
도 45는 실시예에 따른 시료의 EDX 매핑을 설명하는 도면.
도 46은 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 EDX 매핑을 설명하는 도면.
도 47은 실시예에 따른 시료의 Id-Vg 특성의 그래프.
도 48은 실시예에 따른 시료의 단면 TEM상, EDX 매핑, 및 원자수비를 설명하는 도면.
도 49는 실시예에 따른 평면 TEM상, EDX 매핑, 및 원자수비를 설명하는 도면.
도 50은 Id-Vg 특성을 설명하는 도면.
도 51은 Id-Vg 특성을 설명하는 도면.
도 52는 계면 준위 밀도의 계산 결과를 설명하는 도면.
도 53은 Id-Vg 특성을 설명하는 도면.
도 54는 결함 준위 밀도의 계산 결과를 설명하는 도면.
도 55는 결함 준위 밀도의 계산 결과를 설명하는 도면.
도 56은 트랜지스터의 Id-Vg 특성을 설명하는 도면.
도 2는 트랜지스터 및 상기 트랜지스터에서의 에너지 준위의 분포를 설명하는 모식도.
도 3은 트랜지스터에서의 개략 밴드 다이어그램의 모델을 설명하는 도면.
도 4는 트랜지스터에서의 개략 밴드 다이어그램의 모델을 설명하는 도면.
도 5는 트랜지스터에서의 개략 밴드 다이어그램의 모델을 설명하는 도면.
도 6은 반도체 장치를 설명하는 상면도 및 단면도.
도 7은 반도체 장치를 설명하는 상면도 및 단면도.
도 8은 반도체 장치를 설명하는 단면도.
도 9는 반도체 장치의 제작 방법을 설명하는 단면도.
도 10은 반도체 장치의 제작 방법을 설명하는 단면도.
도 11은 반도체 장치의 제작 방법을 설명하는 단면도.
도 12는 반도체 장치를 설명하는 상면도 및 단면도.
도 13은 반도체 장치를 설명하는 상면도 및 단면도.
도 14는 반도체 장치를 설명하는 상면도 및 단면도.
도 15는 반도체 장치를 설명하는 상면도 및 단면도.
도 16은 본 발명에 따른 금속 산화물의 원자수비의 범위를 설명하는 도면.
도 17은 표시 패널의 구성예를 설명하는 도면.
도 18은 표시 패널의 구성예를 설명하는 도면.
도 19는 본 실시형태에서의 금속 산화물의 모델 및 상태 밀도를 설명하는 도면.
도 20은 본 실시형태에서의 불순물을 추가한 금속 산화물의 모델의 국소 구조 및 상태 밀도를 설명하는 도면.
도 21은 본 실시형태에서의 불순물을 추가한 금속 산화물의 모델의 국소 구조 및 상태 밀도를 설명하는 도면.
도 22는 본 실시형태에서의 불순물을 추가한 금속 산화물의 모델의 국소 구조 및 상태 밀도를 설명하는 도면.
도 23은 실시예에 따른 시료의 XPS 측정 결과를 사용한 각 원자의 비율을 설명하는 도면.
도 24는 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 25는 실시예에 따른 시료의 측정에 사용한 장치를 설명하는 도면.
도 26은 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 27은 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 28은 실시예에 따른 시료의 XRD 스펙트럼의 측정 결과를 설명하는 도면.
도 29는 실시예에 따른 시료의 단면 TEM상 및 전자선 회절 패턴을 설명하는 도면.
도 30은 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 전자선 회절 패턴을 설명하는 도면.
도 31은 실시예에 따른 시료의 평면 TEM상 및 그 화상 해석상을 설명하는 도면.
도 32는 육각형의 회전각을 도출하는 방법을 설명하는 도면.
도 33은 보로노이도(voronoi diagram)의 작성 방법을 설명하는 도면.
도 34는 실시예에 따른 보로노이 영역의 형상의 개수 및 비율을 설명하는 도면.
도 35는 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 EDX 매핑을 설명하는 도면.
도 36은 실시예에 따른 시료의 EDX 매핑을 설명하는 도면.
도 37은 실시예에 따른 시료의 Id-Vg 특성의 그래프.
도 38은 실시예에 따른 시료의 +GBT 스트레스 전후의 Id-Vg 특성의 그래프.
도 39는 트랜지스터의 Id-Vg 특성 및 Id-Vd 특성을 설명하는 도면.
도 40은 GCA로부터 계산된 Id-Vg 특성과 이동도 곡선(선형·포화)을 설명하는 도면.
도 41은 실시예에 따른 단면 TEM상 및 전자선 회절 패턴을 설명하는 도면.
도 42는 실시예에 따른 시료의 평면 TEM상 및 화상 해석상을 설명하는 도면.
도 43은 실시예에 따른 보로노이 영역의 향상의 개수 및 비율을 설명하는 도면.
도 44는 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 EDX 매핑을 설명하는 도면.
도 45는 실시예에 따른 시료의 EDX 매핑을 설명하는 도면.
도 46은 실시예에 따른 시료의 평면 TEM상, 단면 TEM상, 및 EDX 매핑을 설명하는 도면.
도 47은 실시예에 따른 시료의 Id-Vg 특성의 그래프.
도 48은 실시예에 따른 시료의 단면 TEM상, EDX 매핑, 및 원자수비를 설명하는 도면.
도 49는 실시예에 따른 평면 TEM상, EDX 매핑, 및 원자수비를 설명하는 도면.
도 50은 Id-Vg 특성을 설명하는 도면.
도 51은 Id-Vg 특성을 설명하는 도면.
도 52는 계면 준위 밀도의 계산 결과를 설명하는 도면.
도 53은 Id-Vg 특성을 설명하는 도면.
도 54는 결함 준위 밀도의 계산 결과를 설명하는 도면.
도 55는 결함 준위 밀도의 계산 결과를 설명하는 도면.
도 56은 트랜지스터의 Id-Vg 특성을 설명하는 도면.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 실시형태는 많은 상이한 형태로 실시할 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 내용 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서는, 명료화를 위하여 크기, 층의 두께, 또는 영역이 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다.
또한, 본 명세서에서 사용하는 "제 1", "제 2", "제 3"이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
또한, 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용한다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 가지는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지며, 채널 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있는 것이다. 또한, 본 명세서 등에서 채널 영역이란 전류가 주로 흐르는 영역을 말한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 바꿔 쓸 수 있는 것으로 한다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 가지는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 가지는 것"은 접속 대상 간에서의 전기 신호의 주고받음을 가능하게 하는 것이면 특별한 제한을 받지 않는다. 예를 들어, "어떠한 전기적 작용을 가지는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 이들 외 각종 기능을 가지는 소자 등이 포함된다.
또한, 본 명세서 등에 있어서, 산화질화 실리콘막이란, 그 조성으로서 질소보다도 산소의 함유량이 많은 막을 가리키고, 질화산화 실리콘막이란, 그 조성으로서 산소보다도 질소의 함유량이 많은 막을 가리킨다.
또한, 본 명세서 등에 있어서, 도면을 사용하여 발명의 구성을 설명하는 데 있어서, 같은 것을 가리키는 부호는 상이한 도면 간에서도 공통적으로 사용하는 경우가 있다.
또한, 본 명세서 등에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, '실질적으로 평행'이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한 '실질적으로 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는, 경우에 따라서는 서로 바꾸는 것이 가능하다. 예를 들어 도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, "반도체"라고 표기한 경우에도, 예를 들어, 도전성이 충분히 낮은 경우에는 "절연체"로서의 특성을 가지는 경우가 있다. 또한, "반도체"와 "절연체"는 경계가 애매하여, 엄밀하게 구별할 수 없는 경우가 있다. 따라서, 본 명세서에 기재된 "반도체"는, "절연체"라고 바꿔 말할 수 있는 경우가 있다. 마찬가지로, 본 명세서에 기재된 "절연체"는, "반도체"라고 바꿔 말할 수 있는 경우가 있다.
또한 본 명세서 등에 대하여 In:Ga:Zn=4:2:3 또는 그 근방이란, 원자수의 총합에 대하여 In이 4인 경우, Ga가 1 이상 3 이하(1≤Ga≤3)이고, Zn이 2 이상 4 이하(2≤Zn≤4)로 한다. 또한 In:Ga:Zn=5:1:6 또는 그 근방이란, 원자수의 총합에 대하여 In이 5인 경우, Ga가 0.1보다 크고 2 이하(0.1<Ga≤2)이고, Zn이 5 이상 7 이하(5≤Zn≤7)로 한다. 또한 In:Ga:Zn=1:1:1 또는 그 근방이란, 원자수의 총합에 대하여 In이 1인 경우, Ga가 0.1보다 크고 2 이하(0.1<Ga≤2)이고, Zn이 0.1보다 크고 2 이하(0.1<Zn≤2)로 한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 복합 산화물에 대하여 설명한다. 또한 복합 산화물이란, CAC(Cloud-Aligned Composite) 구성을 가지는 산화물이다. 복합 산화물로서, 예를 들어 복수의 금속 원소를 가지는 금속 산화물이 있다.
또한 본 명세서에서, 본 발명의 일 형태인 복합 산화물이 반도체의 기능을 가지는 경우, CAC-OS(Oxide Semiconductor)라고 정의한다.
또한 CAC-OS 또는 CAC-metal oxide는, 매트릭스 복합재(matrix composite), 또는 금속 매트릭스 복합재(metal matrix composite)라고 부르는 경우도 있다.
본 발명의 일 형태의 복합 산화물은, 적어도 인듐을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 원소 M(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등으로부터 선택된 1종 또는 복수 종류)이 포함되어도 좋다.
또한 본 발명의 일 형태의 복합 산화물은, 질소를 가지면 바람직하다. 구체적으로는, 본 발명의 일 형태의 복합 산화물에서, SIMS에 의하여 얻어지는 질소 농도를 1Х1016atoms/cm3 이상, 바람직하게는 1Х1017atoms/cm3 이상 2Х1022atoms/cm3 이하로 하면 좋다. 또한 복합 산화물에 질소를 첨가하면, 밴드 갭이 좁아져 도전성이 향상되는 경향이 있다. 따라서 본 명세서 등에서, 본 발명의 일 형태인 복합 산화물은, 질소 등이 첨가된 복합 산화물도 포함하는 것으로 한다. 또한 질소를 가지는 복합 산화물을 복합 산질화물(Metal Oxynitride)이라고 불러도 좋다.
여기서, 복합 산화물이 인듐, 원소 M, 및 아연을 가지는 경우를 생각한다. 또한 복합 산화물이 가지는 인듐, 원소 M, 및 아연의 원자수비의 각각의 항을 [In], [M], 및 [Zn]으로 한다.
<복합 산화물의 구성>
본 발명에서의 CAC 구성을 가지는 복합 산화물인 금속 산화물의 개념도를 도 1에 나타낸다.
CAC-OS란, 예를 들어 도 1에 나타낸 바와 같이, 기판(도 1에서는 Sub.라고 기재함) 위에, 금속 산화물을 구성하는 원소가 편재함으로써 각 원소를 주성분으로 하는 영역(001) 및 영역(002)을 형성하고, 각 영역이 혼합되어 모자이크상으로 형성된다. 즉 금속 산화물을 구성하는 원소가 0.5nm 이상 10nm 이하, 바람직하게는 3nm 이하, 또는 그 근방의 크기로 편재한 재료의 하나의 구성이다. 또한, 이하에서는, 금속 산화물에서 하나 또는 그 이상의 금속 원소가 편재하고, 상기 금속 원소를 가지는 영역이 0.5nm 이상 10nm 이하, 바람직하게는 3nm 이하, 또는 그 근방의 크기로 혼재한 상태를 모자이크상 또는 패치상이라고도 한다.
예를 들어 CAC 구성을 가지는 In-M-Zn 산화물이란, 인듐 산화물(이하, InOX1(X1은 0보다 큰 실수)로 함), 또는 인듐 아연 산화물(이하, InX2ZnY2OZ2(X2, Y2, 및 Z2는 0보다 큰 실수)로 함)과, 원소 M을 포함하는 산화물 등으로 재료가 분리함으로써 모자이크상이 되고, 모자이크상의 InOX1 또는 InX2ZnY2OZ2가 막 중에 분포한 구성(이하, 클라우드상이라고도 함)이다. 또한 본 명세서에서, 분리한 InOX1 또는 InX2ZnY2OZ2에 미량의 갈륨(Ga)이 혼화되어 고용(固溶) 상태를 나타내어도 좋다.
바꿔 말하면, 본 발명의 일 형태의 금속 산화물은 In 산화물, In-M 산화물, M 산화물, M-Zn 산화물, In-Zn 산화물, 및 In-M-Zn 산화물 중에서 선택된 적어도 2개 이상의 복수의 산화물 또는 복수의 재료를 가진다.
대표적으로는 본 발명의 일 형태의 금속 산화물은, In 산화물, In-Zn 산화물, In-Al-Zn 산화물, In-Ga-Zn 산화물, In-Y-Zn 산화물, In-Cu-Zn 산화물, In-V-Zn 산화물, In-Be-Zn 산화물, In-B-Zn 산화물, In-Si-Zn 산화물, In-Ti-Zn 산화물, In-Fe-Zn 산화물, In-Ni-Zn 산화물, In-Ge-Zn 산화물, In-Zr-Zn 산화물, In-Mo-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Nd-Zn 산화물, In-Hf-Zn 산화물, In-Ta-Zn 산화물, In-W-Zn 산화물, 및 In-Mg-Zn 산화물 중에서 선택된 적어도 2개 이상을 가진다. 즉 본 발명의 일 형태의 금속 산화물을 복수의 재료 또는 복수의 성분을 가지는 복합 산화물이라고 할 수도 있다.
여기서, 도 1에 나타낸 개념이, CAC 구성을 가지는 In-M-Zn 산화물인 것으로 가정한다. 그 경우, 영역(001)이 원소 M을 포함하는 산화물을 주성분으로 하는 영역, 영역(002)이 InX2ZnY2OZ2 또는 InOX1을 주성분으로 하는 영역이라고 할 수 있다. 이때 원소 M을 포함하는 산화물이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과, 적어도 Zn을 가지는 영역과는 주변부가 명료하지 않기(흐릿하기) 때문에, 각각 명확한 경계를 관찰할 수 없는 경우가 있다.
즉, CAC 구성을 가지는 In-M-Zn 산화물은, 원소 M을 포함하는 산화물이 주성분인 영역과 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합된 금속 산화물이다. 따라서 금속 산화물을 복합 금속 산화물이라고 기재하는 경우가 있다. 또한 본 명세서에서 예를 들어 영역(002)의 원소 M에 대한 In의 원자수비가 영역(001)의 원소 M에 대한 In의 원자수비보다 큰 것을, 영역(002)은 영역(001)과 비교하여 In의 농도가 높다고 한다.
또한 CAC 구성을 가지는 금속 산화물이란, 조성이 상이한 2종류 이상의 막의 적층 구조는 포함하지 않는 것으로 한다. 예를 들어 In을 주성분으로 하는 막과 Ga를 주성분으로 하는 막과의 2층으로 이루어지는 구조는 포함하지 않는다.
구체적으로는, In-Ga-Zn 산화물에서의 CAC-OS(또한, CAC-OS 중에서도 In-Ga-Zn 산화물을, 특히 CAC-IGZO라고 불러도 좋음)에 대하여 설명한다. In-Ga-Zn 산화물에서의 CAC-OS는 InOX1 또는 InX2ZnY2OZ2와, 갈륨을 포함하는 산화물 등으로 재료가 분리함으로써 모자이크상이 되고, 모자이크상의 InOX1 또는 InX2ZnY2OZ2가 클라우드상인 금속 산화물이다.
즉 In-Ga-Zn 산화물에서의 CAC-OS는 갈륨을 포함하는 산화물이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 혼합된 구성을 가지는 복합 금속 산화물이다. 또한, 갈륨을 포함하는 산화물이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은, 주변부가 명료하지 않기(흐릿하기) 때문에 명확한 경계가 관찰되지 않는 경우가 있다.
예를 들어 도 1에 나타낸 개념도에서, 영역(001)이 갈륨을 포함하는 산화물을 주성분으로 하는 영역에 상당하고, 영역(002)이 InX2ZnY2OZ2 또는 InOX1을 주성분으로 하는 영역에 상당한다. 갈륨을 포함하는 산화물을 주성분으로 하는 영역 및 InX2ZnY2OZ2 또는 InOX1을 주성분으로 하는 영역을 각각 나노 입자라고 불러도 좋다. 상기 나노 입자는 입자의 직경이 0.5nm 이상 10nm 이하, 대표적으로는 1nm 이상 2nm 이하이다. 또한, 상기 나노 입자는 주변부가 명료하지 않기(흐릿하기) 때문에 명확한 경계가 관찰되지 않는 경우가 있다.
또한 영역(001) 및 영역(002)의 크기는 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여 취득한 EDX 매핑으로 평가할 수 있다. 예를 들어 영역(001)은 단면 사진의 EDX 매핑에서 영역(001)의 직경이 0.5nm 이상 10nm 이하 또는 3nm 이하로 관찰되는 경우가 있다. 또한, 영역의 중심부로부터 주변부에 걸쳐, 주성분인 원소의 밀도는 서서히 작아진다. 예를 들어, EDX 매핑으로 나타내어지는 원소의 농도(이하, 존재량이라고도 함)가 중심부로부터 주변부를 향하여 감소되면 단면 사진의 EDX 매핑에 있어서, 영역의 주변부가 명료하지 않은 상태(불명료한(흐릿한) 상태)로 관찰된다. 예를 들어, InOX1이 주성분인 영역에 있어서, In 원자는 중심부로부터 주변부에 걸쳐 서서히 감소되고, 대신에 Zn 원자가 증가됨으로써, InX2ZnY2OZ2가 주성분인 영역으로 단계적으로 변화한다. 따라서, EDX 매핑에 있어서, GaOX3이 주성분인 영역의 주변부는 명료하지 않은 상태로 관찰된다.
따라서 In-Ga-Zn 산화물이 가지는 영역(001) 또는 영역(002)에서, [In]을 1로 한 경우, [Ga] 및 [Zn]은 정수(整數)에 한정되지 않는다. 즉, 영역(001) 또는 영역(002)은 주변부가 명료하지 않고, 영역(001) 및 영역(002)에서도 각 금속 원소의 농도 분포가 생기기 때문에, [In]을 1로 한 경우, [Ga] 및 [Zn]은 반드시 정수인 것이 아니다. 따라서 영역(001) 및 영역(002)을 가지는 In-Ga-Zn 산화물에서도 [In]을 1로 한 경우, [Ga] 및 [Zn]은 정수에 한정되지 않는다.
여기서 In-M-Zn 산화물을, 예를 들어 InMmZnnOp이라는 형식으로 표현할 수 있는 것으로 한 경우, 본 발명의 일 형태의 복합 산화물이 가지는 영역(001)은, InMm1Znn1Op1로 나타낼 수 있다. 마찬가지로, 본 발명의 일 형태의 복합 산화물이 가지는 영역(002)은, InMm2Znn2Op2로 나타낼 수 있다. 또한 상술한 m, n, p, m1, n1, p1, m2, n2, 및 p2는 정수 또는 비정수이다.
그러므로 본 명세서 등에서는, InMmZnnOp, InMm1Znn1Op1, 또는 InMm2Znn2Op2로 나타내어지는 In-M-Zn 산화물을 InMZnO계 산화물이라고 부르는 경우가 있다. InMZnO계 산화물은, 화학량론비에서 In을 1로 한 경우, M 및 Zn은 정수 또는 비정수이다. 또한 영역 내에서 화학량론비의 값에 편차가 있는 경우도 포함한다.
또한 CAC 구성을 가지는 In-Ga-Zn 산화물에서의 결정 구조는 특별히 한정되지 않는다. 또한 영역(001) 및 영역(002)은 각각 상이한 결정 구조를 가져도 좋다.
여기서 In-Ga-Zn-O계의 금속 산화물을 IGZO라고 나타내는 경우가 있지만, IGZO는 통칭이고, In, Ga, Zn, 및 O에 의한 하나의 화합물을 말하는 경우가 있다. In-Ga-Zn-O계의 금속 산화물의 일례로서는, 결정성의 화합물을 들 수 있다. 결정성의 화합물은, 단결정 구조, 다결정 구조, 또는 CAAC(c-axis aligned crystalline) 구조를 가진다. CAAC 구조란, 복수의 IGZO의 나노 결정이 c축 배향을 가지며 a-b면에서는 배향하지 않고 연결한 층상의 결정 구조이다.
한편, In-Ga-Zn 산화물에서의 CAC-OS에서, 결정 구조는 부차적인 요소이다. 본 명세서 등에서 CAC-IGZO란, In, Ga, Zn, 및 O를 포함하는 금속 산화물에서, Ga를 주성분으로 하는 복수의 영역과, In을 주성분으로 하는 복수의 영역이 각각 모자이크상으로 랜덤으로 분산되어 있는 상태의 금속 산화물이라고 정의할 수 있다.
예를 들어 도 1에 나타낸 개념도에 있어서, 영역(001)이 Ga을 주성분으로 하는 영역에 상당하고, 영역(002)이 In을 주성분으로 하는 영역에 상당한다. 또한, Ga를 주성분으로 하는 영역, 및 In을 주성분으로 하는 영역을, 각각 나노 입자라고 불러도 좋다. 상기 나노 입자는 입자의 직경이 0.5nm 이상 10nm 이하, 대표적으로는 3nm 이하이다. 또한, 상기 나노 입자는 주변부가 명료하지 않기(흐릿하기) 때문에 명확한 경계가 관찰되지 않는 경우가 있다.
또한, In-Ga-Zn 산화물에서의 CAC-OS의 결정성은 전자선 회절로 평가할 수 있다. 예를 들어, 전자선 회절 패턴 상에 있어서, 링 형상으로 휘도가 높은 영역이 관찰된다. 또한, 링 형상의 영역에 복수의 스폿이 관찰되는 경우가 있다.
이상으로부터, In-Ga-Zn 산화물에서의 CAC-OS는 금속 원소가 균일하게 분포한 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가진다. 즉, In-Ga-Zn 산화물에서의 CAC-OS는, 갈륨을 포함하는 산화물 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 분리하고, 각 원소를 주성분으로 하는 영역이 모자이크상인 구조를 가진다.
여기서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은, 갈륨을 포함하는 산화물 등이 주성분인 영역과 비교하여 도전성이 높은 영역이다. 즉 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역을 캐리어가 흐름으로써, 산화물 반도체로서의 도전성이 나타난다. 따라서 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 산화물 반도체 내에 클라우드상으로 분포됨으로써, 높은 전계 효과 이동도(μ)를 실현할 수 있다. 또한 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은, 도전체의 성질에 가까운 반도체 영역이라고도 할 수 있다.
한편, 갈륨을 포함하는 산화물 등이 주성분인 영역은, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역과 비교하여 절연성이 높은 영역이다. 즉, 갈륨을 포함하는 산화물 등이 주성분인 영역이 산화물 반도체 내에 분포됨으로써, 누설 전류를 억제되어 양호한 스위칭 동작을 실현할 수 있다. 또한 InaGabZncOd 등이 주성분인 영역은, 절연체의 성질에 가까운 반도체 영역이라고도 할 수 있다.
따라서 In-Ga-Zn 산화물에서의 CAC-OS를 반도체 소자에 사용한 경우, 갈륨을 포함하는 산화물 등에 기인하는 절연성과, InX2ZnY2OZ2 또는 InOX1에 기인하는 도전성이 상보적으로 작용함으로써 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 낮은 오프 전류(Ioff)를 실현할 수 있다.
또한 In-Ga-Zn 산화물에서의 CAC-OS를 사용한 반도체 소자는 신뢰성이 높다. 따라서 In-Ga-Zn 산화물에서의 CAC-OS는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
<금속 산화물을 가지는 트랜지스터>
이어서, 상기 금속 산화물을 반도체로서 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한 상기 금속 산화물을 반도체로서 트랜지스터에 사용함으로써, 전계 효과 이동도가 높고 또한 스위칭 특성이 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
도 2의 (A)는 상기 금속 산화물을 채널 영역에 사용한 트랜지스터의 모식도이다. 도 2의 (A)에서 트랜지스터는 소스(source)와, 드레인(drain)과, 제 1 게이트(1st gate)와, 제 2 게이트(2nd gate)와, 제 1 게이트 절연부(GI1)와, 제 2 게이트 절연부(GI2)와, 채널(channel)을 가진다. 트랜지스터는, 게이트에 인가하는 전위에 따라 채널의 저항을 제어할 수 있다. 즉, 제 1 게이트 또는 제 2 게이트에 인가하는 전위에 따라 소스와 드레인 간의 도통(트랜지스터가 온 상태)·비도통(트랜지스터가 오프 상태)를 제어할 수 있다.
여기서 채널은, 제 1 밴드 갭을 가지는 영역(001)과 제 2 밴드 갭을 가지는 영역(002)이 클라우드상인 CAC-OS를 가진다. 또한 제 1 밴드 갭은 제 2 밴드 갭보다 큰 것으로 한다. 그러므로 본 명세서에서는 제 1 밴드 갭을 wide Eg, Eg001 등이라고 표기하는 경우가 있다. 또한 제 2 밴드 갭을 narrow Eg, Eg002 등이라고 표기하는 경우가 있다.
예를 들어 채널의 CAC-OS로서, CAC 구성을 가지는 In-Ga-Zn 산화물을 사용하는 경우에 대하여 설명한다. CAC 구성을 가지는 In-Ga-Zn 산화물은, 영역(001)으로서, 영역(002)보다 Ga의 농도가 높은 InaGabZncOd를 주성분으로 하는 영역과, 영역(002)으로서 영역(001)보다 In의 농도가 높은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 재료가 분리함으로써 모자이크상이 되어, InaGabZncOd와, InOX1 또는 InX2ZnY2OZ2가 막 내에 분포한 구성(클라우드상)이다. 또한 InaGabZncOd를 주성분으로 하는 영역(001)은 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역(002)보다 큰 밴드 갭을 가진다.
여기서, CAC-OS를 채널에 가지는 도 2의 (A)에 나타낸 트랜지스터의 전도 모델에 대하여 설명한다. 도 2의 (B)는, 도 2의 (A)에 나타낸 트랜지스터의 소스와 드레인 사이에서의 에너지 준위의 분포를 설명하는 모식도이다. 또한 도 2의 (C)는 도 2의 (A)에 나타낸 트랜지스터에서, X-X'로 나타낸 실선상에서의 전도 밴드도이다. 또한 각 전도 밴드도에서 실선은 전도대 하단의 에너지를 나타낸다. 또한 Ef로 나타낸 일점쇄선은 전자의 의사 페르미 준위(quasi-Fermi level)의 에너지를 나타낸다. 또한 여기서는 제 1 게이트 전압으로서, 게이트와 소스 사이에 마이너스의 전압을 인가하여 소스와 드레인 사이에 드레인 전압(Vd>0)을 인가한다.
도 2의 (A)에 나타낸 트랜지스터에 마이너스의 게이트 전압을 인가하면, 도 2의 (B)에 나타낸 바와 같이, 소스와 드레인 사이에 영역(001)에서 유래하는 전도대 하단의 에너지 CB001과 영역(002)에서 유래하는 전도대 하단의 에너지 CB002가 형성된다. 여기서, 제 1 밴드 갭은 제 2 밴드 갭보다 크기 때문에, 전도대 하단의 에너지 CB001에서의 퍼텐셜 장벽은, 전도대 하단의 에너지 CB002의 퍼텐셜 장벽보다 크다. 즉, 채널에서의 퍼텐셜 장벽의 최댓값은 영역(001)에 기인하는 값을 취한다. 따라서 CAC-OS를 채널에 사용함으로써 누설 전류를 억제하고, 스위칭 특성이 높은 트랜지스터로 할 수 있다.
또한 도 2의 (C)에 나타낸 바와 같이, 제 1 밴드 갭을 가지는 영역(001)은 제 2 밴드 갭을 가지는 영역(002)보다 밴드 갭이 상대적으로 넓기 때문에, 제 1 밴드 갭을 가지는 영역(001)에서 유래하는 전도대 하단의 에너지의 위치(Ec 끝(Ec edge))는 제 2 밴드 갭을 가지는 영역(002)에서 유래하는 전도대 하단의 에너지의 위치(Ec 끝)보다 상대적으로 높은 위치에 존재할 수 있다.
예를 들어 제 1 밴드 갭을 가지는 영역(001)의 성분이 In-Ga-Zn 산화물(In:Ga:Zn=1:1:1[원자수비])이고, 제 2 밴드 갭을 가지는 영역(002)의 성분이 In-Zn 산화물(In:Zn=2:3[원자수지])인 경우를 가정한다. 이 경우, 제 1 밴드 갭은 3.3eV 또는 그 근방이고, 제 2 밴드 갭은 2.4eV 또는 그 근방이 된다. 또한 밴드 갭의 값은 각 재료의 단막(single film)을 엘립소미터로 측정하여 얻어지는 값을 사용한다.
상기 가정의 경우, 제 1 밴드 갭과 제 2 밴드 갭의 차는 0.9eV이다. 본 발명의 일 형태에서는, 제 1 밴드 갭과 제 2 밴드 갭의 차가 적어도 0.1eV 이상 있으면 된다. 다만 제 1 밴드 갭을 가지는 영역(001)에서 유래하는 가전자대 상단의 에너지의 위치와, 제 2 밴드 갭을 가지는 영역(002)에서 유래하는 가전자대 상단의 에너지의 위치가 상이한 경우가 있기 때문에, 제 1 밴드 갭과 제 2 밴드 갭의 차가 바람직하게는 0.3eV 이상, 더 바람직하게는 0.4eV 이상이면 좋다.
또한 상기 가정의 경우, CAC-OS 내에 캐리어가 흐를 때 제 2 밴드 갭, 즉 내로(narrow) 밴드인 In-Zn 산화물에 기인하여 캐리어가 흐른다. 이때 제 2 밴드 갭으로부터 제 1 밴드 갭, 즉 와이드(wide) 밴드인 In-Ga-Zn 산화물 측으로 캐리어가 넘쳐흐른다. 바꿔 말하면, 내로 밴드인 In-Zn 산화물이 캐리어를 더 생성하기 쉽고 상기 캐리어는 와이드 밴드인 In-Ga-Zn 산화물로 이동한다.
또한 채널을 형성하는 금속 산화물 중에서, 영역(001)과 영역(002)은 모자이크상이고 영역(001) 및 영역(002)은 불규칙적으로 편재한다. 그러므로 X-X'로 나타낸 실선상에서의 전도 밴드도는 일례이다.
기본적으로, 도 3의 (A)에 나타낸 바와 같이, 영역(002)이 영역(001)에 끼워진 밴드를 형성하면 좋다. 또는 영역(001)이 영역(002)에 끼워진 밴드를 형성하면 좋다.
또한 실제의 CAC-OS에서는, 제 1 밴드 갭을 가지는 영역(001)과 제 2 밴드 갭을 가지는 영역(002)과의 접합부는 영역의 응집 형태나 조성에 변동이 일어나고 있는 것으로 생각된다. 따라서 도 3의 (B) 및 (C)에 나타낸 바와 같이, 밴드는 불연속이 아니라 연속적으로 변화하고 있는 경우가 있다. 즉, CAC-OS 내에 캐리어가 흐를 때 제 1 밴드 갭과 제 2 밴드 갭이 연동한다고 바꿔 말하여도 좋다.
도 4에, 도 2의 (A)에 나타낸 트랜지스터의 X-X'로 나타내는 방향에서, 도 2의 (B)에 나타낸 모식도에 대응하는 개략 밴드 다이어그램의 모델을 나타내었다. 또한 제 1 게이트에 전압을 인가하는 경우, 제 2 게이트에도 같은 전압을 동시에 인가한다. 도 4의 (A)에는, 제 1 게이트 전압 Vg로서 게이트와 소스 사이에 플러스의 전압(Vg>0)을 인가한 상태(ON State)를 나타내었다. 도 4의 (B)에는, 제 1 게이트 전압 Vg를 인가하지 않는(Vg=0) 상태를 나타내었다. 도 4의 (C)에는, 제 1 게이트 전압 Vg로서 게이트와 소스 사이에 마이너스의 전압(Vg<0)을 인가한 상태(OFF State)를 나타내었다. 또한 채널에서, 파선(破線)은 전압이 인가되지 않는 경우의 전도대 하단의 에너지를 나타내고, 실선은 전압이 인가된 경우의 전도대 하단의 에너지를 나타낸다. 또한 Ef로 나타낸 일점쇄선은 전자의 의사 페르미 준위의 에너지를 나타낸다.
CAC-OS를 채널에 가지는 트랜지스터는, 제 1 밴드 갭을 가지는 영역(001)과 제 2 밴드 갭을 가지는 영역(002)이 전기적으로 상보 작용을 이룬다. 바꿔 말하면 제 1 밴드 갭을 가지는 영역(001)과 제 2 밴드 갭을 가지는 영역(002)이 상보적으로 기능한다.
즉, 도 4의 (A)에 나타낸 바와 같이 순방향 전압이 인가된 경우, 영역(002)의 전도대와 비교하여 영역(001)의 전도대가 더 낮아진다. 따라서 영역(002)의 전도대뿐만 아니라 영역(001)의 전도대에서도 캐리어가 흐름으로써 큰 온 전류가 얻어진다고 생각된다. 한편, 도 4의 (B) 및 (C)에 나타낸 바와 같이, 역방향 전압이 인가된 경우, 영역(001) 및 영역(002)의 전도대가 오르기 때문에 소스 드레인 간에 흐르는 전류는 매우 작아지는 것으로 생각된다.
또한 도 5에, 도 2의 (A)에 나타낸 트랜지스터의 X-X'로 나타내는 실선상에서, 도 2의 (C)에 나타낸 모식도에 대응하는 개략 밴드 다이어그램의 모델을 나타내었다. 또한 제 1 게이트에 전압을 인가하는 경우, 제 2 게이트에도 같은 전압을 동시에 인가한다. 도 5의 (A)에는, 제 1 게이트 전압 Vg로서 게이트와 소스 사이에 플러스의 전압(Vg>0)을 인가한 상태(ON State)를 나타내었다. 도 5의 (B)에는, 제 1 게이트 전압 Vg를 인가하지 않는(Vg=0) 상태를 나타내었다. 도 5의 (C)에는, 제 1 게이트 전압 Vg로서 게이트와 소스 사이에 마이너스의 전압(Vg<0)을 인가한 상태(OFF State)를 나타내었다. 또한 채널에서, 실선은 전도대 하단의 에너지를 나타낸다. 또한 Ef로 나타낸 일점쇄선은 전자의 의사 페르미 준위의 에너지를 나타낸다. 여기서, 영역(001)의 전도대 하단의 에너지와 영역(002)의 전도대 하단의 에너지 차를 ΔEc로 한다. 또한 ΔEc(Vg=0)는 전압을 인가하지 않는(Vg=0) 상태의 ΔEc, ΔEc(Vg>0)는 트랜지스터를 온 상태로 하는 방향의 전압(Vg>0)을 인가한 상태의 ΔEc, ΔEc(Vg<0)는 마이너스의 전압(Vg<0)을 인가한 상태의 ΔEc를 가리킨다.
도 5의 (A)에 나타낸 바와 같이, 트랜지스터를 온 상태로 하는 전위(Vg>0)가 제 1 게이트에 인가되면, ΔEc(Vg>0)<ΔEc(Vg=0)가 된다. 따라서 전도대 하단의 에너지의 위치(Ec 끝)가 낮은 제 2 밴드 갭을 가지는 영역(002)이 주된 전도 경로가 되어 전자가 흐르는 것과 동시에, 제 1 밴드 갭을 가지는 영역(001)에도 전자가 흐른다. 이 때문에 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
한편, 도 5의 (B) 및 (C)에 나타낸 바와 같이, 제 1 게이트에 문턱 전압 미만의 전압(Vg≤0)을 인가함으로써, 제 1 밴드 갭을 가지는 영역(001)은 유전체(절연체)로서 작용되기 때문에, 영역(001) 내의 전도 경로는 차단된다. 또한 제 2 밴드 갭을 가지는 영역(002)은 제 1 밴드 갭을 가지는 영역(001)과 접한다. 따라서 제 1 밴드 갭을 가지는 영역(001)은 그 자체뿐만 아니라 제 2 밴드 갭을 가지는 영역(002)과도 전기적으로 상보 작용하여 제 2 밴드 갭을 가지는 영역(002) 내의 전도 경로마저도 차단한다. 이로써 채널 전체가 비도통 상태가 되어 트랜지스터는 오프 상태가 된다. 따라서 ΔEc(Vg=0)<ΔEc(Vg<0)가 된다.
이상으로부터, 트랜지스터에 CAC-OS를 사용함으로써 트랜지스터의 동작 시, 예를 들어 게이트와 소스 또는 드레인 사이에 전위차가 생겼을 때, 게이트와 소스 또는 드레인 사이의 누설 전류를 저감 또는 방지할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 금속 산화물의 트랩 준위에 포획된 전하는, 소실되기까지 필요한 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그래서, 트랩 준위 밀도가 높은 금속 산화물에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위하여 금속 산화물 중의 불순물 농도를 저감하는 것이 유효하다. 또한, 금속 산화물 중의 불순물 농도를 저감하기 위해서는, 근접한 막 중의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
여기서, 금속 산화물 중에서의 각 불순물의 영향에 대하여 설명한다.
금속 산화물에서 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 금속 산화물에서 결함 준위가 형성된다. 그러므로, 금속 산화물에서의 실리콘이나 탄소의 농도와 금속 산화물과의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2Х1018atoms/cm3 이하, 바람직하게는 2Х1017atoms/cm3 이하로 한다.
또한, 금속 산화물에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 금속 산화물을 사용한 트랜지스터는 노멀리 온(normally-on) 특성을 가지기 쉽다. 그러므로, 금속 산화물 중의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는 SIMS에 의하여 얻어지는 금속 산화물의 알칼리 금속 또는 알칼리 토금속의 농도를 1Х1018atoms/cm3 이하, 바람직하게는 2Х1016atoms/cm3 이하로 한다.
또한 금속 산화물막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 결손(Vo)을 형성하는 경우가 있다. 상기 산소 결손(Vo)에 수소가 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함된 금속 산화물을 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그러므로, 금속 산화물 중의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 금속 산화물에서 SIMS에 의하여 얻어지는 수소 농도를 1Х1020atoms/cm3 미만, 바람직하게는 1Х1019atoms/cm3 미만, 더 바람직하게는 5Х1018atoms/cm3 미만, 더욱 바람직하게는 1Х1018atoms/cm3 미만으로 한다.
또한 금속 산화물 중의 산소 결손(Vo)은 산소를 금속 산화물에 도입함으로써 저감시킬 수 있다. 즉 금속 산화물 중의 산소 결손(Vo)에 산소가 보충됨으로써 산소 결손(Vo)은 소실한다. 따라서 금속 산화물막 중에 산소를 확산시킴으로써 트랜지스터의 산소 결손(Vo)을 저감시켜 신뢰성을 향상시킬 수 있다.
또한 산소를 금속 산화물에 도입하는 방법으로서, 예를 들어 금속 산화물에 접하여 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 제공할 수 있다. 즉 산화물에는 화학량론적 조성보다 산소가 과잉으로 존재하는 영역(이하, 과잉 산소 영역이라고도 함)이 형성되는 것이 바람직하다. 특히 트랜지스터에 금속 산화물막을 사용하는 경우, 트랜지스터 근방의 하지막이나 층간막 등에 과잉 산소 영역을 가지는 산화물을 제공함으로써 트랜지스터의 산소 결손을 저감시켜 신뢰성을 향상시킬 수 있다.
불순물이 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
<금속 산화물의 성막 방법>
이하에서는, 금속 산화물의 성막 방법의 일례에 대하여 설명한다.
금속 산화물을 성막할 때의 온도로서는, 실온 이상 140℃ 미만으로 하는 것이 바람직하다. 또한, 실온이란, 온도 조절을 수행하지 않는 경우뿐만 아니라 기판을 냉각하는 등 온도 조절을 수행하는 경우도 포함하는 것으로 한다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스와 산소의 혼합 가스를 적절히 사용한다. 혼합 가스의 경우, 성막 가스 전체에서 차지하는 산소 가스의 비율이 0% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 한다.
또한, 스퍼터링 가스로서 산소를 포함하면, 금속 산화물의 성막과 동시에, 아래층의 막에 산소를 첨가하고, 과잉 산소 영역을 제공할 수 있다. 또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써, 금속 산화물에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 금속 산화물을 성막하는 경우, 스퍼터링 장치에서의 체임버는, 금속 산화물에 있어서 불순물인 물 등을 가능한 한 제거하기 위하여 크라이오펌프(cryopump)와 같은 흡착식 진공 배기 펌프를 사용하여, 고진공(5×10-7Pa로부터 1×10-4Pa 정도까지) 배기하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내로 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류되지 않도록 해 두는 것이 바람직하다.
또한 타깃으로서, In-Ga-Zn 금속 산화물 타깃을 사용할 수 있다. 예를 들어, [In]:[Ga]:[Zn]=4:2:4.1[원자수비], 또는 [In]:[Ga]:[Zn]=5:1:7[원자수비], 또는 그 근방값의 원자수비인 금속 산화물 타깃을 사용하는 것이 바람직하다.
또한, 스퍼터링 장치에서, 타깃을 회전 또는 이동시켜도 좋다. 예를 들어, 성막 중에 마그넷 유닛을 상하 또는/및 좌우로 요동시킴으로써, 본 발명의 복합 금속 산화물을 형성할 수 있다. 예를 들어, 타깃을 0.1Hz 이상 1kHz 이하의 비트(리듬, 박자, 펄스, 주파, 주기 또는 사이클 등으로 바꿔 말해도 좋음)로 회전 또는 요동시키면 좋다. 예를 들어, 마그넷 유닛을 0.1Hz 이상 1kHz 이하의 비트로 요동시키면 좋다.
예를 들어, 스퍼터링 가스로서, 산소의 가스비가 10% 정도의 희가스, 및 산소의 혼합 가스를 사용하여, 기판 온도를 130℃로 하고, [In]:[Ga]:[Zn]=4:2:4.1[원자수비]의 In-Ga-Zn 금속 산화물 타깃을 요동시키면서 성막을 수행함으로써, 본 발명의 금속 산화물을 형성할 수 있다.
이상, 본 실시형태에 나타낸 구성은 다른 실시형태 또는 다른 실시예에 나타낸 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 6 내지 도 15를 참조하여 설명한다.
<2-1. 반도체 장치의 구성예 1>
도 6의 (A)는 본 발명의 일 형태인 반도체 장치인 트랜지스터(100)의 상면도이고, 도 6의 (B)는 도 6의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 6의 (C)는 도 6의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다. 또한 도 6의 (A)에서 번잡함을 피하기 위하여 트랜지스터(100)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한 트랜지스터의 상면도에서는 이후의 도면에서도 도 6의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시한 경우가 있다.
도 6의 (A), (B), (C)에 도시된 트랜지스터(100)는 소위 톱 게이트 구조의 트랜지스터이다.
트랜지스터(100)는 기판(102) 위의 절연막(104)과, 절연막(104) 위의 금속 산화물(108)과, 금속 산화물(108) 위의 절연막(110)과, 절연막(110) 위의 도전막(112)과, 절연막(104), 금속 산화물(108), 및 도전막(112) 위의 절연막(116)을 가진다.
또한, 금속 산화물(108)은 절연막(110)을 개재(介在)하여 도전막(112)과 중첩되는 영역을 가진다. 예를 들어, 금속 산화물(108)은 In과, M(M은 Al, Ga, Y, 또는 Sn)과, Zn을 가지는 것이 바람직하다.
또한, 금속 산화물(108)은 도전막(112)이 중첩되지 않고, 또한 절연막(116)이 접하는 영역에서 영역(108n)을 가진다. 영역(108n)은 앞에서 설명한 금속 산화물(108)이 n형화한 영역이다. 또한, 영역(108n)은 절연막(116)과 접하고, 절연막(116)은 질소 또는 수소를 가진다. 그러므로, 절연막(116) 중의 질소 또는 수소가 영역(108n)에 첨가됨으로써 캐리어 밀도가 높아져 n형이 된다.
또한, 금속 산화물(108)은 In의 원자수비가 M의 원자수비보다 높은 영역을 가지면 바람직하다. 일례로서는 금속 산화물(108)은 In, M, 및 Zn의 원자수의 비를 In:M:Zn=4:2:3 근방으로 하면 바람직하다.
또한, 금속 산화물(108)은 상기 조성에 한정되지 않는다. 예를 들어, 금속 산화물(108)의 In, M, 및 Zn의 원자수의 비를 In:M:Zn=5:1:6 근방으로 하여도 좋다. 여기서 근방이란, In이 5의 경우, M이 0.5 이상 1.5 이하이며, Zn이 5 이상 7 이하를 포함한다.
금속 산화물(108)이 In의 원자수비가 M의 원자수비보다 많은 영역을 가짐으로써, 트랜지스터(100)의 전계 효과 이동도를 높게 할 수 있다. 구체적으로는, 트랜지스터(100)의 전계 효과 이동도가 10cm2/Vs를 넘을 수 있고, 더 바람직하게는 트랜지스터(100)의 전계 효과 이동도가 30cm2/Vs를 넘을 수 있다.
예를 들어, 상기 전계 효과 이동도가 높은 트랜지스터를, 게이트 신호를 생성하는 게이트 드라이버에 사용함으로써, 베젤 폭이 좁은 (슬림 베젤이라고도 함) 표시 장치를 제공할 수 있다. 또한, 상기 전계 효과 이동도가 높은 트랜지스터를, 표시 장치가 가지는 소스 드라이버(특히, 소스 드라이버가 가지는 시프트 레지스터의 출력 단자와 접속되는 디멀티플렉서)에 사용함으로써, 표시 장치와 접속되는 배선수가 적은 표시 장치를 제공할 수 있다.
한편으로, 금속 산화물(108)이, In의 원자수비가 M의 원자수비보다 많은 영역을 가져도, 금속 산화물(108)의 결정성이 높은 경우, 전계 효과 이동도가 낮아지는 경우가 있다.
또한, 금속 산화물(108)의 결정성으로서는, 예를 들어, X선 회절(XRD: X-Ray Diffraction)을 사용하여 분석하거나, 또는 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용하여 분석함으로써 해석할 수 있다.
먼저, 금속 산화물(108) 중에 형성될 수 있는 산소 결손에 대하여 설명한다.
금속 산화물(108)에 형성되는 산소 결손은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 예를 들어 금속 산화물(108) 내에 산소 결손이 형성되면, 상기 산소 결손에 수소가 결합되어, 캐리어 공급원이 된다. 금속 산화물(108) 중에 캐리어 공급원이 생성되면, 금속 산화물(108)을 가지는 트랜지스터(100)의 전기 특성의 변동, 대표적으로는 문턱 전압의 시프트가 발생한다. 따라서 금속 산화물(108)에서는, 산소 결손이 적을수록 바람직하다.
그러므로, 본 발명의 일 형태에 있어서는, 금속 산화물(108) 근방의 절연막, 구체적으로는, 금속 산화물(108)의 상방에 형성되는 절연막(110) 및 금속 산화물(108)의 하방에 형성되는 절연막(104) 중 어느 한쪽 또는 양쪽이 과잉 산소를 함유하는 구성이다. 절연막(104) 및 절연막(110) 중 어느 한쪽 또는 양쪽으로부터 금속 산화물(108)로 산소 또는 과잉 산소를 이동시킴으로써, 금속 산화물 중의 산소 결손을 저감시킬 수 있다.
금속 산화물(108)에 혼입되는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 영향을 미치기 때문에 문제가 된다. 따라서 금속 산화물(108)에 있어서는 수소 또는 수분 등의 불순물이 적을수록 바람직하다.
또한, 금속 산화물(108)로서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은 금속 산화물을 사용함으로써, 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있어 바람직하다. 여기서는, 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 금속 산화물막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 오프 전류가 현저히 작고, 채널 폭이 1Х106μm이고 채널 길이가 10μm인 소자의 경우에도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V의 범위에 있어서 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1Х10-13A 이하라는 특성을 얻을 수 있다.
또한, 도 6의 (A), (B), (C)에 나타낸 바와 같이, 트랜지스터(100)는 절연막(116) 위의 절연막(118)과, 절연막(116, 118)에 제공된 개구부(141a)를 통하여 영역(108n)에 전기적으로 접속되는 도전막(120a)과, 절연막(116, 118)에 제공된 개구부(141b)를 통하여 영역(108n)에 전기적으로 접속되는 도전막(120b)을 가져도 좋다.
또한 본 명세서 등에서, 절연막(104)을 제 1 절연막이라고, 절연막(110)을 제 2 절연막이라고, 절연막(116)을 제 3 절연막이라고, 절연막(118)을 제 4 절연막이라고 각각 부르는 경우가 있다. 또한 도전막(112)은 게이트 전극으로서의 기능을 가지고, 도전막(120a)은 소스 전극으로서의 기능을 가지고, 도전막(120b)은 드레인 전극으로서의 기능을 가진다.
또한 절연막(110)은 게이트 절연막으로서의 기능을 가진다. 또한 절연막(110)은 과잉 산소 영역을 가진다. 절연막(110)이 과잉 산소 영역을 가짐으로써 금속 산화물(108) 중에 과잉 산소를 공급할 수 있다. 따라서, 금속 산화물(108) 중에 형성될 수 있는 산소 결손을 과잉 산소에 의하여 보충할 수 있기 때문에 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 금속 산화물(108) 중에 과잉 산소를 공급시키기 위하여 금속 산화물(108)의 하방에 형성되는 절연막(104)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연막(104) 중에 포함되는 과잉 산소는 영역(108n)에도 공급될 수 있다. 영역(108n) 중에 과잉 산소가 공급되면, 영역(108n) 중의 저항이 높아져, 바람직하지 않다. 한편, 금속 산화물(108)의 상방에 형성되는 절연막(110)에 과잉 산소를 가지는 구성으로 함으로써 도전막(112)과 중첩되는 영역에만 선택적으로 과잉 산소를 공급시키는 것이 가능해진다.
<2-2. 반도체 장치의 구성 요소>
다음으로, 본 실시형태의 반도체 장치에 포함되는 구성 요소에 대하여 자세히 설명한다.
[기판]
기판(102)의 재질 등에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘을 재료로 한 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 저마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 또한, 기판(102)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mmХ1850mm), 제 7 세대(1870mmХ2200mm), 제 8 세대(2200mmХ2400mm), 제 9 세대(2400mmХ2800mm), 제 10 세대(2950mmХ3400mm) 등의 대면적 기판을 사용함으로써 대형 표시 장치를 제작할 수 있다.
또한, 기판(102)으로서 가요성 기판을 사용하여 가요성 기판 위에 직접 트랜지스터(100)를 형성하여도 좋다. 또는 기판(102)과 트랜지스터(100) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 반도체 장치의 일부 또는 전부를 완성시킨 후, 기판(102)으로부터 분리하여 다른 기판에 전재(轉載)하는 데 사용할 수 있다. 이때, 트랜지스터(100)는 내열성이 떨어지는 기판이나 가요성의 기판에도 전재할 수 있다.
[제 1 절연막]
절연막(104)으로서는, 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다. 또한, 절연막(104)으로서는 예를 들어, 산화물 절연막 또는 질화물 절연막을 단층 또는 적층하여 형성할 수 있다. 또한, 금속 산화물(108)과의 계면 특성을 향상시키기 위하여, 절연막(104)에 있어서 적어도 금속 산화물(108)과 접하는 영역은 산화물 절연막으로 형성하는 것이 바람직하다. 또한, 절연막(104)으로서 가열에 의하여 산소를 방출하는 산화물 절연막을 사용함으로써, 가열 처리에 의하여 절연막(104)에 포함되는 산소를, 금속 산화물(108)으로 이동시키는 것이 가능하다.
절연막(104)의 두께는, 50nm 이상, 또는 100nm 이상 3000nm 이하, 또는 200nm 이상 1000nm 이하로 할 수 있다. 절연막(104)을 두껍게 함으로써, 절연막(104)의 산소 방출량을 증가시킬 수 있음과 함께, 절연막(104)과 금속 산화물(108)과의 계면에서의 계면 준위, 및 금속 산화물(108)에 포함되는 산소 결손을 저감하는 것이 가능하다.
절연막(104)으로서, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋고, 단층 또는 적층으로 제공할 수 있다. 본 실시형태에서는 절연막(104)으로서 질화 실리콘막과, 산화질화 실리콘막의 적층 구조를 사용한다. 이와 같이, 절연막(104)을 적층 구조로 하고, 아래층 측에 질화 실리콘막을 사용하고, 위층 측에 산화질화 실리콘막을 사용함으로써 금속 산화물(108) 중에 효율적으로 산소를 도입할 수 있다.
[도전막]
게이트 전극으로서 기능하는 도전막(112), 소스 전극으로서 기능하는 도전막(120a), 드레인 전극으로서 기능하는 도전막(120b)으로서는, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 코발트(Co) 중에서 선택되는 금속 원소, 또는 상술한 금속 원소를 성분으로서 하는 합금, 혹은 상술한 금속 원소를 조합한 합금 등을 사용하여 각각 형성할 수 있다.
또한, 도전막(112, 120a, 120b)에는, 인듐과 주석을 가지는 산화물(In-Sn 산화물), 인듐과 텅스텐을 가지는 산화물(In-W 산화물), 인듐과 텅스텐과 아연을 가지는 산화물(In-W-Zn 산화물), 인듐과 타이타늄을 가지는 산화물(In-Ti 산화물), 인듐과 타이타늄과 주석을 가지는 산화물(In-Ti-Sn 산화물), 인듐과 아연을 가지는 산화물(In-Zn 산화물), 인듐과 주석과 실리콘을 가지는 산화물(In-Sn-Si 산화물), 인듐과 갈륨과 아연을 가지는 산화물(In-Ga-Zn 산화물) 등의 산화물 도전체 또는 금속 산화물을 적용할 수도 있다.
여기서 산화물 도전체에 대하여 설명한다. 본 명세서 등에서 산화물 도전체를 OC(Oxide Conductor)라고 불러도 좋다. 산화물 도전체에 대해서는 예를 들어, 금속 산화물에 산소 결손을 형성하고, 상기 산소 결손에 수소를 첨가하면 전도대 근방에 도너 준위가 형성된다. 그 결과, 금속 산화물은 도전성이 높아져 도전체화된다. 도전체화된 금속 산화물을 산화물 도전체라고 할 수 있다. 일반적으로, 금속 산화물은 에너지 갭이 크기 때문에 가시광에 대하여 투광성을 가진다. 한편, 산화물 도전체는 전도대 근방에 도너 준위를 가지는 금속 산화물이다. 따라서 산화물 도전체는 도너 준위에 의한 흡수의 영향이 작고, 가시광에 대하여 금속 산화물과 동등한 투광성을 가진다.
특히, 도전막(112)에 상술한 산화물 도전체를 사용하면, 절연막(110) 중에 과잉 산소를 첨가할 수 있어 바람직하다.
또한, 도전막(112, 120a, 120b)에는 Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 적용하여도 좋다. Cu-X 합금막을 사용함으로써, 웨트 에칭 프로세스로 가공할 수 있기 때문에, 제조 비용을 억제할 수 있다.
또한, 도전막(112, 120a, 120b)에는 상술한 금속 원소 중에서도 특히 타이타늄, 텅스텐, 탄탈럼, 및 몰리브데넘 중에서 선택되는 어느 하나 또는 복수를 가지면 바람직하다. 특히, 도전막(112, 120a, 120b)으로서는, 질화 탄탈럼막을 사용하는 것이 바람직하다. 상기 질화 탄탈럼막은 도전성을 가지고, 또한 구리 또는 수소에 대하여 높은 배리어성을 가진다. 또한, 질화 탄탈럼막은 그 자체로부터의 수소 방출이 적기 때문에, 금속 산화물(108)과 접하는 도전막, 또는 금속 산화물(108) 근방의 도전막으로서 적합하게 사용할 수 있다.
또한 도전막(112, 120a, 120b)을, 무전해 도금법에 의하여 형성할 수 있다. 상기 무전해 도금법에 의하여 형성할 수 있는 재료로서는, 예를 들어 Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd 중에서 선택되는 어느 하나 또는 복수를 사용할 수 있다. 특히 Cu 또는 Ag를 사용하면 도전막의 저항을 낮게 할 수 있어 적합하다.
[제 2 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막(110)으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced Chemical Vapor Deposition)법, 스퍼터링법 등에 의하여, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다. 또한, 절연막(110)을 2층의 적층 구조 또는 3층 이상의 적층 구조로 하여도 좋다.
또한, 트랜지스터(100)의 채널 영역으로서 기능하는 금속 산화물(108)과 접하는 절연막(110)은 산화물 절연막인 것이 바람직하고, 화학량론적 조성보다 산소를 과잉으로 포함하는 영역(과잉 산소 영역)을 가지는 것이 더 바람직하다. 바꿔 말하면, 절연막(110)은 산소를 방출할 수 있는 절연막이다. 또한 절연막(110)에 과잉 산소 영역을 제공하기 위해서는 예를 들어, 산소 분위기하에서 절연막(110)을 형성하거나, 또는 성막 후의 절연막(110)을 산소 분위기하에서 가열 처리하면 좋다.
또한, 절연막(110)으로서 산화 하프늄을 사용하는 경우, 다음 효과를 나타낸다. 산화 하프늄은 산화 실리콘이나 산화질화 실리콘에 비하여 비유전율이 높다. 따라서 산화 실리콘을 사용한 경우에 비하여 절연막(110)의 막 두께를 크게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄에 비하여 높은 비유전율을 가진다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이들에 한정되지 않는다.
또한, 절연막(110)은 결함이 적은 것이 바람직하고, 대표적으로는 전자 스핀 공명법(ESR: Electron Spin Resonance)으로 관찰되는 시그널이 적은 것이 바람직하다. 예를 들어, 상술한 시그널로서는, g값이 2.001에서 관찰되는 E' 센터를 들 수 있다. 또한, E' 센터는 실리콘의 댕글링 본드에 기인한다. 절연막(110)으로서는 E'센터에 기인하는 스핀 밀도가 3Х1017spins/cm3 이하, 바람직하게는 5Х1016spins/cm3 이하인 산화 실리콘막, 또는 산화질화 실리콘막을 사용하면 좋다.
[금속 산화물]
금속 산화물(108)로서는 상술한 금속 산화물을 사용할 수 있다.
<원자수비>
이하에, 도 16의 (A), 도 16의 (B), 및 도 16의 (C)를 사용하여, 본 발명에 따른 산화물이 가지는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 16의 (A), 도 16의 (B), 및 도 16의 (C)에는, 산소의 원자수비에 대해서는 기재하지 않는다. 또한, 금속 산화물이 가지는 인듐, 원소 M, 및 아연의 원자수비 각각의 항을 [In], [M], 및 [Zn]으로 한다.
도 16의 (A), 도 16의 (B), 및 도 16의 (C)에 있어서 파선(破線)은 [In]:[M]:[Zn]=(1+α):(1-α):1의 원자수비(-1≤α≤1)가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):2의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):3의 원자수비가 되는 라인, [In]:[M]:[Zn]=(1+α):(1-α):4의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=(1+α):(1-α):5의 원자수비가 되는 라인을 나타낸다.
또한, 일점쇄선은 [In]:[M]:[Zn]=5:1:β(β≥0)의 원자수비가 되는 라인, [In]:[M]:[Zn]=2:1:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:1:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:2:β의 원자수비가 되는 라인, [In]:[M]:[Zn]=1:3:β의 원자수비가 되는 라인, 및 [In]:[M]:[Zn]=1:4:β의 원자수비가 되는 라인을 나타낸다.
또한, 도 16의 (A), (B), 및 (C)에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 및 그 근방값을 가지는 금속 산화물은 스피넬형 결정 구조를 취하기 쉽다.
또한, 금속 산화물 중에서 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, 원자수비가 [In]:[M]:[Zn]=0:2:1의 근방값인 경우, 스피넬형의 결정 구조와 층상의 결정 구조의 2상이 공존되기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0의 근방값인 경우, 빅스비아이트(bixbyite)형의 결정 구조와 층상의 결정 구조의 2상이 공존되기 쉽다. 금속 산화물 중에서 복수의 상이 공존하는 경우, 상이한 결정 구조들 사이에서 결정립계가 형성되는 경우가 있다.
도 16의 (A)에 나타낸 영역 A는 금속 산화물이 가지는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 나타낸 것이다.
금속 산화물은 인듐의 함유율을 높임으로써 금속 산화물의 캐리어 이동도(전자 이동도)를 높일 수 있다. 따라서, 인듐의 함유율이 높은 금속 산화물은 인듐의 함유율이 낮은 금속 산화물과 비교하여 캐리어 이동도가 높아진다.
한편, 금속 산화물 중의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도는 낮아진다. 따라서, 원자수비가 [In]:[M]:[Zn]=0:1:0, 및 그 근방값인 경우(예를 들어 도 16의 (C)에 나타내어진 영역 C)는 절연성이 높아진다.
따라서, 본 발명의 일 형태의 금속 산화물은 캐리어 이동도가 높은, 도 16의 (A)의 영역 A로 나타낸 원자수비를 가지는 것이 바람직하다.
특히, 도 16의 (B)에 나타낸 영역 B에서는, 영역 A 중에서도 캐리어 이동도가 높고, 신뢰성이 높으며 우수한 금속 산화물이 얻어진다.
또한, 영역 B는 [In]:[M]:[Zn]=4:2:3 내지 4.1, 및 그 근방값을 포함한다. 근방값에는, 예를 들어, [In]:[M]:[Zn]=5:3:4가 포함된다. 또한, 영역 B는 [In]:[M]:[Zn]=5:1:6 및 그 근방값, 및 [In]:[M]:[Zn]=5:1:7 및 그 근방값을 포함한다.
또한, 금속 산화물이 가지는 성질은 원자수비에 의하여 일의적으로 정해지지 않는다. 같은 원자수비이어도 형성 조건에 따라 금속 산화물의 성질이 상이한 경우가 있다. 예를 들어, 금속 산화물을 스퍼터링 장치로 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비를 가지는 막이 형성된다. 또한, 성막 시의 기판 온도에 따라서는, 타깃의 [Zn]보다, 막의 [Zn]이 작아지는 경우가 있다. 따라서, 도시된 영역은 금속 산화물이 특정한 특성을 가지는 경향이 있는 원자수비를 나타내는 영역이고, 영역 A 내지 영역 C의 경계는 엄밀하지 않다.
또한 금속 산화물(108)이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서는 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 바람직하다. 또한, 성막되는 금속 산화물(108)의 원자수비는 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다. 예를 들어, 금속 산화물(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=4:2:4.1[원자수비]인 경우, 성막되는 금속 산화물(108)의 조성은 In:Ga:Zn=4:2:3[원자수비] 근방이 되는 경우가 있다. 또한 금속 산화물(108)에 사용하는 스퍼터링 타깃의 조성이 In:Ga:Zn=5:1:7[원자수비]인 경우, 성막되는 금속 산화물(108)의 조성은 In:Ga:Zn=5:1:6[원자수비] 근방이 되는 경우가 있다.
또한 금속 산화물(108)은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상이다. 이와 같이, 에너지 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터(100)의 오프 전류를 저감할 수 있다.
또한 금속 산화물(108)은 비단결정 구조인 것이 바람직하다. 비단결정 구조는, 예를 들어, 후술하는 CAAC-OS, 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조에서, 비정질 구조는 결함 준위 밀도가 가장 높다.
[제 3 절연막]
절연막(116)은 질소 또는 수소를 가진다. 절연막(116)으로서는 예를 들어 질화물 절연막을 들 수 있다. 상기 질화물 절연막으로서는 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘 등을 사용하여 형성할 수 있다. 절연막(116)에 포함되는 수소 농도는 1Х1022atoms/cm3 이상인 것이 바람직하다. 또한, 절연막(116)은 금속 산화물(108)의 영역(108n)과 접한다. 따라서, 절연막(116)과 접하는 영역(108n) 중의 불순물(예를 들어 수소) 농도가 높아져 영역(108n)의 캐리어 밀도를 높일 수 있다.
[제 4 절연막]
절연막(118)으로서는 산화물 절연막을 사용할 수 있다. 또한, 절연막(118)으로서는 산화물 절연막과 질화물 절연막의 적층막을 사용할 수 있다. 절연막(118)으로서 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn 산화물 등을 사용하면 좋다.
또한 절연막(118)으로서는 외부로부터의 수소, 물 등의 배리어막으로서 기능하는 막인 것이 바람직하다.
절연막(118)의 두께는 30nm 이상 500nm 이하, 또는 100nm 이상 400nm 이하로 할 수 있다.
<2-3. 트랜지스터의 구성예 2>
다음으로, 도 6의 (A), (B), (C)에 도시된 트랜지스터와 상이한 구성에 대하여 도 7의 (A), (B), (C)를 사용하여 설명한다.
도 7의 (A)는 트랜지스터(150)의 상면도이고, 도 7의 (B)는 도 7의 (A)의 일점쇄선 X1-X2 간의 단면도이고, 도 7의 (C)는 도 7의 (A)의 일점쇄선 Y1-Y2 간의 단면도이다.
도 7의 (A), (B), (C)에 도시된 트랜지스터(150)는 기판(102) 위의 도전막(106)과, 도전막(106) 위의 절연막(104)과, 절연막(104) 위의 금속 산화물(108)과, 금속 산화물(108) 위의 절연막(110)과, 절연막(110) 위의 도전막(112)과, 절연막(104), 금속 산화물(108), 및 도전막(112) 위의 절연막(116)을 가진다.
또한, 금속 산화물(108)은 도 6의 (A), (B), (C)에 도시된 트랜지스터(100)와 같은 구성이다. 도 7의 (A), (B), (C)에 도시된 트랜지스터(150)는 상술한 트랜지스터(100)의 구성에 더하여 도전막(106)과 개구부(143)를 가진다.
개구부(143)는 절연막(104) 및 절연막(110)에 제공된다. 또한, 도전막(106)은 개구부(143)를 통하여 도전막(112)과 전기적으로 접속된다. 따라서, 도전막(106)과 도전막(112)에는 같은 전위가 공급된다. 또한, 개구부(143)를 제공하지 않고, 도전막(106)과, 도전막(112)에 상이한 전위를 공급하여도 좋다. 또는, 개구부(143)를 제공하지 않고, 도전막(106)을 차광막으로서 사용하여도 좋다. 예를 들어, 도전막(106)을 차광성 재료로 형성함으로써 금속 산화물(108)에 조사되는 하방으로부터의 광을 억제할 수 있다.
또한, 트랜지스터(150)의 구성으로 하는 경우, 도전막(106)은 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가지고, 도전막(112)은 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한, 절연막(104)은 제 1 게이트 절연막으로서의 기능을 가지고, 절연막(110)은 제 2 게이트 절연막으로서의 기능을 가진다.
도전막(106)으로서는 상술한 도전막(112, 120a, 120b)과 같은 재료를 사용할 수 있다. 특히, 도전막(106)으로서 구리를 포함하는 재료에 의하여 형성함으로써 저항을 낮게 할 수 있어 적합하다. 예를 들어, 도전막(106)을 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 구리막을 제공하는 적층 구조로 하고, 도전막(120a, 120b)을 질화 타이타늄막, 질화 탄탈럼막, 또는 텅스텐막 위에 구리막을 제공하는 적층 구조로 하면 바람직하다. 이 경우, 트랜지스터(150)를 표시 장치의 화소 트랜지스터 및 구동 트랜지스터 중 어느 한쪽 또는 양쪽에 사용함으로써 도전막(106)과 도전막(120a) 사이에 생기는 기생 용량, 및 도전막(106)과 도전막(120b) 사이에 생기는 기생 용량을 낮게 할 수 있다. 따라서, 도전막(106), 도전막(120a), 및 도전막(120b)을 트랜지스터(150)의 제 1 게이트 전극, 소스 전극, 및 드레인 전극으로서 사용할 뿐만 아니라 표시 장치의 전원 공급용 배선, 신호 공급용 배선, 또는 접속용 배선 등에 사용하는 것도 가능해진다.
이와 같이, 도 7의 (A), (B), (C)에 도시된 트랜지스터(150)는 상술한 트랜지스터(100)와 달리, 금속 산화물(108)의 상하에 게이트 전극으로서 기능하는 도전막을 가지는 구조이다. 트랜지스터(150)와 같이, 본 발명의 일 형태의 반도체 장치에는 복수의 게이트 전극을 제공하여도 좋다.
또한, 도 7의 (B), (C)에 도시된 바와 같이, 금속 산화물(108)은 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112) 각각과 대향하도록 위치하고, 게이트 전극으로서 기능하는 2개의 도전막에 끼워져 있다.
또한, 도전막(112)의 채널 폭 방향의 길이는 금속 산화물(108)의 채널 폭 방향의 길이보다 길고, 금속 산화물(108)의 채널 폭 방향 전체는 절연막(110)을 사이에 끼워 도전막(112)으로 덮여 있다. 또한, 도전막(112)과 도전막(106)은 절연막(104), 및 절연막(110)에 제공되는 개구부(143)에서 접속되기 때문에 금속 산화물(108)의 채널 폭 방향의 측면 중 한쪽은 절연막(110)을 사이에 끼워 도전막(112)과 대향한다.
바꿔 말하면, 도전막(106) 및 도전막(112)은 절연막(104, 110)에 제공되는 개구부(143)에서 접속되고, 금속 산화물(108)의 측단부보다 외측에 위치하는 영역을 가진다.
이와 같은 구성을 가짐으로써, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)의 전계에 의하여, 트랜지스터(150)에 포함되는 금속 산화물(108)을 전기적으로 둘러쌀 수 있다. 트랜지스터(150)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계에 의하여, 채널 영역이 형성되는 금속 산화물(108)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 Surrounded channel(S-channel) 구조라고 부를 수 있다.
트랜지스터(150)는 S-channel 구조를 가지기 때문에, 채널을 유발시키기 위한 전계를 도전막(106) 또는 도전막(112)에 의하여 효과적으로 금속 산화물(108)에 인가할 수 있으므로, 트랜지스터(150)의 전류 구동 능력이 향상되어 높은 온 전류 특성을 얻을 수 있다. 또한, 온 전류를 높일 수 있기 때문에, 트랜지스터(150)를 미세화할 수 있게 된다. 또한, 트랜지스터(150)는 금속 산화물(108)이 도전막(106) 및 도전막(112)에 의하여 둘러싸인 구조를 가지기 때문에 트랜지스터(150)의 기계적 강도를 높일 수 있다.
또한, 트랜지스터(150)의 채널 폭 방향에서, 금속 산화물(108)의 개구부(143)가 형성되어 있지 않은 측에 개구부(143)와 다른 개구부를 형성하여도 좋다.
또한, 트랜지스터(150)와 같이, 트랜지스터가 반도체막을 사이에 끼워서 존재하는 한 쌍의 게이트 전극을 가지는 경우, 한쪽 게이트 전극에는 신호 A가, 다른 쪽 게이트 전극에는 고정 전위(Vb)가 공급되어도 좋다. 또한, 한쪽 게이트 전극에는 신호 A가, 다른 쪽 게이트 전극에는 신호 B가 공급되어도 좋다. 또한, 한쪽 게이트 전극에는 고정 전위(Va)가, 다른 쪽 게이트 전극에는 고정 전위(Vb)가 공급되어도 좋다.
신호 A는 예를 들어, 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호 A는 전위가 전위(V1) 또는 전위(V2)(V1>V2로 함)의 2종류가 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위로 할 수 있다. 신호 A는 아날로그 신호이어도 좋다.
고정 전위(Vb)는, 예를 들어 트랜지스터의 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)이어도 좋다. 이 경우, 고정 전위(Vb)를 생성하기 위한 전위 발생 회로를 별도로 제공할 필요가 없어 바람직하다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)와 상이한 전위이어도 좋다. 고정 전위(Vb)를 낮게 함으로써, 문턱 전압(VthA)을 높일 수 있는 경우가 있다. 그 결과, 게이트-소스 간의 전압(Vgs)이 0V일 때의 드레인 전류를 저감하여, 트랜지스터를 가지는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 낮게 하여도 좋다. 한편으로, 고정 전위(Vb)를 높게 함으로써, 문턱 전압(VthA)을 낮게 할 수 있는 경우가 있다. 그 결과, 게이트-소스 간의 전압(Vgs)이 고전원 전위일 때의 드레인 전류를 향상시켜 트랜지스터를 가지는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 높게 하여도 좋다.
신호 B는, 예를 들어 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호 B는 전위(V3) 또는 전위(V4)(V3>V4로 함)의 2종류의 전위가 되는 디지털 신호이어도 좋다. 예를 들어, 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호 B는 아날로그 신호이어도 좋다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 같은 디지털 값을 가지는 신호이어도 좋다. 이 경우, 트랜지스터의 온 전류를 향상시키고 트랜지스터를 가지는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 이때, 신호 A에서의 전위(V1) 및 전위(V2)는 신호 B에서의 전위(V3) 및 전위(V4)와 상이하여도 좋다. 예를 들어, 신호 B가 입력되는 게이트에 대응하는 게이트 절연막이, 신호 A가 입력되는 게이트에 대응하는 게이트 절연막보다 두꺼운 경우, 신호 B의 전위 진폭(V3-V4)을, 신호 A의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이로써, 트랜지스터의 도통 상태 또는 비도통 상태에 대하여 신호 A가 미치는 영향과 신호 B가 미치는 영향을 같은 정도로 할 수 있는 경우가 있다.
신호 A와 신호 B가 둘 다 디지털 신호인 경우, 신호 B는 신호 A와 상이한 디지털 값을 가지는 신호이어도 좋다. 이 경우, 트랜지스터의 제어를 신호 A와 신호 B에 의하여 따로따로 수행할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널형인 경우, 신호 A가 전위(V1)이며 신호 B가 전위(V3)일 때만 도통 상태가 되는 경우나, 신호 A가 전위(V2)이며 신호 B가 전위(V4)일 때만 비도통 상태가 되는 경우에는 하나의 트랜지스터로 NAND 회로나 NOR 회로 등의 기능을 구현할 수 있는 경우가 있다. 또한, 신호 B는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 신호 B는 트랜지스터를 가지는 회로가 동작하는 기간과, 이 회로가 동작하지 않는 기간에서 전위가 다른 신호이어도 좋다. 신호 B는 회로의 동작 모드에 따라 전위가 상이해지는 신호이어도 좋다. 이 경우, 신호 B는 신호 A만큼 빈번하게 전위가 전환되지 않는 경우가 있다.
신호 A와 신호 B가 둘 다 아날로그 신호인 경우, 신호 B는 신호 A와 같은 전위의 아날로그 신호, 신호 A의 전위를 상수배한 아날로그 신호, 또는 신호 A의 전위를 상수만큼 가산 또는 감산한 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터의 온 전류가 향상되어 트랜지스터를 가지는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 신호 B는 신호 A와 상이한 아날로그 신호이어도 좋다. 이 경우, 트랜지스터의 제어를 신호 A와 신호 B에 의하여 따로따로 수행할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다.
신호 A가 디지털 신호이고, 신호 B가 아날로그 신호이어도 좋다. 또는 신호 A가 아날로그 신호이고, 신호 B가 디지털 신호이어도 좋다.
트랜지스터의 양쪽 게이트 전극에 고정 전위를 공급할 때, 트랜지스터를 저항 소자와 동등한 소자로서 기능시킬 수 있는 경우가 있다. 예를 들어, 트랜지스터가 n채널형인 경우, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게) 함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va) 및 고정 전위(Vb)를 둘 다 높게(낮게) 함으로써, 게이트를 하나만 가지는 트랜지스터에 의하여 얻어지는 실효 저항보다 낮은(높은) 실효 저항이 얻어지는 경우가 있다.
또한 트랜지스터(150)의 그 외의 구성은 상술한 트랜지스터(100)와 같고, 같은 효과를 나타낸다.
또한, 트랜지스터(150) 위에 절연막을 더 형성하여도 좋다. 도 7의 (A), (B), (C)에 도시된 트랜지스터(150)는 도전막(120a, 120b), 및 절연막(118) 위에 절연막(122)을 가진다.
절연막(122)은 트랜지스터 등에 기인하는 요철 등을 평탄화시키는 기능을 가진다. 절연막(122)으로서는, 절연성이면 좋고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 상기 무기 재료로서는, 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 질화 알루미늄막 등을 들 수 있다. 상기 유기 재료로서는, 예를 들어, 아크릴 수지 또는 폴리이미드 수지 등의 감광성 수지 재료를 들 수 있다.
<2-4. 트랜지스터의 구성예 3>
다음으로, 도 7의 (A), (B), (C)에 도시된 트랜지스터(150)와 상이한 구성에 대하여 도 8을 사용하여 설명한다.
도 8의 (A), (B)는 트랜지스터(160)의 단면도이다. 또한, 트랜지스터(160)의 상면도는 도 7의 (A)에 도시된 트랜지스터(150)와 같기 때문에, 여기서의 설명은 생략한다.
도 8의 (A), (B)에 도시된 트랜지스터(160)는 도전막(112)의 적층 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(150)와 상이하다.
트랜지스터(160)의 도전막(112)은 절연막(110) 위의 도전막(112_1)과, 도전막(112_1) 위의 도전막(112_2)을 가진다. 예를 들어, 도전막(112_1)으로서, 산화물 도전막을 사용함으로써 절연막(110)에 과잉 산소를 첨가할 수 있다. 상기 산화물 도전막으로서는, 스퍼터링법을 사용하여, 산소 가스를 포함하는 분위기에서 형성하면 좋다. 또한 상기 산화물 도전막으로서는, 예를 들어 인듐과 주석을 가지는 산화물, 텅스텐과 인듐을 가지는 산화물, 텅스텐과 인듐과 아연을 가지는 산화물, 타이타늄과 인듐을 가지는 산화물, 타이타늄과 인듐과 주석을 가지는 산화물, 인듐과 아연을 가지는 산화물, 실리콘과 인듐과 주석을 가지는 산화물, 인듐과 갈륨과 아연을 가지는 산화물 등을 들 수 있다.
또한 도 8의 (B)에 도시된 바와 같이, 개구부(143)에서 도전막(112_2)과 도전막(106)이 접속된다. 개구부(143)를 형성할 때, 도전막(112_1)이 되는 도전막을 형성한 후, 개구부(143)를 형성함으로써, 도 8의 (B)에 도시된 형상으로 할 수 있다. 도전막(112_1)에 산화물 도전막을 적용한 경우, 도전막(112_2)과, 도전막(106)이 접속되는 구성으로 함으로써, 도전막(112)과 도전막(106)의 접촉 저항을 낮게 할 수 있다.
또한 트랜지스터(160)의 도전막(112) 및 절연막(110)은 테이퍼 형상이다. 더 구체적으로는, 도전막(112)의 하단(下端)부는, 도전막(112)의 상단(上端)부보다 외측에 형성된다. 또한 절연막(110)의 하단부는 절연막(110)의 상단부보다 외측에 형성된다. 또한 도전막(112)의 하단부는, 절연막(110)의 상단부와 대략 같은 위치에 형성된다.
트랜지스터(160)의 도전막(112) 및 절연막(110)을 테이퍼 형상으로 함으로써, 트랜지스터(160)의 도전막(112) 및 절연막(110)이 직사각형인 경우와 비교하여, 절연막(116)의 피복성을 높일 수 있어 바람직하다.
또한 트랜지스터(160)의 그 외의 구성은 상술한 트랜지스터(150)와 같고, 같은 효과를 나타낸다.
<2-5. 반도체 장치의 제작 방법>
다음으로, 도 7의 (A), (B), (C)에 도시된 트랜지스터(150)의 제작 방법의 일례에 대하여, 도 9 내지 도 11을 사용하여 설명한다. 또한, 도 9 내지 도 11은 트랜지스터(150)의 제작 방법을 설명하는 채널 길이 방향 및 채널 폭 방향의 단면도이다.
우선, 기판(102) 위에 도전막(106)을 형성한다. 다음으로 기판(102), 및 도전막(106) 위에 절연막(104)을 형성하고, 절연막(104) 위에 금속 산화물막을 형성한다. 그 후, 금속 산화물막을 섬 형상으로 가공함으로써 금속 산화물(108a)을 형성한다(도 9의 (A) 참조).
도전막(106)은 상술한 재료를 선택함으로써 형성할 수 있다. 본 실시형태에서는, 도전막(106)으로서, 스퍼터링 장치를 사용하여, 두께 50nm의 텅스텐막과 두께 400nm의 구리막의 적층막을 형성한다.
또한, 도전막(106)이 되는 도전막의 가공 방법으로서는 웨트 에칭법 및 드라이 에칭법 중 한쪽 및 양쪽을 사용하면 좋다. 본 실시형태에서는, 웨트 에칭법에 의하여 구리막을 에칭한 후, 드라이 에칭법에 의하여 텅스텐막을 에칭함으로써 도전막을 가공하여, 도전막(106)을 형성한다.
절연막(104)으로서는, 스퍼터링법, CVD법, 증착법, 펄스 레이저 퇴적(PLD)법, 인쇄법, 도포법 등을 적절히 사용하여 형성할 수 있다. 본 실시형태에서는 절연막(104)으로서, PECVD 장치를 사용하여 두께 400nm의 질화 실리콘막과 두께 50nm의 산화질화 실리콘막을 형성한다.
또한, 절연막(104)을 형성한 후, 절연막(104)에 산소를 첨가하여도 좋다. 절연막(104)에 첨가하는 산소로서는 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등이 있다. 또한, 첨가 방법으로서는, 이온 도핑법, 이온 주입법, 플라스마 처리법 등이 있다. 또한, 절연막(104) 위에 산소의 이탈을 억제하는 막을 형성한 후, 이 막을 통하여 절연막(104)에 산소를 첨가하여도 좋다.
상술한 산소의 이탈을 억제하는 막으로서, 인듐, 아연, 갈륨, 주석, 알루미늄, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 니켈, 철, 코발트, 및 텅스텐 중 하나 이상을 가지는 도전막 또는 반도체막을 사용하여 형성할 수 있다.
또한, 플라스마 처리에 의하여 산소를 첨가하는 경우, 마이크로파로 산소를 여기하여 고밀도 산소 플라스마를 발생시킴으로써 절연막(104)으로의 산소 첨가량을 증가시킬 수 있다.
또한 금속 산화물(108a)을 형성할 때, 산소 가스에 불활성 가스(예를 들어 헬륨 가스, 아르곤 가스, 제논 가스 등)를 혼합시켜도 된다. 또한 금속 산화물(108a)을 형성할 때의 성막 가스 전체에서 산소 가스가 차지하는 비율(이하, 산소 유량비라고도 함)로서는, 0% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하이다.
또한, 금속 산화물(108a)의 형성 조건으로서는, 기판 온도를 실온 이상 180
이하, 바람직하게는 기판 온도를 실온 이상 140
이하로 하면 좋다. 금속 산화물(108a)의 형성 시의 기판 온도를 예를 들어, 실온 이상 140
미만으로 하면 생산성이 높게 되어 바람직하다.
또한, 금속 산화물(108a)의 두께는 3nm 이상 200nm 이하, 바람직하게는, 3nm 이상 100nm 이하, 더욱 바람직하게는, 3nm 이상 60nm 이하로 하면 된다.
또한, 기판(102)으로서 대형 유리 기판(예를 들어 제 6 세대 내지 제 10 세대)을 사용하는 경우, 금속 산화물(108a)을 성막할 때의 기판 온도를 200
이상 300
이하로 한 경우, 기판(102)이 변형되는(일그러지거나 휘어지는) 경우가 있다. 따라서, 대형 유리 기판을 사용하는 경우는, 금속 산화물(108a)을 성막할 때의 기판 온도를 실온 이상 200
미만으로 함으로써, 유리 기판의 변형을 억제할 수 있다.
또한, 스퍼터링 가스의 고순도화도 필요하다. 예를 들어, 스퍼터링 가스로서 사용되는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 가스를 사용함으로써, 금속 산화물에 수분 등이 들어가는 것을 가능한 한 방지할 수 있다.
또한, 스퍼터링법으로 금속 산화물을 성막하는 경우, 스퍼터링 장치에서의 체임버는, 금속 산화물에 있어서 불순물인 물 등을 가능한 한 제거하기 위하여 크라이오펌프와 같은 흡착식 진공 배기 펌프를 사용하여, 고진공(5Х10-7Pa로부터 1Х10-4Pa 정도까지)으로 배기하는 것이 바람직하다. 특히, 스퍼터링 장치의 대기 시의, 체임버 내의 H2O에 상당하는 가스 분자(m/z=18에 상당하는 가스 분자)의 분압을 1Х10-4Pa 이하, 바람직하게는 5Х10-5Pa 이하로 하는 것이 바람직하다.
본 실시형태에 있어서는, 금속 산화물(108a)의 형성 조건을 이하와 같이 한다.
금속 산화물(108a)의 형성 조건을 In-Ga-Zn 금속 산화물 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 또한, 금속 산화물(108a)의 형성 시의 기판 온도와, 산소 유량비는 적절히 설정할 수 있다. 또한, 체임버 내의 압력을 0.6Pa로 하고, 스퍼터링 장치 내에 설치된 금속 산화물 타깃에 2500W의 AC 전력을 공급함으로써 산화물을 성막한다.
또한, 성막한 금속 산화물을 금속 산화물(108a)로 가공하기 위해서는, 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다.
또한, 금속 산화물(108a)을 형성한 후, 가열 처리를 수행하고, 금속 산화물(108a)의 탈수소화 또는 탈수화를 하여도 좋다. 가열 처리의 온도는, 대표적으로는, 150℃ 이상의 기반의 변형점 미만, 또는 250℃ 이상 450℃ 이하, 또는 300℃ 이상 450℃ 이하이다.
가열 처리는 헬륨, 네온, 아르곤, 제논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 분위기에서 수행할 수 있다. 또는, 불활성 분위기에서 가열한 후, 산소 분위기에서 가열하여도 좋다. 또한 상기 불활성 분위기 및 산소 분위기에 수소, 물 등이 포함되지 않는 것이 바람직하다. 처리 시간은 3분 이상 24시간 이하로 하면 좋다.
상기 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여, 기판의 변형점 이상의 온도로 열처리를 수행할 수 있다. 따라서, 가열 처리 시간을 단축할 수 있다.
금속 산화물을 가열하면서 성막하거나, 또는 금속 산화물을 형성한 후에 가열 처리를 수행함으로써, 금속 산화물에 있어서, SIMS에 의하여 얻어지는 수소 농도를 5Х1019atoms/cm3 이하, 또는 1Х1019atoms/cm3 이하, 5Х1018atoms/cm3 이하, 또는 1Х1018atoms/cm3 이하, 또는 5Х1017atoms/cm3 이하, 또는 1Х1016atoms/cm3 이하로 할 수 있다.
다음으로, 절연막(104) 및 금속 산화물(108a) 위에 절연막(110_0)을 형성한다(도 9의 (B) 참조).
절연막(110_0)은 산화 실리콘막 또는 산화질화 실리콘막을 플라스마 화학 기상 퇴적 장치(PECVD 장치, 또는 단순히 플라스마 CVD 장치라고 함)를 사용하여 형성할 수 있다. 이 경우, 원료 가스로서는 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표적인 예로서는, 실레인, 다이실레인, 트라이실레인, 플루오린화실레인 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
또한, 절연막(110_0)으로서, 퇴적성 기체의 유량에 대한 산화성 기체의 유량을 20배보다 크고 100배 미만, 또는 40배 이상 80배 이하로 하고, 처리실 내의 압력을 100Pa 미만, 또는 50Pa 이하로 하는 PECVD 장치를 사용함으로써, 결함량이 적은 산화질화 실리콘막을 형성할 수 있다.
또한, 절연막(110_0)으로서 PECVD 장치의 진공 배기된 처리실 내에 놓인 기판을 280
이상 400
이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공되는 전극에 고주파 전력을 공급하는 조건에 의하여, 치밀한 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
또한, 절연막(110_0)을 마이크로파를 사용한 PECVD법을 사용하여 형성하여도 좋다. 마이크로파란 300MHz에서 300GHz의 주파수역을 가리킨다. 마이크로파는 전자 온도가 낮고 전자 에너지가 작다. 또한, 공급된 전력에 있어서, 전자의 가속에 사용되는 비율이 적고, 보다 많은 분자의 해리 및 전리에 사용될 수 있고, 밀도가 높은 플라스마(고밀도 플라스마)를 여기할 수 있다. 그러므로, 피성막면 및 퇴적물에 대한 플라스마 대미지가 적고, 결함이 적은 절연막(110_0)을 형성할 수 있다.
또한, 절연막(110_0)을 유기 실레인 가스를 사용한 CVD법을 사용하여 형성할 수 있다. 유기 실레인 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실레인(TMS: 화학식 Si(CH3)4), 테트라메틸사이클로테트라실록산(TMCTS), 옥타메틸사이클로테트라실록산(OMCTS), 헥사메틸다이실라잔(HMDS), 트라이에톡시실레인(SiH(OC2H5)3), 트리스다이메틸아미노실레인(SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다. 유기 실레인 가스를 사용한 CVD법을 사용함으로써 피복성이 높은 절연막(110_0)을 형성할 수 있다.
본 실시형태에서, 절연막(110_0)으로서 PECVD 장치를 사용하여 두께 100nm의 산화질화 실리콘막을 형성한다.
이어서, 절연막(110_0) 위의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연막(110_0), 및 절연막(104)의 일부를 에칭함으로써 도전막(106)에 달하는 개구부(143)를 형성한다(도 9의 (C) 참조).
개구부(143)의 형성 방법으로서는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 본 실시형태에서는 드라이 에칭법을 사용하여 개구부(143)를 형성한다.
다음으로 개구부(143)를 덮도록 도전막(106) 및 절연막(110_0) 위에 도전막(112_0)을 형성한다. 또한, 도전막(112_0)으로서 예를 들어 금속 산화막을 사용하는 경우, 도전막(112_0)의 형성 시에 절연막(110_0) 내에 산소가 첨가되는 경우가 있다(도 9의 (D) 참조).
또한, 도 9의 (D)에서, 절연막(110_0) 내에 첨가되는 산소를 화살표로 모식적으로 나타내었다. 또한, 개구부(143)를 덮도록 도전막(112_0)을 형성함으로써 도전막(106)과 도전막(112_0)이 전기적으로 접속된다.
도전막(112_0)으로서 금속 산화물막을 사용하는 경우, 도전막(112_0)의 형성 방법으로서는 스퍼터링법을 사용하고, 형성 시에 산소 가스를 포함하는 분위기로 형성하는 것이 바람직하다. 형성 시에 산소 가스를 포함하는 분위기에서 도전막(112_0)을 형성함으로써 절연막(110_0) 내에 산소를 적합하게 첨가할 수 있다. 또한, 도전막(112_0)의 형성 방법으로서는 스퍼터링법에 한정되지 않고, 그 외의 방법, 예를 들어, ALD법을 사용하여도 좋다.
본 실시형태에서, 도전막(112_0)으로서 스퍼터링법을 사용하여 막 두께 100nm의 In-Ga-Zn 산화물인 IGZO막(In:Ga:Zn=4:2:4.1(원자수비))을 성막한다. 또한, 도전막(112_0)의 형성 전, 또는 도전막(112_0)의 형성 후에 절연막(110_0) 내에 산소 첨가 처리를 수행하여도 좋다. 이 산소 첨가 처리의 방법으로서는 절연막(104)의 형성 후에 수행할 수 있는 산소의 첨가 처리와 같은 방법으로 하면 좋다.
다음으로 도전막(112_0) 위의 원하는 위치에 리소그래피 공정에 의하여 마스크(140)를 형성한다(도 10의 (A) 참조).
다음으로 마스크(140) 위로부터 에칭을 수행하여 도전막(112_0), 및 절연막(110_0)을 가공한다. 또한, 도전막(112_0) 및 절연막(110_0)의 가공 후에 마스크(140)를 제거한다. 도전막(112_0), 및 절연막(110_0)을 가공함으로써 섬 형상의 도전막(112) 및 섬 형상의 절연막(110)이 형성된다(도 10의 (B) 참조).
본 실시형태에서는 드라이 에칭법을 이용하여 도전막(112_0), 및 절연막(110_0)을 가공한다.
또한, 도전막(112_0), 및 절연막(110_0)을 가공할 때, 도전막(112)이 중첩되지 않는 영역의 금속 산화물(108a)의 막 두께가 얇아지는 경우가 있다. 또는, 도전막(112_0), 및 절연막(110_0)을 가공할 때, 금속 산화물(108a)이 중첩되지 않는 영역의 절연막(104)의 막 두께가 얇아지는 경우가 있다. 또한, 도전막(112_0), 및 절연막(110_0)을 가공할 때, 에천트(etchant) 또는 에칭 가스(예를 들어 염소 등)가 금속 산화물(108a) 내에 첨가되거나 혹은 도전막(112_0), 또는 절연막(110_0)의 구성 원소가 금속 산화물(108) 내에 첨가되는 경우가 있다.
다음으로, 절연막(104), 금속 산화물(108), 및 도전막(112) 위에 절연막(116)을 형성한다. 또한, 절연막(116)을 형성함으로써, 절연막(116)과 접하는 금속 산화물(108a)의 일부는 영역(108n)이 된다. 여기서, 도전막(112)과 중첩되는 금속 산화물(108a)은 금속 산화물(108)로 한다(도 10의 (C) 참조).
절연막(116)으로서는 상술한 재료를 선택하여 형성할 수 있다. 본 실시형태에서는, 절연막(116)으로서, PECVD 장치를 사용하여 두께 100nm의 산화질화 실리콘막을 형성한다. 또한, 이 질화산화 실리콘막의 형성 시에 있어서 플라스마 처리와 성막 처리의 2가지 단계를 220
의 온도로 수행한다. 상기 플라스마 처리로서는, 성막 전에 유량 100sccm의 아르곤 가스와 유량 1000sccm의 질소 가스를 체임버 내에 도입하고, 체임버 내의 압력을 40Pa로 하고, RF 전원(27.12MHz)에 1000W의 전력을 공급한다. 또한, 성막 처리로서는, 유량 50sccm의 실레인 가스와, 유량 5000sccm의 질소 가스와, 유량 100sccm의 암모니아 가스를 체임버 내에 도입하고, 체임버 내의 압력을 100Pa로 하고, RF 전원(27.12MHz)에 1000W의 전력을 공급한다.
절연막(116)으로서 질화산화 실리콘막을 사용함으로써, 절연막(116)에 접하는 영역(108n)에 질화산화 실리콘막 중의 질소 또는 산소를 공급할 수 있다. 또한, 절연막(116) 형성 시의 온도를 상술한 온도로 함으로써, 절연막(110)에 포함되는 과잉 산소가 외부로 방출되는 것을 억제할 수 있다.
다음으로, 절연막(116) 위에 절연막(118)을 형성한다(도 11의 (A) 참조).
절연막(118)은 상술한 재료를 선택함으로써 형성할 수 있다. 본 실시형태에서는, 절연막(118)으로서, PECVD 장치를 사용하여 두께 300nm의 산화질화 실리콘막을 형성한다.
다음으로, 절연막(118)의 원하는 위치에 리소그래피에 의하여 마스크를 형성한 후, 절연막(118) 및 절연막(116)의 일부를 에칭함으로써, 영역(108n)에 도달하는 개구부(141a, 141b)를 형성한다(도 11의 (B) 참조).
절연막(118) 및 절연막(116)을 에칭하는 방법으로서 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 본 실시형태에서는, 드라이 에칭법을 사용하여 절연막(118) 및 절연막(116)을 가공한다.
다음으로, 개구부(141a, 141b)를 덮도록 영역(108n) 및 절연막(118) 위에 도전막을 형성하고, 상기 도전막을 원하는 형상으로 가공함으로써 도전막(120a, 120b)을 형성한다(도 11의 (C) 참조).
도전막(120a), 도전막(120b)은 상술한 재료를 선택함으로써 형성할 수 있다. 본 실시형태에서 도전막(120a, 120b)으로서 스퍼터링 장치를 사용하여, 두께 50nm의 텅스텐막과 두께 400nm의 구리막의 적층막을 형성한다.
또한, 도전막(120a, 120b)이 되는 도전막의 가공 방법으로서는 웨트 에칭법 및 드라이 에칭법 중 어느 한쪽 또는 양쪽을 사용하면 좋다. 본 실시형태에서는 웨트 에칭법으로 구리막을 에칭한 후, 드라이 에칭법으로 텅스텐막을 에칭함으로써 도전막을 가공하여, 도전막(120a, 120b)을 형성한다.
이어서, 도전막(120a, 120b) 및 절연막(118)을 덮어 절연막(122)을 형성한다.
이상의 공정에 의하여, 도 7의 (A), (B), (C)에 도시된 트랜지스터(150)를 제작할 수 있다.
또한, 트랜지스터(150)를 구성하는 막(절연막, 금속 산화물막, 도전막 등)은 상술한 형성 방법 외에 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법, ALD법을 사용하여 형성할 수 있다. 또는, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는, 스퍼터링법, 플라스마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, 유기 금속 화학 기상 퇴적(MOCVD)법을 들 수 있다.
열 CVD법은 체임버 내를 대기압 또는 감압하로 하고, 원료 가스와 산화제를 동시에 체임버 내에 보내고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 수행한다. 이와 같이, 열 CVD법은 플라스마를 발생시키지 않는 성막 방법이기 때문에, 플라스마 대미지에 의하여 결함이 생성되는 일이 없다는 이점을 가진다.
MOCVD법 등의 열 CVD법은 위에서 기재한 도전막, 절연막, 금속 산화물막 등의 막을 형성할 수 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화 하프늄막을 형성하는 경우에는, 용매와 하프늄 전구체가 포함되는 액체(하프늄알콕사이드나, 테트라키스다이메틸아마이드하프늄(TDMAH, Hf[N(CH3)2]4)이나 테트라키스(에틸메틸아마이드)하프늄 등의 하프늄아마이드)를 기화시킨 원료 가스와, 산화제로서 오존(O3)의 2종류의 가스를 사용한다.
또한, ALD를 이용하는 성막 장치에 의하여 산화 알루미늄막을 형성하는 경우에는, 용매와 알루미늄 전구체를 포함하는 액체(트라이메틸알루미늄(TMA, Al(CH3)3) 등)를 기화시킨 원료 가스와, 산화제로서 H2O의 2종류의 가스를 사용한다. 다른 재료로서는 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트) 등이 있다.
또한, ALD를 이용하는 성막 장치에 의하여 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실레인을 피성막면에 흡착시키고 산화성 가스(O2, 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
또한, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 성막하는 경우에는, WF6 가스와 B2H6 가스를 순차적으로 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
또한, ALD를 이용하는 성막 장치에 의하여 금속 산화물, 예를 들어 In-Ga-Zn-O막을 성막할 경우에는, In(CH3)3 가스와 O3 가스를 사용하여 In-O층을 형성하고 나서, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성하고, 그 후 Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 사용하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 물을 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다.
<2-6. 트랜지스터의 구성예 4>
도 12의 (A)는 트랜지스터(300A)의 상면도이고, 도 12의 (B)는 도 12의 (A)에 도시된 일점쇄선 X1-X2의 절단면의 단면도에 상당하고, 도 12의 (C)는 도 12의 (A)에 도시된 일점쇄선 Y1-Y2의 절단면의 단면도에 상당한다. 또한 도 12의 (A)에서 번잡함을 피하기 위하여 트랜지스터(300A)의 구성 요소의 일부(게이트 절연막으로서 기능하는 절연막 등)를 생략하여 도시하였다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 부르는 경우가 있다. 또한 트랜지스터의 상면도에서는 이후의 도면에서도 도 12의 (A)와 마찬가지로 구성 요소의 일부를 생략하여 도시한 경우가 있다.
도 12에 도시된 트랜지스터(300A)는, 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 금속 산화물(308)과, 금속 산화물(308) 위의 도전막(312a)과, 금속 산화물(308) 위의 도전막(312b)을 가진다. 또한 트랜지스터(300A) 위, 더 구체적으로는 도전막(312a 및 312b) 및 금속 산화물(308) 위에는 절연막(314, 316) 및 절연막(318)이 제공된다.
또한 트랜지스터(300A)에서, 절연막(306, 307)은, 트랜지스터(300A)의 게이트 절연막으로서의 기능을 가지고, 절연막(314, 316, 318)은 트랜지스터(300A)의 보호 절연막으로서의 기능을 가진다. 또한 트랜지스터(300A)에서, 도전막(304)은 게이트 전극으로서의 기능을 가지고, 도전막(312a)은 소스 전극으로서의 기능을 가지고, 도전막(312b)은 드레인 전극으로서의 기능을 가진다.
또한 본 명세서 등에서, 절연막(306, 307)을 제 1 절연막이라고, 절연막(314 및 316)을 제 2 절연막, 절연막(318)을 제 3 절연막이라고, 각각 부르는 경우가 있다.
도 12에 도시된 트랜지스터(300A)는 채널 에치형 트랜지스터 구조이다. 본 발명의 일 형태의 금속 산화물은 채널 에치형 트랜지스터에 바람직하게 사용할 수 있다.
<2-7. 트랜지스터의 구성예 5>
도 13의 (A)는 트랜지스터(300B)의 상면도이고, 도 13의 (B)는 도 13의 (A)에 나타낸 일점쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 13의 (C)는 도 13의 (A)에 나타낸 일점쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다.
도 13에 도시된 트랜지스터(300B)는, 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 금속 산화물(308)과, 금속 산화물(308) 위의 절연막(314)과, 절연막(314) 위의 절연막(316)과, 절연막(314) 및 절연막(316)에 제공되는 개구부(341a)를 통하여 금속 산화물(308)에 전기적으로 접속되는 도전막(312a)과, 절연막(314) 및 절연막(316)에 제공되는 개구부(341b)를 통하여 금속 산화물(308)에 전기적으로 접속되는 도전막(312b)을 가진다. 또한 트랜지스터(300B) 위, 더 구체적으로는 도전막(312a, 312b) 및 절연막(316) 위에는 절연막(318)이 제공된다.
또한 트랜지스터(300B)에서, 절연막(306 및 307)은 트랜지스터(300B)의 게이트 절연막으로서의 기능을 가지고, 절연막(314, 316)은 금속 산화물(308)의 보호 절연막으로서의 기능을 가지고, 절연막(318)은 트랜지스터(300B)의 보호 절연막으로서의 기능을 가진다. 또한 트랜지스터(300B)에서, 도전막(304)은 게이트 전극으로서의 기능을 가지고, 도전막(312a)은 소스 전극으로서의 기능을 가지고, 도전막(312b)은 드레인 전극으로서의 기능을 가진다.
도 12에 도시된 트랜지스터(300A)에서는 채널 에치형 구조이었지만, 도 13의 (A), (B), (C)에 도시된 트랜지스터(300B)는 채널 보호형 구조이다. 본 발명의 일 형태의 금속 산화물은 채널 보호형의 트랜지스터에도 바람직하게 사용할 수 있다.
<2-8. 트랜지스터의 구성예 6>
도 14의 (A)는 트랜지스터(300C)의 상면도이고, 도 14의 (B)는 도 14의 (A)에 나타낸 일점쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 14의 (C)는 도 14의 (A)에 나타낸 일점쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다.
도 14에 도시된 트랜지스터(300C)는 도 13의 (A), (B), (C)에 도시된 트랜지스터(300B)와 절연막(314, 316)의 형상이 상이하다. 구체적으로는, 트랜지스터(300C)의 절연막(314, 316)은 금속 산화물(308)의 채널 영역 위에 섬 형상으로 제공된다. 이 외의 구성은 트랜지스터(300B)와 같다.
<2-9. 트랜지스터의 구성예 7>
도 15의 (A)는 트랜지스터(300D)의 상면도이고, 도 15의 (B)는 도 15의 (A)에 나타낸 일점쇄선 X1-X2 사이에서의 절단면의 단면도에 상당하고, 도 15의 (C)는 도 15의 (A)에 나타낸 일점쇄선 Y1-Y2 사이에서의 절단면의 단면도에 상당한다.
도 15에 도시된 트랜지스터(300D)는 기판(302) 위의 도전막(304)과, 기판(302) 및 도전막(304) 위의 절연막(306)과, 절연막(306) 위의 절연막(307)과, 절연막(307) 위의 금속 산화물(308)과, 금속 산화물(308) 위의 도전막(312a)과, 금속 산화물(308) 위의 도전막(312b)과, 금속 산화물(308) 및 도전막(312a, 312b) 위의 절연막(314)과, 절연막(314) 위의 절연막(316)과, 절연막(316) 위의 절연막(318)과, 절연막(318) 위의 도전막(320a, 320b)을 가진다.
또한 트랜지스터(300D)에서, 절연막(306, 307)은 트랜지스터(300D)의 제 1 게이트 절연막으로서의 기능을 가지고, 절연막(314, 316, 318)은 트랜지스터(300D)의 제 2 게이트 절연막으로서의 기능을 가진다. 또한 트랜지스터(300D)에서, 도전막(304)은 제 1 게이트 전극으로서의 기능을 가지고, 도전막(320a)은 제 2 게이트 전극으로서의 기능을 가지고, 도전막(320b)은 표시 장치에 사용하는 화소 전극으로서의 기능을 가진다. 또한 도전막(312a)은 소스 전극으로서의 기능을 가지고, 도전막(312b)은 드레인 전극으로서의 기능을 가진다.
또한 도 15의 (C)에 도시된 바와 같이 도전막(320b)은, 절연막(306, 307, 314, 316, 318)에 제공되는 개구부(342b, 342c)에서 도전막(304)에 접속된다. 따라서 도전막(320b)과 도전막(304)은 같은 전위가 공급된다.
또한 트랜지스터(300D)에서는, 개구부(342b) 및 개구부(342c)를 제공하고 도전막(320b)과 도전막(304)을 접속하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어 개구부(342b) 또는 개구부(342c) 중 어느 한쪽 개구부만을 형성하고, 도전막(320b)과 도전막(304)을 접속하는 구성, 또는 개구부(342b) 및 개구부(342c)를 제공하지 않고, 도전막(320b)과 도전막(304)을 접속하지 않는 구성으로 하여도 좋다. 또한 도전막(320b)과 도전막(304)을 접속하지 않는 구성의 경우, 도전막(320b)과 도전막(304)에는 각각 상이한 전위를 공급할 수 있다.
또한 도전막(320b)은 절연막(314, 316, 318)에 제공되는 개구부(342a)를 통하여 도전막(312b)과 접속된다.
또한 트랜지스터(300D)는 상술한 S-channel 구조를 가진다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 사용한 표시 장치의 표시부 등에 사용할 수 있는 표시 패널의 일례에 대하여, 도 17 및 도 18을 사용하여 설명한다. 이하에서 예시하는 표시 패널은 반사형 액정 소자 및 발광 소자 양쪽을 가지고, 투과 모드 및 반사 모드 양쪽의 표시를 수행할 수 있는 표시 패널이다. 또한, 본 발명의 일 형태의 금속 산화물, 및 이 금속 산화물을 가지는 트랜지스터는 표시 장치의 화소의 트랜지스터, 또는 표시 장치를 구동시키는 드라이버, 혹은 표시 장치에 데이터를 공급하는 LSI 등에 바람직하게 사용할 수 있다.
<표시 패널의 구성예>
도 17은 본 발명의 일 형태의 표시 패널(600)의 사시 개략도이다. 표시 패널(600)은 기판(651)과 기판(661)이 접합된 구성을 가진다. 도 17에서는 기판(661)을 파선으로 명시하였다.
표시 패널(600)은 표시부(662), 회로(659), 배선(666) 등을 가진다. 기판(651)에는 예를 들어, 회로(659), 배선(666), 및 화소 전극으로서 기능하는 도전막(663) 등이 제공된다. 또한, 도 17에는 기판(651) 위에 IC(673)와 FPC(672)가 실장되어 있는 예를 도시하였다. 그러므로, 도 17에 도시된 구성은 표시 패널(600)과 FPC(672) 및 IC(673)를 가지는 표시 모듈이라고도 할 수 있다.
회로(659)에는 예를 들어, 주사선 구동 회로로서 기능하는 회로를 사용할 수 있다.
배선(666)은 표시부(662)나 회로(659)에 신호나 전력을 공급하는 기능을 가진다. 상기 신호나 전력은 FPC(672)를 통하여 외부로부터, 또는 IC(673)로부터 배선(666)에 입력된다.
또한, 도 17에는 COG(Chip On Glass) 방식 등에 의하여 기판(651)에 IC(673)가 제공되는 예를 도시하였다. IC(673)에는 예를 들어, 주사선 구동 회로 또는 신호선 구동 회로 등으로서의 기능을 가지는 IC를 적용할 수 있다. 또한, 표시 패널(600)이 주사선 구동 회로 및 신호선 구동 회로로서 기능하는 회로를 구비하는 경우나, 주사선 구동 회로나 신호선 구동 회로로서 기능하는 회로를 외부에 제공하고, FPC(672)를 통하여 표시 패널(600)을 구동하기 위한 신호를 입력하는 경우 등에는 IC(673)를 제공하지 않는 구성으로 하여도 좋다. 또한, COF(Chip On Film) 방식 등에 의하여 IC(673)를 FPC(672)에 실장하여도 좋다.
도 17에는 표시부(662)의 일부의 확대도를 도시하였다. 표시부(662)에는 복수의 표시 소자가 가지는 도전막(663)이 매트릭스상으로 배치되어 있다. 도전막(663)은 가시광을 반사하는 기능을 가지고, 후술하는 액정 소자(640)의 반사 전극으로서 기능한다.
또한, 도 17에 도시된 바와 같이, 도전막(663)은 개구를 가진다. 또한, 도전막(663)보다 기판(651) 측에 발광 소자(660)를 가진다. 발광 소자(660)로부터의 광은 도전막(663)의 개구를 통하여 기판(661) 측에 사출된다.
<단면 구성예>
도 18에, 도 17에서 예시한 표시 패널(600)에서의 FPC(672)를 포함하는 영역의 일부, 회로(659)를 포함하는 영역의 일부, 및 표시부(662)를 포함하는 영역의 일부를 각각 절단하였을 때의 단면의 일례를 나타내었다.
표시 패널(600)은 기판(651)과 기판(661) 사이에 절연막(620)을 가진다. 또한, 기판(651)과 절연막(620) 사이에 발광 소자(660), 트랜지스터(601), 트랜지스터(605), 트랜지스터(606), 착색층(634) 등을 가진다. 또한, 절연막(620)과 기판(661) 사이에, 액정 소자(640), 착색층(631) 등을 가진다. 또한, 기판(661)과 절연막(620)은 접착층(641)을 개재하여 접착되고, 기판(651)과 절연막(620)은 접착층(642)을 개재하여 접착된다.
트랜지스터(606)는 액정 소자(640)와 전기적으로 접속되고, 트랜지스터(605)는 발광 소자(660)와 전기적으로 접속된다. 트랜지스터(605) 및 트랜지스터(606)는 양쪽 모두 절연막(620)의 기판(651) 측의 면 위에 형성되기 때문에, 이들을 동일한 공정을 사용하여 제작할 수 있다.
기판(661)에는 착색층(631), 차광막(632), 절연막(621), 및 액정 소자(640)의 공통 전극으로서 기능하는 도전막(613), 배향막(633b), 절연막(617) 등이 제공된다. 절연막(617)은 액정 소자(640)의 셀 갭을 유지하기 위한 스페이서로서 기능한다.
절연막(620)의 기판(651) 측에는, 절연막(681), 절연막(682), 절연막(683), 절연막(684), 절연막(685) 등의 절연층이 제공된다. 절연막(681)은 그 일부가 각 트랜지스터의 게이트 절연층으로서 기능한다. 절연막(682), 절연막(683), 및 절연막(684)은 각 트랜지스터를 덮어 제공되어 있다. 또한, 절연막(684)을 덮어 절연막(685)이 제공되어 있다. 절연막(684) 및 절연막(685)은 평탄화층으로서의 기능을 가진다. 또한, 여기서는 트랜지스터 등을 덮는 절연층으로서, 절연막(682), 절연막(683), 절연막(684)의 3층을 가지는 경우에 대하여 나타내었지만, 이에 한정되지 않고 4층 이상이어도 좋고, 단층 또는 2층이어도 좋다. 또한, 평탄화층으로서 기능하는 절연막(684)은 불필요하면 제공하지 않아도 된다.
또한, 트랜지스터(601), 트랜지스터(605), 및 트랜지스터(606)는 일부가 게이트로서 기능하는 도전막(654), 일부가 소스 또는 드레인으로서 기능하는 도전막(652), 반도체막(653)을 가진다. 여기서는, 동일한 도전막을 가공하여 얻어지는 복수의 층에 같은 해치 패턴을 부여하였다.
액정 소자(640)는 반사형 액정 소자이다. 액정 소자(640)는 도전막(635), 액정층(612), 도전막(613)이 적층된 적층 구조를 가진다. 또한, 도전막(635)의 기판(651) 측과 접하여, 가시광을 반사하는 도전막(663)이 제공되어 있다. 도전막(663)은 개구(655)를 가진다. 또한, 도전막(635) 및 도전막(613)은 가시광을 투과시키는 재료를 포함한다. 또한, 액정층(612)과 도전막(635) 사이에 배향막(633a)이 제공되고, 액정층(612)과 도전막(613) 사이에 배향막(633b)이 제공된다. 또한, 기판(661)의 바깥쪽 면에 편광판(656)을 가진다.
액정 소자(640)에서, 도전막(663)은 가시광을 반사하는 기능을 가지고, 도전막(613)은 가시광을 투과시키는 기능을 가진다. 기판(661) 측으로부터 입사된 광은 편광판(656)에 의하여 편광되고, 도전막(613), 액정층(612)을 투과하고 도전막(663)에서 반사된다. 그리고, 액정층(612) 및 도전막(613)을 다시 투과하고 편광판(656)에 도달된다. 이때, 도전막(663) 및 도전막(635)과, 도전막(613) 사이에 공급되는 전압에 의하여 액정의 배향을 제어하여 광의 광학 변조를 제어할 수 있다. 즉, 편광판(656)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 광은, 착색층(631)에 의하여 특정한 파장 영역 이외의 광이 흡수됨으로써, 추출되는 광은 예를 들어, 적색을 나타내는 광이 된다.
발광 소자(660)는 보텀 이미션형 발광 소자이다. 발광 소자(660)는 절연막(620) 측으로부터 도전막(643), EL층(644), 및 도전막(645b)의 순으로 적층된 적층 구조를 가진다. 또한, 도전막(645b)을 덮어 도전막(645a)이 제공되어 있다. 도전막(645b)은 가시광을 반사하는 재료를 포함하고, 도전막(643) 및 도전막(645a)은 가시광을 투과하는 재료를 포함한다. 발광 소자(660)가 발하는 광은 착색층(634), 절연막(620), 개구(655), 도전막(613) 등을 통하여 기판(661) 측에 사출된다.
여기서, 도 18에 도시된 바와 같이, 개구(655)에는 가시광을 투과하는 도전막(635)이 제공되어 있는 것이 바람직하다. 이로써, 개구(655)와 중첩되는 영역에서도 그 이외의 영역과 마찬가지로 액정이 배향되기 때문에, 이들 영역의 경계부에서 액정의 배향 불량이 발생되어, 의도하지 않은 광이 누설되는 것을 억제할 수 있다.
여기서, 기판(661)의 바깥쪽 면에 배치하는 편광판(656)으로서 직선 편광판을 사용하여도 좋지만, 원 편광판을 사용할 수도 있다. 원 편광판으로서는, 예를 들어 직선 편광판과 1/4 파장 위상차판을 적층한 것을 사용할 수 있다. 이로써, 외광 반사를 억제할 수 있다. 또한, 편광판의 종류에 따라, 액정 소자(640)에 사용하는 액정 소자의 셀 갭, 배향, 구동 전압 등을 조정함으로써, 원하는 콘트라스트가 구현되도록 하면 좋다.
또한, 도전막(643)의 단부를 덮는 절연막(646) 위에는 절연막(647)이 제공되어 있다. 절연막(647)은 절연막(620)과 기판(651)이 필요 이상으로 접근하는 것을 억제하는 스페이서로서의 기능을 가진다. 또한, EL층(644)이나 도전막(645a)을 차폐 마스크(메탈 마스크)를 사용하여 형성하는 경우에는, 상기 차폐 마스크가 피형성면과 접하는 것을 억제하기 위한 스페이서로서의 기능을 가져도 좋다. 또한, 절연막(647)은 불필요하면 제공하지 않아도 된다.
트랜지스터(605)의 소스 및 드레인 중 한쪽은 도전막(648)을 통하여 발광 소자(660)의 도전막(643)과 전기적으로 접속된다.
트랜지스터(606)의 소스 및 드레인 중 한쪽은 접속부(607)를 통하여 도전막(663)과 전기적으로 접속된다. 도전막(663)과 도전막(635)은 접하여 제공되고, 이들은 전기적으로 접속되어 있다. 여기서, 접속부(607)는 절연막(620)에 제공된 개구를 통하여 절연막(620)의 양면에 제공되는 도전층끼리를 서로 접속하는 부분이다.
기판(651)과 기판(661)이 중첩되지 않는 영역에는 접속부(604)가 제공된다. 접속부(604)는 접속층(649)을 통하여 FPC(672)와 전기적으로 접속된다. 접속부(604)는 접속부(607)와 같은 구성을 가진다. 접속부(604)의 상면은 도전막(635)과 동일한 도전막을 가공하여 얻어진 도전층이 노출된다. 이로써, 접속부(604)와 FPC(672)를 접속층(649)을 통하여 전기적으로 접속할 수 있다.
접착층(641)이 제공되는 일부 영역에는 접속부(687)가 제공되어 있다. 접속부(687)에서 도전막(635)과 동일한 도전막을 가공하여 얻어진 도전층과, 도전막(613)의 일부가 접속체(686)에 의하여 전기적으로 접속된다. 따라서, 기판(661) 측에 형성된 도전막(613)에, 기판(651) 측에 접속된 FPC(672)로부터 입력되는 신호 또는 전위를 접속부(687)를 통하여 공급할 수 있다.
접속체(686)로서는 예를 들어, 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 유기 수지 또는 실리카 등의 입자의 표면을 금속 재료로 피복한 것을 사용할 수 있다. 금속 재료로서 니켈이나 금을 사용하면 접촉 저항을 저감할 수 있어 바람직하다. 또한 니켈을 금으로 더 피복하는 등, 2종류 이상의 금속 재료를 층상으로 피복시킨 입자를 사용하는 것이 바람직하다. 또한, 접속체(686)로서 탄성 변형 또는 소성(塑性) 변형하는 재료를 사용하는 것이 바람직하다. 이때, 도전성 입자인 접속체(686)는 도 18에 도시된 바와 같이 상하 방향으로 찌부러진 형상이 되는 경우가 있다. 따라서, 접속체(686)와, 이와 전기적으로 접속되는 도전층과의 접촉 면적이 증대되고, 접촉 저항을 저감시킬 수 있을 뿐만 아니라, 접속 불량 등의 문제 발생을 억제할 수 있다.
접속체(686)는 접착층(641)으로 덮이도록 배치되는 것이 바람직하다. 예를 들어, 경화 전의 접착층(641)에 접속체(686)를 분산시켜 두면 좋다.
도 18에는, 회로(659)의 예로서 트랜지스터(601)가 제공되는 예를 도시하였다.
도 18에서는, 트랜지스터(601) 및 트랜지스터(605)의 예로서, 채널이 형성되는 반도체막(653)을 2개의 게이트에 끼우는 구성이 적용된다. 한쪽의 게이트는 도전막(654)에 의하여 구성되고, 다른 쪽의 게이트는 절연막(682)을 개재하여 반도체막(653)과 중첩되는 도전막(623)에 의하여 구성된다. 이러한 구성으로 함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다. 이때, 2개의 게이트를 접속하고, 이들에 동일한 신호를 공급함으로써 트랜지스터를 구동하여도 좋다. 이러한 트랜지스터는 다른 트랜지스터와 비교하여 전계 효과 이동도를 높일 수 있어, 온 전류를 증대시킬 수 있다. 그 결과, 고속 구동이 가능한 회로를 제작할 수 있다. 또한, 회로부의 점유 면적을 축소할 수 있게 된다. 온 전류가 큰 트랜지스터를 적용함으로써, 표시 패널을 대형화 또는 고정세화(高精細化)하였을 때 배선 수가 증대되더라도, 각 배선에서의 신호 지연을 저감시킬 수 있어, 표시 불균일을 억제할 수 있다.
또한, 회로(659)가 가지는 트랜지스터와 표시부(662)가 가지는 트랜지스터는 같은 구조이어도 좋다. 또한, 회로(659)가 가지는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다. 또한, 표시부(662)가 가지는 복수의 트랜지스터는 모두 같은 구조이어도 좋고, 상이한 구조의 트랜지스터를 조합하여 사용하여도 좋다.
각 트랜지스터를 덮는 절연막(682), 절연막(683) 중 적어도 한쪽은 물이나 수소 등의 불순물이 확산되기 어려운 재료를 사용하는 것이 바람직하다. 즉, 절연막(682) 또는 절연막(683)을 배리어막으로서 기능시킬 수 있다. 이러한 구성으로 함으로써, 트랜지스터에 대하여 외부로부터 불순물이 확산되는 것을 효과적으로 억제할 수 있게 되고, 신뢰성이 높은 표시 패널을 실현할 수 있다.
기판(661) 측에서, 착색층(631), 차광막(632)을 덮도록 절연막(621)이 제공된다. 절연막(621)은 평탄화층으로서의 기능을 가져도 좋다. 절연막(621)에 의하여 도전막(613)의 표면을 실질적으로 평탄하게 할 수 있으므로, 액정층(612)의 배향 상태를 균일하게 할 수 있다.
표시 패널(600)을 제작하는 방법의 일례에 대하여 설명한다. 예를 들어, 박리층을 가지는 지지 기판 위에 도전막(635), 도전막(663), 절연막(620)을 순서대로 형성하고, 그 후, 트랜지스터(605), 트랜지스터(606), 발광 소자(660) 등을 형성한 후, 접착층(642)을 사용하여 기판(651)과 지지 기판을 접합시킨다. 그 후, 박리층과 절연막(620), 및 박리층과 도전막(635)의 각각의 계면에서 박리함으로써 지지 기판 및 박리층을 제거한다. 또한, 이와 별도로 착색층(631), 차광막(632), 도전막(613) 등을 미리 형성한 기판(661)을 준비한다. 그리고, 기판(651) 또는 기판(661)에 액정을 적하하고, 접착층(641)에 의하여 기판(651)과 기판(661)을 접합시킴으로써 표시 패널(600)을 제작할 수 있다.
박리층으로서는, 절연막(620) 및 도전막(635)과의 계면에서 박리가 발생되는 재료를 적절히 선택할 수 있다. 특히, 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연막(620)으로서, 질화 실리콘이나 산화질화 실리콘, 질화산화 실리콘 등을 복수 적층한 층을 사용하는 것이 바람직하다. 박리층에 고융점 금속 재료를 사용하면, 이보다 나중에 형성되는 층의 형성 온도를 높일 수 있어, 불순물 농도가 저감되고 신뢰성이 높은 표시 패널을 구현할 수 있다.
도전막(635)으로서는 금속 산화물, 또는 금속 질화물 등의 산화물 또는 질화물을 사용하는 것이 바람직하다. 금속 산화물을 사용하는 경우에는, 수소, 붕소, 인, 질소, 및 그 외의 불순물 농도, 및 산소 결손량 중 적어도 하나가 트랜지스터에 사용되는 반도체층에 비하여 높여진 재료를 도전막(635)에 사용하면 좋다.
<각 구성 요소에 대하여>
이하에서는, 상술한 각 구성 요소에 대하여 설명한다. 또한, 상술한 실시형태에 나타낸 기능과 같은 기능을 가지는 구성에 대한 설명은 생략한다.
[접착층]
접착층으로서는, 자외선 경화형 등의 광 경화형 접착제, 반응 경화형 접착제, 열 경화형 접착제, 혐기형 접착제 등 각종 경화형 접착제를 사용할 수 있다. 이들 접착제로서는, 에폭시 수지, 아크릴 수지, 실리콘(silicone) 수지, 페놀 수지, 폴리이미드 수지, 이미드 수지, PVC(폴리바이닐클로라이드) 수지, PVB(폴리바이닐뷰티랄) 수지, 및 EVA(에틸렌바이닐아세테이트) 수지 등을 들 수 있다. 특히, 에폭시 수지 등의 투습성(透濕性)이 낮은 재료가 바람직하다. 또한, 2액 혼합형 수지를 사용하여도 좋다. 또한, 접착 시트 등을 사용하여도 좋다.
또한, 상기 수지에 건조제를 포함하여도 좋다. 예를 들어, 알칼리 토금속의 산화물(산화 칼슘이나 산화 바륨 등)과 같이, 화학 흡착에 의하여 수분을 흡착하는 물질을 사용할 수 있다. 또는, 제올라이트나 실리카 겔 등과 같이, 물리 흡착에 의하여 수분을 흡착하는 물질을 사용하여도 좋다. 건조제가 포함되면, 수분 등의 불순물이 소자에 침입되는 것을 억제할 수 있기 때문에, 표시 패널의 신뢰성이 향상되어 바람직하다.
또한, 상기 수지에 굴절률이 높은 필러나 광 산란 부재를 혼합시킴으로써, 광 추출 효율을 향상시킬 수 있다. 예를 들어 산화 타이타늄, 산화 바륨, 제올라이트, 지르코늄 등을 사용할 수 있다.
[접속층]
접속층으로서는, 이방성 도전 필름(ACF: Anisotropic Conductive Film)이나 이방성 도전 페이스트(ACP: Anisotropic Conductive Paste) 등을 사용할 수 있다.
[착색층]
착색층에 사용할 수 있는 재료로서는, 금속 재료, 수지 재료, 안료 또는 염료가 포함된 수지 재료 등을 들 수 있다.
[차광층]
차광층으로서 사용할 수 있는 재료로서는, 카본 블랙, 타이타늄 블랙, 금속, 금속 산화물, 복수의 금속 산화물의 고용체를 포함하는 복합 산화물 등을 들 수 있다. 차광층은 수지 재료를 포함하는 막이어도 좋고, 금속 등 무기 재료의 박막이어도 좋다. 또한, 차광층에 착색층의 재료를 포함하는 막의 적층막을 사용할 수도 있다. 예를 들어, 어떤 색의 광을 투과하는 착색층에 사용하는 재료를 포함하는 막과, 다른 색의 광을 투과하는 착색층에 사용하는 재료를 포함하는 막의 적층 구조를 사용할 수 있다. 착색층과 차광층의 재료를 공통화함으로써, 장치를 공통화할 수 있을 뿐만 아니라 공정도 간략화할 수 있어 바람직하다.
이상이 각 구성 요소에 대한 설명이다.
<제작 방법예>
여기서는, 가요성을 가지는 기판을 사용한 표시 패널의 제작 방법의 예에 대하여 설명한다.
여기서는, 표시 소자, 회로, 배선, 전극, 착색층이나 차광층 등의 광학 부재, 및 절연층 등이 포함되는 층을 통틀어 소자층이라고 부르기로 한다. 예를 들어, 소자층은 표시 소자를 포함하고, 표시 소자 외에도 표시 소자와 전기적으로 접속되는 배선, 화소나 회로에 사용되는 트랜지스터 등의 소자를 가져도 좋다.
또한, 여기서는, 표시 소자가 완성된(제작 공정이 종료된) 단계에서의, 소자층을 지지하고 가요성을 가지는 부재를 기판이라고 부르기로 한다. 예를 들어, 기판에는 두께가 10nm 이상 300μm 이하의 매우 얇은 필름 등도 포함된다.
가요성을 가지고, 절연 표면을 가지는 기판 위에 소자층을 형성하는 방법으로서는, 대표적으로 이하에 드는 2가지 방법이 있다. 하나는 기판 위에 직접 소자층을 형성하는 방법이다. 또 하나는 기판과는 상이한 지지 기판 위에 소자층을 형성한 후, 소자층과 지지 기판을 박리하고, 소자층을 기판으로 전치하는 방법이다. 또한, 여기서는 자세히 설명하지 않지만, 상기 2가지 방법에 더하여, 가요성을 가지지 않는 기판 위에 소자층을 형성하고, 상기 기판을 연마 등에 의하여 얇게 함으로써 가요성을 가지게 하는 방법도 있다.
기판을 구성하는 재료가, 소자층의 형성 공정에 가해지는 열에 대하여 내열성을 가지는 경우에는, 기판 위에 직접 소자층을 형성하면 공정이 간략화되기 때문에 바람직하다. 이때, 기판을 지지 기판에 고정한 상태로 소자층을 형성하면, 장치 내 및 장치 간에서의 반송이 쉬워지기 때문에 바람직하다.
또한, 소자층을 지지 기판 위에 형성한 후에 기판으로 전치하는 방법을 사용하는 경우, 먼저 지지 기판 위에 박리층과 절연층을 적층하고, 상기 절연층 위에 소자층을 형성한다. 다음으로, 지지 기판과 소자층 사이에서 박리하고, 소자층을 기판으로 전치한다. 이때, 지지 기판과 박리층의 계면, 박리층과 절연층의 계면, 또는 박리층 내에서 박리가 발생되는 재료를 선택하면 좋다. 이 방법에서는, 지지 기판이나 박리층에 내열성이 높은 재료를 사용함으로써, 소자층을 형성할 때 가해지는 온도의 상한을 높일 수 있고, 신뢰성이 더 높은 소자를 가지는 소자층을 형성할 수 있기 때문에 바람직하다.
예를 들어, 박리층으로서 텅스텐 등의 고융점 금속 재료를 포함하는 층과 상기 금속 재료의 산화물을 포함하는 층을 적층하여 사용하고, 박리층 위의 절연층으로서 산화 실리콘, 질화 실리콘, 산화질화 실리콘, 질화산화 실리콘 등을 복수로 적층한 층을 사용하는 것이 바람직하다.
소자층과 지지 기판을 박리하는 방법으로서는, 기계적인 힘을 가하는 것, 박리층을 에칭하는 것, 또는 박리 계면에 액체를 침투시키는 것 등을 일례로서 들 수 있다. 또는, 박리 계면을 형성하는 2층의 열 팽창률의 차이를 이용하여 가열 또는 냉각함으로써 박리를 수행하여도 좋다.
또한, 지지 기판과 절연층의 계면에서 박리가 가능한 경우에는, 박리층을 제공하지 않아도 된다.
예를 들어, 지지 기판으로서 유리를 사용하고, 절연층으로서 폴리이미드 등의 유기 수지를 사용할 수 있다. 이때, 레이저 광 등을 사용하여 유기 수지의 일부를 국소적으로 가열하는 것이나, 또는 예리한 부재에 의하여 유기 수지의 일부를 물리적으로 절단 또는 관통하는 것 등에 의하여 박리의 기점을 형성하고, 유리와 유기 수지의 계면에서 박리를 수행하여도 좋다. 또한, 상기 유기 수지로서는, 감광성 재료를 사용하면, 개구부 등의 형상을 용이하게 제작할 수 있으므로 적합하다. 또한, 상기 레이저 광으로서는 예를 들어, 가시광선에서 자외선까지의 파장 영역의 광인 것이 바람직하다. 예를 들어, 파장이 200nm 이상 400nm 이하의 광, 바람직하게는 파장이 250nm 이상 350nm 이하의 광을 사용할 수 있다. 특히, 파장 308nm의 엑시머 레이저를 사용하면, 생산성이 우수하기 때문에 바람직하다. 또한, Nd:YAG 레이저의 제 3 고조파인 파장 355nm의 UV 레이저 등의 고체 UV 레이저(반도체 UV 레이저라고도 함)를 사용하여도 좋다.
또는, 지지 기판과, 유기 수지로 이루어지는 절연층 사이에 발열층을 제공하고, 상기 발열층을 가열함으로써 상기 발열층과 절연층의 계면에서 박리를 수행하여도 좋다. 발열층으로서는, 전류를 흘림으로써 발열하는 재료, 광을 흡수함으로써 발열하는 재료, 자기장을 인가함으로써 발열하는 재료 등, 다양한 재료를 사용할 수 있다. 예를 들어, 발열층으로서는 반도체, 금속, 절연체로부터 선택하여 사용할 수 있다.
또한, 상술한 방법에서, 유기 수지로 이루어진 절연층은 박리 후에 기판으로서 사용할 수 있다.
이상이 가요성을 가지는 표시 패널을 제작하는 방법에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태인 금속 산화물에 대하여 설명한다.
본 발명의 일 형태의 금속 산화물은 In(인듐)과, M(M은 Al, Ga, Y, 또는 Sn을 나타냄)과, Zn(아연)을 가진다. 특히, M은 Ga(갈륨)이면 바람직하다. 이하에서는, M을 Ga로서 설명한다.
여기서, In-Ga-Zn 산화물 중에, 불순물로서 실리콘(Si), 붕소(B), 또는 탄소(C)가 존재한 경우에 대하여 설명한다.
<계산 모델과 계산 방법>
먼저, 기준이 되는 불순물을 가지지 않는 In-Ga-Zn 산화물의 비정질 상태의 모델과, 기준이 되는 모델에 대하여 1개의 Si 원자를 추가한 모델, 1개의 B 원자를 추가한 모델, 및 1개의 C 원자를 추가한 모델을 사용하여 계산을 수행하였다.
구체적으로는, 기준이 되는 결정 모델로서, 도 19의 (A)에 나타낸, [In]:[Ga]:[Zn]:[O]=1:1:1:4의 모델(700)을 사용하였다. 또한, 모델(700)은 112개의 원자로 구성하였다.
또한, CAC 구성을 가지는 In-M-Zn 산화물은 엄밀하게는 비정질 상태는 아니다. 한편으로, CAC 구성을 가지는 In-M-Zn 산화물은 CAAC 구조로 이루어지는 In-M-Zn 산화물보다도 결정성이 낮다. 따라서, 결정 구조의 영향을 저감하고, 결정 상태를 확인하기 위하여, 편의상 비정질 상태의 모델을 사용하였다.
또한, 모델(700)에서, 불순물로서 Si 원자, B 원자, 또는 C 원자가 존재하는 것으로 하고, 모델(700)의 격자 간 사이트에 1개의 Si 원자, 1개의 B 원자, 또는 1개의 C 원자를 배치하였다. 또한, 112개의 원자로 구성한 모델(700)에 대하여 1개의 불순물을 추가하였다. 따라서, 모델 내의 불순물 농도는 약 7×1020[atoms/cm3]에 상당한다.
도 20의 (A)에, Si가 불순물로서 존재하는 경우에 있어서, 1개의 Si 원자가 4개의 O 원자와 결합한 모델에서 Si 근방을 추출한 국소 구조(702)를 나타내었다. 또한, 도 20의 (C)에, 1개의 Si 원자가 3개의 O 원자 및 1개의 Ga 원자와 결합한 모델에서 Si 근방을 추출한 국소 구조(704)를 나타내었다.
B가 불순물로서 존재하는 경우에 있어서, 1개의 B 원자가 3개의 O 원자와 결합한 모델에서 B 원자 근방을 추출한 국소 구조(706)를 도 21의 (A)에, 모델에서 B 원자 근방을 추출한 국소 구조(708)를 도 21의 (C)에 나타내었다.
C가 불순물로서 존재하는 경우에 있어서, 1개의 C 원자가 2개의 O 원자 및 1개의 Ga 원자와 결합한 모델에서 C 원자 근방을 추출한 국소 구조(710)를 도 22의 (A)에, 1개의 C 원자가 1개의 O 원자 및 1개의 Ga 원자와 결합한 모델에서 C 원자 근방을 추출한 국소 구조(712)를 도 22의 (C)에 나타내었다.
구체적인 계산 내용을 이하에 나타낸다. 또한, 원자 완화 계산에는 제 1 원리 전자 상태 계산 패키지 VASP(Vienna ab initio simulation package)를 사용하여 수행하였다. 계산 조건을 아래의 표에 나타낸다.
<상태 밀도에 대하여>
도 19의 (B)에 도 19의 (A)에서의 상태 밀도도를 나타내었다. 또한, 도 19의 (B)는 페르미 준위(전자가 점유한 준위 중 최고 준위의 에너지)가 가로축 0eV가 되도록 조정하였다. 도 19의 (B)에 의하여, 전자는 가전자대 상단까지 점유하고 있으며, 갭 내 준위가 존재하지 않는 것을 확인할 수 있었다.
또한, 불순물로서, 1개의 Si 원자를 추가한 경우의 상태 밀도도를 도 20의 (B) 및 도 20의 (D)에 나타내었다. 또한, 도 20의 (B)에는 도 20의 (A)에 나타낸 국소 구조(702)를 가지는 경우의 상태 밀도도를 나타내었다. 도 20의 (D)에는 도 20의 (C)에 나타낸 국소 구조(704)를 가지는 경우의 상태 밀도도를 나타내었다.
도 20의 (B) 및 도 20의 (D) 모두, Si 원자가 혼입되면 페르미 준위가 전도대 내에 위치하는 것을 알았다. 따라서, Si 원자에 의하여 In-Ga-Zn 산화물 중에 캐리어가 생성되는(n화된다고도 함) 것이 시사되었다.
또한, 불순물로서, 1개의 B 원자를 추가한 경우의 상태 밀도도를 도 21의 (B) 및 도 21의 (D)에 나타내었다. 또한, 도 21의 (B)에는, 도 21의 (A)에 나타낸 국소 구조(706)를 가지는 경우의 상태 밀도도를 나타내었다. 도 21의 (D)에는 도 21의 (C)에 나타낸 국소 구조(708)를 가지는 경우의 상태 밀도도를 나타내었다.
도 21의 (B) 및 도 21의 (D) 모두, B 원자가 혼입되면 페르미 준위가 전도대 내에 위치하는 것을 알았다. 따라서, B 원자에 의하여 In-Ga-Zn 산화물 중에 캐리어가 생성되는(n화된다고도 함) 것이 시사되었다.
또한, 불순물로서, 1개의 C 원자를 추가한 경우의 상태 밀도도를 도 22의 (B) 및 도 22의 (D)에 나타내었다. 또한, 도 22의 (B)에는, 도 22의 (A)에 나타낸 국소 구조(710)를 가지는 경우의 상태 밀도도를 나타내었다. 도 22의 (D)에는 도 22의 (C)에 나타낸 국소 구조(712)를 가지는 경우의 상태 밀도도를 나타내었다.
도 21의 (B) 및 (D) 모두, C 원자가 혼입되면 페르미 준위가 전도대 내에 위치하는 것을 알았다. 따라서, C 원자에 의하여 In-Ga-Zn 산화물 중에 캐리어가 생성되는(n화된다고도 함) 것이 시사되었다.
이는, Si 및 B의 전기 음성도는 O보다도 In, Ga, 및 Zn에 가깝기 때문에, Si 원자 및 B 원자는 In-Ga-Zn 산화물 중에서는 양이온으로서 존재하는 개연성이 높다. 따라서, 캐리어를 생성한다고 추측된다.
또한, C의 전기 음성도는 In, Ga, Zn과 O의 중간에 위치하기 때문에 금속 및 O와 결합하지만, 기본적으로는 양이온으로서 존재하기 쉽다고 추측된다.
또한, Si 원자, B 원자, 및 C 원자는, In 원자, Ga 원자, 및 Zn 원자보다 O 원자와의 결합이 강하다. 그러므로, Si 원자, B 원자, 및 C 원자가 혼입되면, In 원자, Ga 원자, 및 Zn 원자와 결합한 O 원자가 Si 원자, B 원자, 및 C 원자에 빼앗긴다. 그러므로, 산소 결손에 상당하는 깊은 준위가 형성된다고 추측된다.
이상, 본 실시형태에서 나타낸 구성, 방법은 다른 실시형태에서 나타낸 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 각종 측정 방법을 사용하여, 기판 위에 성막한 본 발명의 일 형태인 금속 산화물에 대하여 측정을 수행한 결과에 대하여 설명한다. 또한, 본 실시예에 있어서는, 시료 1A, 시료 1B, 시료 1C, 시료 1D, 시료 1E, 시료 1F, 시료 1G, 시료 1H, 및 시료 1J, 그리고 시료 1X, 시료 1Y, 시료 1Z를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 1A, 시료 1B, 시료 1C, 시료 1D, 시료 1E, 시료 1F, 시료 1G, 시료 1H, 및 시료 1J, 그리고 시료 1X, 시료 1Y, 시료 1Z에 대하여 설명한다. 시료 1A 내지 시료 1J, 및 시료 1X 내지 시료 1Z는, 기판과, 기판 위의 금속 산화물을 가진다. 또한, 시료 1A 내지 시료 1J와, 시료 1X 내지 시료 1Z는, 금속 산화물의 막 두께가 상이하다.
시료 1A 내지 시료 1J는, 두께 100nm의 금속 산화물을 성막하였다. 또한, 시료 1A 내지 시료 1J에 있어서, 각각, 금속 산화물의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다.
한편, 시료 1X 내지 시료 1Z는 두께 500nm의 금속 산화물을 성막하였다. 또한, 시료 1X 내지 시료 1Z에 있어서, 각각, 금속 산화물의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다.
아래의 표에, 시료 1A 내지 시료 1J, 및 시료 1X 내지 시료 1Z에서의 금속 산화물의 성막 시의 온도 및 산소 유량비를 나타낸다.
다음으로, 각 시료의 제작 방법에 대하여 설명한다.
먼저, 기판으로서 유리 기판을 사용하였다. 이어서, 스퍼터링 장치를 사용하여, 기판 위에 금속 산화물로서 In-Ga-Zn 산화물을 형성하였다. 성막 조건은 체임버 내의 압력을 0.6Pa로 하고, 타깃에는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하였다. 또한, 스퍼터링 장치 내에 설치된 금속 산화물 타깃에 2500W의 AC 전력을 공급함으로써 금속 산화물을 성막하였다.
또한, 금속 산화물을 성막할 때의 조건으로서, 상기 표에 나타낸 성막 온도 및 산소 유량비로 함으로써, 시료 1A 내지 시료 1J, 그리고 시료 1X 내지 시료 1Z를 성막하였다.
이상의 공정에 의하여, 본 실시예의 시료 1A 내지 시료 1J, 및 시료 1X 내지 시료 1Z를 제작하였다.
<X선 광전자 분광법에 의한 해석>
본 항목에서는, 시료 1A, 시료 1D, 및 시료 1J에 대하여, X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy) 측정을 수행한 결과에 대하여 설명한다. 또한, PHI사 제조의 QuanteraSXM을 사용하였다. 또한, 조건은 X선원을 단색화 Al(1486.6eV)로 하고, 검출 영역을 직경 100μm의 원형 영역으로 하고, 검출 깊이는 추출각 45°로 한 경우에 4nm 내지 5nm로 하였다. 또한, 측정 스펙트럼은, In3d5/2 피크, Ga3d 피크, Zn3p 피크, O1s 피크를 각각 보정 기준으로서 검출하였다. 검출된 피크를 바탕으로 각 원자의 비율[atomic%]을 산출하였다.
도 23에, XPS 분석을 수행한 결과를 나타내었다. 또한, 도 23에 나타낸 원 그래프는 In의 원자수비를 4로 하여 정규화하였다.
도 23으로부터, In의 원자수비를 정수로서 정규화한 경우, Ga 및 Zn의 원자수비는 모두 정수가 되지 않았다. 즉, In의 원자수비를 정수로 하여 정규화한 경우, Ga, 및 Zn의 원자수비는, 비정수가 되는 것을 알았다.
또한, 시료 1A, 시료 1D, 및 시료 1J에 있어서, 성막된 금속 산화물에서의 Ga의 원자수비는, 타깃에 사용한 금속 산화물에서의 Ga의 원자수비보다 작게 되는 것을 알았다. 시료 1J에 있어서, 성막된 금속 산화물에서의 Zn의 원자수비는 [Zn]=3.21이 되고, 타깃에 사용한 금속 산화물에서의 Zn의 원자수비인 [Zn]=4.1보다 작게 되는 것을 알았다. 또한, 성막 온도가 가장 높은 시료 1J에 있어서, 성막된 금속 산화물에서의 Zn의 비율이, 성막 온도가 시료 1J보다 낮은 시료 1A 및 시료 1D에 비하여, 적은 경향을 확인할 수 있었다. 이는, 가열 성막함으로써 Zn이 휘발되었다고 생각된다.
<X선 회절에 의한 해석>
본 항목에서는, 유리 기판 위의 금속 산화물에 X선 회절(XRD: X-ray diffraction) 측정을 수행한 결과에 대하여 설명한다.
먼저, 시료 1A 내지 시료 1J에 대하여, 분말법에 의한 XRD 해석을 수행하였다. 또한, XRD 장치로서, Bruker사 제조의 D8 ADVANCE를 사용하였다. 또한, 조건은 Out-of-plane법에 의한 θ/2θ 스캔에서, 주사 범위를 15deg. 내지 50deg., 스텝 폭을 0.01deg., 1개소당 적산 시간을 0.1sec로 하였다.
도 24에 Out-of-plane법을 사용하여 XRD 스펙트럼을 측정한 결과를 나타낸다. 또한, 세로축은 강도 intensity[a.u]로 하고, 가로축은 각도 2θ[deg.]로 하였다.
도 24에 나타낸 XRD 스펙트럼은 성막 시의 기판 온도를 높이거나, 또는 성막 시의 산소 가스 유량비의 비율을 크게 함으로써, 2θ=31° 부근(본 실시예에서는 30° 이상 32° 이하로 함)의 피크 강도가 높아졌다. 또한, 2θ=31° 부근의 피크는 피형성면 또는 상면에 실질적으로 수직인 방향으로 c축이 배향된 결정성 IGZO 화합물(CAAC-IGZO라고도 함)인 것에서 유래한 것이 알려져 있다.
또한, 도 24에 나타낸 XRD 스펙트럼은 성막 시의 기판 온도가 낮거나, 또는 산소 가스 유량비가 작을수록, 2θ=31° 부근에 명확한 피크가 나타나지 않았다. 따라서, 성막 시의 기판 온도가 낮거나, 또는 산소 가스 유량비가 작은 시료는, 측정 영역의 a-b면 방향, 및 c축 방향의 배향은 보이지 않는 것을 알았다.
여기서, 시료 1A, 시료 1D, 시료 1J의 성막 조건을 사용한 금속 산화물에 대하여, 해석을 더 수행하기 위하여, 시료 1X, 시료 1Y, 시료 1Z에 대하여, 사입사 XRD법(박막법)에 의한 XRD 해석을 수행하였다.
또한, XRD 장치로서, Rigaku사 제조의 SmartLab를 사용하였다. 상기 장치의 모식도 및 장치 설정을 도 25에 나타내었다. 출력은 45kV, 200mA(회전 대음극)로 하여, Ge(220) 모노크로메이터를 사용하여 X선을 단색화하였다. 또한, 입사 슬릿은 0.1mm, 장축 슬릿은 10mm로 하고, 입사각을 0.5deg.로 하였다. 또한, 수광 슬릿 1 및 수광 슬릿 2는 없고, 수광 솔러 슬릿(soller slit)은 0.5deg.로 하였다.
또한, 측정 조건은, Out-of-plane법에 의한 2θ/ω 스캔에서, 1개소당 적산 시간을 100sec로 하였다. 여기서, 주사 범위가 5deg. 내지 45deg.에서는, 스텝 폭을 0.1deg.로 하였다. 또한, 주사 범위가 45deg. 내지 110deg.에서는, 스텝 폭을 0.2deg.로 하였다.
도 26에, XRD 스펙트럼을 측정한 결과를 나타낸다. 또한, 세로축은 강도 intensity[a.u]로 하고, 가로축은 각도 2θ[deg.]로 하였다. 또한, 본 명세서에서는 피크의 최대 강도를 피크 강도라고 부르는 경우가 있다.
도 26에 나타낸 바와 같이, 시료 1Z, 시료 1Y, 및 시료 1X는 2θ=31°와 2θ=34° 사이에 피크 강도가 검출되었다. 또한, 도 26에 나타낸 XRD 스펙트럼은 시료 1Z, 시료 1Y, 시료 1X의 순으로, 2θ=31° 부근에 피크 강도가 검출되었다. 또한, 2θ=34° 부근(본 실시예에서는 33° 이상 35° 이하로 함)의 피크는 미결정을 가지는 금속 산화물(특히, 반도체와 동등한 기능을 가지는 경우에, nanocrystalline oxide semiconductor라고 함. 이하, nc-OS라고 함)에서 유래하는 것이 알려져 있다.
도 26으로부터, 시료 1Z, 시료 1Y, 및 시료 1X는 2θ=31°와 2θ=34° 사이에 피크 강도가 검출되고, 피크 강도가 검출된 각도를 대칭축으로 좌우 비대칭이 되었다.
여기서, 도 27 및 도 28에 시료 1Z, 시료 1Y, 시료 1X, 및 비교예로서 석영 유리의 XRD 스펙트럼을 측정한 결과를 개별로 나타내었다. 도 27의 (A) 및 (B)는 시료 1Y의 측정 결과, 도 27의 (C) 및 (D)는 시료 1Z의 측정 결과, 도 28의 (A) 및 (B)는 석영 유리의 측정 결과, 그리고 도 28의 (C) 및 (D)는 시료 1X의 측정 결과를 나타낸 것이다. 또한, 도 27의 (B), (D), 도 28의 (B), (D)는, 도 27의 (A), (C), 도 28의 (A), 및 (C)에 나타낸 점선으로 나타낸 영역 내를 확대한 것이다.
여기서, 2θ=31°와 2θ=34° 사이에 피크 강도가 검출된 것은, 2θ=31°에서 피크 강도가 검출되는 결정성 IGZO 화합물의 피크와, 2θ=34°에서 피크 강도가 검출되는 미결정을 가지는 금속 산화물(nc-OS)의 피크가 합성되었다고 생각된다. 따라서, 시료 1Z 및 시료 1Y는, 2θ=31°에서 피크 강도가 검출되는 결정성 IGZO 화합물과 2θ=34°에서 피크 강도가 검출되는 미결정을 가지는 금속 산화물(nc-OS)을 포함한다고 추측된다.
또한, 시료 1Z 및 시료 1Y는 결정성 IGZO 화합물보다, 미결정을 가지는 금속 산화물(nc-OS)의 비율이 적기 때문에, 피크는 피크 강도가 2θ=31°에 가깝고, 2θ=34°로 향하여 넓은 폭으로 검출되었다고 추측된다. 또한, 시료 1Z는 시료 1Y보다 결정성 IGZO 화합물을 가지는 비율이 높으므로, 시료 1Y와 비교하여, 2θ=31° 부근에 피크 강도가 검출되었다고 생각된다.
한편, 도 28의 (C) 및 (D)에 나타낸 시료 1X의 측정 결과는, 2θ=34° 부근에 피크 강도가 검출되고, 피크 강도가 검출된 각도를 축으로 비대칭이 되었다. 시료 1X와 금속 산화물의 성막 조건이 같은 시료 1A는, 도 24에 나타낸 XRD 스펙트럼에 있어서, 명확한 피크가 나타나지 않았다. 즉, 시료 1X에도, 시료 1A와 마찬가지로, 측정 영역의 a-b면 방향, 및 c축 방향의 배향에서 유래하는 명확한 피크는 없다고 추측할 수 있다. 즉, 시료 1X는 결정성이 낮은 금속 산화물이라고 생각된다.
그러므로, 비교 시료로서, 결정성을 가지지 않는 석영 유리의 측정 결과를 도 28의 (A) 및 (B)에 나타내었다. 석영 유리의 측정 결과는, 2θ=21° 부근에 피크 강도가 검출되고, 피크 강도가 검출된 각도를 축으로 대칭이 되었다.
한편, 결정성이 낮다고 생각되는 시료 1X는 측정 결과에 있어서, 석영 유리와 달리, XRD 스펙트럼의 피크 강도가 검출된 각도를 대칭축으로 좌우 비대칭이었다. 따라서, 시료 1X는 석영 유리와 상이한 구조를 가진다고 생각된다.
이상으로부터, 결정성 IGZO 화합물과 미결정을 가지는 금속 산화물(nc-OS)을 가지는 금속 산화물에 있어서, XRD 스펙트럼은 2θ=31°와 2θ=34° 사이에 피크 강도가 검출되고, 피크 강도가 검출된 각도를 축으로 비대칭이 되는 것을 알았다. 또한, 성막 시의 기판 온도가 낮거나, 또는, 산소 가스 유량비가 작은 금속 산화물은, XRD 스펙트럼의 피크 강도가 검출된 각도를 대칭축으로 좌우 비대칭이고, 석영 유리와 상이한 구조를 가지는 구조인 것을 알았다.
<TEM상 및 전자 회절>
본 항목에서는, 시료 1A, 시료 1D, 및 시료 1J를, HAADF(High-Angle Annular Dark Field)-STEM(Scanning Transmission Electron Microscope)에 의하여 관찰 및 해석한 결과에 대하여 설명한다(이하, HAADF-STEM에 의하여 취득한 상은 TEM상이라고도 함).
또한, 본 항목에서는, 시료 1A, 시료 1D, 및 시료 1J를 프로브 직경이 1nm의 전자선(나노빔 전자선이라고도 함)을 조사함으로써, 전자 회절 패턴을 취득한 결과에 대하여 설명한다.
또한, 평면 TEM상은 구면 수차보정 기능을 사용하여 관찰하였다. 또한, HAADF-STEM상의 촬영에는 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자선을 조사하여 수행하였다.
또한, 전자 회절 패턴의 관찰은, 전자선을 조사하면서 0초의 위치로부터 35초의 위치까지 일정 속도로 이동시키면서 수행하였다.
도 29의 (A)에 시료 1A의 단면 TEM상을, 도 29의 (B)에 시료 1A의 전자 회절 패턴을 취득한 결과를 나타내었다. 도 29의 (C)에 시료 1D의 단면 TEM상을, 도 29의 (D)에 시료 1D의 전자 회절 패턴을 취득한 결과를 나타내었다. 도 29의 (E)에 시료 1J의 단면 TEM상을, 도 29의 (F)에 시료 1J의 전자 회절 패턴을 취득한 결과를 나타내었다.
여기서, 예를 들어, InGaZnO4의 결정을 가지는 CAAC-OS에 대하여 시료면에 평행으로 프로브 직경이 300nm의 전자선을 입사시키면, InGaZnO4의 결정의 (009)면에 기인하는 스폿이 포함되는 회절 패턴이 보이는 것이 알려져 있다. 즉, CAAC-OS는 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있다는 것을 알 수 있다. 한편, 같은 시료에 대하여, 시료면에 수직으로 프로브 직경 300nm의 전자선을 입사시키면, 링 형상의 회절 패턴이 확인된다. 즉, CAAC-OS는 a축 및 b축 배향성을 가지지 않는 것을 알 수 있다.
또한, 미결정을 가지는 금속 산화물(특히, 반도체와 동등한 기능을 가지는 경우에 nanocrystalline oxide semiconductor로 함. 이하, nc-OS라고 함)에 대하여, 큰 프로브 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절을 수행하면, 헤일로 패턴과 같은 회절 패턴이 관측된다. 또한, 미결정을 가지는 금속 산화물에 대하여, 작은 프로브 직경의 전자선(예를 들어 50nm 미만)을 사용하는 나노빔 전자선 회절을 수행하면, 휘점(스폿)이 관측된다. 또한, 미결정을 가지는 금속 산화물에 대하여 나노빔 전자선 회절을 수행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, 링 형상의 영역에 복수의 휘점이 관측되는 경우가 있다.
시료 1A는, 도 29의 (A)에 도시된 바와 같이, 단면 TEM 관찰 결과로부터 미결정(nanocrystal. 이하, nc라고도 함)이 관찰되었다. 또한, 도 29의 (B)에 나타낸 바와 같이, 시료 1A에 대한 전자 회절 패턴의 결과는, 원을 그리듯이(링 형상으로) 휘도가 높은 영역을 관측할 수 있었다. 또한, 링 형상의 영역에 복수의 스폿을 관측할 수 있었다.
시료 1D는 도 29의 (C)에 나타낸 바와 같이, 단면 TEM 관찰 결과로부터, CAAC 구조 및 미결정이 관찰되었다. 또한, 도 29의 (D)에 나타낸 바와 같이, 시료 1D에 대한 전자 회절 패턴의 결과는, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측할 수 있었다. 또한, 링 형상의 영역에 복수의 스폿을 관측할 수 있었다. 또한, (009)면에 기인하는 스폿이 포함되는 회절 패턴도 약간 볼 수 있었다.
한편, 시료 1J는 도 29의 (E)에 나타낸 바와 같이, 단면 TEM 관찰 결과로부터, CAAC 구조를 나타내는 층상의 배열이 명료하게 확인되었다. 또한, 도 29의 (F)에 나타낸 바와 같이, 시료 1J에 대한 전자 회절 패턴의 결과는, (009)면에 기인하는 스폿을 명확하게 관측할 수 있었다.
또한, 상술한 바와 같은, 단면 TEM상 및 평면 TEM상에 있어서 관찰되는 특징은 금속 산화물의 구조를 일면적으로 생각한 것이다.
이어서, 시료 1A에 프로브 직경이 1nm의 전자선(나노빔 전자선이라고도 함)을 조사함으로써, 전자선 회절 패턴을 취득한 결과에 대하여 도 30에 나타내었다.
도 30의 (A)에 나타낸, 시료 1A의 평면 TEM상에 있어서, 흑점 a1, 흑점 a2, 흑점 a3, 흑점 a4, 및 흑점 a5로 나타내는 전자선 회절 패턴을 관찰하였다. 또한, 전자선 회절 패턴의 관찰은, 전자선을 조사하면서 0초의 위치로부터 35초의 위치까지 일정 속도로 이동시키면서 수행하였다. 흑점 a1의 결과를 도 30의 (C)에, 흑점 a2의 결과를 도 30의 (D)에, 흑점 a3의 결과를 도 30의 (E)에, 흑점 a4의 결과를 도 30의 (F)에, 및 흑점 a5의 결과를 도 30의 (G)에 나타내었다.
도 30의 (C), (D), (E), (F), 및 (G)로부터, 링 형상으로 휘도가 높은 영역을 관측할 수 있었다. 또한, 링 형상의 영역에 복수의 스폿을 관측할 수 있었다.
또한, 도 30의 (B)에 나타낸, 시료 1A의 단면 TEM상에 있어서, 흑점 b1, 흑점 b2, 흑점 b3, 흑점 b4, 및 흑점 b5로 나타낸 전자선 회절 패턴을 관찰한다. 흑점 b1의 결과를 도 30의 (H)에, 흑점 b2의 결과를 도 30의 (I)에, 흑점 b3의 결과를 도 30의 (J)에, 흑점 b4의 결과를 도 30의 (K)에, 및 흑점 b5의 결과를 도 30의 (L)에 나타내었다.
도 30의 (H), (I), (J), (K), 및 (L)로부터, 링 형상으로 휘도가 높은 영역을 관측할 수 있었다. 또한, 링 형상의 영역에 복수의 스폿을 관측할 수 있었다.
즉, 시료 1A는, nc 구조를 가지고, 비정질 구조의 금속 산화물과도, 단결정 구조의 금속 산화물과도 명확히 상이한 성질을 가지는 것을 알았다.
이상으로부터, 시료 1A 및 시료 1D의 전자선 회절 패턴은 링 형상으로 휘도가 높은 영역과, 이 링 영역에 복수의 휘점을 가진다. 따라서, 시료 1A는 전자선 회절 패턴이 미결정을 나타내는 금속 산화물이고, 평면 방향 및 단면 방향에 있어서, 배향성을 가지지 않는 것을 알았다. 또한, 시료 1D는 nc 구조와 CAAC 구조의 혼합재인 것을 알았다.
한편, 시료 1J의 전자선 회절 패턴은 InGaZnO4의 결정의 (009)면에 기인하는 스폿을 가진다. 따라서, 시료 1J는 c축 배향성을 가지고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알았다.
<TEM상의 화상 해석>
본 항목에서는, 시료 1A, 시료 1C, 시료 1D, 시료 1F, 시료 1G를, HAADF-STEM에 의하여 관찰 및 해석한 결과에 대하여 설명한다.
평면 TEM상의 화상 해석을 수행한 결과에 대하여 설명한다. 또한, 평면 TEM상은 구면 수차보정 기능을 사용하여 관찰하였다. 또한, 평면 TEM상의 촬영에는 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자선을 조사하여 수행하였다.
도 31에는, 시료 1A, 시료 1C, 시료 1D, 시료 1F, 시료 1G, 및 시료 1J의 평면 TEM상 및 평면 TEM상을 화상 처리한 상을 나타내었다. 또한, 도 31에 나타낸 표에 있어서, 왼쪽 도면에 평면 TEM상, 오른쪽 도면에 왼쪽 도면의 평면 TEM상을 화상 처리한 상을 나타내었다.
화상 처리 및 화상 해석의 방법에 대하여 설명한다. 우선, 화상 처리로서 도 31에 나타낸 평면 TEM상을 고속 푸리에 변환(FFT: Fast Fourier Transform) 처리함으로써, FFT상을 취득하였다. 다음으로, 취득한 FFT상을 2.8nm-1에서 5.0nm-1의 범위를 남기고 마스크 처리를 수행하였다. 이어서, 마스크 처리한 FFT상을 역고속 푸리에 변환(IFFT: Inverse Fast Fourier Transform) 처리함으로써 FFT 필터링상을 취득하였다.
화상 해석으로서, 먼저 FFT 필터링상으로부터 격자점을 추출하였다. 격자점의 추출은 이하의 순서로 수행하였다. 먼저 FFT 필터링상의 노이즈를 제거하는 처리를 수행하였다. 노이즈를 제거하는 처리로서, 반경 0.05nm의 범위에서의 휘도를 아래의 식에 의하여 평활화하였다.
여기서, S_Int(x,y)는 좌표(x,y)에서의 평활화된 휘도를 나타내고, r는 좌표(x,y)와 좌표(x',y')와의 거리를 나타내고, Int(x',y')는 좌표(x',y')에서의 휘도를 나타낸다. 또한, r가 0일 때, r를 1로서 계산하였다.
다음으로, 격자점의 탐색을 수행하였다. 격자점의 조건은, 반경 0.22nm 내의 모든 격자점 후보보다 휘도가 높은 좌표로 하였다. 여기서는, 격자점 후보가 추출되었다. 또한, 반경 0.22nm 내이면 노이즈로 인한 격자점의 오검출의 빈도를 작게 할 수 있다. 또한, TEM상에서는 격자점 간에 일정한 거리가 있기 때문에, 반경 0.22nm 내에는 2개 이상의 격자점이 포함되는 가능성은 낮다.
다음으로, 추출된 격자점 후보를 중심으로, 반경 0.22nm 내에서 가장 휘도가 높은 좌표를 추출하고, 격자점 후보를 갱신하였다. 격자점 후보의 추출을 반복하고, 새로운 격자점 후보가 나타나지 않게 되었을 때의 좌표를 격자점으로서 인정하였다. 마찬가지로, 인정받은 격자점에서 0.22nm보다 떨어진 위치에서, 새로운 격자점의 인정을 수행함으로써, 모든 범위에서 격자점을 인정하였다. 얻어진 복수의 격자점은 통틀어 격자점군이라고 부른다.
다음으로, 추출한 격자점군에서 육각형 격자의 각도를 도출하는 방법에 대하여, 도 32의 (A), (B), 및 (C)에 나타낸 모식도, 그리고 도 32의 (D)에 나타낸 흐름도를 사용하여 설명한다. 먼저, 기준 격자점을 정하고, 그에 가장 근접한 6점의 근접 격자점을 연결하여, 육각형 격자를 형성하였다(도 32의 (A), 도 32의 (D)의 단계 S101 참조). 그 후, 상기 육각형 격자의 중심점인 기준 격자점에서 정점인 각 격자점까지의 거리의 평균값 R를 도출하였다. 산출한 R를 각 정점까지의 거리로 하여, 기준 격자점을 중심점으로 한 정육각형을 형성하였다(도 32의 (B), 도 32의 (D)의 단계 S102 참조). 이때, 정육각형의 각 정점과, 각각에 가장 가까운 근접 격자점의 거리를 거리 d1, 거리 d2, 거리 d3, 거리 d4, 거리 d5, 및 거리 d6으로 한다(도 32의 (D)의 단계 S103 참조). 다음으로, 정육각형을 중심점을 기준으로 0.1°씩 0°에서 60°까지 회전시키고, 회전한 정육각형과 육각형 격자와의 평균의 편차[D=(d1+d2+d3+d4+d5+d6)/6]를 산출하였다(도 32의 (D)의 단계 S104 참조). 그리고, 평균의 편차 D가 최소가 될 때의 정육각형의 회전 각도 θ를 구하고, 육각형 격자의 각도로 하였다(도 32의 (C), 도 32의 (D)의 단계 S105 참조).
다음으로, 평면 TEM상의 관찰 범위에 있어서, 육각형 격자의 각도가 30°가 되는 비율이 가장 높게 되도록 조정하였다. 여기서, 반경 1nm의 범위에서, 육각형 격자의 각도의 평균값을 산출하였다. 이어서, 화상 처리를 거쳐 얻어진 평면 TEM상을 영역이 가지는 육각형 격자의 각도에 따라, 색 또는 농담으로 표시하였다. 도 31에 나타낸 평면 TEM상을 화상 처리한 상은 도 31에 나타낸 평면 TEM상을 상술한 방법에 의하여 화상 해석하여, 육각형 격자의 각도에 따른 농담을 나타낸 상이다. 즉 평면 TEM상을 화상 처리한 상은 평면 TEM상의 FFT 필터링상에 있어서, 특정 파수 영역을 색으로 구별함으로써, 각 특정 파수 영역의 격자점의 방향을 추출한 화상이다.
도 31로부터, nc가 관찰되는 시료 1A, 시료 1D에서는, 육각형의 방향이 랜덤이고, 모자이크상으로 분포되어 있는 것을 알았다. 또한, 단면 TEM상에서 층상 구조가 관찰된 시료 1J에서는, 육각형의 방향이 같은 방향을 나타내는 영역이 수십nm의 넓은 범위에 걸쳐 존재하는 것을 알았다. 시료 1D는 랜덤한 모자이크상의 nc와, 시료 1J와 마찬가지로 같은 방향이 넓은 영역으로 관측되는 영역이 있는 것을 알았다.
또한, 도 31로부터, 성막 시의 기판 온도가 낮을수록, 또는, 산소 가스 유량비가 작을수록, 육각형의 방향이 랜덤이고, 모자이크상으로 분포되어 있는 영역이 나타나기 쉬운 경향이 있는 것을 알았다.
이와 같이, 평면 TEM상을 화상 해석함으로써, CAAC-OS의 육각형 격자의 각도가 변화되는 경계부를 평가하는 것이 가능해진다.
다음으로, 시료 1A의 격자점군으로부터 보로노이도를 작성하였다. 보로노이도는, 격자점군을 포함하는 영역으로 분할한 도면이다. 각각의 격자점은 격자점을 둘러싸는 영역에서 가장 가깝다. 이하에서는, 도 33의 (A), (B), (C), 및 (D)에 나타낸 모식도, 그리고 도 33의 (E)에 나타낸 흐름도를 사용하여 보로노이도의 작성 방법의 자세한 사항을 설명한다.
먼저, 도 32에 나타낸 방법 등에 의하여 격자점군을 추출하였다(도 33의 (A) 및 도 33의 (E)의 단계 S111 참조). 다음으로, 근접한 격자점 간을 선분으로 연결하였다(도 33의 (B) 및 도 33의 (E)의 단계 S112 참조). 다음으로, 각 선분의 수직 이등분선을 그었다(도 33의 (C) 및 도 33의 (E)의 단계 S113 참조). 다음으로, 3개의 수직 이등분선이 교차되는 점을 추출하였다(도 33의 (E)의 단계 S114 참조). 이 점을 보로노이점이라고 부른다. 다음으로, 근접한 보로노이점 간을 선분으로 연결하였다(도 33의 (D) 및 도 33의 (E)의 단계 S115 참조). 이때, 선분으로 둘러싸인 다각형 영역을 보로노이 영역이라고 부른다. 이상의 방법에 의하여, 보로노이도를 작성할 수 있었다.
도 34에, 시료 1A, 시료 1C, 시료 1D, 시료 1F, 시료 1G, 및 시료 1J에서의 보로노이 영역의 형상이 사각형 내지 구각형 중 어느 것인 비율을 나타낸다. 막대 그래프에 각 시료의 보로노이 영역의 형상이 사각형 내지 구각형 중 어느 것인 개수를 나타내었다. 또한, 표에 각 시료의 보로노이 영역의 형상이 사각형 내지 구각형 중 어느 것인 비율을 나타내었다.
도 34로부터, 결정화가 높은 시료 1J에서는 육각형을 나타내는 비율이 높고, 결정화가 낮은 시료 1A에서는 육각형의 비율이 낮아지는 경향을 나타내는 것을 확인할 수 있었다. 시료 1D의 육각형의 비율은, 시료 1J와 시료 1A 사이의 값이었다. 따라서, 도 34로부터, 성막 조건의 차이에 따라, 금속 산화물의 결정 상태가 크게 상이한 것이 확인되었다.
따라서, 도 34로부터, 성막 시의 기판 온도가 낮을수록, 또는, 산소 가스 유량비가 작을수록, 결정화가 낮고, 육각형의 비율이 낮아지는 경향을 나타내는 것을 확인할 수 있었다.
<원소 분석>
본 항목에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하고, EDX 매핑(mapping)을 취득하여 평가함으로써 시료 1A의 원소 분석을 수행한 결과에 대하여 설명한다. 또한, EDX 측정에는 원소 분석 장치로서 일본 전자 주식 회사 제조의 에너지 분산형 X선 분석 장치 JED-2300T를 사용한다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자선 조사를 수행하고, 이에 의하여 발생하는 시료의 특성 X선의 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시예에서는, 각 점의 EDX 스펙트럼의 피크를, In 원자의 L껍질로의 전자 전이(electron transition), Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이것을 시료의 분석 대상 영역에 대하여 수행함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
도 35에는 시료 1A의 단면 및 평면에서의 TEM상 및 EDX 매핑을 나타내었다. 또한, EDX 매핑은 범위에 있어서, 측정 원소가 많을수록 밝아지고, 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타내었다. 또한, 도 35에 나타낸 EDX 매핑의 배율은 720만배로 하였다.
도 35의 (A)는 단면 TEM상, 도 35의 (E)는 평면 TEM상이다. 도 35의 (B)는 단면, 도 35의 (F)는 평면에서의 In 원자의 EDX 매핑이다. 또한, 도 35의 (B)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 9.28[atomic%] 내지 33.74[atomic%]의 범위로 하였다. 도 35의 (F)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 12.97[atomic%] 내지 38.01[atomic%]의 범위로 하였다.
또한, 도 35의 (C)는 단면, 도 35의 (G)는 평면에서의 Ga 원자의 EDX 매핑이다. 또한, 도 35의 (C)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 1.18[atomic%] 내지 18.64[atomic%]의 범위로 하였다. 도 35의 (G)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 1.72[atomic%] 내지 19.82[atomic%]의 범위로 하였다.
또한, 도 35의 (D)는 단면, 도 35의 (H)는 평면에서의 Zn 원자의 EDX 매핑이다. 또한, 도 35의 (D)에 나타낸 EDX 매핑에서의 총원자에 대한 Zn 원자의 비율은 6.69[atomic%] 내지 24.99[atomic%]의 범위로 하였다. 도 35의 (H)에 나타낸 EDX 매핑에서의 총원자에 대한 Zn 원자의 비율은 9.29[atomic%] 내지 28.32[atomic%]의 범위로 하였다.
또한, 도 35의 (A), (B), (C), 및 (D)에는, 시료 1A의 단면에 있어서 동일한 범위의 영역을 나타내었다. 도 35의 (E), (F), (G), 및 (H)에는, 시료 1A의 평면에 있어서 동일한 범위의 영역을 나타내었다.
도 36에는, 시료 1A의 단면 및 평면에서의 EDX 매핑을 확대한 도면을 나타내었다. 도 36의 (A)는, 도 35의 (B)의 일부를 확대한 도면이다. 도 36의 (B)는 도 35의 (C)의 일부를 확대한 도면이다. 도 36의 (C)는 도 35의 (D)의 일부를 확대한 도면이다. 도 36의 (D)는 도 35의 (F)의 일부를 확대한 도면이다. 도 36의 (E)는 도 35의 (G)의 일부를 확대한 도면이다. 도 36의 (F)는 도 35의 (H)의 일부를 확대한 도면이다.
도 36의 (A), (B), 및 (C)에 나타낸 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 보이며, 시료 1A에서 각 원자가 분포되어 존재하는 것이 확인되었다. 여기서, 도 36의 (A), (B), 및 (C)에 나타낸 실선으로 둘러싼 범위와, 파선으로 둘러싼 범위에 주목하였다.
도 36의 (A)에서는, 실선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하는 것이 확인되었다. 또한 도 36의 (B)에서는, 실선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하는 것을 확인할 수 있었다.
즉, 실선으로 둘러싼 범위는 In 원자가 상대적으로 많은 영역이고, 파선으로 둘러싼 범위는, In 원자가 상대적으로 적은 영역인 것을 확인할 수 있었다. 여기서, 도 36의 (C)에서는, 실선으로 둘러싼 범위에서 아래쪽 영역은 상대적으로 밝은 영역이고, 위쪽 영역은 상대적으로 어두운 영역인 것을 확인할 수 있었다. 따라서, 실선으로 둘러싼 범위는 InX2ZnY2OZ2 또는 InOX1 등이 주성분인 영역인 것을 알았다.
또한, 실선으로 둘러싼 범위는 Ga 원자가 상대적으로 적은 영역이고, 파선으로 둘러싼 범위는 Ga 원자가 상대적으로 많은 영역인 것을 확인할 수 있었다. 도 36의 (C)에서는, 파선으로 둘러싼 영역에서, 왼쪽 영역은 상대적으로 어두운 영역이고, 오른쪽 영역은 상대적으로 밝은 영역인 것을 확인할 수 있었다. 따라서, 파선으로 둘러싼 범위는 GaOX3 또는 GaX4ZnY4OZ4 등이 주성분인 영역인 것을 알았다.
마찬가지로, 도 36의 (D), (E), 및 (F)에 나타낸 EDX 매핑에서도, 실선으로 둘러싼 범위와 파선으로 둘러싼 범위에 주목하였다.
도 36의 (D)에서는, 실선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하는 것을 확인할 수 있었다. 도 36의 (E)에서는, 실선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하는 것을 확인할 수 있었다.
즉, 실선으로 둘러싼 범위는 In 원자가 상대적으로 많은 영역이고, Ga 원자가 상대적으로 적은 영역인 것을 확인할 수 있었다. 여기서, 도 36의 (F)에서는, 실선으로 둘러싼 범위에 있어서 아래쪽 영역은 상대적으로 어두운 영역이고, 위쪽 영역은 상대적으로 밝은 영역인 것을 확인할 수 있었다. 따라서, 실선으로 둘러싼 범위는 InX2ZnY2OZ2 또는 InOX1 등이 주성분인 영역인 것을 알았다.
또한, 파선으로 둘러싼 범위는 In 원자가 상대적으로 적은 영역이고, Ga 원자가 상대적으로 많은 영역인 것을 확인할 수 있었다. 도 36의 (F)에서는, 파선으로 둘러싼 범위에 있어서 오른쪽 영역은 상대적으로 어두운 영역이고, 왼쪽 영역은 상대적으로 밝은 영역인 것을 확인할 수 있었다. 따라서, 파선으로 둘러싼 범위는 GaOX3 또는 GaX4ZnY4OZ4 등이 주성분인 영역인 것을 알았다.
또한, 도 36으로부터, In 원자의 분포는 Ga 원자보다 비교적으로 균일하게 분포하고, InOX1이 주성분인 영역은, InX2ZnY2OZ2가 주성분이 되는 영역을 개재하여 서로 연결되도록 형성되는 것과 같이 보인다. 이와 같이, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 클라우드상으로 퍼져 형성되어 있다고 추측될 수 있다.
이와 같이, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되어 혼합하는 구조를 가지는 In-Ga-Zn 산화물을 CAC-IGZO라고 부를 수 있다.
또한, 도 36에서, GaOX3이 주성분인 영역, 및 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역의 크기는, 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하로 관찰되었다.
이상으로부터, CAC-IGZO는 금속 원소가 균일하게 분포한 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가지는 것을 알았다. 즉, CAC-IGZO는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크상인 구조를 가지는 것을 확인할 수 있었다.
따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 성질과 InX2ZnY2OZ2 또는 InOX1에 기인하는 성질이 상보적으로 작용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 낮은 오프 전류(Ioff)가 실현되는 것을 기대할 수 있다. 또한, CAC-IGZO를 사용한 반도체 소자는, 신뢰성이 높다. 따라서, CAC-IGZO는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 일 형태인, 금속 산화물(108)을 가지는 트랜지스터(150)를 제작하고, 전기 특성 및 신뢰성 시험을 수행하였다. 또한, 본 실시예에 있어서는, 금속 산화물(108)을 가지는 트랜지스터(150)로서, 시료 2A, 시료 2B, 시료 2C, 시료 2D, 시료 2E, 시료 2F, 시료 2G, 시료 2H, 및 시료 2J의 9종류의 트랜지스터를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 2A, 시료 2B, 시료 2C, 시료 2D, 시료 2E, 시료 2F, 시료 2G, 시료 2H, 및 시료 2J에 대하여 설명한다. 시료 2A 내지 시료 2J로서, 실시형태 2, 및 도 9 내지 도 11에서 설명한 제작 방법에 의하여, 도 7의 구조를 가지는 트랜지스터(150)를 제작하였다.
또한, 시료 2A 내지 시료 2J는 각각, 금속 산화물(108)의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다. 아래의 표에 시료 2A 내지 시료 2J에서의 금속 산화물 성막 시의 온도 및 산소 유량비를 나타낸다.
또한, 각 시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다. 또한, 금속 산화물(108)의 성막 공정에 있어서, 타깃은 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하였다.
또한, 트랜지스터(150)의 채널 길이는 2μm, 채널 폭은 3μm(이하, L/W=2/3μm라고도 함), 또는 채널 길이는 2μm, 채널 폭은 50μm(이하, L/W=2/50μm라고도 함)로 하였다.
<트랜지스터의 전기 특성>
다음으로, 상기 제작된 시료 2A 내지 시료 2J의 트랜지스터(L/W=2/3μm)의 Id-Vg 특성을 측정하였다. 또한, 트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112)에 인가하는 전압(이하, 게이트 전압(Vg)이라고도 함), 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이하, 백 게이트 전압(Vbg)이라고도 함)을 -10V에서 +10V까지 0.25V의 스텝으로 인가하였다. 또한, 소스 전극으로서 기능하는 도전막(120a)에 인가하는 전압(이하, 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이하, 드레인 전압(Vd)이라고도 함)을 0.1V 및 20V로 하였다.
[트랜지스터의 Id-Vg 특성]
여기서, 트랜지스터의 드레인 전류-게이트 전압 특성(Id-Vg 특성)에 대하여 설명한다. 도 39의 (A)는 트랜지스터의 Id-Vg 특성의 일례를 설명하는 도면이다. 또한, 도 39의 (A)에 있어서, 이해를 쉽게 하기 위하여 트랜지스터의 활성층에는, 다결정 실리콘을 사용한 경우를 상정한다. 또한, 도 39의 (A)에 있어서, 세로축이 Id(Drain Current)를, 가로축이 Vg(Gate Voltage)를 각각 나타낸다.
도 39의 (A)에 나타낸 바와 같이, Id-Vg 특성은 크게 나누어 3개의 영역으로 나누어진다. 1번째 영역을 오프 영역(OFF region), 2번째 영역을 서브스레숄드 영역(subthreshold region), 3번째 영역을 온 영역(ON rigion)이라고, 각각 부른다. 또한, 서브스레숄드 영역과 온 영역과의 경계의 게이트 전압을 문턱 전압(Vth)이라고 부른다.
트랜지스터의 특성으로서는, 오프 영역의 드레인 전류(오프 전류 또는 Ioff라고도 함)가 낮고, 온 영역의 드레인 전류(온 전류 또는 Ion이라고도 함)가 높은 것이 바람직하다. 또한, 트랜지스터의 온 전류에 대해서는, 전계 효과 이동도를 지표로 하는 경우가 많다. 전계 효과 이동도의 자세한 사항에 대해서는 후술한다.
또한, 트랜지스터를 낮은 전압에서 구동시키기 위해서는, 서브스레숄드 영역에서의 Id-Vg 특성의 기울기가 가파른 것이 바람직하다. 서브스레숄드 영역의 Id-Vg 특성의 변화의 크기를 나타내는 지표로서, SS(subthreshold swing) 또는 S값 등이라고 불린다. 또한, S값은 이하의 식 (2)로 나타내어진다.
S값은 서브스레숄드 영역에 있어서, 드레인 전류가 한 자릿수 변화하는 데 필요한 게이트 전압의 변화량의 최솟값이다. S값이 작을수록, 온과 오프의 스위칭 동작을 가파르게 수행할 수 있다.
[트랜지스터의 Id-Vd 특성]
다음으로, 트랜지스터의 드레인 전류-드레인 전압 특성(Id-Vd 특성)에 대하여 설명한다. 도 39의 (B)는 트랜지스터의 Id-Vd 특성의 일례를 설명하는 도면이다. 또한, 도 39의 (B)에 있어서, 세로축이 Id를, 가로축이 Vd(Drain Voltage)를 각각 나타낸다.
도 39의 (B)에 나타낸 바와 같이, 온 영역은 나아가 2개의 영역으로 나누어진다. 1번째 영역을 선형 영역(Linear region), 2번째 영역을 포화 영역(Saturation region)이라고 각각 부른다. 선형 영역은 드레인 전류가 드레인 전압의 상승에 따라 포물선상으로 커진다. 한편 포화 영역은 드레인 전압이 변화하여도 드레인 전류가 크게 변화되지 않는다. 또한, 진공관에 따라, 선형 영역을 3극관 영역, 포화 영역을 5극관 영역이라고, 각각 부르는 경우가 있다.
또한, 선형 영역이란, Vd에 대하여 Vg가 큰(Vd<Vg) 상태를 가리키는 경우가 있다. 또한, 포화 영역이란, Vg에 대하여 Vd가 큰(Vg<Vd) 상태를 가리키는 경우가 있다. 다만, 실제로는, 트랜지스터의 문턱 전압을 고려할 필요가 있다. 따라서, Vg로부터 트랜지스터의 문턱 전압을 차분한 값이 Vd에 대하여 큰 상태(Vd<Vg-Vth)를 선형 영역으로 하는 경우가 있다. 마찬가지로, Vg로부터 트랜지스터의 문턱 전압을 차분한 값이 Vd에 대하여 작은 상태(Vg-Vth<Vd)를 포화 영역으로 하는 경우가 있다.
트랜지스터의 Id-Vd 특성에 있어서, 포화 영역의 전류가 일정하다는 특성을 "포화성이 양호하다"라고 표현하는 경우가 있다. 트랜지스터의 포화성의 양호함은 특히 유기 EL 디스플레이로의 응용에 있어서 중요하다. 예를 들어, 포화성이 양호한 트랜지스터를 유기 EL 디스플레이의 화소의 트랜지스터에 사용함으로써, 드레인 전압이 변화되어도 화소의 밝기의 변화를 억제할 수 있다.
[드레인 전류의 해석 모델]
다음으로, 드레인 전류의 해석 모델에 대하여 설명한다. 드레인 전류의 해석 모델로서는, Gradualchannel 근사(GCA)에 의거한 드레인 전류의 해석식이 알려져 있다. GCA에 의거하면 트랜지스터의 드레인 전류는 이하의 식(3)으로 나타내어진다.
수학식(3)에 있어서, 위가 선형 영역에서의 드레인 전류의 식이고, 아래가 포화 영역에서의 드레인 전류의 식이다. 수학식(3)에 있어서, Id는 드레인 전류, μ는 활성층의 이동도, L은 트랜지스터의 채널 길이, W는 트랜지스터의 채널 폭, Cox는 게이트 용량, Vg는 게이트 전압, Vd는 드레인 전압, Vth는 트랜지스터의 문턱 전압을 각각 나타낸다.
[전계 효과 이동도]
다음으로, 전계 효과 이동도에 대하여 설명한다. 트랜지스터의 전류 구동력의 지표로서, 전계 효과 이동도가 사용된다. 상술한 바와 같이, 트랜지스터의 온 영역은 선형 영역과 포화 영역으로 나누어진다. 각각의 영역의 특성으로부터, GCA에 의거한 드레인 전류의 해석식에 의거하여 트랜지스터의 전계 효과 이동도를 산출할 수 있다. 구별할 필요가 있을 때에는, 각각 선형 이동도(Linear mobility), 포화 이동도(Saturation mobility)라고 불린다. 선형 이동도는 이하의 식(4)으로 나타내어지고, 포화 이동도는 이하의 식(5)으로 나타내어진다.
본 명세서 등에서는, 식(4) 및 식(5)으로부터 산출되는 곡선을 이동도 곡선이라고 부른다. 도 40에, GCA에 의거한 드레인 전류의 해석식으로부터 계산한 이동도 곡선을 나타내었다. 또한, 도 40에서는 GCA가 유효한 경우의 Vd=10V의 Id-Vg 특성과, 선형 이동도 및 포화 이동도의 이동도 곡선(이동도의 값은 오른쪽 세로축의 Field-effective mobility에 대응함)을, 각각 겹쳐서 나타내었다.
도 40에서는, GCA에 의거한 드레인 전류의 해석식으로부터 Id-Vg 특성을 계산하였다. 이동도 곡선의 형상은 트랜지스터의 내부의 상태를 이해하기 위한 단서가 된다.
도 37에 시료 2A 내지 시료 2J의 Id-Vg 특성 결과 및 전계 효과 이동도를 각각 나타내었다. 실선은 Vd가 20V일 때의 Id를, 일점쇄선은 Vd가 0.1V일 때의 Id를 나타낸다. 또한, 파선은 전계 효과 이동도를 나타낸다. 또한, 도 37에서, 제 1 세로축이 Id[A]를, 제 2 세로축이 전계 효과 이동도(μFE[cm2/Vs])를, 가로축이 Vg[V]를 각각 나타낸다. 또한, 전계 효과 이동도에 대해서는 Vd를 20V로 하여 측정한 값으로부터 산출하였다.
도 37에 나타낸 바와 같이, 시료 2A 내지 시료 2J의 특성은 온 전류(Ion), 전계 효과 이동도, 특히 포화 영역에서의 전계 효과 이동도가 상이한 것을 확인할 수 있었다. 특히, 전계 효과 이동도의 형상에 관하여, 최대 포화 이동도의 값 및 0V 부근의 상승 특성의 전계 효과 이동도의 형상이 크게 상이한 것을 알았다.
도 37로부터, 성막 시의 기판 온도가 낮을수록, 또는 성막 시의 산소 유량비가 작을수록, 높은 온 전류(Ion)를 나타내는 것을 알았다. 또한, 마찬가지로, 0V 부근의 상승이 매우 가파른 것을 확인할 수 있었다. 특히, 시료 2A에서는, 전계 효과 이동도의 최댓값은 70cm2/Vs에 이를 값을 나타내는 것이 확인되었다.
<게이트 바이어스-열 스트레스 시험(GBT 시험)>
다음으로, 상기 제작된 시료 2A 내지 시료 2J의 트랜지스터(L/W=2/50μm)에 대하여, 신뢰성 평가를 수행하였다. 신뢰성 평가로서는, GBT 시험으로 하였다.
본 실시예에서의 GBT 시험 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가되는 전압(이하, 게이트 전압(Vg)이라고 함)을 ±30V로 하고, 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)으로서 기능하는 도전막에 인가되는 전압(이하, 각각 드레인 전압(Vd), 소스 전압(Vs)이라고 함)을 0V(COMMON)로 하였다. 또한, 스트레스 온도를 60℃, 스트레스 인가 시간을 1시간으로 하고, 측정 환경을 다크 환경 및 광 조사 환경(백색 LED로 약 10000lx의 광을 조사)의 2개의 환경에서, 각각 수행하였다.
즉, 트랜지스터(150)의 소스 전극으로서 기능하는 도전막(120a)과 드레인 전극으로서 기능하는 도전막(120b)을 같은 전위로 하고, 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에는, 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)과는 상이한 전위를 일정 시간(여기서는 1시간) 인가하였다.
또한, 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 공급하는 전위가 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)의 전위보다 높은 경우를 플러스 스트레스로 하였다. 또한, 제 1 게이트 전극으로서 기능하는 도전막(112) 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 공급하는 전위가 소스 전극으로서 기능하는 도전막(120a) 및 드레인 전극으로서 기능하는 도전막(120b)의 전위보다 낮은 경우를 마이너스 스트레스로 하였다. 따라서, 측정 환경에 맞춰, 플러스 GBT(다크), 마이너스 GBT(다크), 플러스 GBT(광 조사), 및 마이너스 GBT(광 조사)의 총 4조건에서 신뢰성 평가를 실시하였다.
또한, 플러스 GBT(다크)를 PBTS(Positive Bias Temperature Stress)로서, 이하에 기재한다. 또한, 마이너스 GBT(다크)를 NBTS(Negative Bias Temperature Stress)로 한다. 플러스 GBT(광 조사)를 PBITS(Positive Bias Illumination Temperature Stress)로 한다. 마이너스 GBT(광 조사)를 NBITS(Negative Bias Illumination Temperature Stress)로 한다.
시료 2A 내지 시료 2J의 GBT 시험 결과를 도 38에 나타내었다. 또한, 도 38에서, 세로축에 트랜지스터의 문턱 전압의 변화량(ΔVth)을 나타내었다.
도 38에 도시된 결과로부터 시료 2A 내지 시료 2J가 가지는 트랜지스터는, GBT 시험에서의 문턱 전압의 변화량(ΔVth)이 ±3V 이내였다. 따라서, 시료 2A 내지 시료 2J가 가지는 트랜지스터는 높은 신뢰성을 가지는 것을 알 수 있다.
따라서, 결정성이 낮은 IGZO막이어도, 결정성이 높은 IGZO막과 마찬가지로 결함 준위 밀도가 낮은 막이 형성되어 있다고 추정된다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 3)
본 실시예에서는, 각종 측정 방법을 사용하여, 기판 위에 성막한 본 발명의 일 형태인 금속 산화물에 대하여 측정을 수행한 결과에 대하여 설명한다. 또한, 본 실시예에서는, 시료 3A, 시료 3D, 및 시료 3J를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 3A, 시료 3D, 및 시료 3J에 대하여 설명한다. 시료 3A, 시료 3D, 및 시료 3J는 기판과, 기판 위의 금속 산화물을 가진다.
또한, 시료 3A, 시료 3D, 및 시료 3J는 각각 금속 산화물의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다. 아래의 표에 시료 3A, 시료 3D, 및 시료 3J에서의 금속 산화물 성막 시의 온도 및 산소 유량비를 나타낸다.
다음으로, 각 시료의 제작 방법에 대하여 설명한다.
먼저, 기판으로서 유리 기판을 사용하였다. 이어서, 스퍼터링 장치를 사용하여, 기판 위에 금속 산화물로서 두께 100nm의 In-Ga-Zn 금속 산화물을 형성하였다. 성막 조건은 체임버 내의 압력을 0.6Pa로 하고, 타깃에는 금속 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용하였다. 또한, 스퍼터링 장치 내에 설치된 금속 산화물 타깃에 2500W의 AC 전력을 공급함으로써 금속 산화물을 성막하였다.
또한, 금속 산화물을 성막할 때의 조건으로서, 상기 표에 나타낸 성막 온도 및 산소 유량비로 함으로써, 시료 3A, 시료 3D, 및 시료 3J로 하였다.
이상의 공정에 의하여, 본 실시예의 시료 3A, 시료 3D, 및 시료 3J를 제작하였다.
<TEM상 및 전자 회절>
본 항목에서는, 시료 3A, 시료 3D, 및 시료 3J를, TEM에 의하여 관찰 및 해석한 결과에 대하여 설명한다.
또한, 본 항목에서는, 시료 3A, 시료 3D, 및 시료 3J를 프로브 직경이 1nm의 전자선(나노빔 전자선이라고도 함)을 조사함으로써, 전자 회절 패턴을 취득한 결과에 대하여 설명한다.
또한, 평면 TEM상은 구면 수차보정 기능을 사용하여 관찰하였다. 또한, HAADF-STEM상의 촬영에는 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자선을 조사하여 수행하였다.
또한, 전자 회절 패턴의 관찰은, 전자선을 조사하면서 0초의 위치로부터 35초의 위치까지 일정 속도로 이동시키면서 수행하였다.
도 41의 (A)에 시료 3A의 단면 TEM상을, 도 41의 (B)에 시료 3A의 전자 회절 패턴을 취득한 결과를 나타내었다. 도 41의 (C)에 시료 3D의 단면 TEM상을, 도 41의 (D)에 시료 3D의 전자 회절 패턴을 취득한 결과를 나타내었다. 도 41의 (E)에 시료 3J의 단면 TEM상을, 도 41의 (F)에 시료 3J의 전자 회절 패턴을 취득한 결과를 나타내었다.
시료 3A는, 도 41의 (A)에 도시된 바와 같이, 단면 TEM 관찰 결과로부터 미결정이 관찰되었다. 또한, 도 41의 (B)에 나타낸 바와 같이, 시료 3A에 대한 전자 회절 패턴의 결과는, 원을 그리듯이(링 형상으로) 휘도가 높은 영역을 관측할 수 있었다. 또한, 링 형상의 영역에 복수의 스폿을 관측할 수 있었다.
시료 3D는, 도 41의 (C)에 도시된 바와 같이, 단면 TEM 관찰 결과로부터 CAAC 구조 및 미결정이 관찰되었다. 또한, 도 41의 (D)에 나타낸 바와 같이, 시료 3D에 대한 전자 회절 패턴의 결과는, 원을 그리듯이(링 형상으로) 휘도가 높은 영역을 관측할 수 있었다. 또한, 링 형상의 영역에 복수의 스폿을 관측할 수 있었다. 또한, (009)면에 기인하는 스폿이 포함되는 회절 패턴도 약간 볼 수 있었다.
한편, 시료 3J는 도 41의 (E)에 나타낸 바와 같이, 단면 TEM 관찰 결과로부터, CAAC 구조를 나타내는 층상의 배열이 명료하게 확인되었다. 또한, 도 41의 (F)에 나타낸 바와 같이, 시료 3J에 대한 전자 회절 패턴의 결과는 (009)면에 기인하는 스폿이 포함되는 회절 패턴이 보였다.
또한, 상술한 바와 같은, 단면 TEM상 및 평면 TEM상에 있어서 관찰되는 특징은 금속 산화물의 구조를 일면적으로 생각한 것이다.
이상으로부터, 시료 3A 및 시료 3D의 전자선 회절 패턴은 링 형상으로 휘도가 높은 영역과, 이 링 영역에 복수의 휘점을 가진다. 따라서, 시료 3A 및 시료 3D는 전자선 회절 패턴이 미결정을 가지는 금속 산화물이 되고, 평면 방향 및 단면 방향에 있어서, 배향성을 가지지 않는 것을 알았다. 또한, 시료 3D는 nc 구조와 CAAC 구조의 혼합재인 것을 알았다.
한편, 시료 3J의 전자선 회절 패턴은 InGaZnO4의 결정의 (009)면에 기인하는 스폿을 가진다. 따라서, 시료 3J는 c축 배향성을 가지고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향을 향하고 있는 것을 알았다.
<TEM상의 화상 해석>
본 항목에서는, 시료 3A, 시료 3D, 시료 3J를, HAADF-STEM에 의하여 관찰 및 해석한 결과에 대하여 설명한다.
평면 TEM상의 화상 해석을 수행한 결과에 대하여 설명한다. 또한, 평면 TEM상은 구면 수차보정 기능을 사용하여 관찰하였다. 또한, 평면 TEM상의 촬영에는 일본전자 주식회사 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 가속 전압 200kV, 빔 직경 약 0.1nmφ의 전자선을 조사하여 수행하였다.
도 42의 (A)는 시료 3A의 평면 TEM상, 도 42의 (B)는 시료 3A의 평면 TEM상을 화상 처리한 상을 나타낸 것이다. 도 42의 (C)는 시료 3D의 평면 TEM상, 도 42의 (D)는 시료 3D의 평면 TEM상을 화상 처리한 상을 나타낸 것이다. 도 42의 (E)는 시료 3J의 평면 TEM상, 도 42의 (F)는 시료 3J의 평면 TEM상을 화상 처리한 상을 나타낸 것이다.
또한, 도 42의 (B), 도 42의 (D), 및 도 42의 (F)에 나타낸 평면 TEM상을 화상 처리한 상은 도 42의 (A), 도 42의 (C), 및 도 42의 (E)에 나타낸 평면 TEM상을 실시예 1에서 설명한 방법에 의하여 화상 해석하여, 육각형 격자의 각도에 따른 농담을 나타낸 상이다. 즉 평면 TEM상을 화상 처리한 상은 평면 TEM상의 FFT 필터링상에 있어서, 특정 파수 영역을 분할하여, 상기 영역에 농담을 나타냄으로써, 각 특정 파수 영역의 격자점의 방향을 추출한 화상이다.
도 42로부터, nc가 관찰되는 시료 3A, 시료 3D에서는, 육각형의 방향이 랜덤이고, 모자이크상으로 분포되어 있는 것을 알았다. 또한, 단면 TEM상에서 층상 구조가 관찰된 시료 3J에서는, 육각형의 방향이 같은 방향을 나타내는 영역이 수십nm의 넓은 범위에 걸쳐 존재하는 것을 알았다. 시료 3D는 랜덤한 모자이크상의 nc와, 시료 3J와 마찬가지로 같은 방향이 넓은 영역으로 관측되는 영역이 있는 것을 알았다.
또한, 도 42로부터, 성막 시의 기판 온도가 낮을수록, 또는, 산소 가스 유량비가 작을수록 육각형의 방향이 랜덤이고, 모자이크상으로 분포되어 있는 영역이 나타나기 쉬운 경향이 있는 것을 알았다.
이와 같이, 평면 TEM상을 화상 해석함으로써, CAAC-OS의 육각형 격자의 각도가 변화되는 경계부를 평가하는 것이 가능해진다.
다음으로, 시료 3A의 격자점군으로부터 보로노이도를 작성하였다. 또한 보로노이도는 실시예 1에서 설명한 방법에 의하여 취득하였다.
도 43의 (A)에 시료 3A, 도 43의 (B)에 시료 3D, 및 도 43의 (C)에 시료 3J에서의 보로노이 영역의 형상이 사각형 내지 구각형 중 어느 것인 비율을 나타내었다. 막대 그래프에 각 시료의 보로노이 영역의 형상이 사각형 내지 구각형 중 어느 것인 개수를 나타내었다. 또한, 표에 각 시료의 보로노이 영역의 형상이 사각형 내지 구각형 중 어느 것인 비율을 나타내었다.
도 43으로부터, 결정화가 높은 시료 3J에서는 육각형을 나타내는 비율이 높고, 결정화가 낮은 시료 3A에서는 육각형의 비율이 낮아지는 경향을 나타내는 것을 확인할 수 있었다. 시료 3D의 육각형의 비율은, 시료 3J와 시료 3A 사이의 값이었다. 따라서, 도 43으로부터, 성막 조건의 차이에 따라, 금속 산화물의 결정 상태가 크게 상이한 것이 확인되었다.
따라서, 도 43으로부터, 성막 시의 기판 온도가 낮을수록, 또는, 산소 가스 유량비가 작을수록, 결정화가 낮고, 육각형의 비율이 낮아지는 경향을 나타내는 것을 확인할 수 있었다.
<원소 분석>
본 항목에서는, 에너지 분산형 X선 분광법(EDX: Energy Dispersive X-ray spectroscopy)을 사용하여, EDX 매핑을 취득하고 평가함으로써, 시료 3A의 원소 분석을 수행한 결과에 대하여 설명한다. 또한, EDX 측정에는 원소 분석 장치로서 일본 전자 주식 회사 제조의 에너지 분산형 X선 분석 장치 JED-2300T를 사용한다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용한다.
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자선 조사를 수행하고, 이에 의하여 발생하는 시료의 특성 X선의 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시예에서는, 각 점의 EDX 스펙트럼의 피크를, In 원자의 L껍질로의 전자 전이, Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이것을 시료의 분석 대상 영역에 대하여 수행함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
도 44에는 시료 3A의 단면 및 평면에서의 TEM상 및 EDX 매핑을 나타내었다. 또한, EDX 매핑은 범위에 있어서의 측정 원소가 많을수록 밝아지고, 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타내었다. 또한, 도 44에 나타낸 EDX 매핑의 배율은 720만배로 하였다.
도 44의 (A)는 단면 TEM상, 도 44의 (E)는 평면 TEM상이다. 도 44의 (B)는 단면 및 도 44의 (F)는 평면에서의 In 원자의 EDX 매핑이다. 또한, 도 44의 (B)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 8.64[atomic%] 내지 34.91[atomic%]의 범위로 하였다. 도 44의 (F)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 5.76[atomic%] 내지 34.69[atomic%]의 범위로 하였다.
또한, 도 44의 (C)는 단면, 도 44의 (G)는 평면에서의 Ga 원자의 EDX 매핑이다. 또한, 도 44의 (C)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 2.45[atomic%] 내지 25.22[atomic%]의 범위로 하였다. 도 44의 (G)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 1.29[atomic%] 내지 27.64[atomic%]의 범위로 하였다.
또한, 도 44의 (D)는 단면, 도 44의 (H)는 평면에서의 Zn 원자의 EDX 매핑이다. 또한, 도 44의 (D)에 나타낸 EDX 매핑에서의 총원자에 대한 Zn 원자의 비율은 5.05[atomic%] 내지 23.47[atomic%]의 범위로 하였다. 도 44의 (H)에 나타낸 EDX 매핑에서의 총원자에 대한 Zn 원자의 비율은 3.69[atomic%] 내지 27.86[atomic%]의 범위로 하였다.
또한, 도 44의 (A), (B), (C), 및 (D)에는 시료 3A의 단면에 있어서 같은 범위의 영역을 나타내었다. 도 44의 (E), (F), (G), 및 (H)에는 시료 3A의 평면에 있어서 같은 범위의 영역을 나타내었다.
도 45에는, 시료 3A의 단면에서의 EDX 매핑을 확대한 도면을 나타내었다. 도 45의 (A)는, 도 44의 (B)의 일부를 확대한 도면이다. 도 45의 (B)는 도 44의 (C)의 일부를 확대한 도면이다. 도 45의 (C)는 도 44의 (D)의 일부를 확대한 도면이다.
도 45의 (A), (B), 및 (C)에 나타낸 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 보이며, 시료 3A에서 각 원자가 분포되어 존재하는 것을 확인할 수 있었다. 여기서, 도 45의 (A), (B), 및 (C)에 나타낸 실선으로 둘러싼 범위와, 파선으로 둘러싼 범위에 주목하였다.
도 45의 (A)에서는, 실선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하고, 파선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하는 것을 확인할 수 있었다. 또한 도 45의 (B)에서는, 실선으로 둘러싼 범위는 상대적으로 밝은 영역을 많이 포함하고, 파선으로 둘러싼 범위는 상대적으로 어두운 영역을 많이 포함하는 것을 확인할 수 있었다.
즉, 실선으로 둘러싼 범위는 In 원자가 상대적으로 많은 영역이고, 파선으로 둘러싼 범위는 In 원자가 상대적으로 적은 영역인 것을 확인할 수 있었다. 여기서, 도 45의 (C)에서는, 실선으로 둘러싼 범위에 있어서 상부 영역은 상대적으로 밝은 영역이고, 하부 영역은 상대적으로 어두운 영역인 것을 확인할 수 있었다. 따라서, 실선으로 둘러싼 범위는, InX2ZnY2OZ2 또는 InOX1 등이 주성분인 영역인 것을 알았다.
또한, 실선으로 둘러싼 범위는 Ga 원자가 상대적으로 적은 영역이고, 파선으로 둘러싼 범위는 Ga 원자가 상대적으로 많은 영역인 것을 확인할 수 있었다. 도 45의 (C)의 위쪽의 파선으로 둘러싼 범위에서, 오른쪽 영역은 상대적으로 밝은 영역이고, 왼쪽 영역은 어두운 영역인 것을 확인할 수 있었다. 또한, 도 45의 (C)의 아래쪽의 파선으로 둘러싼 범위에서, 왼쪽 위 측 영역은 상대적으로 밝은 영역이고, 오른쪽 아래 측 영역은 어두운 영역인 것을 확인할 수 있었다. 따라서, 파선으로 둘러싼 범위는 GaOX3 또는 GaX4ZnY4OZ4 등이 주성분인 영역인 것을 알았다.
또한, 도 45의 (A), (B), 및 (C)로부터, In 원자의 분포는 Ga 원자보다 비교적으로 균일하게 분포하고, InOX1이 주성분인 영역은, InX2ZnY2OZ2가 주성분이 되는 영역을 개재하여 서로 연결되도록 형성되는 것과 같이 보인다. 이와 같이, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역은 클라우드상으로 퍼져 형성되어 있다고 추측될 수 있다.
이와 같이, GaOX3이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역이 편재되어 혼합하는 구조를 가지는 In-Ga-Zn 산화물을 CAC-IGZO라고 부를 수 있다.
또한, 도 45의 (A), (B), 및 (C)에서, GaOX3이 주성분인 영역, 및 InX2ZnY2OZ2 또는 InOX1이 주성분인 영역의 크기는, 0.5nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하로 관찰되었다.
한편, 도 46에는 시료 3J의 단면 및 평면에서의 TEM상 및 EDX 매핑을 나타내었다. 또한, EDX 매핑은 범위에 있어서, 측정 원소가 많을수록 밝아지고, 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타내었다. 또한, 도 46에 나타낸 EDX 매핑의 배율은 720만배로 하였다.
도 46의 (A)는 단면 TEM상, 도 46의 (E)는 평면 TEM상이다. 도 46의 (B)는 단면 및 도 46의 (F)는 평면에서의 In 원자의 EDX 매핑이다. 또한, 도 46의 (B)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 9.70[atomic%] 내지 40.47[atomic%]의 범위로 하였다. 도 46의 (F)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 9.16[atomic%] 내지 35.76[atomic%]의 범위로 하였다.
또한, 도 46의 (C)는 단면 및 도 46의 (G)는 평면에서의 Ga 원자의 EDX 매핑이다. 또한, 도 46의 (C)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 8.23[atomic%] 내지 31.95[atomic%]의 범위로 하였다. 도 46의 (G)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 8.21[atomic%] 내지 28.86[atomic%]의 범위로 하였다.
또한, 도 46의 (D)는 단면, 도 46의 (H)는 평면에서의 Zn 원자의 EDX 매핑이다. 또한, 도 46의 (D)에 나타낸 EDX 매핑에서의 총원자에 대한 Zn 원자의 비율은 5.37[atomic%] 내지 25.92[atomic%]의 범위로 하였다. 도 46의 (H)에 나타낸 EDX 매핑에서의 총원자에 대한 Zn 원자의 비율은 7.86[atomic%] 내지 24.36[atomic%]의 범위로 하였다.
또한, 도 46의 (A), (B), (C), 및 (D)에는 시료 3J의 단면에 있어서 같은 범위의 영역을 나타내었다. 도 46의 (E), (F), (G), 및 (H)에는 시료 3J의 평면에 있어서 같은 범위의 영역을 나타내었다.
도 46의 (A)에는 가로 성장한 결정군이 명확하게 관찰되고, 도 46의 (E)에는 육각형 구조의 120°의 각도의 결정이 관찰되었다.
도 46의 (B) 및 (D)에 나타낸 In 원자 및 Zn 원자의 EDX 매핑을 보면, 백선으로 나타낸 바와 같이, 휘도가 높은 휘점이 열을 이루는 것이 관측되었다. 또한, 도 46의 (F) 및 (H)에서는, 이들 선이 이루는 각도는 대략 120°이고 육각형 구조의 특징을 가지고, 도 46의 (B) 및 (D)에서는, 도 46의 (A)와 같은 층상 배열을 관찰할 수 있었다. 또한, 도 46의 (C) 및 (G)에 나타낸 바와 같이, Ga 원자에 관해서는 그러한 경향은 보이지 않았다.
또한, EDX의 분해능은 일반적으로 원자 배열의 규칙성의 유무에 영향을 받는다. 단결정과 같이 원자 배열이 규칙적일 때, 빔의 입사 방향에 대하여 원자가 직선상에 배열되어 있기 때문에, 입사 전자는 채널링되어 전파된다. 그러므로, 원자 칼럼이 분리될 수 있다. 한편, 원자 배열의 규칙성이 낮은 경우, 빔의 입사 방향에 대하여 원자 열이 비틀어져 있기 때문에, 입사 전자는 채널링되지 않고 확산된다. 즉, 공간 분해능이 악화되고, 얻어지는 상이 흐릿한 상태로 관찰되는 경우가 있다.
즉, CAAC는 단결정만큼 결정성이 높지 않기 때문에, 빔이 넓어지는 것으로 인하여 EDX 매핑에서는 HAADF-STEM만큼의 분해능이 없어, 흐릿한 상태로 관찰되었다고 생각된다. 또한, 도 44로부터, CAC는 빔이 넓어진 상태로 보이기 때문에, 각각의 원자는, 주변이 넓어진 나노 입자라고 판단할 수 있다.
이상으로부터, CAC-IGZO는 금속 원소가 균일하게 분포한 IGZO 화합물과는 상이한 구조이고, IGZO 화합물과 상이한 성질을 가지는 것을 알았다. 즉, CAC-IGZO는 GaOX3 등이 주성분인 영역과, InX2ZnY2OZ2 또는 InOX1이 주성분인 영역으로 서로 상분리(相分離)되어, 각 원소를 주성분으로 하는 영역이 모자이크상인 구조를 가지는 것을 확인할 수 있었다.
따라서, CAC-IGZO를 반도체 소자에 사용한 경우, GaOX3 등에 기인하는 성질과 InX2ZnY2OZ2 또는 InOX1에 기인하는 성질이 상보적으로 작용함으로써, 높은 온 전류(Ion), 높은 전계 효과 이동도(μ), 및 낮은 오프 전류(Ioff)가 실현되는 것을 기대할 수 있다. 또한, CAC-IGZO를 사용한 반도체 소자는, 신뢰성이 높다. 따라서, CAC-IGZO는 디스플레이를 비롯한 다양한 반도체 장치에 최적이다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 4)
본 실시예에서는, 본 발명의 일 형태인, 금속 산화물(108)을 가지는 트랜지스터(150)를 제작하고, 전기 특성 및 신뢰성 시험을 수행하였다. 또한, 본 실시예에 있어서는, 금속 산화물(108)을 가지는 트랜지스터(150)로서, 시료 4A, 시료 4B, 시료 4C, 시료 4D, 시료 4E, 시료 4F, 시료 4G, 시료 4H, 및 시료 4J의 9종류의 트랜지스터를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 4A, 시료 4B, 시료 4C, 시료 4D, 시료 4E, 시료 4F, 시료 4G, 시료 4H, 및 시료 4J에 대하여 설명한다. 시료 4A 내지 시료 4J로서, 실시형태 2, 및 도 9 내지 도 11에서 설명한 제작 방법에 의하여, 도 7의 구조를 가지는 트랜지스터(150)를 제작하였다.
또한, 시료 4A 내지 시료 4J는 각각, 금속 산화물(108)의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다. 아래의 표에 시료 4A 내지 시료 4J에서의 금속 산화물 성막 시의 온도 및 산소 유량비를 나타낸다.
또한, 각 시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다. 또한, 금속 산화물(108)의 성막 공정에 있어서, 타깃은 금속 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용하였다.
또한, 트랜지스터(150)의 채널 길이는 2μm, 채널 폭은 3μm(이하, L/W=2/3μm라고도 함)로 하였다.
<트랜지스터의 Id-Vg 특성>
다음으로, 상기 제작된 시료 4A 내지 시료 4J의 트랜지스터(L/W=2/3μm)의 Id-Vg 특성을 측정하였다. 또한, 트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112)에 인가하는 전압(이하, 게이트 전압(Vg)이라고도 함), 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이하, 백 게이트 전압(Vbg)이라고도 함)을 -10V에서 +10V까지 0.25V의 스텝으로 인가하였다. 또한, 소스 전극으로서 기능하는 도전막(120a)에 인가하는 전압(이하, 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이하, 드레인 전압(Vd)이라고도 함)을 0.1V 및 20V로 하였다.
도 47에 시료 4A 내지 시료 4J의 Id-Vg 특성 결과, 및 전계 효과 이동도를 각각 나타내었다. 실선은 Vd가 20V일 때의 Id를, 일점쇄선은 Vd가 0.1V일 때의 Id를 나타낸다. 또한, 파선은 Vd를 20V로 하여 측정한 값으로부터 산출한 전계 효과 이동도를, 점선은 Vd를 0.1V로 하여 측정한 값으로부터 산출한 전계 효과 이동도를 나타낸다. 또한, 도 47에서, 제 1 세로축이 Id[A]를, 제 2 세로축이 전계 효과 이동도(μFE[cm2/Vs])를, 가로축이 Vg[V]를 각각 나타낸다.
도 47로부터, 시료 4A 내지 시료 4J의 트랜지스터(150)에서, 노멀리 오프의 특성이 얻어졌다. 또한, 도 47에 나타낸 바와 같이, 시료 4A 내지 시료 4J의 특성은 온 전류(Ion), 전계 효과 이동도, 특히 포화 영역에서의 전계 효과 이동도가 상이한 것을 확인할 수 있었다. 특히, 전계 효과 이동도의 형상에 관하여, 최대 포화 이동도의 값 및 0V 부근의 상승 특성의 전계 효과 이동도의 형상이 크게 상이한 것을 알았다.
도 47로부터, 성막 시의 기판 온도가 낮을수록 또는 성막 시의 산소 유량비가 작을수록, 낮은 Vg에서의 전계 효과 이동도가 현저히 향상되는 것을 알았다. 특히, 시료 4A에서는 전계 효과 이동도의 최댓값은 40cm2/Vs에 이를 값을 나타내는 것이 확인되었다. 낮은 Vg에서의 이동도가 높다는 것은 저전압에서의 고속 구동에 적합하다는 것이고, 디스플레이를 비롯한 다양한 반도체 장치로의 응용을 기대할 수 있는 것을 알았다.
또한, 도 47로부터, 전계 효과 이동도에 있어서, Vd를 20V로 하여 측정한 값(파선), Vd를 0.1V로 하여 측정한 값(점선)에 있어서, 상이한 거동을 확인할 수 있었다. Vd를 20V로 하여 측정한 값(파선)은 Vg가 높아질수록, 전계 효과 이동도가 상승하였다. 이는, 트랜지스터의 발열로 인한 영향이라고 생각된다. 한편, Vd를 0.1V로 하여 측정한 값(점선)에 있어서, Vg가 높은 범위에 있어서, 기출의 식(5)으로 산출되는 이상적인 포화 이동도 곡선과 거의 겹치는 값을 나타내었다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 5)
본 실시예에서는, 기판 위에 성막한 본 발명의 일 형태인 금속 산화물에 대하여, 에너지 분산형 X선 분광법(EDX)을 사용하여, EDX 매핑을 취득하고 평가함으로써, 시료의 원소 분석을 수행한 결과에 대하여 설명한다. 또한, EDX 측정에는, 원소 분석 장치로서 일본 전자 주식 회사 제조의 에너지 분산형 X선 분석 장치 JED-2300T를 사용하였다. 또한, 시료로부터 방출된 X선의 검출에는 Si 드리프트 검출기를 사용하였다.
<시료의 구성과 제작 방법>
본 실시예에 있어서는, 시료 5A를 제작하였다. 시료 5A는 기판과, 기판 위의 금속 산화물을 가진다.
다음으로, 시료의 제작 방법에 대하여 설명한다.
먼저, 기판으로서 유리 기판을 사용하였다. 이어서, 스퍼터링 장치를 사용하여, 기판 위에 금속 산화물로서 두께 100nm의 In-Ga-Zn 금속 산화물을 형성하였다. 성막 조건은 체임버 내의 압력을 0.6Pa로 하고, 스퍼터링 가스로서 유량 270sccm의 Ar 및 유량 30sccm의 O2 분위기하로 하고, 타깃에는 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하였다. 또한, 스퍼터링 장치 내에 설치된 금속 산화물 타깃에 2500W의 AC 전력을 공급함으로써 금속 산화물을 성막하였다.
이상의 공정에 의하여 본 실시예의 시료 5A를 제작하였다.
<측정 결과>
EDX 측정에서는, 시료의 분석 대상 영역의 각 점에 전자선 조사를 수행하고, 이에 의하여 발생하는 시료의 특성 X선의 에너지와 발생 횟수를 측정하고, 각 점에 대응하는 EDX 스펙트럼을 얻는다. 본 실시예에서는, 각 점의 EDX 스펙트럼의 피크를, In 원자의 L껍질로의 전자 전이, Ga 원자의 K껍질로의 전자 전이, Zn 원자의 K껍질로의 전자 전이, 및 O 원자의 K껍질로의 전자 전이에 귀속시켜, 각 점에서의 각 원자의 비율을 산출한다. 이것을 시료의 분석 대상 영역에 대하여 수행함으로써, 각 원자의 비율의 분포가 나타내어진 EDX 매핑을 얻을 수 있다.
도 48에는, 시료 5A의 단면에 대한 측정 결과를 나타내었다. 도 48의 (A)는 단면에서의 TEM상, 도 48의 (B) 및 (C)에는 단면에서의 EDX 매핑을 나타내었다. 또한, EDX 매핑은 범위에 있어서, 측정 원소가 많을수록 밝아지고, 측정 원소가 적을수록 어두워지도록, 명암으로 원소의 비율을 나타내었다. 또한, 도 48에 나타낸 EDX 매핑의 배율은 720만배로 하였다. 또한, 도 48의 (A), (B), (C)에는 시료 5A의 단면에 있어서 같은 범위의 영역을 나타내었다.
도 48의 (B)는 단면에서의 In 원자의 EDX 매핑이다. 또한, 도 48의 (B)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 12.11[atomic%] 내지 40.30[atomic%]의 범위로 하였다. 도 48의 (C)는 단면에서의 Ga 원자의 EDX 매핑이다. 또한, 도 48의 (C)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 0.00[atomic%] 내지 13.18[atomic%]의 범위로 하였다.
도 48의 (B) 및 (C)에 나타낸 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 보이며, 시료 5A에서 In 원자 및 Ga 원자가 분포되어 존재하는 것을 확인할 수 있었다. 여기서, 도 48의 (B)의 고휘도로부터 상위 25%의 범위에서, 흑선으로 둘러싼 5개의 영역(영역(901), 영역(902), 영역(903), 영역(904), 및 영역(905))을 추출하였다. 또한, 도 48의 (C)의 고휘도로부터 상위 25%의 범위에서, 파선으로 둘러싼 5개의 영역(영역(906), 영역(907), 영역(908), 영역(909), 및 영역(910))을 추출하였다. 또한, 도 48의 (B)의 고휘도로부터 상위 75%, 하위 75%의 범위 및 도 48의 (C)의 고휘도로부터 상위 75%, 하위 75%의 범위에서, 백선으로 둘러싼 5개의 영역(영역(911), 영역(912), 영역(913), 영역(914), 및 영역(915))을 추출하였다.
즉, 영역(901) 내지 영역(905)은 비교적으로 In 원자가 많이 포함되는 영역이다. 또한, 영역(906) 내지 영역(910)은 비교적으로 Ga 원자가 많이 포함되는 영역이다. 또한, 영역(911) 내지 영역(915)은 In 원자와 Ga 원자가 평균적으로 포함되는 영역이다.
도 48의 (C)에서는, Ga 원자가 상대적으로 많은 영역, 즉, 파선으로 둘러싼 5개의 범위(영역(906), 영역(907), 영역(908), 영역(909), 및 영역(910))는 도 48의 (B)에서는 비교적 어두운 영역이 관찰되었다. 즉, Ga 원자가 비교적 많은 영역은 In 원자가 비교적 적은 것을 추측할 수 있었다.
그래서, 도 48의 (B)에 나타낸 영역(901) 내지 영역(915)에서의 각 원소의 비율을 도 48의 (D)에 나타내었다. 흑선으로 둘러싼 범위(영역(901), 영역(902), 영역(903), 영역(904), 및 영역(905))는 In 원자가 상대적 많고, Ga 원자는 상대적으로 적은 영역인 것을 알았다. 또한, 파선으로 둘러싼 범위(영역(906), 영역(907), 영역(908), 영역(909), 및 영역(910))는 In 원자가 비교적 적고, Ga 원자가 많은 영역인 것을 확인할 수 있었다.
다음으로, 도 49에는, 시료 5A의 평면에 대한 측정 결과를 나타내었다. 도 49의 (A)는 평면에서의 TEM상, 도 49의 (B) 및 (C)는 평면에서의 EDX 매핑을 나타낸다. 또한, 도 49의 (A), (B), 및 (C)에는 시료 5A의 평면에 있어서 같은 범위의 영역을 나타내었다.
도 49의 (B)는 평면에서의 In 원자의 EDX 매핑이다. 또한, 도 49의 (B)에 나타낸 EDX 매핑에서의 총원자에 대한 In 원자의 비율은 12.11[atomic%] 내지 43.80[atomic%]의 범위로 하였다. 도 49의 (C)는 평면에서의 Ga 원자의 EDX 매핑이다. 또한, 도 49의 (C)에 나타낸 EDX 매핑에서의 총원자에 대한 Ga 원자의 비율은 0.00[atomic%] 내지 14.83[atomic%]의 범위로 하였다.
도 49의 (B) 및 (C)에 나타낸 EDX 매핑에서는, 화상에 상대적인 명암의 분포가 보이며, 시료 5A에서 In 원자 및 Ga 원자가 분포되어 존재하는 것을 확인할 수 있었다. 여기서, 도 49의 (B)의 고휘도로부터 상위 25%의 범위에서, 흑선으로 둘러싼 5개의 영역(영역(921), 영역(922), 영역(923), 영역(924), 및 영역(925))을 추출하였다. 또한, 도 49의 (C)의 고휘도로부터 상위 25%의 범위에서, 파선으로 둘러싼 5개의 범위(영역(926), 영역(927), 영역(928), 영역(929), 및 영역(930))를 추출하였다. 또한, 도 49의 (B)의 고휘도로부터 상위 75%, 하위 75%의 범위 및 도 49의 (C)의 고휘도로부터 상위 75%, 하위 75%의 범위에서, 백선으로 둘러싼 5개의 영역(영역(931), 영역(932), 영역(933), 영역(934), 및 영역(935))을 추출하였다.
먼저, 도 49의 (C)에서는, Ga 원자가 상대적으로 많은 영역, 즉, 파선으로 둘러싼 5개의 범위(영역(926), 영역(927), 영역(928), 영역(929), 및 영역(930))는 도 49의 (B)에서는 비교적 어두운 영역이 관찰되었다. 즉, Ga 원자가 비교적 많은 영역은 In 원자가 비교적 적은 것을 추측할 수 있었다.
그래서, 도 49의 (B)에 나타낸 영역(921) 내지 영역(935)에서의 각 원소의 비율을 도 49의 (D)에 나타내었다. 흑선으로 둘러싼 범위(영역(921), 영역(922), 영역(923), 영역(924), 및 영역(925))는 In 원자가 상대적으로 많고, Ga 원자는 상대적으로 적은 영역인 것을 알았다. 또한, 파선으로 둘러싼 범위(영역(926), 영역(927), 영역(928), 영역(929), 및 영역(930))는 In 원자가 비교적 적고, Ga 원자가 많은 영역인 것을 확인할 수 있었다.
도 48의 (D) 및 도 49의 (D)로부터, In 원자는 25atomic% 이상 60atomic% 이하의 범위에서 분포되는 것을 알았다. 또한, Ga 원자는 3atomic% 이상 40atomic% 이하의 범위에서 분포되는 것을 알았다.
In 원자가 비교적 많은 영역은 상대적으로 도전성이 높다고 추측할 수 있다. 한편, Ga 원자가 비교적 많은 영역은 상대적으로 절연성이 높다고 추측할 수 있다. 따라서, In 원자가 비교적 많은 영역을 캐리어가 흐름으로써, 도전성이 발현하고, 높은 전계 효과 이동도(μ)를 실현할 수 있었다고 생각된다. 한편, Ga 원자가 비교적 많은 영역이 금속 산화물 중에 분포됨으로써, 누설 전류를 억제하고 양호한 스위칭 동작을 실현할 수 있었다고 생각된다.
즉, CAC 구조를 가지는 금속 산화물을 반도체 소자에 사용하는 경우, Ga 원자 등에 기인하는 절연성과, In 원자에 기인하는 도전성이 상보적으로 작용함으로써, 높은 온 전류(Ion) 및 높은 전계 효과 이동도(μ)를 실현할 수 있었다고 할 수 있다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 6)
본 실시예에서는, 본 발명의 일 형태인, 금속 산화물(108)을 가지는 트랜지스터(150)를 제작하고, 결함 준위 밀도의 측정을 수행하였다. 또한, 본 실시예에 있어서는, 금속 산화물(108)을 가지는 트랜지스터(150)로서, 시료 6A, 시료 6B, 시료 6C, 시료 6D, 시료 6E, 시료 6F, 시료 6G, 시료 6H, 및 시료 6J의 9종류의 트랜지스터를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 6A 내지 시료 6J에 대하여 설명한다. 시료 6A 내지 시료 6J로서, 실시형태 2 및 도 9 내지 도 11에서 설명한 제작 방법에 의하여, 도 7의 구조를 가지는 트랜지스터(150)를 제작하였다.
또한, 시료 6A 내지 시료 6J는 각각, 금속 산화물(108)의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다. 또한, 금속 산화물(108)의 성막 공정에 있어서, 타깃으로서 금속 산화물 타깃(In:Ga:Zn=1:1:1.2[원자수비])을 사용하였다. 아래의 표에 시료 6A 내지 시료 6J에서의 금속 산화물 성막 시의 온도 및 산소 유량비를 나타낸다.
또한, 각 시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다.
또한, 트랜지스터(150)의 채널 길이는 2μm, 채널 폭은 3μm(이하, L/W=2/3μm라고도 함), 또는 채널 길이는 2μm, 채널 폭은 50μm(이하, L/W=2/50μm라고도 함)로 하였다.
<트랜지스터 특성을 사용한 얕은 결함 준위의 평가>
[얕은 결함 준위 밀도의 평가 방법]
금속 산화물의 얕은 결함 준위(이하, sDOS라고도 기재함)는, 금속 산화물을 반도체로서 사용한 트랜지스터의 전기 특성으로부터 추산할 수도 있다. 이하에서는 트랜지스터의 계면 준위의 밀도를 평가하고, 그 계면 준위의 밀도에 더하여, 계면 준위에 트랩되는 전자수 Ntrap을 고려한 경우에 있어서, 서브스레숄드 누설 전류를 예측하는 방법에 대하여 설명한다.
계면 준위에 트랩되는 전자수 Ntrap는 예를 들어, 트랜지스터의 드레인 전류-게이트 전압(Id-Vg) 특성의 실측값과 드레인 전류-게이트 전압(Id-Vg) 특성의 계산값을 비교함으로써 평가할 수 있다.
도 50에 소스 전압 Vs=0V, 드레인 전압 Vd=0.1V에 있어서의, 계산에 의하여 얻어진 이상적인 Id-Vg 특성과, 트랜지스터에 있어서의 실측의 Id-Vg 특성을 나타내었다. 또한, 트랜지스터의 측정 결과 중, 드레인 전류 Id의 측정이 용이한 1×10-13A 이상의 값만 플롯하였다.
계산으로 구한 이상적인 Id-Vg 특성과 비교하여, 실측의 Id-Vg 특성은 게이트 전압 Vg에 대한 드레인 전류 Id의 변화가 완만하게 된다. 이것은 전도대 하단의 에너지(Ec라고 표기함) 가까이에 위치하는 얕은 계면 준위에 전자가 트랩되기 때문이라고 생각된다. 여기서는 페르미 분포 함수를 사용하여, 얕은 계면 준위로 트랩되는(단위 면적, 단위 에너지당) 전자수 Ntrap을 고려함으로써, 더 엄밀하게 계면 준위의 밀도 Nit를 추산할 수 있다.
먼저, 도 51에 나타낸 모식적인 Id-Vg 특성을 사용하여 계면 트랩 준위에 트랩되는 전자수 Ntrap의 평가 방법에 대하여 설명한다. 파선은 계산에 의하여 얻어지는 트랩 준위가 없는 이상적인 Id-Vg 특성을 나타낸다. 또한, 파선에 있어서, 드레인 전류가 Id1로부터 Id2로 변화할 때의 게이트 전압 Vg의 변화를 ΔVid로 한다. 또한, 실선은 실측의 Id-Vg 특성을 나타낸다. 실선에 있어서, 드레인 전류가 Id1로부터 Id2로 변화할 때의 게이트 전압 Vg의 변화를 ΔVex로 한다. 드레인 전류가 Id1, Id2일 때의 주목하는 계면에서의 전위는 각각 φit1, φit2로 하고, 그 변화량을 Δφit로 한다.
도 51에 있어서, 실측값은 계산값보다 기울기가 작기 때문에, ΔVex는 늘 ΔVid보다 큰 것을 알 수 있다. 이때, ΔVex와 ΔVid의 차가 얕은 계면 준위에 전자를 트랩하는 데 필요한 전위차를 나타낸다. 따라서, 트랩된 전자에 의한 전하의 변화량 ΔQtrap은 이하의 식(6)으로 나타낼 수 있다.
Ctg는 면적당 절연체와 반도체의 합성 용량이 된다. 또한, ΔQtrap은 트랩된(단위 면적, 단위 에너지당) 전자수 Ntrap을 사용하여, 식(7)으로 나타낼 수도 있다. 또한, q는 전기 소량이다.
식(6)과 식(7)을 연립시킴으로써 식(8)을 얻을 수 있다.
다음으로, 식(8)의 극한 Δφit→0을 취함으로써, 식(9)을 얻을 수 있다.
즉, 이상적인 Id-Vg 특성, 실측의 Id-Vg 특성 및 식(9)을 사용하여, 계면에 있어서 트랩된 전자수 Ntrap을 추산할 수 있다. 또한, 드레인 전류와 계면에 있어서의 전위의 관계에 대해서는, 상술한 계산에 의하여 구할 수 있다.
또한, 단위 면적, 단위 에너지당 전자수 Ntrap과 계면 준위의 밀도 Nit는 식(10)과 같은 관계에 있다.
여기서, f(E)는 페르미 분포 함수이다. 식(9)으로부터 얻어진 Ntrap을 식(10)으로 피팅함으로써, Nit는 결정된다. 이 Nit를 설정한 디바이스 시뮬레이터를 사용한 계산에 의하여, Id<0.1pA를 포함하는 전달 특성을 얻을 수 있다.
다음으로, 도 50에 도시된 실측의 Id-Vg 특성에 식(9)을 적용하고, Ntrap을 추출한 결과를 도 52에 백색 동그라미표로 나타내었다. 여기서, 도 52의 세로축은 반도체의 전도대 하단의 에너지(Ec)로부터의 페르미 에너지 Ef이다. 또한, 도 52의 가로축은 준위밀도(DOS)로 한다. 파선을 보면 Ec의 바로 아래의 위치에 극대값이 있다. 식(10)의 Nit로서, 식(11)의 테일 분포를 가정하면 도 52의 파선과 같이 Ntrap을 매우 잘 피팅할 수 있고, 피팅 파라미터로서, 전도대단(conduction band edge)의 트랩 밀도 Nta=1.67Х1013cm-2/eV, 특성 감쇠 에너지 Wta=0.105eV가 얻어졌다.
다음으로, 얻어진 계면 준위의 피팅 곡선을 디바이스 시뮬레이터를 사용한 계산에 피드백함으로써, Id-Vg 특성을 역산한 결과를 도 53의 (A) 및 (B)에 나타내었다. 도 53의 (A)에, 드레인 전압 Vd가 0.1V 및 1.8V의 경우의 계산에 의하여 얻어진 Id-Vg 특성과, 드레인 전압 Vd가 0.1V 및 1.8V의 경우의 트랜지스터에 있어서의 실측의 Id-Vg 특성을 나타내었다. 또한, 도 53의 (B)는, 도 53의 (A)의 드레인 전류 Id를 대수(對數)로 한 그래프이다.
계산에 의하여 얻어진 곡선과, 실측값의 플롯은 거의 일치하고, 계산값과 실측값으로, 높은 재현성을 가지는 것을 알 수 있다. 따라서, 얕은 결함 준위 밀도를 산출하는 방법으로서, 상기 방법이 충분히 타당하다는 것을 알 수 있다.
[얕은 결함 준위 밀도의 평가 결과]
다음으로, 상술한 방법에 의거하여, 측정한 전기 특성과 이상적인 계산값을 비교함으로써, 시료 6A, 시료 6B, 시료 6C, 시료 6D, 시료 6E, 시료 6F, 시료 6G, 시료 6H, 및 시료 6J의 얕은 결함 준위 밀도를 측정하였다.
도 54에 시료 6A, 시료 6B, 시료 6C, 시료 6D, 시료 6E, 시료 6F, 시료 6G, 시료 6H, 및 시료 6J의 얕은 결함 준위 밀도의 평균값을 산출한 결과를 나타내었다.
도 54에 나타낸 바와 같이, 금속 산화물(108)의 성막 시의 산소 유량비가 작을수록, 또한, 성막 시의 온도가 저온일수록, 얕은 결함 준위 밀도의 피크값이 매우 낮은 시료인 것을 알았다.
이와 같이, 시료 6A 내지 시료 6J가 결함 준위 밀도가 낮은 금속 산화물막이 형성된 트랜지스터인 것을 알았다. 특히, 저온이고 저산소 유량비인 조건으로 성막한 금속 산화물막으로 함으로써 산소 투과성이 향상되고, 트랜지스터의 제작 공정 중에 확산되는 산소량이 증대됨으로써, 금속 산화물막 중 및 금속 산화물막과 절연막과의 계면의 산소 결손 등의 결함이 저감되기 때문이라고 추측된다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 7)
본 실시예에서는, 본 발명의 일 형태인, 금속 산화물(108)을 가지는 트랜지스터(150)를 제작하고, 결함 준위 밀도의 측정을 수행하였다. 또한, 본 실시예에 있어서는, 금속 산화물(108)을 가지는 트랜지스터(150)로서, 시료 7A, 시료 7B, 시료 7C, 시료 7D, 시료 7E, 시료 7F, 시료 7G, 시료 7H, 및 시료 7J의 9종류의 트랜지스터를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 7A 내지 시료 7J에 대하여 설명한다. 시료 7A 내지 시료 7J로서, 실시형태 2 및 도 9 내지 도 11에서 설명한 제작 방법에 의하여, 도 7의 구조를 가지는 트랜지스터(150)를 제작하였다.
또한, 시료 7A 내지 시료 7J는 각각, 금속 산화물(108)의 성막 시의 온도 및 산소 유량비를 상이한 조건으로 제작하였다. 또한, 금속 산화물(108)의 성막 공정에 있어서, 타깃으로서 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자수비])을 사용하였다. 아래의 표에 시료 7A 내지 시료 7J에서의 금속 산화물 성막 시의 온도 및 산소 유량비를 나타낸다.
또한, 각 시료는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다.
또한, 트랜지스터(150)의 채널 길이는 2μm, 채널 폭은 3μm(이하, L/W=2/3μm라고도 함), 또는 채널 길이는 2μm, 채널 폭은 50μm(이하, L/W=2/50μm라고도 함)로 하였다.
<트랜지스터 특성을 사용한 얕은 결함 준위의 평가>
[얕은 결함 준위 밀도의 평가 방법]
금속 산화물(108)의 얕은 결함 준위를, 금속 산화물을 반도체로서 사용한 트랜지스터의 전기 특성을 사용하여 추산하였다. 산출 방법은 앞의 실시예에서 설명한 방법과 같은 방법을 사용하였다. 트랜지스터의 계면 준위의 밀도를 평가하고, 그 계면 준위의 밀도에 더하여, 계면 준위에 트랩되는 전자수 Ntrap을 고려한 경우에 있어서, 서브스레숄드 누설 전류를 예측하였다.
[얕은 결함 준위 밀도의 평가 결과]
다음으로, 상술한 방법에 의거하여, 측정한 전기 특성과 이상적인 계산값을 비교함으로써, 시료 7A, 시료 7B, 시료 7C, 시료 7D, 시료 7E, 시료 7F, 시료 7G, 시료 7H, 및 시료 7J의 얕은 결함 준위 밀도를 측정하였다.
도 55에 시료 7A, 시료 7B, 시료 7C, 시료 7D, 시료 7E, 시료 7F, 시료 7G, 시료 7H, 및 시료 7J의 얕은 결함 준위 밀도의 평균값을 산출한 결과를 나타내었다.
도 55에 나타낸 바와 같이, 금속 산화물(108)의 성막 시의 산소 유량비가 작을수록, 또한, 성막 시의 온도가 저온일수록, 얕은 결함 준위 밀도의 피크값이 매우 낮은 시료인 것을 알았다.
이와 같이, 시료 7A 내지 시료 7J가 결함 준위 밀도가 낮은 금속 산화물막이 형성된 트랜지스터인 것을 알았다. 특히, 저온이고 저산소 유량비인 조건으로 성막한 금속 산화물막으로 함으로써 산소 투과성이 향상되고, 트랜지스터의 제작 공정 중에 확산되는 산소량이 증대됨으로써, 금속 산화물막 중 및 금속 산화물막과 절연막과의 계면의 산소 결손 등의 결함이 저감되기 때문이라고 추측된다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시예 8)
본 실시예에서는, 본 발명의 일 형태인, 금속 산화물(108)을 가지는 트랜지스터(150)를 제작하고, 전기 특성 및 신뢰성 시험을 수행하였다. 또한, 본 실시예에 있어서는, 금속 산화물(108)을 가지는 트랜지스터(150)로서, 시료 8A의 트랜지스터를 제작하였다.
<시료의 구성과 제작 방법>
이하에서는, 본 발명의 일 형태에 따른 시료 8A에 대하여 설명한다. 시료 8A로서, 실시형태 2 및 도 9 내지 도 11에서 설명한 제작 방법에 의하여, 도 7의 구조를 가지는 트랜지스터(150)를 제작하였다.
아래의 표에 시료 8A에서의 금속 산화물(108) 성막 시의 온도 및 산소 유량비를 나타낸다.
또한, 시료 8A는 실시형태 2에서 설명한 제작 방법에 의하여 제작하였다. 또한, 금속 산화물(108)의 성막 공정에 있어서, 타깃은 금속 산화물 타깃(In:Ga:Zn=5:1:7[원자수비])을 사용하였다.
또한, 트랜지스터(150)의 채널 길이는 3μm, 채널 폭은 50μm(이하, L/W=3/50μm라고도 함)로 하였다.
<트랜지스터의 Id-Vg 특성>
다음으로, 상기 제작된 시료 8A의 트랜지스터(L/W=3/50μm)의 Id-Vg 특성을 측정하였다. 또한, 트랜지스터의 Id-Vg 특성의 측정 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막(112)에 인가하는 전압(이하, 게이트 전압(Vg)이라고도 함), 및 제 2 게이트 전극으로서 기능하는 도전막(106)에 인가하는 전압(이하, 백 게이트 전압(Vbg)이라고도 함)을 -10V에서 +10V까지 0.25V의 스텝으로 인가하였다. 또한, 소스 전극으로서 기능하는 도전막(120a)에 인가하는 전압(이하, 소스 전압(Vs)이라고도 함)을 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(120b)에 인가하는 전압(이하, 드레인 전압(Vd)이라고도 함)을 0.1V 및 20V로 하였다.
도 56에 시료 8A의 Id-Vg 특성 결과 및 전계 효과 이동도를 각각 나타내었다. 실선은 Vd가 20V일 때의 Id를, 일점쇄선은 Vd가 0.1V일 때의 Id를 나타낸다. 또한, 파선은 전계 효과 이동도를 나타낸다. 또한, 도 56에서, 제 1 세로축이 Id[A]를, 제 2 세로축이 전계 효과 이동도(μFE[cm2/Vs])를, 가로축이 Vg[V]를 각각 나타낸다. 또한, 전계 효과 이동도에 대해서는 Vd를 20V로 하여 측정한 값으로부터 산출하였다.
또한, 도 56에서, 측정 시의 Id의 상한값(Limit)을 1mA로 하여 측정하였다. 도 56에서의 Vd=20V의 조건으로는 Vg=7.5V로 Id가 이 상한값을 넘는 값이다. 그러므로, 도 56에서는 이 Id-Vg 특성으로부터 추산되는 전계 효과 이동도로서, Vg=7.5V 이하의 범위를 명시하고 있다.
도 56에 도시된 바와 같이, 본 실시예에서 제작한 트랜지스터는 양호한 전기 특성을 가진다. 여기서, 도 56에 나타낸 트랜지스터의 특성을 표 9에 나타낸다.
이와 같이, 본 실시예에서 제작한 트랜지스터는 전계 효과 이동도가 100cm2/Vs를 넘는다. 이는 저온 폴리실리콘을 사용한 트랜지스터에 상적할 만큼 높은 값이며, 금속 산화물(108)을 사용한 트랜지스터에서는 경이로운 특성이라고 할 수 있다.
표 9에 나타낸 바와 같이, 시료 8A는 트랜지스터의 게이트 전압이 0V보다 크고 10V 이하의 범위에서의 전계 효과 이동도의 최댓값이 60cm2/Vs 이상 150cm2/Vs 미만인 제 1 영역과, 문턱 전압이 -1V 이상 1V 이하인 제 2 영역과, S값이 0.3V/decade 미만인 제 3 영역과, 오프 전류가 1×10-12A/cm2 미만인 제 4 영역을 가지고, 트랜지스터의 전계 효과 이동도의 최댓값을 μFE(max)로 나타내고, 트랜지스터의 게이트 전압이 2V의 전계 효과 이동도의 값을 μFE(Vg=2V)로 나타낸 경우, μFE(max)/μFE(Vg=2V)가 1 이상 2 미만이 된다.
상기 트랜지스터의 특성은, 상술한 금속 산화물(108)을 사용함으로써 얻어진다. 금속 산화물(108)을 트랜지스터의 반도체층에 사용함으로써, 캐리어 이동도가 높은 기능과, 스위칭 특성이 양호한 기능을 동시에 겸비하는 것을 실현할 수 있다.
본 실시예는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태 또는 다른 실시예와 적절히 조합하여 실시할 수 있다.
001: 영역
002: 영역
100: 트랜지스터
102: 기판
104: 절연막
106: 도전막
108: 금속 산화물
108a: 금속 산화물
108n: 영역
110: 절연막
110_0: 절연막
112: 도전막
112_0: 도전막
112_1: 도전막
112_2: 도전막
116: 절연막
118: 절연막
120a: 도전막
120b: 도전막
122: 절연막
140: 마스크
141a: 개구부
141b: 개구부
143: 개구부
150: 트랜지스터
160: 트랜지스터
300A: 트랜지스터
300B: 트랜지스터
300C: 트랜지스터
300D: 트랜지스터
302: 기판
304: 도전막
306: 절연막
307: 절연막
308: 금속 산화물
312a: 도전막
312b: 도전막
314: 절연막
316: 절연막
318: 절연막
320a: 도전막
320b: 도전막
341a: 개구부
341b: 개구부
342a: 개구부
342b: 개구부
342c: 개구부
600: 표시 패널
601: 트랜지스터
604: 접속부
605: 트랜지스터
606: 트랜지스터
607: 접속부
612: 액정층
613: 도전막
617: 절연막
620: 절연막
621: 절연막
623: 도전막
631: 착색층
632: 차광막
633a: 배향막
633b: 배향막
634: 착색층
635: 도전막
640: 액정 소자
641: 접착층
642: 접착층
643: 도전막
644: EL층
645a: 도전막
645b: 도전막
646: 절연막
647: 절연막
648: 도전막
649: 접속층
651: 기판
652: 도전막
653: 반도체막
654: 도전막
655: 개구
656: 편광판
659: 회로
660: 발광 소자
661: 기판
662: 표시부
663: 도전막
666: 배선
672: FPC
673: IC
681: 절연막
682: 절연막
683: 절연막
684: 절연막
685: 절연막
686: 접속체
687: 접속부
700: 모델
702: 국소 구조
704: 국소 구조
706: 국소 구조
708: 국소 구조
710: 국소 구조
712: 국소 구조
901: 영역
902: 영역
903: 영역
904: 영역
905: 영역
906: 영역
907: 영역
908: 영역
909: 영역
910: 영역
911: 영역
912: 영역
913: 영역
914: 영역
915: 영역
921: 영역
922: 영역
923: 영역
924: 영역
925: 영역
926: 영역
927: 영역
928: 영역
929: 영역
930: 영역
931: 영역
932: 영역
933: 영역
934: 영역
935: 영역
002: 영역
100: 트랜지스터
102: 기판
104: 절연막
106: 도전막
108: 금속 산화물
108a: 금속 산화물
108n: 영역
110: 절연막
110_0: 절연막
112: 도전막
112_0: 도전막
112_1: 도전막
112_2: 도전막
116: 절연막
118: 절연막
120a: 도전막
120b: 도전막
122: 절연막
140: 마스크
141a: 개구부
141b: 개구부
143: 개구부
150: 트랜지스터
160: 트랜지스터
300A: 트랜지스터
300B: 트랜지스터
300C: 트랜지스터
300D: 트랜지스터
302: 기판
304: 도전막
306: 절연막
307: 절연막
308: 금속 산화물
312a: 도전막
312b: 도전막
314: 절연막
316: 절연막
318: 절연막
320a: 도전막
320b: 도전막
341a: 개구부
341b: 개구부
342a: 개구부
342b: 개구부
342c: 개구부
600: 표시 패널
601: 트랜지스터
604: 접속부
605: 트랜지스터
606: 트랜지스터
607: 접속부
612: 액정층
613: 도전막
617: 절연막
620: 절연막
621: 절연막
623: 도전막
631: 착색층
632: 차광막
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640: 액정 소자
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642: 접착층
643: 도전막
644: EL층
645a: 도전막
645b: 도전막
646: 절연막
647: 절연막
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651: 기판
652: 도전막
653: 반도체막
654: 도전막
655: 개구
656: 편광판
659: 회로
660: 발광 소자
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662: 표시부
663: 도전막
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672: FPC
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681: 절연막
682: 절연막
683: 절연막
684: 절연막
685: 절연막
686: 접속체
687: 접속부
700: 모델
702: 국소 구조
704: 국소 구조
706: 국소 구조
708: 국소 구조
710: 국소 구조
712: 국소 구조
901: 영역
902: 영역
903: 영역
904: 영역
905: 영역
906: 영역
907: 영역
908: 영역
909: 영역
910: 영역
911: 영역
912: 영역
913: 영역
914: 영역
915: 영역
921: 영역
922: 영역
923: 영역
924: 영역
925: 영역
926: 영역
927: 영역
928: 영역
929: 영역
930: 영역
931: 영역
932: 영역
933: 영역
934: 영역
935: 영역
Claims (12)
- 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 막 내에서 적어도 2개의 영역을 갖는 복합 산화물로서,
한쪽의 영역은,
In, Zn 및 원소 M
을 포함하고,
다른 쪽의 영역은,
In, Zn 및 원소 M을 포함하고,
상기 한쪽의 영역에서의, 상기 In, 상기 Zn 및 상기 원소 M에 대한 상기 원소 M의 비율은, 상기 다른 쪽의 영역에서의, 상기 In, 상기 Zn 및 상기 원소 M에 대한 상기 원소 M의 비율보다 적고,
상기 복합 산화물을 X선 회절법(박막법)에 의해 해석한 결과, 2θ=10°와 2θ=100° 사이에 검출되는 강도가 최대인 피크에 있어서, 상기 피크의 최대 강도가 검출되는 각도를 대칭축으로 하여, 상기 피크가 좌우 비대칭의 형상을 갖는 복합 산화물. (상기 원소 M은, Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나, 또는 복수임) - 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 막 내에서 적어도 2개의 영역을 갖는 복합 산화물로서,
한쪽의 영역은,
In, Zn 및 원소 M을 포함하고,
다른 쪽의 영역은,
In, Zn 및 원소 M을 포함하고,
상기 한쪽의 영역에서의, 상기 In, 상기 Zn, 및 상기 원소 M에 대한 상기 원소 M의 비율은, 상기 다른 쪽의 영역에서의, 상기 In, 상기 Zn 및 상기 원소 M에 대한 상기 원소 M의 비율보다 적고,
상기 한쪽의 영역에서의, 상기 In, 상기 Zn, 및 상기 원소 M에 대한 상기 In의 비율은, 상기 다른 쪽의 영역에서의, 상기 In, 상기 Zn 및 상기 원소 M에 대한 상기 In의 비율보다 많고,
상기 복합 산화물을 X선 회절법(박막법)에 의해 해석한 결과, 2θ=10°와 2θ=100° 사이에 검출되는 강도가 최대인 피크에 있어서, 상기 피크의 최대 강도가 검출되는 각도를 대칭축으로 하여, 상기 피크가 좌우 비대칭의 형상을 갖는 복합 산화물. (상기 원소 M은, Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나, 또는 복수임) - 조성이 상이한 2종류 이상의 막의 적층 구조를 포함하지 않는 막 내에서 적어도 2개의 영역을 갖는 복합 산화물로서,
한쪽의 영역은,
In, Zn 및 원소 M을 포함하고,
다른 쪽의 영역은,
In, Zn 및 원소 M을 포함하고,
상기 한쪽의 영역에서의, 상기 In, 상기 Zn, 및 상기 원소 M에 대한 상기 In의 비율은, 상기 다른 쪽의 영역에서의, 상기 In, 상기 Zn, 및 상기 원소 M에 대한 상기 In의 비율보다 많고,
상기 복합 산화물을 X선 회절법(박막법)에 의해 해석한 결과, 2θ=10°와 2θ=100° 사이에 검출되는 강도가 최대인 피크에 있어서, 상기 피크의 최대 강도가 검출되는 각도를 대칭축으로 하여, 상기 피크가 좌우 비대칭의 형상을 갖는 복합 산화물. (상기 원소 M은, Al, Ga, Si, B, Y, Ti, Fe, Ni, Ge, Zr, Mo, La, Ce, Nd, Hf, Ta, W, Mg, V, Be, 또는 Cu 중 어느 하나, 또는 복수임) - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 원소 M은, Ga인 복합 산화물. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 한쪽의 영역 및 상기 다른 쪽의 영역은, 나노 입자를 갖는 복합 산화물. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 한쪽의 영역 및 상기 다른 쪽의 영역은, 입자의 직경이 0.5 ㎚ 이상 10 ㎚ 이하의 입자를 갖는 복합 산화물. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 한쪽의 영역 및 상기 다른 쪽의 영역은, 비정질 구조가 아니며, 입자의 직경이 0.5 ㎚ 이상인 입자를 갖는 복합 산화물. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 복합 산화물은, 전자 회절 패턴에 의하여, 링 형상의 영역에 복수의 스폿이 관찰되는 영역을 갖는 복합 산화물. - 제1항 내지 제3항 중 어느 한 항에 기재된 복합 산화물을 채널 영역에 갖는 트랜지스터를 갖는 반도체 장치.
- 제9항에 있어서,
상기 트랜지스터는, 화소에 배치되어 있는 반도체 장치. - 제9항에 있어서,
상기 트랜지스터는, 드라이버에 배치되어 있는 반도체 장치. - 제9항에 있어서,
상기 트랜지스터는, 게이트 드라이버에 배치되어 있는 반도체 장치.
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