KR102450620B1 - 최신식 메모리 디바이스들에 대한 유전체 보수 - Google Patents
최신식 메모리 디바이스들에 대한 유전체 보수 Download PDFInfo
- Publication number
- KR102450620B1 KR102450620B1 KR1020150126980A KR20150126980A KR102450620B1 KR 102450620 B1 KR102450620 B1 KR 102450620B1 KR 1020150126980 A KR1020150126980 A KR 1020150126980A KR 20150126980 A KR20150126980 A KR 20150126980A KR 102450620 B1 KR102450620 B1 KR 102450620B1
- Authority
- KR
- South Korea
- Prior art keywords
- stack
- layer
- dielectric
- nvram
- delete delete
- Prior art date
Links
- 230000008439 repair process Effects 0.000 title claims description 37
- 238000000034 method Methods 0.000 claims abstract description 125
- 229910052751 metal Inorganic materials 0.000 claims abstract description 74
- 239000002184 metal Substances 0.000 claims abstract description 74
- 239000003989 dielectric material Substances 0.000 claims abstract description 65
- 238000000151 deposition Methods 0.000 claims abstract description 58
- 238000000059 patterning Methods 0.000 claims abstract description 18
- 238000012545 processing Methods 0.000 claims description 80
- 230000008569 process Effects 0.000 claims description 73
- 230000008021 deposition Effects 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 34
- 238000004140 cleaning Methods 0.000 claims description 30
- 230000009969 flowable effect Effects 0.000 claims description 26
- 238000000231 atomic layer deposition Methods 0.000 claims description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims description 17
- 239000000395 magnesium oxide Substances 0.000 claims description 13
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 claims description 13
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 11
- 230000006911 nucleation Effects 0.000 claims description 9
- 238000010899 nucleation Methods 0.000 claims description 9
- 238000007781 pre-processing Methods 0.000 claims description 7
- 239000002243 precursor Substances 0.000 claims description 7
- 238000009833 condensation Methods 0.000 claims description 6
- 230000005494 condensation Effects 0.000 claims description 6
- 238000005137 deposition process Methods 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- 238000012546 transfer Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 238000006460 hydrolysis reaction Methods 0.000 claims description 5
- 238000001953 recrystallisation Methods 0.000 claims description 5
- 238000004132 cross linking Methods 0.000 claims description 4
- 230000007062 hydrolysis Effects 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 174
- 239000010408 film Substances 0.000 description 26
- 238000001723 curing Methods 0.000 description 18
- 239000007789 gas Substances 0.000 description 18
- 239000000463 material Substances 0.000 description 15
- 235000012431 wafers Nutrition 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000000376 reactant Substances 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000005728 strengthening Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- SPAGIJMPHSUYSE-UHFFFAOYSA-N Magnesium peroxide Chemical compound [Mg+2].[O-][O-] SPAGIJMPHSUYSE-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000006482 condensation reaction Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000499 gel Substances 0.000 description 2
- 150000004820 halides Chemical class 0.000 description 2
- 230000003301 hydrolyzing effect Effects 0.000 description 2
- 230000005660 hydrophilic surface Effects 0.000 description 2
- 230000002209 hydrophobic effect Effects 0.000 description 2
- 230000005661 hydrophobic surface Effects 0.000 description 2
- 238000011534 incubation Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 229910052755 nonmetal Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000002094 self assembled monolayer Substances 0.000 description 2
- 239000013545 self-assembled monolayer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- RVDLHGSZWAELAU-UHFFFAOYSA-N 5-tert-butylthiophene-2-carbonyl chloride Chemical compound CC(C)(C)C1=CC=C(C(Cl)=O)S1 RVDLHGSZWAELAU-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- 229910019440 Mg(OH) Inorganic materials 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 150000001242 acetic acid derivatives Chemical class 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 150000001298 alcohols Chemical class 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 150000002170 ethers Chemical class 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 150000002334 glycols Chemical class 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000005984 hydrogenation reaction Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229960004995 magnesium peroxide Drugs 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 oxides Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000037361 pathway Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H01L27/11551—
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/02—Pretreatment of the material to be coated
- C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
- C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
- C23C16/45523—Pulsed gas flow or change of composition over time
- C23C16/45525—Atomic layer deposition [ALD]
- C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
-
- H01L27/11521—
-
- H01L27/11539—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
- H10N50/85—Magnetic active materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
- H01L2924/143—Digital devices
- H01L2924/1434—Memory
- H01L2924/1435—Random access memory [RAM]
- H01L2924/1443—Non-volatile random-access memory [NVRAM]
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Organic Chemistry (AREA)
- Metallurgy (AREA)
- Materials Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
시스템들 및 방법은 복수의 층들을 포함하는 NVRAM (non-volatile random access memory) 스택을 제공하는 것을 포함한다. 복수의 층들은 유전체층 및 금속층을 포함한다. NVRAM 스택의 금속층은 패터닝된다. 패터닝은 유전체층의 측면 사이드 부분들에 대미지를 발생시킨다. 유전체층의 측면 부분들은 유전체층의 측면 사이드 부분들 상에 유전체 재료를 증착함으로써 보수된다.
Description
본 개시는 기판들을 프로세싱하기 위한 시스템들 및 방법들, 보다 구체적으로 금속 에칭 및/또는 세정 후 메모리 디바이스들과 같은 반도체 웨이퍼들을 보수하기 위한 시스템들 및 방법들에 관한 것이다.
본 명세서에 제공된 배경기술 설명은 일반적으로 본 개시의 맥락을 제공하기 위한 것이다. 본 발명자들의 성과로서 본 배경기술 섹션에 기술되는 정도의 성과뿐만 아니라 출원시 종래 기술로서 인정되지 않을 수도 있는 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
전자 디바이스들은 데이터를 저장하기 위한 메모리를 포함하는 집적 회로들을 사용한다. 전자 디바이스들에서 흔히 사용되는 메모리의 일 타입은 DRAM (dynamic random-access memory) 이다. DRAM은 집적 회로 내에서 개별 커패시터 (capacitor) 내에 데이터의 비트 각각을 저장한다. 커패시터는 대전되거나 방전될 수 있고, 이는 비트의 2개의 값들을 나타낸다. 비전도성 (non-conducting) 트랜지스터들이 누설되기 (leak) 때문에, 커패시터들은 느리게 방전될 것이고, 커패시터 대전이 주기적으로 리프레쉬되지 (refresh) 않는다면, 정보는 결국 없어진다 (fade).
DRAM 셀 (cell) 각각은 SRAM (static RAM) 내의 4개 또는 6개의 트랜지스터들과 비교할 때 일 트랜지스터 및 일 커패시터를 포함한다. 이것은 DRAM으로 하여금 높은 저장 밀도들에 도달하게 한다. 플래시 (flash) 메모리와는 달리, DRAM은 전력이 제거될 때 데이터가 손실되기 때문에 (비휘발성 메모리와 대조적으로) 휘발성 메모리이다.
몇몇의 최신식 메모리 디바이스들은 DRAM에 대한 잠재적인 대체물들이다. 예를 들어, DRAM 대체물들은 저항성 RAM (RRAM 또는 ReRAM), 자기저항성 RAM (MRAM), 강유전성 RAM (FRAM 또는 FeRAM), 스핀주입자화반전 (spin-transfer torque) RAM (STT-RAM), 및 상-변화 (phase-change) RAM (PC-RAM) 과 같은 비휘발성 RAM (NVRAM) 을 포함한다. 다음의 기술이 STT-RAM와 관련 있지만, 기술은 다른 타입들의 NVRAM 디바이스들에도 적용된다.
기판 프로세싱 시스템들은 반도체 웨이퍼와 같은 기판들 상에 막의 층들을 증착하고 에칭하도록 사용된다. 포토레지스트층 및/또는 하드마스크층은 에칭 동안 반도체 웨이퍼의 아래에 놓인 층들을 보호하도록 프로세싱 동안 사용될 수도 있다. 금속 에칭이 완료된 후, 포토레지스트층 및/또는 하드마스크층이 제거된다. 일부 상황들에서, 포토레지스트층 또는 하드마스크층은 금속 에칭 및/또는 세정 동안 아래에 놓인 층들을 완전히 보호하지 않을 수도 있고 아래에 놓인 층들 중 하나 이상의 부분들이 대미지될 (damage) 수도 있고, 이는 층 재료들 내에 디펙트들 (defect) 을 유발할 수도 있거나 메모리 디바이스 내에 결함들을 유발할 수도 있다.
이제 도 1a 내지 도 1c를 참조하면, MRAM 에칭 시퀀스의 예가 도시된다. 도 1a에서, MRAM 스택 (10) 은 기판 (14), 산화물층 (18), 하단 전극 (22), 고정된 자기층 (fixed magnetic layer) (26), MTJ (magnetic tunnel junction) 층 (30), 자유 자기층 (free magnetic layer) (32), 상단 전극 (34), 및 포토레지스트 마스크 (38) 를 포함한다. 도 1b에서, 상단 전극 (34) 및 자유 자기층 (32) 의 에칭 후의 MRAM 스택 (10) 이 도시된다. 도 1c에서, 하드마스크 (42) 는 자유 자기층 (32), 상단 전극 (34) 및 포토레지스트 마스크 (38) 위에 증착된다. 그 다음의 단계들에서, 하드마스크 (42) 는 산화물층 (18), 하단 전극 (22), 고정된 자기층 (26) 및 MTJ 층 (30) 을 포함하는 남아있는 층들을 에칭하도록 사용된다.
이제 도 2를 참조하면, STT-RAM 스택 (50) 의 예가 도시된다. STT-RAM 스택 (50) 은 에칭하기 어려운 비휘발성 금속들을 포함할 수도 있다. STT-RAM 스택 (50) 은 탄탈 (Ta) 및/또는 탄탈 질화물 (TaN) 의 조합들을 포함하는 하단 전극 (52) 을 포함한다. STT-RAM 스택 (50) 은 플래티늄 (Pt), 망간 (Mn), 코발트 (Co), 철 (Fe), 및 루테늄 (Ru) 의 조합들을 포함하는 고정되거나 피닝된 (pinned) 자기 멀티-층 (54) 을 더 포함한다. STT-RAM 스택 (50) 은 니켈 (Ni), Fe, Co, 팔라듐 (Pd), 붕소 (B) 및 Ru의 조합들을 포함하는 자유 자기 멀티-층 (60) 을 더 포함한다. STT-RAM 스택 (50) 은 Ta 및/또는 TaN을 포함하는 상단 전극 (62) 을 더 포함한다. 멀티-층들은 박막들로서 증착되고 수직 필라 (pillar) 를 형성하도록 에칭된다. 이것은 단지 일 예이고 다른 재료 조합들도 STT-RAM 스택들에 대해 가능하다.
2개의 자기 멀티-층들은 통상적으로 마그네슘 산화물 (MgO) 또는 알루미늄 산화물 (Al2O3) 과 같은 유전체 재료로 형성되는 MTJ 층 (66) 에 의해 서로로부터 분리된다. MTJ 층 (66) 으로 사용된 유전체 재료는 매우 고품질 및 결정질 (crystalline) 유전체 재료일 수도 있고 MTJ 층을 통해 스핀-분극 전류 (spin-polarized current) 가 자유 자기 멀티층 (60) 의 자화를 전환하도록 흐른다 (travel). MTJ 층 (66) 으로 사용된 유전체 재료는 에칭될 수 있거나 그렇지 않으면 할라이드들, 산소, 수소 또는 다른 에천트들과 같은 플라즈마 에칭 종에 대한 노출에 의해 대미지될 수 있다. 또한, STT-RAM 스택 (50) 내의 재료들은 습기 및 수성 프로세스들에 노출될 때 열화될 수 있다 (degrade). 예를 들어, Fe-함유층들 (또는 다른 쉽게 산화된 금속들) 은 산소, 습기 또는 다른 수성 프로세스들에 노출될 때 열화될 수도 있다. MTJ 층 (66) 으로 사용된 유전체 재료는 또한 금속성 증착부들이 단락들을 야기할 수 있기 때문에 에칭 동안 임의의 측벽 증착에 민감하다.
STT-RAM 스택 (50) 내의 금속-함유층들 및 MTJ 층 (66) 이 대미지에 민감하기 때문에, 제한된 수의 프로세스들 및 화학물질들이 수직 필라를 생성하도록 요구된 금속 에칭 단계 및/또는 세정 단계 동안 사용될 수 있다. 통상적인 화학물질 제한들은 할라이드들, 수소, 산소, 또는 수성 용액들을 포함하지 않는다. 화학물질 제한들은 금속 에칭 프로세스 또는 유전체 증착 프로세스를 위해 사용된 다수의 공통 화학물질들을 제거한다. 또한, 공기에 대한 노출 전에 스택이 캡슐화될 (encapsulate) 수 있도록 집적 증착 및 에칭 시스템을 갖는 것이 종종 바람직하다.
방법은 복수의 층들을 포함하는 NVRAM 스택을 제공하는 단계를 포함한다. 복수의 층들은 유전체층 및 금속층을 포함한다. NVRAM 스택의 금속층은 패터닝된다. 패터닝은 유전체층의 측면 사이드 부분들에 대미지를 유발한다. 유전체층의 측면 부분들은 유전체층의 측면 사이드 부분들 상에 유전체 재료를 증착함으로써 보수된다.
다른 특징들에서, 유전체층을 보수하는 단계는 유동성 막 증착을 사용하여 유전체 재료를 증착하는 단계를 포함한다. 유동성 막 증착은 유전체 전구체의 가수분해, 후속하여 네트워킹된 (networked) 유전체를 형성하도록 응결을 포함한다.
다른 특징들에서, 유전체층을 보수하는 단계는 선택적인 ALD (atomic layer deposition) 프로세스 및 선택적인 CVD (chemical vapor deposition) 프로세스 중 적어도 하나를 사용하여 유전체 재료를 증착하는 단계를 포함한다. 선택적인 ALD 프로세스 및 선택적인 CVD 프로세스 중 적어도 하나는 금속층에 대한 유전체층 상에 막을 우선적으로 증착한다. 선택적인 ALD 프로세스 및 선택적인 CVD 프로세스 중 적어도 하나는 금속층과 비교할 때 유전체층에 대해 보다 짧은 핵생성 지연 기간을 갖는다.
다른 특징들에서, NVRAM 스택은 저항성 RAM, 자기저항성 RAM, 강유전성 RAM, 스핀주입자화반전 RAM, 및 상-변화 RAM 중 하나를 포함한다. 방법은 패터닝 프로세스들 후 그리고 보수 단계 전에 NVRAM 스택을 세정하는 단계를 더 포함한다. 세정 단계는: NVRAM 스택의 적어도 일부 상의 금속 잔여물을 제거하는 단계; 및 NVRAM 스택의 적어도 일부 상의 비금속 에칭 잔여물들을 제거하는 단계 중 적어도 하나를 포함한다.
다른 특징들에서, 방법은 패터닝 단계 후 그리고 보수 단계 전에 NVRAM 스택을 전처리하는 단계를 포함한다. 전처리하는 단계는: NVRAM 스택의 일부에 표면 말단 (termination) 을 생성하는 단계; 및 NVRAM 스택의 일부에 표면 종 또는 원자층을 부가하는 단계 중 적어도 하나를 포함한다.
다른 특징들에서, 표면 종 또는 원자층은 유전체 재료의 증착을 향상시키도록 유전체층 상에 증착된다. 표면 종 또는 원자층은 금속층 상의 유전체 재료의 증착을 억제하도록 금속층 상에 증착된다.
다른 특징들에서, NVRAM 스택은 스핀주입자화반전 RAM을 포함한다. NVRAM 스택은 유전체층에 대응하는 MTJ 층에 의해 분리되는 제 1 자기 멀티-층 스택 및 제 2 자기 멀티-층 스택을 포함한다. MTJ 층은 마그네슘 산화물 (MgO) 및 알루미늄 산화물 (Al2O3) 중 하나를 포함한다.
다른 특징들에서, 방법은 보수 단계 후에 유전체 재료를 경화하는 단계를 포함한다. 경화 단계는 열처리 및 자외선 (UV)-보조된 열처리 중 적어도 하나를 포함한다. 경화 단계는 유전체 재료의 화학적 변환을 개시하거나 완료한다. 경화 단계는 유전체층과 유전체 재료의 유전체 교차-결합 (cross-linking) 을 수행한다. 경화 단계는 유전체 재료의 유전체 재결정화를 개시한다.
다른 특징들에서, 유전체층은 제 1 유전체 재료를 포함한다. 보수 단계 동안, NVRAM 스택의 유전체층은 제 1 유전체 재료의 일부를 제거하도록 에칭함으로써 측면으로 리세싱된다 (recessed). 방법은 제 1 유전체 재료의 제거된 부분을 제 2 유전체 재료로 대체하는 단계를 포함한다.
다른 특징들에서, NVRAM 스택은 스핀주입자화반전 RAM을 포함하고, NVRAM 스택은 유전체층에 대응하는 MTJ 층에 의해 분리되는 제 1 자기 멀티-층 스택 및 제 2 자기 멀티-층 스택을 포함한다. 방법은 사용 동안 유전체 재료를 통해 터널 (tunnel) 전류를 흘리는 단계를 포함한다.
다른 특징들에서, 유전체층을 측면으로 리세싱하기 위한 에칭은 습식 에칭 또는 건식 에칭 중 적어도 하나를 포함한다. 패터닝 단계 및 유전체 보수 단계는 공기에 대한 노출이 개입되는 일 없이 단일 기판 프로세싱 툴의 하나 이상의 모듈들 내에서 수행된다.
기판 프로세싱 툴은 복수의 층들을 포함하는 NVRAM 스택을 수용하기 위한 제 1 프로세싱 스테이션을 포함한다. 복수의 층들은 유전체층 및 금속층을 포함한다. 제 1 프로세싱 스테이션은 NVRAM 스택의 금속층을 패터닝한다. 패터닝은 유전체층의 측면 사이드 부분들에 대미지를 유발한다. 제 2 프로세싱 스테이션은 유전체층의 측면 사이드 부분들 상에 유전체 재료를 증착함으로써 유전체층의 측면 부분들을 보수한다.
다른 특징들에서, 제 2 프로세싱 스테이션은 유동성 막 증착을 사용하여 유전체 재료를 증착함으로써 유전체층을 보수한다. 유동성 막 증착은 유전체 전구체의 가수분해, 후속하여 네트워킹된 유전체를 형성하도록 응결을 포함한다. 제 2 프로세싱 스테이션은 선택적인 ALD 프로세스 및 선택적인 CVD 프로세스 중 적어도 하나를 사용하여 유전체 재료를 증착함으로써 유전체층을 보수한다.
다른 특징들에서, 선택적인 ALD 프로세스 및 선택적인 CVD 프로세스 중 적어도 하나는 금속층에 대한 유전체층 상에 막을 우선적으로 증착한다. 선택적인 ALD 프로세스 및 선택적인 CVD 프로세스 중 적어도 하나는 금속층과 비교할 때 유전체층에 대해 보다 짧은 핵생성 지연 기간을 갖는다. NVRAM 스택은 저항성 RAM, 자기저항성 RAM, 강유전성 RAM, 스핀주입자화반전 RAM, 및 상-변화 RAM 중 하나를 포함한다.
다른 특징들에서, 제 3 프로세싱 스테이션은 패터닝 프로세스들 후 그리고 보수 전에 NVRAM 스택을 세정한다. 세정은: NVRAM 스택의 적어도 일부 상의 금속 잔여물을 제거하는 것; 및 NVRAM 스택의 적어도 일부 상의 비금속 에칭 잔여물들을 제거하는 것 중 적어도 하나를 포함한다.
다른 특징들에서, 제 3 프로세싱 스테이션은 패터닝 후 그리고 보수 전에 NVRAM 스택을 전처리한다. 전처리는: NVRAM 스택의 일부에 표면 말단을 생성하는 것; 및 NVRAM 스택의 일부에 표면 종 또는 원자층을 부가하는 것 중 적어도 하나를 포함한다.
다른 특징들에서, 표면 종 또는 원자층은 유전체 재료의 증착을 향상시키도록 유전체층 상에 증착된다. 표면 종 또는 원자층은 금속층 상의 유전체 재료의 증착을 억제하도록 금속층 상에 증착된다.
다른 특징들에서, NVRAM 스택은 스핀주입자화반전 RAM을 포함한다. NVRAM 스택은 유전체층에 대응하는 MTJ 층에 의해 분리되는 제 1 자기 멀티-층 스택 및 제 2 자기 멀티-층 스택을 포함한다. MTJ 층은 마그네슘 산화물 (MgO) 및 알루미늄 산화물 (Al2O3) 중 하나를 포함한다.
다른 특징들에서, 제 3 프로세싱 스테이션은 보수 후에 유전체 재료를 경화한다. 경화는 열처리 및 자외선 (UV)-보조된 열처리 중 적어도 하나를 포함한다. 경화는 유전체 재료의 화학적 변환을 개시하거나 완료한다. 경화는 유전체층과 유전체 재료의 유전체 교차-결합을 수행한다. 경화는 유전체 재료의 유전체 재결정화를 개시한다.
다른 특징들에서, 유전체층은 제 1 유전체 재료를 포함한다. 제 2 프로세싱 스테이션 내의 보수 동안, NVRAM 스택의 유전체층은 제 1 유전체 재료의 일부를 제거하도록 에칭함으로써 측면으로 리세싱된다. 제 3 프로세싱 스테이션은 제 1 유전체 재료의 제거된 부분을 제 2 유전체 재료로 대체한다.
다른 특징들에서, NVRAM 스택은 스핀주입자화반전 RAM을 포함하고, NVRAM 스택은 유전체층에 대응하는 MTJ 층에 의해 분리되는 제 1 자기 멀티-층 스택 및 제 2 자기 멀티-층 스택을 포함하고, 터널 전류는 사용 동안 유전체 재료를 통해 흐른다.
다른 특징들에서, 유전체층을 측면으로 리세싱하기 위한 에칭은 습식 에칭 또는 건식 에칭 중 적어도 하나를 포함한다. NVRAM 스택은 공기에 대한 노출이 개입되는 일 없이 제 1 프로세싱 스테이션과 제 2 프로세싱 스테이션 사이에서 이동된다.
본 개시의 적용 가능성의 추가의 영역들은 상세한 기술, 청구항들 및 도면들로부터 분명해질 것이다. 상세한 기술 및 구체적인 예들은 오직 예시의 목적들을 위해 의도된 것이고 본 개시의 범위를 제한하도록 의도되지 않는다.
본 개시는 상세한 기술 및 첨부된 도면들로부터 보다 완전히 이해될 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 금속 에칭 및/또는 세정 동안의 MRAM 스택의 예를 예시한다.
도 2는 종래 기술에 따른 STT-RAM 스택의 예를 예시한다.
도 3은 본 개시에 따른 금속 에칭 및/또는 세정 후 NVRAM 스택의 유전체층의 일부를 보수하거나 대체하기 위한 방법의 예를 예시한다.
도 4a는 금속 에칭 및/또는 세정 후의 MTJ 층과 같은 유전체층에 대한 대미지를 가진 STT-RAM 스택과 같은 NVRAM 스택의 예를 예시한다.
도 4b는 대미지된 유전체층의 사이드 단면도의 예이다.
도 4c는 본 개시에 따른 보수 후의 유전체층의 사이드 단면도의 예이다.
도 5a는 금속 에칭 및/또는 세정 후 대미지되고, 제거된, 유전체층의 일부를 가진 STT-RAM 스택과 같은 NVRAM 스택의 예를 예시한다.
도 5b는 제거된 부분을 가진 유전체층의 사이드 단면도의 예이다.
도 5c는 본 개시에 따른 대미지된 부분의 일부가 대체된 후의 유전체층의 사이드 단면도의 예이다.
도 6은 본 개시에 따른 금속 에칭 및/또는 세정 후 대체가능한 유전체층을 가진 NVRAM 스택을 사용하고 대체가능한 유전체층의 일부를 측면으로 에칭하고 대체하는 방법의 예를 예시한다.
도 7a는 금속 에칭 및/또는 세정 후 대미지되고, 제거되는, 유전체층의 일부를 가진 STT-RAM 스택의 예를 예시한다.
도 7b는 제거된 부분을 가진 유전체층의 사이드 단면도의 예이다.
도 7c는 본 개시에 따른 대미지된 부분의 일부가 대체된 후의 유전체층의 사이드 단면도의 예이다.
도 8a 및 도 8b는 기판 프로세싱 툴의 예의 기능 블록도들이다.
도 9는 기판 프로세싱 툴의 프로세싱 스테이션의 예이다.
도 10은 기판 프로세싱 툴의 또 다른 프로세싱 스테이션의 예이다.
도면들에서, 참조 부호들은 유사하고 및/또는 동일한 엘리먼트들 (element) 을 식별하도록 재사용될 수도 있다.
도 1a 내지 도 1c는 종래 기술에 따른 금속 에칭 및/또는 세정 동안의 MRAM 스택의 예를 예시한다.
도 2는 종래 기술에 따른 STT-RAM 스택의 예를 예시한다.
도 3은 본 개시에 따른 금속 에칭 및/또는 세정 후 NVRAM 스택의 유전체층의 일부를 보수하거나 대체하기 위한 방법의 예를 예시한다.
도 4a는 금속 에칭 및/또는 세정 후의 MTJ 층과 같은 유전체층에 대한 대미지를 가진 STT-RAM 스택과 같은 NVRAM 스택의 예를 예시한다.
도 4b는 대미지된 유전체층의 사이드 단면도의 예이다.
도 4c는 본 개시에 따른 보수 후의 유전체층의 사이드 단면도의 예이다.
도 5a는 금속 에칭 및/또는 세정 후 대미지되고, 제거된, 유전체층의 일부를 가진 STT-RAM 스택과 같은 NVRAM 스택의 예를 예시한다.
도 5b는 제거된 부분을 가진 유전체층의 사이드 단면도의 예이다.
도 5c는 본 개시에 따른 대미지된 부분의 일부가 대체된 후의 유전체층의 사이드 단면도의 예이다.
도 6은 본 개시에 따른 금속 에칭 및/또는 세정 후 대체가능한 유전체층을 가진 NVRAM 스택을 사용하고 대체가능한 유전체층의 일부를 측면으로 에칭하고 대체하는 방법의 예를 예시한다.
도 7a는 금속 에칭 및/또는 세정 후 대미지되고, 제거되는, 유전체층의 일부를 가진 STT-RAM 스택의 예를 예시한다.
도 7b는 제거된 부분을 가진 유전체층의 사이드 단면도의 예이다.
도 7c는 본 개시에 따른 대미지된 부분의 일부가 대체된 후의 유전체층의 사이드 단면도의 예이다.
도 8a 및 도 8b는 기판 프로세싱 툴의 예의 기능 블록도들이다.
도 9는 기판 프로세싱 툴의 프로세싱 스테이션의 예이다.
도 10은 기판 프로세싱 툴의 또 다른 프로세싱 스테이션의 예이다.
도면들에서, 참조 부호들은 유사하고 및/또는 동일한 엘리먼트들 (element) 을 식별하도록 재사용될 수도 있다.
일부 예들에서, 본 개시에 따른 시스템들 및 방법들은 금속 에칭 프로세스 및/또는 세정 프로세스를 수행한 후 비휘발성 RAM (NVRAM) 집적 플로우 (integration flow) 에서 유전체 보수 단계들을 사용한다. 부가적인 자유 (freedom) 는 대미지가 일어난 후 유전체층 내의 대미지된 재료를 대체하거나 유전체층을 보수하는 능력에 기인하여 금속 에칭 단계 및/또는 세정 단계의 최적화를 위해 제공된다. 상술된 바와 같이, 이들 단계들은 유전체층 (예를 들어, STT-RAM 디바이스들 내의 MTJ 층 (30)) 에 대한 대미지를 최소화하도록 현재 제한된다. 유전체층에 대한 대미지가 보수될 수 있거나 대미지된 재료가 대체될 수 있다면, 매우 다양한 금속 에칭 프로세스 및/또는 세정 프로세스가 사용될 수도 있다.
도 3을 참조하면, 금속 에칭 및/또는 세정 후 NVRAM 스택의 유전체층의 일부를 보수하거나 대체하기 위한 방법 (110) 이 도시된다. 112에서, NVRAM 스택이 제공되고 상단 전극과 하단 전극 사이에 배열된 MTJ 층과 같은 유전체층을 포함한다. 116에서, 전체 NVRAM 스택은 (유전체층의 위 및/또는 아래에서 층들의 금속 에칭 및/또는 세정을 수행하는 것을 포함하여) 패터닝된다. 118에서, 전처리 또는 사전 세정 (pre-cleaning) 단계는 NVRAM 스택 상에서 수행될 수도 있다. 120에서, 대미지된 유전체층은 보수되거나 대미지된 유전체층의 일부가 에칭되고 대체된다. 126에서, NVRAM 스택은 경화된다.
일부 예들에서, 유전체는 선택적인 유동성 막 프로세스를 사용하여 성취될 수도 있다. 예를 들어, 적합한 선택적인 유동성 막 프로세스들은 2012년 5월 29일 허여된 (issued), 발명의 명칭이 "CVD Flowable Gap Fill"인, 공동으로 양도된 (commonly-assigned) 미국 특허 제 8,187,951 호; 2012년 6월 14일 공개된, 발명의 명칭이 "Bottom Up Fill in High Aspect Ratio Trenches"인, 공동으로 양도된 미국 특허 공개 제 2012/0149213 호; 2012년 6월 28일 공개된 발명의 명칭이 "System and Apparatus for Flowable Deposition in Semiconductor Fabrication"인, 공동으로 양도된 미국 특허 공개 제 2012/0161405 호; 2013년 7월 9일 허여된, 발명의 명칭이 "Flowable Film Dielectric Gap Fill Process"인, 공동으로 양도된 미국 특허 제 8,481,403 호; 2013년 11월 12일 허여된, 발명의 명칭이 "CVD Flowable Gap Fill"인, 공동으로 양도된 미국 특허 제 8,580,697 호에 기술되고, 이 특허들 모두는 전체가 참조로서 본 명세서에 인용된다.
선택적인 CVD 증착의 예들은 2011년 2월 8일 허여되고 발명의 명칭이 "Method for Strengthening Adhesion Between Dielectric Layers Formed Adjacent to Metal Layers"인, 공동으로 양도된 미국 특허 제 7,883,739 호; 2013년 11월 19일 허여되고 발명의 명칭이 "Method for Strengthening Adhesion Between Dielectric Layers Formed Adjacent to Metal Layers"인, 공동으로 양도된 미국 특허 제 8,586,133 호; 및 2014년 8월 19일 허여되고 발명의 명칭이 "Method for Strengthening Adhesion Between Dielectric Layers Formed Adjacent to Metal Layers"인, 공동으로 양도된 미국 특허 제 8,808,791 호를 포함하고, 이 특허들 모두는 전체가 참조로서 본 명세서에 인용된다. ALD의 예들은 2014년 5월 1일 공개되고 발명의 명칭이 "Sub-saturated Atomic Layer Deposition and Conformal Film Deposition"인, 공동으로 양도된 미국 특허 출원 일련번호 제 2014/0120737 호; 및 2014년 4월 24일 공개되고 발명의 명칭이 "Plasma Enhanced Atomic Layer Deposition with Pulsed Plasma Exposure"인, 공동으로 양도된 미국 특허 출원 일련번호 제 2014/0113457 호를 포함한다. 선택적인 증착의 부가적인 예들은 Applied Physics Letters, 59, 2458-2546, 1991의 G. N. Parsons 등이 저술한, "Selective deposition of silicon by plasma enhanced chemical vapor deposition using pulsed silane flow"; 및 Journal of Vacuum Science & Technology A, 16(3):1316-1320, 1998의 L.L. Smith, W.W. Read, C.S. Yang 등이 저술한, "Plasma enhanced selective area microcrystalline silicon deposition on hydrogenated amorphous silicon: Surface modification for controlled nucleation"을 포함한다.
이해될 수 있는 바와 같이, 다른 증착 프로세스들도 프로세스가 노출된 금속층들 상에서보다는 기존의 유전체층 상의 증착에 선택적이고 고품질 유전체 재료들을 생성하는 한 사용될 수도 있다. 일부 예들에서, 유전체 보수 또는 대체 모듈은 금속 에칭 프로세스와 유전체 보수 프로세스 사이에 공기 브레이크 (air break) 가 없도록 에칭 모듈들과 동일한 툴 시스템 상에 위치된다.
일부 예들에서, 본 개시에 기술된 시스템들 및 방법들은 금속 에칭 프로세스 및/또는 세정 프로세스를 수행한 후 유전체 보수 단계들을 사용한다. 이 방법은 일부 유전체 대미지를 유발하는 보다 간단하고 보다 다양한 에칭 프로세스들을 인에블하고 (enable) 이어서 보수 단계들은 대미지된 유전체층의 품질을 허용 가능한 레벨로 개선하도록 사용된다.
요구되는 보수 프로세스의 종류는 유전체 재료의 타입 및 생성되는 대미지에 따라 결정된다. 대미지는 재료의 제거에 기인한 유전체층의 언더커팅 (undercutting), 에칭 프로세스에 노출된 유전체 재료 내의 피트들 (pit) 또는 구멍들 (pore) 의 생성, 비화학량론적 (non-stoichiometric) 조성을 야기하는 유전체의 과잉 산화, 비화학량론적 조성을 야기하는 유전체 내의 "금속" 원자들의 우선적인 제거 (예를 들어, MgO로부터 Mg의 제거), 재료 내의 M-OH 종을 야기하는 유전체의 수소화 (hydrogenation) (여기서 M은 Mg, Al, 등일 수도 있음), 및 비정질 재료의 생성 또는 결정 배향에 대한 변화와 같은 유전체 결정 구조에 대한 대미지를 포함할 수도 있다.
일부 예들에서, 유전체 보수는 유동성 막 프로세스에 의해 수행된다. 유동성 막 프로세스에서, 증착 프로세스는 많은 유전체들에 대한 공지된 반응 경로인 졸-겔 가수분해 반응 및 응결 반응에 의해 진행될 수도 있다. 졸-겔 프로세스는 일단 응결 반응들이 유전체 폴리머의 형성을 야기한다면, 유전체 전구체의 가수분해 (예를 들어, 마그네슘 에톡사이드 (ethoxide), Mg(OC2H5)2의 Mg(OH)2로의 변환), 집적 네트워크를 위한 소스로서 역할을 하는 콜로이드 용액 (졸) (또는 겔) 과 유전체 모노머들 (monomer) 의 통합 (incorporation) 을 수반한다. 이것이 또한 유동성 산화물 프로세스로 불릴 수 있을지라도, 프로세스는 산화물 이외의 재료들을 증착하도록 사용될 수 있다. 보다 구체적으로, 유동성 막 프로세스는 또한 질화물들, 산화질화물들, 페로브스카이트들 (perovskite) 등 (예를 들어, 실리콘 이산화물 (SiO2), SiON, SiCOH, 마그네슘 과산화물 (MgO), 알루미늄 산화물 (Al2O3), PZT (lead zirconium titanate), BST (barium strontium titanate)) 을 증착할 수 있다.
가장 흔한 가수분해제가 물일지라도, 증착은 또한 비수성 혼합물들 (즉, 물을 필요로 하는 혼합물들) 에서 실시될 수 있다. 다른 비수성 가수분해제들의 예들은 산들, 알콜들, 에테르들, 글리콜들, 아세테이트들 및 아민들을 포함한다.
유동성 막 프로세스는 노출된 금속-함유층들 상에서가 아닌, 기존의 유전체 상에서만 유전체 재료를 선택적으로 증착하도록 사용될 수 있다. 유동성 막 프로세스는 일부 금속들 (예를 들어, Cu, Co) 과 비교할 때 유전체 재료들 (예를 들어. 실리콘 (Si), 실리콘 이산화물 (SiO2), 마그네슘 이산화물 (MgO), 알루미늄 산화물 (Al2O3), 초저 k 유전체 (ULK)) 상의 증착에 대해, 보다 짧은 핵생성 지연, 또는 인큐베이션 (incubation) 시간을 갖고, 이는 선택적인 증착의 윈도우가 있음을 의미한다.
유동성 막 프로세스는 또한 평평하고, 개방된 표면들 상의 증착에 관하여 작고, 리세스된 피처들 내에서 선택적으로 증착하도록 사용될 수 있고 피처 또는 표면 배향에 따라 결정되지 않는다. 모세관 응결 (capillary condensation) 에 기인하여, 유동성 막 프로세스는 가장 작은 피처들 (예를 들어, 트렌치들, 비아들) 내에 우선적으로 증착한다. 이것은 막이 필드 또는 측벽 구역들 상에 연속적인 막을 증착하는 일 없이 대미지된 유전체 내의 언더컷 (undercut) 구역들 또는 구멍들을 증착하고 충진할 것임을 의미한다. 유동성 산화물 프로세스의 파라미터들은 기판 온도, 반응물질 플로우 레이트들, 챔버 압력, 반응물질 분압들, 반응물질들의 타입 및 농도, 뿐만 아니라 촉매들의 타입 및 농도에 의해 주로 제어된다.
다른 특징들에서, 다른 프로세스들은 선택적인 CVD 프로세스, ALD 프로세스 또는 용액-기반 프로세스와 같은 유전체 보수를 유발하도록 (effectuate) 사용된다.
일부 예들에서, 금속 잔여물들은 에칭 후 측벽 상에 남아있고 금속 잔여물들은 에칭 후 그리고 유전체 보수 단계 전에 세정 단계를 사용하여 제거된다. 에칭 후 세정 단계들의 예들은 2014년 2월 20일 공개되고 발명의 명칭이 "Method of Dielectric Film Treatment"인, 공동으로 양도된 미국 특허 출원 제 2014/0048108 호; 2014년 2월 20일 공개되고 발명의 명칭이 "Method and Apparatus for Processing Wafer-shaped Articles"인, 공동으로 양도된 미국 특허 출원 제 2014/0182636 호; 및 2014년 8월 14일 공개되고 발명의 명칭이 "Process and Apparatus for Treating Surfaces of Wafer-Shaped Articles"인, 공동으로 양도된 미국 특허 출원 제 2014/0227884 호에 개시되고, 이 특허들 모두는 전체가 참조로서 본 명세서에 인용된다.
차후의 보수 단계는 새로운, 고품질 유전체 재료를 증착하거나 화학량론 층 (layer stoichiometric) 을 형성함으로써 그리고 댕글링 결합들 (dangling bond) 을 제거함으로써 또는 재결정화에 의해 대미지된 유전체를 보수한다. 보수 단계는 표면 상에 바람직하지 않은 재료를 남기거나 유전체 증착을 억제할 수도 있는, 에칭 잔여물들을 제거하도록 의도되지 않거나 누설 (electrical short) 을 야기할 수도 있는, 금속 잔여물들을 제거하도록 의도되지 않는다. 따라서, 유전체 보수 프로세스는 단지 유전체 증착 단계가 아닌, 복수 단계들을 포함할 수도 있다.
에칭 및/또는 세정 단계 후에, 전처리 단계는 노출된 유전체 또는 금속-함유 표면들을 준비하도록 (즉, 표면 오염물질들 제거 또는 원하는 표면 종 부가) 증착 전에 요구될 수도 있다. 전처리 단계는 또한 새로운 증착이 노출된 금속 표면들 상에서가 아닌 기존의 유전체 상에서만 일어나도록 증착 선택도를 향상시키도록 사용될 수도 있다. 선택도 전처리는 기존의 유전체 표면들 또는 금속 표면들을 처리하도록 사용될 수도 있다 (즉, 전처리는 유전체 표면들 상의 증착을 향상시키거나 금속들 상의 증착을 차단함). 일부 예들에서, 친수성 표면 종은 유동성 막 프로세스의 핵생성 지연을 감소시킬 것이다. 소수성 표면 종은 일반적으로 역효과를 갖고 핵생성 지연을 증가시킨다. 친수성 표면 말단은 기존의 유전체 표면들 상에 생성될 수도 있고 및/또는 소수성 표면 말단은 기존의 금속 표면들 상에 생성될 수도 있다. 일 예에서, 유전체 표면은 친수성을 증가시키도록 친수성 증기 (예를 들어, 기존의 MgO 상에 Mg-OH 표면 말단을 형성하는 수소-함유 가스) 에 노출될 수도 있다. 또 다른 예에서, 금속 표면은 소수성을 증가시키도록 소수성 종에 노출될 수도 있다. 이들 예들은 유동성 막 증착의 선택도를 향상시키도록 노출된 금속 표면들 상 보다는 기존의 유전체 표면들 상에서 보다 짧은 핵생성 지연을 촉진한다. 전처리 단계는 증기-상 프로세스 또는 용액-기반 프로세스일 수도 있다. 증기-상 전처리는 리모트 플라즈마 또는 다이렉트 플라즈마로부터의 화학적으로 반응성 가스 또는 종, 비활성 가스를 포함할 수도 있다. 전처리 증기는 기화되고 가스로서 표면에 전달되는 액체로부터 생성될 수도 있다. 용액-기반 프로세스는 기존의 유전체 및 금속 표면들 중 하나 또는 둘 다 상에 자기-조립된 (self-assembled) 모노레이어 (monolayer) 를 생성하도록 사용될 수도 있다. 자기-조립된 모노레이어는 차후의 유동성 막 증착에 노출된 표면 종을 제어하기 위해서 친수성 또는 소수성 말단기 (end group) 를 갖도록 개질될 (modify) 수 있다.
일부 예들에서, 경화 단계가 증착 단계 후 수행된다. 경화 단계는 추가의 유전체 교차-결합을 위해, 새로-증착된 유전체로부터 부산물들 또는 과잉 반응물질들을 제거하도록, 유전체 재결정화를 개시하도록 및/또는 다른 재료 품질들을 개선하도록 사용될 수도 있다. 예를 들어, 경화는 유전체를 치밀하게 하도록 (densify) 사용될 수도 있다. 또 다른 예에서, 경화는 유전체를 비정질 또는 다결정으로부터 단결정으로 변환하도록 사용될 수도 있다. 경화는 또한 화학적 변환을 개시하거나 완료하도록 사용될 수도 있다. 예를 들어, MgOxNy 재료가 유전체 보수 단계 동안 증착된다면, 이어서 경화 단계는 재료를 MgO로 완전히 변환하도록 사용될 수도 있다. 일부 예들에서, 경화 단계는 열처리, UV-보조 열처리, 플라즈마-보조 열처리 또는 다른 경화 방법을 포함하고 비활성 분위기 또는 반응성 분위기에서 실시될 수도 있다.
이제 도 4a 내지 도 4c를 참조하면, STT-RAM 스택과 같은 NVRAM 스택 (150) 이 프로세싱 동안 도시된다. NVRAM 스택 (150) 은 하단 전극 (152), 고정된 자기층 (154), 자유 자기층 (160), 및 상단 전극 (162) 을 포함하도록 도시된다. MTJ와 같은 유전체층 (166) 은 자유 자기층 (160) 과 고정된 자기층 (154) 사이에 배열된다.
도 4a 및 도 4b에서, 금속 에칭 및/또는 세정 후 유전체층 (166) 에 대한 대미지를 가진 NVRAM 스택 (150) 이 도시된다. 도 4c에서, 대미지된 유전체층이 보수된 후의 NVRAM 스택 (150) 이 도시된다.
이제 도 5a 내지 도 5c를 참조하면, STT-RAM 스택과 같은 NVRAM 스택 (250) 이 프로세싱 동안 도시된다. NVRAM 스택 (250) 은 하단 전극 (252), 고정된 자기층 (254), 자유 자기층 (260), 및 상단 전극 (262) 을 포함하도록 도시된다. MTJ와 같은 유전체층 (266) 은 자유 자기층 (260) 과 고정된 자기층 (254) 사이에 배열된다.
도 5a 및 도 5b에서, 금속 에칭 및/또는 세정 후 270으로 도시된 리세스를 생성하도록 제거된 유전체층 (266) 에 대한 대미지를 가진 NVRAM 스택 (250) 이 도시된다. 도 5c에서, 리세스 (270) 가 유전체 재료 (274) 로 보수된 후의 NVRAM 스택 (250) 이 도시된다.
다른 예들에서, (유전체층이 있을 곳에 위치된) 대체 가능한 산화물층을 가진 NVRAM 스택이 에칭된다. 대체 가능한 산화물층의 특성들은 전자들이 터널링하는 것 (tunneling) 을 방지하거나 상당히 감소시키도록 선택된다. 대체 가능한 산화물층은 등방성 습식 에칭 기법 또는 건조 에칭 기법에 의해 제거되도록 선택된다. NVRAM 스택의 패터닝 후, 대체 가능한 산화물층은 구조적 무결성 (integrity) 이 부정적으로 영향을 미치기 전에 가능한 한 측면으로 리세싱된다. 이어서 유전체 보수 프로세스는 고품질 산화물로 대체 가능한 산화물층을 재충진한다. NVRAM 디바이스의 터널 전류는 보다 저품질의 대체 가능한 산화물층을 여전히 포함하는, 중앙 포스트 (post) 를 통해서보다는 새로 임베딩된 (embedded) 재료를 통해 흐른다.
이제 도 6을 참조하면, 대체 가능한 산화물층을 가진 NVRAM 스택을 사용하는 보수 방법 (310) 이 도시된다. 금속 에칭 및/또는 세정에 기인한 대미지가 발생한 (incur) 후, 대체 가능한 산화물층의 일부는 제거되고 NVRAM 스택을 보수하도록 유전체 재료로 대체된다. 312에서, NVRAM 스택은 제공되고 상단 전극과 하단 전극 사이 및/또는 고정된 자기층과 자유 자기층 사이에 배열된 대체 가능한 산화물층을 포함한다. 316에서, NVRAM 스택은 대체 가능한 산화물층 위 및/또는 아래에서 층들의 금속 에칭 및/또는 세정을 수행하는 것을 포함하여 패터닝된다. 대미지는 선행하는 단계들에서 일어날 수도 있다.
318에서, 측면 에칭이 대체 가능한 산화물층의 적어도 일부를 제거하도록 수행된다. 320에서, NVRAM 스택은 아래에 더 기술되는 바와 같이 선택적으로 세정되거나 전처리된다. 324에서, 유전체 재료는 대체 산화물층의 에칭된 부분들을 대체하도록 증착된다. 328에서, NVRAM 스택은 선택적으로 경화된다.
이제 도 7a 내지 도 7c를 참조하면, STT-RAM 스택과 같은 NVRAM 스택 (400) 이 프로세싱 동안 도시된다. NVRAM 스택 (400) 은 하단 전극 (402), 고정된 자기층 (404), 자유 자기층 (410), 및 상단 전극 (412) 을 포함하도록 도시된다. MTJ와 같은 유전체층 (416) 은 자유 자기층 (410) 과 고정된 자기층 (404) 사이에 배열된다.
도 7a에서, 유전체층 (416) 에 대미지를 가진 NVRAM 스택 (400) 이 도시된다. 도 7b에서, 유전체층 (416') 에 대한 대미지는 430-1 및 430-2로 도시된 리세스를 생성하도록 에칭을 사용하여 제거된다. 도 7c에서, 리세스 (430-1 및 430-2) 가 유전체 재료 (440-1 및 440-2) 로 보수된 후의 NVRAM 스택 (400) 이 도시된다.
유동성 막 증착은 대부분의 금속 표면들 상에 거의 또는 전혀 증착하지 않으면서 많은 유전체 표면들 상에 선택적으로 증착된다. 유전체들과 금속들 사이의 선택도를 결정하는, 상이한 기판들 상의 핵생성 지연, 또는 인큐베이션 시간은, 전구체, 촉매 및 전처리의 선택에 의해 영향을 받을 수 있다. 예를 들어, 유동성 저-k SiCOH에 대해, Cu 또는 Co 상의 증착 없이 ULK 유전체들 상의 증착을 위한 양호한 선택도가 있다.
유동성 막 증착은 보다 큰 피처들 내 또는 블랭킷 (blanket) 표면들 상의 증착 없이 보다 작은 피처들 내에서 선택적으로 증착하도록 또한 제어될 수 있다. 유동성 막 증착 프로세스의 모세관 응결은 많은 전구체들 및 프로세스 레짐들 (regime) 에 대해 일어난다. 그러나, 응결량은 (주어진 증착 온도에 대해 일정한) 반응물질들의 포화된 증기압들에 대한 반응물질들의 분압들에 의해 제어된다. 임계 치수에 관한 충진 레이트의 의존도 (dependence) 는 분압들을 변경함으로써 튜닝될 (tune) 수 있다. 선택도를 튜닝하는 것은 개방된 공간들 또는 블랭킷 표면들 상의 증착 없이 단지 리세스된, 대미지된 유전체 구역들 내를 증착하는 능력을 개선할 것이다.
이제 도 8a를 참조하면, 기판 프로세싱 툴 (500) 의 예를 예시하는 기능 블록도가 도시된다. 기판 프로세싱 툴 (500) 은 입력 로드록 (502) 을 포함한다. 기판들은 포트 (504) 를 통해 입력 로드록 (502) 내로 도입된다. 기판들이 입력 로드록 (502) 내에 위치된 후, 포트 (504) 및 포트 (506) 는 폐쇄되고 밸브 (508) 및 펌프 (510) 는 기판 프로세싱 툴 (500) 내의 압력과 실질적으로 매칭되도록 입력 로드록 (502) 내의 압력을 감소시키기 위해 사용될 수도 있다.
그 후, 포트 (506) 는 개방될 수도 있고 로봇 또는 또 다른 디바이스가 복수의 프로세싱 스테이션들 (514-1, 514-2, ..., 및 514-P) (여기서 P는 1 초과의 정수임) (총체적으로 프로세싱 스테이션들 (514)) 중 제 1 프로세싱 스테이션 내로 기판을 로딩하도록 사용될 수도 있다. 프로세싱 스테이션들 (514) 은 도 3 및 도 6에 상술된 바와 같이 대미지된 유전체층의 적어도 일부를 에칭하고 대체하거나 유전체층을 보수하기 위해 프로세싱 단계들을 수행하도록 배열될 수도 있다. 프로세싱 스테이션들 (514) 중 하나 이상은 아래에 기술되는 바와 같이 플라즈마를 사용하여 기판들을 프로세싱할 수도 있다.
인덱싱 메커니즘 (518) 은 프로세싱 스테이션들 (514) 중 그 다음의 프로세싱 스테이션으로 기판을 인덱싱하도록 사용될 수도 있고 또 다른 기판은 프로세싱 스테이션 (514-1) 내로 로딩될 수도 있다. 플라즈마에 대한 노출은 (514-2와 같은) 프로세싱 스테이션들 중 또 다른 하나에서 수행된다.
프로세싱 스테이션들 (514) 중 다른 프로세싱 스테이션들은 기판의 부가적인 프로세싱을 수행하도록 사용될 수도 있다. 프로세싱 스테이션들 중 마지막 프로세싱 스테이션 (514-P) 에서의 프로세싱이 수행된 후, 로봇 또는 다른 디바이스는 포트 (522) 를 통해 출력 로드록 (524) 으로 기판을 제거하도록 사용될 수도 있다. 기판으로 하여금 기판 프로세싱 툴 (500) 로부터 제거되게 하도록 포트 (522) 는 폐쇄되고 포트 (526) 는 개방된다. 밸브 (530) 및 펌프 (532) 는 출력 로드록 (524) 내의 압력을 제어하도록 사용될 수도 있다. 즉, 포트 (522) 를 개방하기 전에, 출력 로드록 (524) 내의 압력은 기판 프로세싱 툴 (500) 과 실질적으로 동등할 수도 있다.
이제 도 8b를 참조하면, 툴 제어기 (550) 는 프로세싱 스테이션들과 연관된 스테이션 제어기들 (552), 기판들을 인덱싱하기 위한 인덱싱 메커니즘 (554), 필요에 따라 기판들을 이동시키기 위한 하나 이상의 로봇들 (556), 및 하나 이상의 로드 록들 (560) 과 통신한다. 툴 제어기 (550) 는 기판들을 연속적으로 프로세싱하도록 인덱싱 메커니즘, 로봇들 (556) 및 로드 록들 (560) 을 사용하여 기판들의 이동을 조정한다 (coordinate). 스테이션 제어기들 (552) 은 프로세싱 스테이션들 내에서 기판들의 프로세싱을 조정한다.
이제 도 9를 참조하면, 증착, 에칭 또는 다른 프로세스들을 수행하기 위한 프로세싱 스테이션들 중 일 프로세싱 스테이션의 예가 도시된다. 프로세싱 스테이션 (610) 은 프로세싱 챔버 (612) 를 포함한다. 가스는 샤워헤드 또는 다른 디바이스와 같은 가스 분배 디바이스 (614) 를 사용하여 프로세싱 챔버 (612) 에 공급될 수도 있다. 반도체 웨이퍼와 같은 기판 (618) 은 프로세싱 동안 기판 지지부 (616) 상에 배열될 수도 있다. 기판 지지부 (616) 는 페데스탈, 정전 척, 기계 척 또는 다른 타입의 기판 지지부를 포함할 수도 있다.
가스 전달 시스템 (620) 은 하나 이상의 가스 소스들 (622-1, 622-2, ..., 및 622-N) (총체적으로 가스 소스들 (622)) (여기서 N은 1 초과의 정수임) 을 포함할 수도 있다. 밸브들 (624-1, 624-2, ..., 및 624-N) (총체적으로 밸브들 (624)), 질량 유량 제어기들 (626-1, 626-2, ..., 및 626-N) (총체적으로 질량 유량 제어기들 (626)), 또는 다른 플로우 제어 디바이스들은 전구체, 반응성 가스들, 비활성 가스들, 퍼지 가스들, 및 이들의 혼합물들을, 프로세싱 챔버 (612) 로 가스 혼합물을 공급하는, 매니폴드 (630) 로 제어 가능하게 공급하도록 사용될 수도 있다.
제어기 (640) 는 (센서들 (641) 을 사용하여) 온도, 압력 등과 같은 프로세스 파라미터들을 모니터링하도록 그리고 프로세스 타이밍을 제어하도록 사용될 수도 있다. 제어기 (640) 는 가스 전달 시스템 (620), 페데스탈 히터 (642), 및/또는 플라즈마 생성기 (646) 와 같은 프로세스 디바이스들을 제어하도록 사용될 수도 있다. 제어기 (640) 는 또한 밸브 (650) 및 펌프 (652) 를 사용하여 프로세싱 챔버 (612) 를 배기하도록 사용될 수도 있다.
RF 플라즈마 생성기 (646) 는 프로세싱 챔버 내에서 RF 플라즈마를 생성한다. RF 플라즈마 생성기 (646) 는 유도-타입 RF 플라즈마 생성기 또는 용량-타입 RF 플라즈마 생성기일 수도 있다. 일부 예들에서, RF 플라즈마 생성기 (646) 는 RF 공급부 (660) 및 매칭 및 분배 네트워크 (664) 를 포함할 수도 있다. RF 플라즈마 생성기 (646) 가 접지되거나 부유하는 (floating) 페데스탈에 의해 가스 분배 디바이스 (614) 에 연결되는 것으로 도시되지만, RF 생성기 (646) 는 기판 지지부 (616) 에 연결될 수 있고 가스 분배 디바이스 (614) 는 접지되거나 부유할 수 있다.
이제 도 10을 참조하면, 경화를 위한 프로세싱 스테이션 (700) 의 예가 도시된다. 프로세싱 스테이션 (700) 는 프로세싱 챔버 (702), 페데스탈과 같은 기판 지지부 (704), 기판을 가열하기 위한 자외선 소스 (706) 및/또는 히터 (708) 를 포함한다. 센서 (710) 는 프로세싱 챔버 (702) 내의 조건들을 모니터링하도록 사용될 수도 있다. 예를 들어, 센서 (710) 는 기판의 온도를 모니터링할 수도 있다. 제어기 (712) 는 경화 프로세스를 제어하도록 사용될 수도 있다. 프로세싱 스테이션 (700) 은 프로세스 가스 또는 퍼지 가스를 전달하도록 가스 전달 시스템 (미도시) 을 포함할 수도 있다.
일부 구현예들에서, 제어기는 상술한 실례들의 일부일 수 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이러한 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 예를 들어서 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 전달 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 전달들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스를 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고 인스트럭션들을 발행하고 동작을 제어하고 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 되는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어서, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 가능하게 하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어서 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어서 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어서, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제조 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
Claims (46)
- 복수의 층들을 포함하는 NVRAM (non-volatile random access memory) 스택을 제공하는 단계로서, 상기 복수의 층들은 유전체층 및 금속층을 포함하는, 상기 NVRAM 스택을 제공하는 단계;
상기 NVRAM 스택의 상기 금속층을 패터닝하는 단계로서, 상기 패터닝은 상기 금속층에 대해 리세싱되는 (recessed) 상기 유전체층의 측면 사이드 부분들에 대미지를 유발하는, 상기 금속층을 패터닝하는 단계; 및
상기 금속층의 측벽들에 대해 상기 유전체층의 상기 측면 사이드 부분들 상에, 유전체 재료를 화학적으로 선택적으로 증착하는 증착 프로세스를 사용하여, 상기 금속층을 상기 증착 프로세스에 노출하여, 리세싱되는 상기 유전체층의 상기 측면 사이드 부분들 상에 상기 유전체 재료를 증착함으로써 상기 유전체층의 상기 측면 부분들을 보수하는 단계를 포함하는, 방법. - 제 1 항에 있어서,
상기 유전체층을 보수하는 단계는 유동성 막 증착을 사용하여 상기 유전체 재료를 증착하는 단계를 포함하는, 방법. - 제 2 항에 있어서,
상기 유동성 막 증착은 유전체 전구체의 가수분해, 후속하여 네트워킹된 (networked) 유전체를 형성하도록 응결을 포함하는, 방법. - 제 1 항에 있어서,
상기 유전체층을 보수하는 단계는 선택적인 ALD (atomic layer deposition) 프로세스 및 선택적인 CVD (chemical vapor deposition) 프로세스 중 적어도 하나를 사용하여 상기 유전체 재료를 증착하는 단계를 포함하는, 방법. - 제 4 항에 있어서,
상기 선택적인 ALD 프로세스 및 상기 선택적인 CVD 프로세스 중 상기 적어도 하나는 상기 금속층에 대한 상기 유전체층 상에 막을 우선적으로 증착하는, 방법. - 제 4 항에 있어서,
상기 선택적인 ALD 프로세스 및 상기 선택적인 CVD 프로세스 중 상기 적어도 하나는 상기 금속층과 비교할 때 상기 유전체층에 대해 보다 짧은 핵생성 지연 기간을 갖는, 방법. - 제 1 항에 있어서,
상기 NVRAM 스택은 저항성 RAM, 자기저항성 RAM, 강유전성 RAM, 스핀주입자화반전 (spin-transfer torque) RAM, 및 상-변화 (phase-change) RAM 중 하나를 포함하는, 방법. - 제 1 항에 있어서,
상기 패터닝 후 그리고 상기 보수 단계 전에 상기 NVRAM 스택을 세정하는 단계를 더 포함하고,
상기 세정 단계는:
상기 NVRAM 스택의 적어도 일부 상의 금속 잔여물을 제거하는 단계; 및
상기 NVRAM 스택의 적어도 일부 상의 비금속 에칭 잔여물들을 제거하는 단계 중 적어도 하나를 포함하는, 방법. - 제 1 항에 있어서,
상기 패터닝 단계 후 그리고 상기 보수 단계 전에 상기 NVRAM 스택을 전처리하는 단계를 더 포함하고,
상기 전처리하는 단계는:
상기 NVRAM 스택의 일부에 표면 말단 (termination) 을 생성하는 단계; 및
상기 NVRAM 스택의 일부에 표면 종 또는 원자층을 부가하는 단계 중 적어도 하나를 포함하는, 방법. - 제 9 항에 있어서,
상기 표면 종 또는 상기 원자층은 상기 유전체 재료의 증착을 향상시키도록 상기 유전체층 상에 증착되는, 방법. - 제 9 항에 있어서,
상기 표면 종 또는 상기 원자층은 상기 금속층 상의 상기 유전체 재료의 증착을 억제하도록 상기 금속층 상에 증착되는, 방법. - 제 1 항에 있어서,
상기 NVRAM 스택은 스핀주입자화반전 RAM을 포함하고,
상기 NVRAM 스택은 상기 유전체층에 대응하는 MTJ (magnetic tunnel junction) 층에 의해 분리되는 제 1 자기 멀티-층 스택 및 제 2 자기 멀티-층 스택을 포함하는, 방법. - 제 12 항에 있어서,
상기 MTJ 층은 마그네슘 산화물 (MgO) 및 알루미늄 산화물 (Al2O3) 중 하나를 포함하는, 방법. - 제 1 항에 있어서,
상기 보수 단계 후에 상기 유전체 재료를 경화하는 단계를 더 포함하는, 방법. - 제 14 항에 있어서,
상기 경화 단계는 열처리 및 자외선 (UV)-보조된 열처리 중 적어도 하나를 포함하는, 방법. - 제 14 항에 있어서,
상기 경화 단계는 상기 유전체 재료의 화학적 변환을 개시하거나 완료하는, 방법. - 제 14 항에 있어서,
상기 경화 단계는 상기 유전체층과 상기 유전체 재료의 유전체 교차-결합 (cross-linking) 을 수행하는, 방법. - 제 14 항에 있어서,
상기 경화 단계는 상기 유전체 재료의 유전체 재결정화를 개시하는, 방법. - 제 1 항에 있어서,
상기 유전체층은 제 1 유전체 재료를 포함하고,
상기 보수 단계 동안, 상기 NVRAM 스택의 상기 유전체층은 상기 제 1 유전체 재료의 일부를 제거하도록 에칭함으로써 측면으로 리세싱되는, 방법. - 제 19 항에 있어서,
상기 제 1 유전체 재료의 상기 제거된 부분을 제 2 유전체 재료로 대체하는 단계를 더 포함하는, 방법. - 제 19 항에 있어서,
상기 NVRAM 스택은 스핀주입자화반전 RAM을 포함하고, 상기 NVRAM 스택은 상기 유전체층에 대응하는 MTJ 층에 의해 분리되는 제 1 자기 멀티-층 스택 및 제 2 자기 멀티-층 스택을 포함하고, 사용 동안 상기 유전체 재료를 통해 터널 (tunnel) 전류를 흘리는 단계를 더 포함하는, 방법. - 제 19 항에 있어서,
상기 유전체층을 측면으로 리세싱하기 위한 상기 에칭은 습식 에칭 또는 건식 에칭 중 적어도 하나를 포함하는, 방법. - 제 1 항에 있어서,
상기 패터닝 단계 및 상기 유전체 보수 단계는 공기에 대한 노출이 개입되는 일 없이 단일 기판 프로세싱 툴의 하나 이상의 모듈들 내에서 수행되는, 방법. - 기판 프로세싱 툴로서,
제 1 프로세싱 스테이션; 및
제 2 프로세싱 스테이션을 포함하고,
상기 제 1 프로세싱 스테이션은:
복수의 층들을 포함하는 NVRAM 스택을 수용하기 위한 것이고, 상기 복수의 층들은 유전체층 및 금속층을 포함하고; 그리고
상기 NVRAM 스택의 상기 금속층을 패터닝하기 위한 것이고, 상기 패터닝은 상기 유전체층의 측면 사이드 부분들에 대미지를 유발하며,
상기 제 2 프로세싱 스테이션은 상기 유전체층의 상기 측면 사이드 부분들 상에 유전체 재료를 증착함으로써 상기 유전체층의 상기 측면 부분들을 보수하기 위한 것인, 기판 프로세싱 툴. - 제 24 항에 있어서,
제 3 프로세싱 스테이션을 더 포함하고,
상기 제 3 프로세싱 스테이션은 적어도:
상기 패터닝 후 그리고 상기 보수 전에 상기 NVRAM 스택을 세정하고,
상기 패터닝 후 그리고 상기 보수 전에 상기 NVRAM 스택을 전처리하고, 그리고
상기 보수 후 상기 유전체 재료를 경화하도록 구성되는, 기판 프로세싱 툴. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/483,708 US9627608B2 (en) | 2014-09-11 | 2014-09-11 | Dielectric repair for emerging memory devices |
| US14/483,708 | 2014-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160030856A KR20160030856A (ko) | 2016-03-21 |
| KR102450620B1 true KR102450620B1 (ko) | 2022-10-04 |
Family
ID=55455642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150126980A KR102450620B1 (ko) | 2014-09-11 | 2015-09-08 | 최신식 메모리 디바이스들에 대한 유전체 보수 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9627608B2 (ko) |
| KR (1) | KR102450620B1 (ko) |
| CN (1) | CN105428231B (ko) |
| TW (1) | TWI682458B (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9576811B2 (en) | 2015-01-12 | 2017-02-21 | Lam Research Corporation | Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch) |
| US9806252B2 (en) | 2015-04-20 | 2017-10-31 | Lam Research Corporation | Dry plasma etch method to pattern MRAM stack |
| US9870899B2 (en) | 2015-04-24 | 2018-01-16 | Lam Research Corporation | Cobalt etch back |
| US10229837B2 (en) | 2016-02-04 | 2019-03-12 | Lam Research Corporation | Control of directionality in atomic layer etching |
| US10727073B2 (en) | 2016-02-04 | 2020-07-28 | Lam Research Corporation | Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces |
| US10176984B2 (en) | 2017-02-14 | 2019-01-08 | Lam Research Corporation | Selective deposition of silicon oxide |
| US10242866B2 (en) | 2017-03-08 | 2019-03-26 | Lam Research Corporation | Selective deposition of silicon nitride on silicon oxide using catalytic control |
| US9911595B1 (en) | 2017-03-17 | 2018-03-06 | Lam Research Corporation | Selective growth of silicon nitride |
| US10559461B2 (en) | 2017-04-19 | 2020-02-11 | Lam Research Corporation | Selective deposition with atomic layer etch reset |
| US10832909B2 (en) | 2017-04-24 | 2020-11-10 | Lam Research Corporation | Atomic layer etch, reactive precursors and energetic sources for patterning applications |
| US10460930B2 (en) | 2017-11-22 | 2019-10-29 | Lam Research Corporation | Selective growth of SiO2 on dielectric surfaces in the presence of copper |
| CN112005343A (zh) | 2018-03-02 | 2020-11-27 | 朗姆研究公司 | 使用水解的选择性沉积 |
| US10886462B2 (en) * | 2018-11-19 | 2021-01-05 | International Business Machines Corporation | Encapsulated memory pillars |
| CN111952440B (zh) * | 2019-05-16 | 2023-04-07 | 中电海康集团有限公司 | Mram器件的制造方法 |
| US10770653B1 (en) | 2019-07-18 | 2020-09-08 | International Business Machines Corporation | Selective dielectric deposition to prevent gouging in MRAM |
| US11569438B2 (en) | 2020-03-23 | 2023-01-31 | International Business Machines Corporation | Magnetoresistive random-access memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130337583A1 (en) * | 2012-05-31 | 2013-12-19 | Asm Ip Holding B.V. | Method for repairing damage of dielectric film by cyclic processes |
| US20140227804A1 (en) * | 2013-02-08 | 2014-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Process to Remove Film from Semiconductor Devices |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320942B2 (en) | 2002-05-21 | 2008-01-22 | Applied Materials, Inc. | Method for removal of metallic residue after plasma etching of a metal layer |
| US6984585B2 (en) | 2002-08-12 | 2006-01-10 | Applied Materials Inc | Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer |
| US6867119B2 (en) * | 2002-10-30 | 2005-03-15 | Advanced Micro Devices, Inc. | Nitrogen oxidation to reduce encroachment |
| US7883739B2 (en) | 2003-06-16 | 2011-02-08 | Lam Research Corporation | Method for strengthening adhesion between dielectric layers formed adjacent to metal layers |
| US9236279B2 (en) | 2003-06-27 | 2016-01-12 | Lam Research Corporation | Method of dielectric film treatment |
| US7524735B1 (en) | 2004-03-25 | 2009-04-28 | Novellus Systems, Inc | Flowable film dielectric gap fill process |
| US7582555B1 (en) | 2005-12-29 | 2009-09-01 | Novellus Systems, Inc. | CVD flowable gap fill |
| US7078748B2 (en) * | 2004-06-14 | 2006-07-18 | Infineon Technologies Ag | Multi-layer gate stack structure comprising a metal layer for a FET device, and method for fabricating the same |
| US20060151845A1 (en) * | 2005-01-07 | 2006-07-13 | Shrinivas Govindarajan | Method to control interfacial properties for capacitors using a metal flash layer |
| US20070007578A1 (en) * | 2005-07-07 | 2007-01-11 | Li Chi N B | Sub zero spacer for shallow MDD junction to improve BVDSS in NVM bitcell |
| US7807219B2 (en) * | 2006-06-27 | 2010-10-05 | Lam Research Corporation | Repairing and restoring strength of etch-damaged low-k dielectric materials |
| JP2009543355A (ja) * | 2006-07-03 | 2009-12-03 | アプライド マテリアルズ インコーポレイテッド | 進歩型フロントエンド処理のためのクラスターツール |
| CN101484973A (zh) * | 2006-07-03 | 2009-07-15 | 应用材料股份有限公司 | 用于先进前段工艺的群集设备 |
| US7888273B1 (en) | 2006-11-01 | 2011-02-15 | Novellus Systems, Inc. | Density gradient-free gap fill |
| KR101464691B1 (ko) * | 2008-02-15 | 2014-11-21 | 삼성전자주식회사 | 자기 메모리 소자 및 그 제조 방법 |
| KR101527533B1 (ko) * | 2009-01-09 | 2015-06-10 | 삼성전자주식회사 | 자기 메모리 소자의 형성방법 |
| US8017469B2 (en) * | 2009-01-21 | 2011-09-13 | Freescale Semiconductor, Inc. | Dual high-k oxides with sige channel |
| US20100190639A1 (en) * | 2009-01-28 | 2010-07-29 | Worsley Marcus A | High surface area, electrically conductive nanocarbon-supported metal oxide |
| US8981502B2 (en) * | 2010-03-29 | 2015-03-17 | Qualcomm Incorporated | Fabricating a magnetic tunnel junction storage element |
| US9076646B2 (en) | 2010-04-15 | 2015-07-07 | Lam Research Corporation | Plasma enhanced atomic layer deposition with pulsed plasma exposure |
| US20120149213A1 (en) | 2010-12-09 | 2012-06-14 | Lakshminarayana Nittala | Bottom up fill in high aspect ratio trenches |
| US9719169B2 (en) | 2010-12-20 | 2017-08-01 | Novellus Systems, Inc. | System and apparatus for flowable deposition in semiconductor fabrication |
| CN102647213B (zh) * | 2011-02-21 | 2015-03-11 | 华为技术有限公司 | 一种无线通信系统及方法 |
| US8846536B2 (en) | 2012-03-05 | 2014-09-30 | Novellus Systems, Inc. | Flowable oxide film with tunable wet etch rate |
| TWI595112B (zh) | 2012-10-23 | 2017-08-11 | 蘭姆研究公司 | 次飽和之原子層沉積及保形膜沉積 |
| US8691022B1 (en) | 2012-12-18 | 2014-04-08 | Lam Research Ag | Method and apparatus for processing wafer-shaped articles |
| US9870933B2 (en) | 2013-02-08 | 2018-01-16 | Lam Research Ag | Process and apparatus for treating surfaces of wafer-shaped articles |
| US8975089B1 (en) * | 2013-11-18 | 2015-03-10 | Avalanche Technology, Inc. | Method for forming MTJ memory element |
-
2014
- 2014-09-11 US US14/483,708 patent/US9627608B2/en active Active
-
2015
- 2015-09-08 KR KR1020150126980A patent/KR102450620B1/ko active IP Right Grant
- 2015-09-09 TW TW104129712A patent/TWI682458B/zh active
- 2015-09-11 CN CN201510578075.2A patent/CN105428231B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130337583A1 (en) * | 2012-05-31 | 2013-12-19 | Asm Ip Holding B.V. | Method for repairing damage of dielectric film by cyclic processes |
| US20140227804A1 (en) * | 2013-02-08 | 2014-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and Process to Remove Film from Semiconductor Devices |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI682458B (zh) | 2020-01-11 |
| CN105428231B (zh) | 2019-06-14 |
| US9627608B2 (en) | 2017-04-18 |
| US20160079521A1 (en) | 2016-03-17 |
| CN105428231A (zh) | 2016-03-23 |
| TW201626456A (zh) | 2016-07-16 |
| KR20160030856A (ko) | 2016-03-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102450620B1 (ko) | 최신식 메모리 디바이스들에 대한 유전체 보수 | |
| US11257674B2 (en) | Eliminating yield impact of stochastics in lithography | |
| US10784086B2 (en) | Cobalt etch back | |
| KR102447088B1 (ko) | 반도체 디바이스 제작에서의 주석 옥사이드 막들 | |
| KR102504770B1 (ko) | Ale 및 선택적인 증착을 사용하여 기판들 에칭 | |
| US11170997B2 (en) | Atomic layer deposition and etch for reducing roughness | |
| TWI699831B (zh) | 非等向性鎢蝕刻用方法及設備 | |
| JP7179172B6 (ja) | 半導体用途の構造体をエッチングするための方法 | |
| US11742212B2 (en) | Directional deposition in etch chamber | |
| CN105489529B (zh) | 用牺牲支撑材料无塌陷干燥高深宽比结构的系统和方法 | |
| JP2020529736A (ja) | 水平表面上におけるＳｉＮの選択的堆積 | |
| TWI790265B (zh) | 改良之金屬接觸定位結構 | |
| TWI786217B (zh) | 增強選擇性沉積製程 | |
| TWI775839B (zh) | 具有選擇性阻隔層的結構 | |
| KR20140077865A (ko) | 다중 패터닝을 위해 갭 충진을 이용하는 이미지 전환 | |
| TWI751326B (zh) | 自對準通孔處理流程 | |
| TWI774754B (zh) | 自對準觸點與閘極處理流程 | |
| TWI758464B (zh) | 含矽間隔物的選擇性形成 | |
| TWI858088B (zh) | 交替蝕刻與鈍化製程 | |
| TWI798215B (zh) | 選擇性側壁間隔物 | |
| JP2023516075A (ja) | ３端子垂直メモリ構造におけるチャネル層の保護 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |