TW201626456A - 用於新興記憶體裝置的介電修復 - Google Patents

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Abstract

系統與方法包括提供包括複數層級的非揮發性隨機存取記憶體(NVRAM)疊層。該等複數層級包括介電層與金屬層。將該NVRAM疊層的金屬層圖案化。此圖案化步驟對該介電層的側邊部分造成損壞。透過在該介電層的側邊部分上沉積介電材料來修復該介電層的側邊部分。

Description

用於新興記憶體裝置的介電修復
本發明係關於處理基板的系統與方法，更具體而言係關於在金屬蝕刻及/或清洗之後，用以修復半導體晶圓(例如記憶體裝置)的系統與方法。
提供於此之先前技術的敘述，係為了整體地呈現本發明之背景。在先前技術部分中敘述的成果之範圍內，本案列名之發明人的成果，以及在申請期間不適格作為先前技術之敘述觀點，皆非直接或間接地被承認係對抗本發明之先前技術。
電子裝置使用積體電路(包括記憶體)來儲存資料。常用於電子裝置中的記憶體之一類型為動態隨機存取記憶體(DRAM)。DRAM將每個位元資料儲存在積體電路內的個別的電容器中。該電容器可充電或放電，這代表位元的兩個值。由於未導通的電晶體漏電，電容器將緩慢地放電，而除非該電容器的電荷被週期性地恢復，否則資訊最後可能消失。
與靜態RAM(SRAM)中的四或六個電晶體相比，各DRAM單元包括一電晶體以及一電容器。這允許DRAM達到非常高的儲存密度。因為當移除電源時資料會消失，故DRAM為揮發性記憶體(與非揮發性記憶體相對)，與快閃記憶體不同。
若干新興記憶體裝置可能取代DRAM。例如，DRAM的取代者包括非揮發性RAM (NVRAM) 裝置，例如電阻式RAM (RRAM 或 ReRAM)、磁阻式RAM (MRAM)、鐵電RAM (FRAM 或FeRAM)、自旋轉移磁矩RAM (STT-RAM)、以及 相變 RAM (PC-RAM)。雖然接下來的敘述與  STT-RAM有關，但該敘述可適用於其他類型的 NVRAM裝置。
基板處理系統用於在基板(例如半導體晶圓)上沉積並蝕刻薄膜層。在處理期間可使用光阻劑及/或硬遮罩層，以在蝕刻期間保護半導體晶圓的下方層級。完成金屬蝕刻之後，將該光阻劑及/或硬遮罩層移除。在一些情況中，該光阻劑或硬遮罩層無法在金屬蝕刻及/或清洗前間完全地保護下方層級，且部分的下方層級中之一或更多者受損壞，而這會造成層級材料中的缺陷，或造成記憶體裝置失效。
現參考圖1A到1C，呈現MRAM蝕刻順序之一範例。在圖1A中，MRAM疊層10包括基板14、氧化物層18、下電極22、固定磁性層26、磁性穿隧接面(MTJ)層30、自由磁性層32、上電極34、及光阻劑遮罩38。在圖1B，呈現蝕刻上電極34與自由磁性層32之後的MRAM疊層10。在圖1C中，在自由磁性層32、上電極34、及光阻劑遮罩38的上方沉積硬遮罩42。在後續步驟中，硬遮罩42用於蝕刻剩餘的層級，包括氧化物層18、下電極22、固定磁性層26、及MTJ30。
現參考圖2，呈現STT-RAM疊層50之範例。STT-RAM疊層50包括難以蝕刻的非揮發性金屬。STT-RAM疊層50包括下電極52，包括鉭(Ta)及/或氮化鉭(TaN)的組合。STT-RAM疊層50更包括固定或栓固(pinned)磁性多層54，其包括鉑(Pt)、錳(Mn)、鈷(Co)、鐵(Fe)、及釕(Ru)的組合。STT-RAM疊層50更包括自由磁性多層60，其包括鎳(Ni)、 Fe、 Co、 鈀 (Pd)、硼 (B) 及 Ru的組合。STT-RAM疊層50更包括上電極62，其包括Ta及/或TaN。將該等多層沉積為薄的膜，並蝕刻而形成垂直柱狀物。這僅為一範例，且其他材料的組合對STT-RAM疊層係可能的。
透過一般由介電材料(例如氧化鎂(MgO)或氧化鋁(Al2 O3 ))所製成的MTJ層66，將該等兩磁性多層彼此分開。使用作為MTJ層66的介電材料可為非常高品質且結晶態的介電材料，自旋極化電流前進通過該材料而改變自由磁性多層60的磁化強度。使用作為MTJ層66的介電材料可能因暴露到電漿蝕刻物種(例如鹵化物、氧、氫、或其他蝕刻劑)而被蝕刻或受損。同樣地，當暴露到水氣與含水的製程時，STT-RAM疊層50中的材料可能被降解。例如當暴露到氧、水氣、或其他含水的製程時，含Fe層(或其他容易被氧化的金屬)可能被降解。因為金屬沉積物會導致短路，所以使用作為MTJ層66的介電材料亦受到蝕刻期間的任何側壁沉積物影響。
因為STT-RAM疊層50 中的含金屬層與MTJ層66易受損害影響，所以在建立該垂直柱狀物所要求的金屬蝕刻及/或清洗步驟期間，可使用的製程與化學品有限。一般的化學性限制包括無鹵化物、氫、氧、或水溶液。此化學性限制淘汰許多用於金屬蝕刻或介電質沉積處理的常見化學品。此外，通常較佳的係具有整合的沉積與蝕刻系統，使得疊層可在暴露到空氣之前被封裝。
一方法包括下列步驟:提供包括複數層級的非揮發性隨機存取記憶體(NVRAM)疊層。該等複數層級包括介電層與金屬層。將該NVRAM疊層的金屬層圖案化。此圖案化步驟對該介電層的側邊部分造成損壞。透過在該介電層的側邊部分上沉積介電材料來修復該介電層的側邊部分。
在其他特徵中，修復該介電層之步驟包括使用可流動式薄膜沉積處理來沉積該介電材料。該可流動式薄膜沉積處理包括介電質前驅物的水解反應，之後接續縮合反應，以形成網狀介電質(networked dielectric)。
在其他特徵中，修復該介電層之步驟包括使用選擇性原子層沉積(ALD)處理與選擇性化學氣相沉積(CVD)處理中之至少一者來沉積該介電材料。相較於在該金屬層上，該選擇性ALD處理與選擇性CVD處理中之至少一者優先地沉積在該介電層上。與對該金屬層相比，該選擇性ALD處理與選擇性CVD處理中之至少一者對該介電層具有較短的成核延遲期間。
在其他特徵中，該NVRAM疊層包括下列各項中之一者:電阻式RAM、磁阻式RAM、鐵電RAM、自旋轉移磁矩RAM、以及 相變 RAM。該方法更包括在該圖案化步驟之後以及在該修復步驟之前，清洗該NVRAM疊層。該清洗步驟包括下列各項中之至少一者:將在該NVRAM疊層的至少一部分上的金屬殘餘物移除；以及將在該NVRAM疊層的至少一部分上的非金屬蝕刻殘餘物移除。
在其他特徵中，該方法包括在該圖案化步驟之後以及在該修復步驟之前，對該NVRAM疊層進行預處理。該預處理步驟包括下列各項中之至少一者:對該NVRAM疊層的一部分建立表面終端(surface termination)；以及添加表面物種或原子層到該NVRAM疊層的一部分。
在其他特徵中，該表面物種或原子層係沉積在該介電層上，以增強該介電材料的沉積作用。該表面物種或原子層係沉積在該金屬層上，以抑制該介電材料在該金屬層上的沉積作用。
在其他特徵中，該NVRAM疊層包括自旋轉移磁矩RAM。該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開。該MTJ層包括氧化鎂(MgO)與氧化鋁(Al2 O3 )中之一者。
在其他特徵中，該方法包括在該修復步驟之後將該介電材料固化。該固化步驟包括熱處理與紫外光(UV)輔助熱處理中之至少一者。該固化步驟進行引發或完成該介電材料的化學轉化中之至少一者。該固化步驟執行該介電材料與該介電層的介電交聯反應(dielectric cross-linking)。該固化步驟引發介電材料的介電再結晶作用。
在其他特徵中，該介電層包括第一介電材料。在修復步驟期間，透過蝕刻而將該第一介電材料的一部份移除，該NVRAM疊層的介電層被側向地凹入。該方法包括以第二介電材料來取代該第一介電材料的被移除的部份。
在其他特徵中，該NVRAM疊層包括自旋轉移磁矩RAM，且該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開。該方法包括在使用時使穿隧電流流經該介電材料。
在其他特徵中，蝕刻而側向地凹入該介電層之步驟包括溼式蝕刻或乾式蝕刻中之至少一者。該圖案化與介電質修復步驟係在單一個基板處理工具的一或更多的模組中執行，而未在期間中暴露到空氣。
一基板處理工具，包括一第一處理站，其用以接收包括複數層級的非揮發性隨機存取記憶體(NVRAM)疊層。該等複數層級包括介電層與金屬層。該第一處理站將該NVRAM疊層的金屬層圖案化。此圖案化步驟對該介電層的側邊部分造成損壞。一第二處理站，其用以透過在該介電層的側邊部分上沉積介電材料來修復該介電層的側邊部分。
在其他特徵中，該第二處理站透過使用可流動式薄膜沉積處理來沉積該介電材料，以修復該介電層。該可流動式薄膜沉積處理包括介電質前驅物的水解反應，之後接續縮合反應，以形成網狀介電質。該第二處理站透過下列方式修復該介電層:使用選擇性原子層沉積(ALD)處理與選擇性化學氣相沉積(CVD)處理中之至少一者來沉積該介電材料。
在其他特徵中，相較於在該金屬層上，該選擇性ALD處理與選擇性CVD處理中之至少一者優先地在該介電層上沉積薄膜。與對該金屬層相比，該選擇性ALD處理與選擇性CVD處理中之至少一者對該介電層具有較短的成核延遲期間。該NVRAM疊層包括下列各項中之一者:電阻式RAM、磁阻式RAM、鐵電RAM、自旋轉移磁矩RAM、以及相變 RAM。
在其他特徵中，在該圖案化步驟之後以及在該修復步驟之前，一第三處理站清洗該NVRAM疊層。該清洗步驟包括下列各項中之至少一者:將在該NVRAM疊層的至少一部分上的金屬殘餘物移除；以及將在該NVRAM疊層的至少一部分上的非金屬蝕刻殘餘物移除。
在其他特徵中，在該圖案化步驟之後以及在該修復步驟之前，一第三處理站對該NVRAM疊層進行預處理。該預處理步驟包括下列各項中之至少一者:對該NVRAM疊層的一部分建立表面終端；以及添加表面物種或原子層到該NVRAM疊層的一部分。
在其他特徵中，該表面物種或原子層係沉積在該介電層上，以增強該介電材料的沉積作用。該表面物種或原子層係沉積在該金屬層上，以抑制該介電材料在該金屬層上的沉積作用。
在其他特徵中，該NVRAM疊層包括自旋轉移磁矩RAM。該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開。該MTJ層包括氧化鎂(MgO)與氧化鋁(Al2 O3 )中之一者。
在其他特徵中，在該修復步驟之後，一第三處理站將該介電材料固化。該固化步驟包括熱處理與紫外光(UV)輔助熱處理中之至少一者。該固化步驟進行引發或完成該介電材料的化學轉化中之至少一者。該固化步驟執行該介電材料與該介電層的介電交聯反應。該固化步驟引發介電材料的介電再結晶作用。
在其他特徵中，該介電層包括第一介電材料。在該第二處理站中的修復期間，透過蝕刻而將該第一介電材料的一部份移除，該NVRAM疊層的介電層被側向地凹入。一第三處理站以第二介電材料來取代該第一介電材料的被移除的部份。
在其他特徵中，該NVRAM疊層包括自旋轉移磁矩RAM，且該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開，且其中穿隧電流在使用時流經該介電材料。
在其他特徵中，蝕刻而側向地凹入該介電層之步驟包括溼式蝕刻或乾式蝕刻中之至少一者。該NVRAM疊層在該第一與第二處理站之間移動，而未在期間中暴露到空氣。
透過實施方式、申請專利範圍、與圖式，本發明的更多可應用性領域將變得明顯。該實施方式與特定的範例僅欲作為範例用途，且不欲限制本發明之範圍。
在一些範例中，在執行金屬蝕刻處理及/或清洗處理之後，根據本發明的系統與方法在非揮發性RAM(NVRAM)的整合流程中使用介電修復步驟。因為能夠在破壞發生之後修復介電層或取代該介電層中受損的材料，所以為金屬蝕刻及/或清洗步驟之最佳化提供額外的自由度(freedom)。如前述，為了最小化對該介電層(例如STT-RAM裝置中的金屬穿隧接面(MTJ)層30)的破壞，這些步驟目前係受限的。若對該介電層的損壞可被修復、或受損材料可被取代，則可使用更多種的金屬蝕刻及/或清洗處理。
現參考圖3，呈現在金屬蝕刻及/或清洗之後將NVRAM疊層的介電層之一部分修復或取代的方法110。在112，提供NVRAM疊層，且其包括設置在上與下電極之間的介電層(例如MTJ層)。在116，將整個NVRAM疊層圖案化(包括執行位於該介電層上方及/或下方的層級的金屬蝕刻及/或清洗)。在118，可在該NVRAM疊層上執行預處理或預清洗步驟。在120，修復受損的介電層，或蝕刻並取代受損的介電層的一部分。在126，將該NVRAM疊層固化。
在一些範例中，介電質修復之步驟可使用選擇性可流動式薄膜處理來完成。例如，適當的選擇性可流動式薄膜處理描述於共同受讓的美國專利案第8187951號， 案名為「CVD Flowable Gap Fill」，公告日為2012年5月29日； 共同受讓的美國專利公開號第2012/0149213號，案名為「Bottom Up Fill in High Aspect Ratio Trenches」， 公開日為2012年6月14日; 共同受讓的美國專利公開號第2012/0161405號，案名為「System and Apparatus for Flowable Deposition in Semiconductor Fabrication」， 公開日為2012年6月28日; 共同受讓的美國專利案第 8481403號，案名為「Flowable Film Dielectric Gap Fill Process」，公告日為2013年7月9日; 共同受讓的美國專利案第8580697號，案名為「CVD Flowable Gap Fill」，公告日為2013年11月12日，所有該等案件以全文加入本案之參考資料。
選擇性 CVD 沉積之範例包括共同受讓的美國專利案第7883739號，案名為「Method for Strengthening Adhesion Between Dielectric Layers Formed Adjacent to Metal Layers」，且公告日為2011年2月8日; 第8586133號，案名為「Method for Strengthening Adhesion Between Dielectric Layers Formed Adjacent to Metal Layers」，且公告日為2013年11月19日; 以及第8808791號，案名為「Method for Strengthening Adhesion Between Dielectric Layers Formed Adjacent to Metal Layers」，且公告日為2014年8月19日，所有該等案件以全文加入本案之參考資料。ALD的範例包括共同受讓的美國專利申請案序號第 2014/0120737號，案名為「Sub-saturated Atomic Layer Deposition and Conformal Film Deposition」，且公開日為2014年5月1日; 以及第 2014/0113457號，案名為「Plasma Enhanced Atomic Layer Deposition with Pulsed Plasma Exposure」，且公開日為2014年4月24日。  選擇性沉積的其他範例包括G. N. Parsons 等人， 「Selective deposition of silicon by plasma enhanced chemical vapor deposition using pulsed silane flow」，Applied Physics Letters  59期 (1991年): 2458-2546 ; 以及L.L. Smith、W.W. Read、C.S. Yang等人，「Plasma enhanced selective area microcrystalline silicon deposition on hydrogenated amorphous silicon: Surface modification for controlled nucleation」Journal of Vacuum Science & Technology A 16(3)期(1998年):1316-1320。
可想見的係，可使用其他沉積處理，只要該處理對在現存介電層上(而非在暴露的金屬層上)的沉積作用具有選擇性，並產生高品質的介電材料。在一些範例中，該介電質修復或取代模組，坐落在和蝕刻模組相同的工具系統中，使得在金屬蝕刻與介電質修復處理之間沒有空氣破壞(air break)。
在一些範例中，在執行金屬蝕刻及/或清洗處理之後，本發明所述之系統與方法使用介電修復步驟。此方法允許更簡單且更多變化的蝕刻處理(造成若干介電質損壞)，然後使用修復步驟以將受損介電層的品質提高到可接受的程度。
所需的修復處理的種類取決於介電材料與所產生之損壞的類型。該損壞包括由於移除材料而過切(undercutting)介電層；在暴露到蝕刻處理的介電材料中產生凹洞或孔口；介電質的過度氧化作用產生非化學計量的組成物；優先移除介電質中的「金屬」原子產生非化學計量的組成物(例如從MgO中移除Mg)；介電質的氫化作用產生材料中的M-OH物種(其中M可為Mg、Al等)；以及損壞介電質的晶格結構，例如改變晶格方向或產生非晶材料。
在一些範例中，透過可流動式薄膜處理來執行該介電修復之步驟。在該可流動式薄膜處理中，沉積處理可從溶膠-凝膠水解與縮合反應開始，該等反應為許多介電質的已知的反應路徑。該溶膠-凝膠處理涉及水解介電前驅物(例如使乙醇鎂，Mg(OC2 H5 )2 ，轉換成 Mg(OH)2 )；將介電單體摻入膠體溶液(溶膠)(例如Mg(OH)2 在水、乙醇及/或其他溶劑中)， 其在縮合反應導致介電聚合物的形成時作為集成網狀物(integrated  network)(或凝膠)的來源。雖然該處理亦稱為可流動式氧化物處理，但其可用於沉積氧化物之外的材料。更具體而言，該可流動式薄膜處理亦可沉積氮化物、氮氧化物、鈣鈦礦(perovskite)及更多(例如二氧化矽(SiO2 )、SiON、 SiC、過氧化鎂 (MgO)、氧化鋁(Al2 O3 ) 、鈦酸鉛鋯(PZT)、鈦酸鍶鋇(BST))。
雖然最常見的水解劑為水，但該沉積處理亦可在非水性混合物(即不需要水的混合物)中執行。其他非水性水解劑之範例包括酸類、醇類、醚類、二醇類、醋酸鹽類、及胺類。
該可流動式薄膜處理可用於僅在現存介電質上選擇性地沉積介電材料，而不在暴露的含金屬層上。與對若干金屬(例如Cu、Co)相比，該可流動式薄膜處理對介電材料(例如矽 (Si)、 二氧化矽(SiO2 )、氧化鎂 (MgO)、氧化鋁 (Al2O3)、極低 k 介電質 (ULK))上的沉積作用具有較短的成核延遲(或孕育時間)，這表示可使用選擇性沉積處理。
該可流動式薄膜處理亦可用於選擇性沉積在小的、凹入的特徵部中 (相對於在平坦的、開放的表面上的沉積作用)，且其不受特徵部或表面的定向影響。因為毛細管冷凝現象(capillary condensation)的特性，該可流動式薄膜處理優先地沉積在最小的特徵部(例如溝槽、穿孔)中。這表示該薄膜將沉積並填充受損介電質中的過切的區域或凹孔，而不在場區或側壁區域上沉積連續薄膜。該可流動式氧化物處理的參數主要由下列各項控制:基板溫度、反應物流速、腔室壓力、反應物分壓、反應物的類型與濃度、以及催化劑的類型與濃度。
在其他特徵中，使用其他處理以實現該介電修復步驟，例如選擇性CVD、ALD、或以溶液為主的處理。
在一些範例中，金屬殘餘物在蝕刻之後留在側壁上，且在蝕刻步驟之後與在介電修復步驟之前，使用清洗步驟將該金屬殘餘物移除。蝕刻後清洗步驟的範例揭露於共同受讓的美國專利申請序號第2014/0048108 號，案名為「Method of Dielectric Film Treatment」且公開日為 2014年2月20日; 第2014/0182636號，案名為「Method and Apparatus for Processing Wafer-shaped Articles」且公開日為2014年2月20; 以及第2014/0227884號，案名為「Process and Apparatus for Treating Surfaces of Wafer-Shaped Articles」且公開日為2014年8月14日，所有該等案件以全文加入本案之參考資料。
後續的修復步驟沉積新的、高品質的介電材料或透過下列動作修復受損的介電質:透過使該層成為理想配比(stoichiometric)、並透過減少懸空鍵、或透過再結晶作用。該修復步驟並非企圖將蝕刻殘餘物(會抑制介電質沉積作用或在表面上留下不樂見的材料)移除，亦非企圖將金屬殘餘物(會導致電氣短路)移除。因此，該介電修復處理包括複數個步驟，不僅是介電質沉積步驟。
在蝕刻及/或清洗步驟之後，在沉積處理之前需要預處理步驟以為暴露的介電質或含金屬表面做準備(即移除表面污染物或添加所需的表面物種)。預處理步驟亦可用於增強沉積作用的選擇性，使得新的沉積作用僅發生在現存介電質上，且不發生在暴露的金屬表面上。選擇性預處理可用於對現存介電表面或金屬表面進行處理(即該預處理增強介電表面上的沉積作用，或阻止金屬上的沉積作用)。在一些範例中，親水性表面物種將縮短可流動式薄膜處理的成核延遲。疏水性表面物種通常具有相反的效果並延長該成核延遲。可在現存介電表面上建立親水性表面終端，及/或在現存金屬表面上建立疏水性表面終端。在一範例中，可將該介電表面暴露到親水性蒸氣(例如在現存MgO上形成Mg-OH表面終端的含氫氣體)以提高親水性。在另一範例中，可將該金屬表面暴露到疏水性物種以提高其疏水性。這些範例可促進在現存介電表面上的更短的成核延遲(比在暴露金屬表面上更短)，以增強該可流動式薄膜沉積處理的選擇性。該預處理步驟可為蒸氣相、或以溶液為主的處理。蒸氣相預處理可包含惰性氣體、化學性反應氣體、或來自遠端或直接電漿的物種。該預處理的蒸氣可從液體產生，該液體被蒸發並且被作為氣體而輸送到表面。以溶液為主的處理可用於在現存介電質與金屬表面中之一或兩者上產生自組裝單層。該自組裝單層可改質以具有親水性或疏水性終端基團，進而控制暴露到後續之可流動式薄膜沉積處理的表面物種。
在一些範例中，在該沉積處理步驟之後執行固化步驟。該固化步驟可用於將副產物或多餘的反應物從新沉積的介電質上移除，可用於進一步進行介電質交聯反應、可用於引發介電質再結晶作用、及/或可用於改善其他材料的品質。例如，固化可用於密化(densify)該介電質。在另一範例中，固化可用於將介電質從非晶或多晶轉化成單晶。固化亦可用於引發或完成化學轉化。例如，若在介電修復步驟期間沉積MgOx Ny 材料，則該固化步驟可用於將該材料完全地轉化成MgO。在一些範例中，該固化步驟包括熱處理、UV輔助熱處理、電漿輔助熱處理、或其他固化方法，且可在惰性或反應性環境中進行。
現參考圖4A-4C，呈現在處理期間的NVRAM 疊層 150，例如  STT-RAM疊層。NVRAM 疊層 150呈現為包括下電極152、固定磁性層154、自由磁性層160、及上電極162。介電層166(例如MTJ)配置在自由磁性層160與固定磁性層154之間。
在圖4A與4B中，呈現NVRAM 疊層 150，其中介電層166在金屬蝕刻及/或清洗之後受損壞。在圖4C中，呈現將受損的介電質修復之後的NVRAM 疊層 150。
現參考圖5A-5C，呈現在處理期間的NVRAM 疊層 250，例如  STT-RAM疊層。NVRAM 疊層 250呈現為包括下電極252、固定磁性層254、自由磁性層260、及上電極262。介電層266(例如MTJ)配置在自由磁性層260與固定磁性層254之間。
在圖5A與5B中，呈現NVRAM 疊層 150，其中在金屬蝕刻及/或清洗之後將對介電層266的損壞移除，而產生凹口(呈現在270)。在圖5C中，呈現使用介電材料274將凹口270修復之後的NVRAM 疊層 150。
在其他範例中，對帶有可取代氧化物層(位於將設置介電層之處)的NVRAM 疊層進行蝕刻。可選擇該可取代氧化物層的性質，以避免或明顯地減少電子穿隧。可選擇該可取代氧化物層，使其透過等向性濕式或乾式蝕刻技術來移除。在圖案化該NVRAM 疊層之後，在不利地影響結構性整體之前，盡可能地將該可取代氧化物層側向地凹入更深。然後該介電修復處理使用高品質的氧化物再填充該可取代氧化物層。NVRAM裝置的穿隧電流流經新嵌入的材料，而非流經中央的柱狀物，該柱狀物仍包括較低品質的可取代氧化物層。
現參考圖6，呈現使用帶有可取代氧化物層的NVRAM疊層的修復方法310。在因為金屬蝕刻及/或清洗而招致損壞之後，將該可取代氧化物層的一部分移除，並使用介電材料將其取代，以修復該NVRAM疊層。在312，提供NVRAM疊層，其包括設置在上與下電極(及/或該固定與自由磁性層)之間的可取代氧化物層。在316，將該NVRAM疊層圖案化，包括執行該可取代氧化物層上方及/或下方的層級的金屬蝕刻及/或清洗。損壞可能發生在先前的該等步驟中。
在318，執行側向蝕刻，以將至少若干的該可取代氧化物層移除。在320，可取捨地對該NVRAM疊層進行清洗或預處理，如下進一步描述。在324，沉積介電材料以取代該可取代氧化物層的被蝕刻部分。在328，可取捨地將該NVRAM疊層固化。
現參考圖7A-7C，呈現在處理期間的NVRAM 疊層 400，例如  STT-RAM疊層。NVRAM 疊層400呈現為包括下電極402、固定磁性層404、自由磁性層410、及上電極412。介電層416(例如磁性穿隧接面)配置在自由磁性層410與固定磁性層404之間。
在圖7A中，呈現介電層416受損壞的NVRAM 疊層 400。在圖7B中，使用蝕刻將介電層416’的損壞移除，而產生呈現於430-1與430-2的凹口。在圖7C中，呈現使用介電材料440-1與440-2修復凹口430-1與430-2之後的NVRAM 疊層 400。
可流動式薄膜沉積物選擇性地沉積在許多介電表面上，且在大部分的金屬表面上無或極少沉積物。在不同基板上的成核延遲(或孕育時間) (這決定介電質與金屬之間的選擇性)可被前驅物、催化劑、與預處理的選擇來影響。例如，就可流動式低k SiCOH而言，對在ULK介電質上的沉積作用有良好的選擇性，且在Cu 或 Co上無沉積作用。
亦可控制可流動式薄膜沉積以選擇性沉積在較小的特徵部中，而在較大的特徵部中或在全面性表面上無沉積作用。可流動式薄膜沉積處理的毛細管冷凝現象會因許多前驅物與處理狀態而發生。然而，冷凝現象的總量可由反應物相對於其飽和蒸汽壓(對於所給定的沉積溫度為定值) 的分壓來控制。可透過改變該等分壓來調節填充速率對於臨界尺寸的相依性。調節該選擇性可將僅沉積在凹入、受損介電質區域中，而在開放空間或全面性表面上無沉積作用的可能性提高。
現參考圖8A，呈現說明基板處理工具500之範例的功能性方塊圖。基板處理工具500包括輸入裝載部502。基板通過埠口504而引入輸入裝載部502中。在基板坐落在輸入裝載部502之後，將埠口504與埠口506關閉，並可使用閥508與泵浦510將輸入裝載部502中的壓力降低，以實質上匹配基板處理工具500中的壓力。
之後，可將埠口506開啟，並使用機器人或另一裝置將該基板裝載進複數個處理站514-1、 514-2、 …、及 514-P(總稱為處理站514)中的第一者，其中P為大於1的整數。處理站514可設置以執行該等處理步驟，以修復介電層、或蝕刻並取代至少若干的受損介電層，如圖3與6中之前述。一或更多的處理站514可使用電漿處理基板，如下所述。
可使用指引機制518以將該基板指引到處理站514的下一站，且另一基板可裝載進入處理站514-1。暴露到電漿之步驟係在處理站514的另一站(例如處理站514-2)中執行。
處理站514的其他該等站可用於執行基板的另外的處理。在執行處理站514-P的最後一站中的處理之後，可使用機器人或其他裝置將該基板移動通過埠口522到輸出裝載部524中。將埠口522關閉，並將埠口526開啟以允許將該基板從基板處理工具500中移開。可使用閥530與泵浦532以控制輸出裝載部524中的壓力。換句話說，在開啟埠口522之前，輸出裝載部524中的壓力可實質上相等於基板處理工具500。
現參考圖8B，工具控制器550與下列各者交流:與該等處理站相關的站控制器552、指引機制554(用以指引基板)、一或更多的機器人556(用以視所需移動基板)、以及一或更多的裝載閘560。工具控制器550使用指引機制554、機器人556、以及裝載閘560使該等基板的移動協調，以順序地處理該等基板。站控制器552使該等基板在該等處理站中的處理協調。
現參考圖9，呈現用於執行沉積處理、蝕刻、或其他處理的該等處理站的其中一站的範例。處理站610包括處理腔室612。可使用氣體分配裝置614(例如噴淋頭或其他裝置)將氣體供應到處理腔室612。基板618(例如半導體晶圓)可在處理期間設置在基板固持器616上。基板固持器616可包括支座、靜電卡盤、機械卡盤、或其他類型的基板固持器。
氣體輸送系統620 包括一或更多的氣體來源 622-1、622-2、…、及 622-N (整體為氣體來源 622)，其中 N為大於1的整數。可使用閥624-1、 624-2、…、及624-N (整體為閥 624)；質流控制器626-1、 626-2、 …、 及 626-N (整體質流控制器626)；或其他流量控制裝置 ，以將前驅物、反應氣體、惰性氣體、沖洗氣體、及其中的混合物可控制地供應到集流腔630中，而集流腔630將氣體混合物供應到處理腔室 612中。
控制器640可用於偵測製程參數，例如溫度、壓力等(使用感測器641)以及用於控制製程時程。控制器640可用於控制製程裝置，例如氣體輸送系統620、支座加熱器642、及/或電漿產生器646。控制器640亦可用於使用閥650與泵浦652來將處理腔室612排空。
RF電漿產生器646在處理腔室中產生RF電漿。RF電漿產生器646可為電感式或電容式RF電漿產生器。在一些範例中，RF電漿產生器646可包括RF供應器660、以及匹配與分配網路664。雖然RF電漿產生器646呈現為連接到氣體分配裝置614，其中該支座可接地或不接地，但RF產生器646可連接到基板固持器616，且氣體分配裝置614可接地或不接地。
現參考圖10，呈現用於固化的處理站700之範例。處理站700包括處理腔室702、基板固持器704(例如支座)、紫外光來源706、及/或用以加熱基板的加熱器708。感測器710可用以偵測處理腔室702內的條件。例如，感測器710可偵測基板的溫度。控制器712可用於控制固化處理。處理站700包括用以輸送處理氣體或沖洗氣體的氣體輸送系統(未顯示)。
在一些實施例中，控制器為系統的一部分，而系統為前述範例之一部分。此種系統包含半導體處理設備，其包括:處理工具(或複數處理工具)、腔室(或複數腔室)、用以處理的工作台(或複數工作台)、及/或特定處理元件(例如晶圓支座、氣流系統等)。這些系統可與電子設備結合，以在處理半導體晶圓或基板之前、期間、與之後，控制系統的操作。該等電子設備可稱為「控制器」，其可控制系統(或複數系統)的各種元件或子部件。根據製程要求及/或系統的類型，可將該控制器編程式，以控制前述之任何處理，包括處理氣體的輸送、溫度設定(例如加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流速設定、流體輸送設定、定位與操作設定、進出工具及連接至特定系統或與特定系統透過介面接合的其他傳送工具及/或負載鎖室之晶圓傳送。
總的來說，該控制器可界定為具有接收指令、發送指令、控制操作、允許清潔操作、允許終點量測等之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。。該積體電路可包括儲存程式指令的韌體形式的晶片、數位訊號處理器(DSPs)、定義為特殊應用積體電路(ASICs)的晶片、及/或執行程式指令(例如軟體)的一或更多的微處理器、或微控制器。程式指令可為以各種個別的設定(或程式檔案)傳送到該控制器的指令，其定義用以在半導體晶圓上、或針對半導體晶圓、或對系統執行特定製程的操作參數。。在一些實施例中，該等操作參數為配方的一部分，該配方由製程工程師定義以在下列各項之製造期間完成一或更多的處理步驟:一或更多的層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓的晶粒。
在一些實施例中，該控制器可為電腦之一部分或與其連結，該電腦與系統整合、連結、或建立網路到系統、或其中之組合。例如，該控制器可在「雲端」中、或在晶圓廠主電腦系統之全部或一部分中，可允許晶圓處理的遠端存取。該電腦能夠遠端存取系統，以監控製程操作之目前進度、檢視先前製程操作之歷史、從大量製程操作檢視趨勢或效能度量指標，用以改變當前處理的參數、用以設定接續當前處理的處理步驟、或用以開啟新的處理。在一些範例中，遠端電腦(例如伺服器)可利用網路將製程配方提供到系統，該網路可包括區域網路或網際網路。該遠端電腦可包括使用者介面，允許參數及/或設定的輸入或程式化、而之後參數及/或設定從該遠端電腦傳遞到該系統。在一些範例中，該控制器接收資料形式的指令，其規定參數，用於在一或更多的操作中待執行的各個處理步驟。應知悉的係，針對欲執行之處理的類型、以及工具的類型來規定該等參數，而該控制器係配置以控制、或與該者交流。因此，如上所述，可將該控制器分散，例如透過組合一或更多的分散式控制器，該者以網路連結在一起，並針對相同的目的(例如本文中描述之處理與控制項)而運作。用於此種目的之分散式控制器的範例為，一腔室上的一或更多的積體電路與一或更多的分離地放置(例如在平台層級、或為遠端電腦的一部分)的積體電路交流，該者結合以控制該腔室上的處理。
不限制地，例示性系統可包括電漿蝕刻腔室或模組、沉積腔室或模組、旋轉沖洗腔室或模組、金屬電鍍腔室或模組、清洗腔室或模組、斜面邊緣蝕刻腔室或模組、物理氣相沉積(PVD)腔室或模組、化學氣相沉積(CVD)腔室或模組、原子層沉積(ALD)腔室或模組、原子層蝕刻(ALE)腔室或模組、離子植入腔室或模組、徑跡(track)腔室或模組、以及使用於半導體晶圓之製造及/或加工或與其相關的任何其他半導體處理系統。
如上所載，根據欲使用工具執行的單數或複數的處理步驟，該控制器可與下列之一或更多者交流:其他工具電路或模組、其他工具組件、叢集工具、其他工具介面、相鄰的工具、附近的工具、坐落在整個工廠的工具、主電腦、另一控制器、或用於材料傳送的工具，其在半導體製程工廠中將晶圓之容器帶進或帶出工具位置、及/或負載埠。
10‧‧‧MRAM疊層
14‧‧‧基板
18‧‧‧氧化物層
22‧‧‧下電極
26‧‧‧固定磁性層
30‧‧‧MTJ層
32‧‧‧自由磁性層
34‧‧‧上電極
38‧‧‧光阻劑遮罩
42‧‧‧硬遮罩
50‧‧‧STT-RAM疊層
52‧‧‧下電極
54‧‧‧固定或栓固磁性多層
60‧‧‧自由磁性多層
62‧‧‧上電極
66‧‧‧MTJ層
110‧‧‧方法
112‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
126‧‧‧步驟
150‧‧‧NVRAM疊層
152‧‧‧下電極
154‧‧‧固定磁性層
160‧‧‧自由磁性層
162‧‧‧上電極
166‧‧‧介電層
250‧‧‧NVRAM疊層
252‧‧‧下電極
254‧‧‧固定磁性層
260‧‧‧自由磁性層
262‧‧‧上電極
266‧‧‧介電層
270‧‧‧凹口
274‧‧‧介電材料
310‧‧‧方法
312‧‧‧步驟
316‧‧‧步驟
318‧‧‧步驟
320‧‧‧步驟
324‧‧‧步驟
328‧‧‧步驟
400‧‧‧NVRAM疊層
402‧‧‧下電極
404‧‧‧固定磁性層
410‧‧‧自由磁性層
412‧‧‧上電極
416‧‧‧介電層
416’‧‧‧介電層
430-1‧‧‧凹口
430-2‧‧‧凹口
440-1‧‧‧介電材料
440-2‧‧‧介電材料
500‧‧‧基板處理工具
502‧‧‧輸入裝載部
504‧‧‧埠口
506‧‧‧埠口
508‧‧‧閥
510‧‧‧泵浦
514‧‧‧處理站
518‧‧‧指引機制
522‧‧‧埠口
524‧‧‧輸出裝載部
526‧‧‧埠口
530‧‧‧閥
532‧‧‧泵浦
550‧‧‧工具控制器
552‧‧‧站控制器
554‧‧‧指引機制
556‧‧‧機器人
560‧‧‧裝載閘
610‧‧‧處理站
612‧‧‧處理腔室
614‧‧‧氣體分配裝置
616‧‧‧基板固持器
618‧‧‧基板
620‧‧‧氣體輸送系統
622‧‧‧氣體來源
624‧‧‧閥
626‧‧‧MFC
630‧‧‧集流腔
640‧‧‧控制器
641‧‧‧感測器
642‧‧‧支座加熱器
646‧‧‧RF電漿產生器
660‧‧‧RF供應器
664‧‧‧匹配與分配網路
650‧‧‧閥
652‧‧‧泵浦
700‧‧‧處理站
702‧‧‧處理腔室
704‧‧‧基板固持器
706‧‧‧紫外光來源
708‧‧‧加熱器
710‧‧‧感測器
712‧‧‧控制器
透過實施方式與隨附圖式，將更完整地理解本發明，其中:
圖1A-1C根據先前技術描繪在金屬蝕刻及/或清洗期間的MRAM疊層之範例；
圖2描繪根據先前技術的STT-RAM疊層之範例；
圖3根據本發明描繪方法之範例，其用以在金屬蝕刻及/或清洗之後，修復或取代NVRAM疊層的介電層的一部分。
圖4A描繪NVRAM疊層(例如STT-RAM疊層)的範例，其中在金屬蝕刻及/或清洗之後介電層(例如MTJ層)受損壞；
圖4B為受損的介電層的側剖面圖之範例；
圖4C為根據本發明的修復之後的介電層之側剖面圖之範例；
圖5A描繪NVRAM疊層(例如STT-RAM疊層)的範例， 其中一部分的介電層(其在金屬蝕刻及/或清洗之後受損壞)被移除；
圖5B為部分被移除的介電層的側剖面圖之範例；
圖5C為根據本發明將若干受損部分取代之後的介電層的側剖面圖之範例；
圖6根據本發明描繪方法之範例，該方法使用帶有可更換介電層的NVRAM疊層，並且在金屬蝕刻級/或清洗之後，側向蝕刻並取代該可取代介電層之一部分；
圖7A描繪STT-RAM疊層之範例，其中一部份的介電層(其在金屬蝕刻及/或清洗之後受損壞)被移除；
圖7B為部分被移除的介電層的側剖面圖之範例；
圖7C為根據本發明將若干受損部分取代之後的介電層的側剖面圖之範例；
圖8A與8B為基板處理工具之範例的功能性方塊圖；
圖9為基板處理工具的處理站之範例；以及
圖10為基板處理工具的另一處理站之範例。
在該等圖式中，重複使用參考數字以標示相似及/或相同的元件。
110‧‧‧方法
112‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
126‧‧‧步驟

Claims (46)

  1. 一種方法，包括下列步驟: 提供包括複數層級的非揮發性隨機存取記憶體(NVRAM)疊層；其中該等複數層級包括介電層與金屬層； 將該NVRAM疊層的金屬層圖案化，其中此圖案化步驟對該介電層的側邊部分造成損壞；以及 透過在該介電層的側邊部分上沉積介電材料來修復該介電層的側邊部分。
  2. 如申請專利範圍第1項之方法，其中修復該介電層之步驟包括使用可流動式薄膜沉積處理來沉積該介電材料。
  3. 如申請專利範圍第2項之方法，該可流動式薄膜沉積處理包括介電質前驅物的水解反應之後接續縮合反應，以形成網狀介電質(networked dielectric)。
  4. 如申請專利範圍第1項之方法，其中修復該介電層之步驟包括使用選擇性原子層沉積(ALD)處理與選擇性化學氣相沉積(CVD)處理中之至少一者來沉積該介電材料。
  5. 如申請專利範圍第4項之方法，其中相較於在該金屬層上，該選擇性ALD處理與選擇性CVD處理中之至少一者優先地在該介電層上沉積薄膜。
  6. 如申請專利範圍第4項之方法，其中與對該金屬層相比，該選擇性ALD處理與選擇性CVD處理中之至少一者對該介電層具有較短的成核延遲期間。
  7. 如申請專利範圍第1項之方法，其中該NVRAM疊層包括下列其中一者:電阻式RAM、磁阻式RAM、鐵電RAM、自旋轉移磁矩RAM、以及 相變 RAM。
  8. 如申請專利範圍第1項之方法，更包括在該圖案化步驟之後以及在該修復步驟之前，清洗該NVRAM疊層，其中該清洗步驟包括下列至少一者: 將在該NVRAM疊層的至少一部分上的金屬殘餘物移除；以及 將在該NVRAM疊層的至少一部分上的非金屬蝕刻殘餘物移除。
  9. 如申請專利範圍第1項之方法，更包括在該圖案化步驟之後以及在該修復步驟之前，對該NVRAM疊層進行預處理，其中該預處理步驟包括下列至少一者: 對該NVRAM疊層的一部分建立表面終端(surface termination)；以及 添加表面物種或原子層到該NVRAM疊層的一部分。
  10. 如申請專利範圍第9項之方法，其中該表面物種或原子層係沉積在該介電層上，以增強該介電材料的沉積作用。
  11. 如申請專利範圍第9項之方法，其中該表面物種或原子層係沉積在該金屬層上，以抑制該介電材料在該金屬層上的沉積作用。
  12. 如申請專利範圍第1項之方法，其中: 該NVRAM疊層包括自旋轉移磁矩RAM，且 其中該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開。
  13. 如申請專利範圍第12項之方法，其中該MTJ層包括氧化鎂(MgO)與氧化鋁(Al2 O3 )中之一者。
  14. 如申請專利範圍第1項之方法，更包括在該修復步驟之後將該介電材料固化。
  15. 如申請專利範圍第14項之方法，其中該固化步驟包括熱處理與紫外光(UV)輔助熱處理中之至少一者。
  16. 如申請專利範圍第14項之方法，其中該固化步驟進行引發或完成該介電材料的化學轉化中之至少一者。
  17. 如申請專利範圍第14項之方法，其中該固化步驟執行該介電材料與該介電層的介電質交聯反應。
  18. 如申請專利範圍第14項之方法，其中該固化步驟引發該介電材料的介電質再結晶作用。
  19. 如申請專利範圍第1項之方法，其中: 該介電層包括第一介電材料，以及 在修復步驟期間，透過蝕刻而將該第一介電材料的一部份移除，以使該NVRAM疊層的介電層被側向地凹入。
  20. 如申請專利範圍第19項之方法，更包括以第二介電材料來取代該第一介電材料的被移除的部份。
  21. 如申請專利範圍第19項之方法，其中該NVRAM疊層包括自旋轉移磁矩RAM，且該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開，且更包括在使用時使穿隧電流流經該介電材料。
  22. 如申請專利範圍第19項之方法，其中蝕刻而側向地凹入該介電層之步驟包括溼式蝕刻或乾式蝕刻中之至少一者。
  23. 如申請專利範圍第1項之方法，其中該圖案化與介電質修復步驟係在單一個基板處理工具的一或更多的模組中執行，而未在其間中暴露到空氣。
  24. 一種基板處理工具，包括: 一第一處理站，其用以: 接收包括複數層級的非揮發性隨機存取記憶體(NVRAM)疊層，其中該等複數層級包括介電層與金屬層；以及 將該NVRAM疊層的金屬層圖案化，其中此圖案化步驟對該介電層的側邊部分造成損壞；以及 一第二處理站，其用以透過在該介電層的側邊部分上沉積介電材料來修復該介電層的側邊部分。
  25. 如申請專利範圍第24項之基板處理工具，其中該第二處理站透過使用可流動式薄膜沉積處理來沉積該介電材料，以修復該介電層。
  26. 如申請專利範圍第25項之基板處理工具，其中該可流動式薄膜沉積處理包括介電質前驅物的水解反應，之後接續縮合反應，以形成網狀介電質。
  27. 如申請專利範圍第24項之基板處理工具，其中該第二處理站透過下列方式修復該介電層:使用選擇性原子層沉積(ALD)處理與選擇性化學氣相沉積(CVD)處理中之至少一者來沉積該介電材料。
  28. 如申請專利範圍第27項之基板處理工具，其中相較於在該金屬層上，該選擇性ALD處理與選擇性CVD處理中之至少一者優先地在該介電層上沉積薄膜。
  29. 如申請專利範圍第27項之基板處理工具，其中與對該金屬層相比，該選擇性ALD處理與選擇性CVD處理中之至少一者對該介電層具有較短的成核延遲期間。
  30. 如申請專利範圍第24項之基板處理工具，其中該NVRAM疊層包括下列其中一者:電阻式RAM、磁阻式RAM、鐵電RAM、自旋轉移磁矩RAM、以及相變 RAM。
  31. 如申請專利範圍第24項之基板處理工具，更包括一第三處理站，其用以在該圖案化步驟之後以及在該修復步驟之前，清洗該NVRAM疊層，其中該清洗步驟包括下列至少一者: 將在該NVRAM疊層的至少一部分上的金屬殘餘物移除；以及 將在該NVRAM疊層的至少一部分上的非金屬蝕刻殘餘物移除。
  32. 如申請專利範圍第24項之基板處理工具，更包括一第三處理站，其用以在該圖案化步驟之後以及在該修復步驟之前，對該NVRAM疊層進行預處理，其中該預處理步驟包括下列至少一者: 對該NVRAM疊層的一部分建立表面終端；以及 添加表面物種或原子層到該NVRAM疊層的一部分。
  33. 如申請專利範圍第32項之基板處理工具，其中該表面物種或原子層係沉積在該介電層上，以增強該介電材料的沉積作用。
  34. 如申請專利範圍第32項之基板處理工具，其中該表面物種或原子層係沉積在該金屬層上，以抑制該介電材料在該金屬層上的沉積作用。
  35. 如申請專利範圍第24項之基板處理工具，其中: 該NVRAM疊層包括自旋轉移磁矩RAM，以及 其中該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開。
  36. 如申請專利範圍第35項之基板處理工具，其中該MTJ層包括氧化鎂(MgO)與氧化鋁(Al2 O3 )中之一者。
  37. 如申請專利範圍第24項之基板處理工具，更包括一第三處理站，其用以在該修復步驟之後，將該介電材料固化。
  38. 如申請專利範圍第37項之基板處理工具，其中該固化步驟包括熱處理與紫外光(UV)輔助熱處理中之至少一者。
  39. 如申請專利範圍第37項之基板處理工具，其中該固化步驟進行引發或完成該介電材料的化學轉化中之至少一者。
  40. 如申請專利範圍第37項之基板處理工具，其中該固化步驟執行該介電材料與該介電層的介電質交聯反應。
  41. 如申請專利範圍第37項之基板處理工具，其中該固化步驟引發該介電材料的介電質再結晶作用。
  42. 如申請專利範圍第24項之基板處理工具，其中: 該介電層包括第一介電材料，以及 在該第二處理站中的該修復步驟期間，透過蝕刻而將該第一介電材料的一部份移除，以使該NVRAM疊層的介電層被側向地凹入。
  43. 如申請專利範圍第42項之基板處理工具，更包括一第三處理站，其用以使用第二介電材料來取代該第一介電材料的被移除的部份。
  44. 如申請專利範圍第42項之基板處理工具，其中該NVRAM疊層包括自旋轉移磁矩RAM，且該NVRAM疊層包括第一與第二磁性多層的疊層，該兩者由對應到該介電層的磁性穿隧接面(MTJ)層隔開，且其中穿隧電流在使用時流經該介電材料。
  45. 如申請專利範圍第42項之基板處理工具，其中蝕刻而側向地凹入該介電層之步驟包括溼式蝕刻或乾式蝕刻中之至少一者。
  46. 如申請專利範圍第24項之基板處理工具，其中該NVRAM疊層在該第一與第二處理站之間移動，而未在其間中暴露到空氣。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9576811B2 (en) 2015-01-12 2017-02-21 Lam Research Corporation Integrating atomic scale processes: ALD (atomic layer deposition) and ALE (atomic layer etch)
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10229837B2 (en) 2016-02-04 2019-03-12 Lam Research Corporation Control of directionality in atomic layer etching
US10727073B2 (en) 2016-02-04 2020-07-28 Lam Research Corporation Atomic layer etching 3D structures: Si and SiGe and Ge smoothness on horizontal and vertical surfaces
US10176984B2 (en) 2017-02-14 2019-01-08 Lam Research Corporation Selective deposition of silicon oxide
US10242866B2 (en) 2017-03-08 2019-03-26 Lam Research Corporation Selective deposition of silicon nitride on silicon oxide using catalytic control
US9911595B1 (en) 2017-03-17 2018-03-06 Lam Research Corporation Selective growth of silicon nitride
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US10832909B2 (en) 2017-04-24 2020-11-10 Lam Research Corporation Atomic layer etch, reactive precursors and energetic sources for patterning applications
US10460930B2 (en) 2017-11-22 2019-10-29 Lam Research Corporation Selective growth of SiO2 on dielectric surfaces in the presence of copper
US11404275B2 (en) 2018-03-02 2022-08-02 Lam Research Corporation Selective deposition using hydrolysis
US10886462B2 (en) * 2018-11-19 2021-01-05 International Business Machines Corporation Encapsulated memory pillars
CN111952440B (zh) * 2019-05-16 2023-04-07 中电海康集团有限公司 Mram器件的制造方法
US10770653B1 (en) 2019-07-18 2020-09-08 International Business Machines Corporation Selective dielectric deposition to prevent gouging in MRAM
US11569438B2 (en) 2020-03-23 2023-01-31 International Business Machines Corporation Magnetoresistive random-access memory device

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7320942B2 (en) 2002-05-21 2008-01-22 Applied Materials, Inc. Method for removal of metallic residue after plasma etching of a metal layer
US6984585B2 (en) 2002-08-12 2006-01-10 Applied Materials Inc Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer
US6867119B2 (en) * 2002-10-30 2005-03-15 Advanced Micro Devices, Inc. Nitrogen oxidation to reduce encroachment
US7883739B2 (en) 2003-06-16 2011-02-08 Lam Research Corporation Method for strengthening adhesion between dielectric layers formed adjacent to metal layers
US9236279B2 (en) 2003-06-27 2016-01-12 Lam Research Corporation Method of dielectric film treatment
US7524735B1 (en) 2004-03-25 2009-04-28 Novellus Systems, Inc Flowable film dielectric gap fill process
US7582555B1 (en) 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
US7078748B2 (en) * 2004-06-14 2006-07-18 Infineon Technologies Ag Multi-layer gate stack structure comprising a metal layer for a FET device, and method for fabricating the same
US20060151845A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan Method to control interfacial properties for capacitors using a metal flash layer
US20070007578A1 (en) * 2005-07-07 2007-01-11 Li Chi N B Sub zero spacer for shallow MDD junction to improve BVDSS in NVM bitcell
US7807219B2 (en) * 2006-06-27 2010-10-05 Lam Research Corporation Repairing and restoring strength of etch-damaged low-k dielectric materials
EP2041774A2 (en) * 2006-07-03 2009-04-01 Applied Materials, Inc. Cluster tool for advanced front-end processing
CN101484973A (zh) * 2006-07-03 2009-07-15 应用材料股份有限公司 用于先进前段工艺的群集设备
US7888273B1 (en) 2006-11-01 2011-02-15 Novellus Systems, Inc. Density gradient-free gap fill
KR101464691B1 (ko) * 2008-02-15 2014-11-21 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
KR101527533B1 (ko) * 2009-01-09 2015-06-10 삼성전자주식회사 자기 메모리 소자의 형성방법
US8017469B2 (en) * 2009-01-21 2011-09-13 Freescale Semiconductor, Inc. Dual high-k oxides with sige channel
US20100190639A1 (en) * 2009-01-28 2010-07-29 Worsley Marcus A High surface area, electrically conductive nanocarbon-supported metal oxide
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
US9076646B2 (en) 2010-04-15 2015-07-07 Lam Research Corporation Plasma enhanced atomic layer deposition with pulsed plasma exposure
US20120149213A1 (en) 2010-12-09 2012-06-14 Lakshminarayana Nittala Bottom up fill in high aspect ratio trenches
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
CN102647213B (zh) * 2011-02-21 2015-03-11 华为技术有限公司 一种无线通信系统及方法
US8846536B2 (en) 2012-03-05 2014-09-30 Novellus Systems, Inc. Flowable oxide film with tunable wet etch rate
US8785215B2 (en) * 2012-05-31 2014-07-22 Asm Ip Holding B.V. Method for repairing damage of dielectric film by cyclic processes
KR102207992B1 (ko) 2012-10-23 2021-01-26 램 리써치 코포레이션 서브-포화된 원자층 증착 및 등각막 증착
US8691022B1 (en) 2012-12-18 2014-04-08 Lam Research Ag Method and apparatus for processing wafer-shaped articles
US9870933B2 (en) 2013-02-08 2018-01-16 Lam Research Ag Process and apparatus for treating surfaces of wafer-shaped articles
US9166153B2 (en) * 2013-02-08 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and process to remove film from semiconductor devices
US8975089B1 (en) * 2013-11-18 2015-03-10 Avalanche Technology, Inc. Method for forming MTJ memory element

Also Published As

Publication number Publication date
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KR20160030856A (ko) 2016-03-21
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KR102450620B1 (ko) 2022-10-04
US20160079521A1 (en) 2016-03-17
US9627608B2 (en) 2017-04-18
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