KR102428605B1 - 마이크로 전자 컴포넌트들을 결합하는 방법 및 웨이퍼 레벨 패키지 - Google Patents

마이크로 전자 컴포넌트들을 결합하는 방법 및 웨이퍼 레벨 패키지 Download PDF

Info

Publication number
KR102428605B1
KR102428605B1 KR1020187011403A KR20187011403A KR102428605B1 KR 102428605 B1 KR102428605 B1 KR 102428605B1 KR 1020187011403 A KR1020187011403 A KR 1020187011403A KR 20187011403 A KR20187011403 A KR 20187011403A KR 102428605 B1 KR102428605 B1 KR 102428605B1
Authority
KR
South Korea
Prior art keywords
dielectric
integrated circuit
ultra
thin layer
thickness
Prior art date
Application number
KR1020187011403A
Other languages
English (en)
Other versions
KR20180049134A (ko
Inventor
알칼구드 알. 시타람
벨가셈 하바
Original Assignee
인벤사스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인벤사스 코포레이션 filed Critical 인벤사스 코포레이션
Publication of KR20180049134A publication Critical patent/KR20180049134A/ko
Application granted granted Critical
Publication of KR102428605B1 publication Critical patent/KR102428605B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/27444—Manufacturing methods by blanket deposition of the material of the layer connector in gaseous form
    • H01L2224/27452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/276—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/27602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/276—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/2761—Physical or chemical etching
    • H01L2224/27614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29075—Plural core members
    • H01L2224/2908—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/29187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901—Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0534—4th Group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H01L2924/05442—SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

집적 회로 다이 컴포넌트들 및 다른 전도성 영역들의 용량성 결합이 제공된다. 결합될 각각의 컴포넌트는 금속 패드 또는 플레이트와 같은 적어도 하나의 전도성 영역을 포함하는 표면을 갖는다. 결합될 적어도 하나의 표면 상에 유전체의 초박형 층이 형성된다. 2개의 컴포넌트, 예를 들어 각각의 다이로부터의 것이 영구적으로 함께 접촉될 때, 유전체의 초박형 층은 2개의 표면 사이에 남아, 각자의 컴포넌트의 전도성 영역들 사이에 커패시터 또는 용량성 인터페이스를 형성한다. 유전체의 초박형 층은 다양한 유전체의 다수의 층으로 구성될 수 있지만, 일 구현에서, 총 두께는 대략 50 나노미터 미만이다. 형성되는 용량성 인터페이스의 단위 면적당 커패시턴스는 초박형 층에 사용되는 유전체 재료들의 특정 유전 상수들 κ 및 그들 각자의 두께들에 좌우된다. 결합된 스택의 에지에서 전기 및 접지 연결들이 이루어질 수 있다.

Description

마이크로 전자 컴포넌트들을 결합하는 방법 및 웨이퍼 레벨 패키지
관련 출원
본 특허 출원은, 2015년 9월 28일자로 출원되고 전체적으로 본 명세서에 참고로 포함되는, 하바(Haba) 등의 미국 가특허 출원 제62/234,022호에 대한 우선권의 이익을 주장한다.
소형화하기 어려운 컴포넌트들의 불가피한 포함에 의해 웨이퍼 레벨 패키지들 및 마이크로 전자 소자들의 크기 축소가 때때로 저해될 수 있다. 예를 들어, 때때로 패키지는 비교적 큰 크기의 개별 커패시터에 의존한다. 패키지가 큰 컴포넌트에 의존할 필요가 없다면, 패키지는 훨씬 더 작게 만들어질 수 있다. 다른 경우에, 소정 값의 커패시턴스가 집적 회로 설계에서 요구되고, 커패시터가 웨이퍼 레벨 패키지 설계에 내장될 수 있다면 구조 프로세스는 간소화될 수 있다.
이하에서 본 개시의 소정 실시예들이 첨부 도면들을 참조하여 설명될 것이며, 도면들에서 동일한 참조 번호들은 동일한 요소들을 지시한다. 그러나, 첨부 도면들은 본 명세서에 설명된 다양한 구현을 예시하는 것이며 본 명세서에 설명된 다양한 기술의 범주를 제한하려는 것은 아님을 이해해야 한다.
도 1은 초박형 유전체 층과의 예시적인 용량성 결합을 포함하는 예시적인 웨이퍼 레벨 패키지 구조(100)의 다이어그램이다.
도 2는 초박형 유전체 층이 2개의 컴포넌트 유전체 층을 포함하는 예시적인 웨이퍼 레벨 패키지 구조의 다이어그램이다.
도 3은 초박형 유전체 층이 다수의 컴포넌트 유전체 층을 포함하는 다른 예시적인 웨이퍼 레벨 패키지 구조의 다이어그램이다.
도 4는 엇갈린 전도성 플레이트들을 갖는 용량성 인터페이스를 포함하는 예시적인 웨이퍼 레벨 패키지의 다이어그램이다.
도 5는 용량성 인터페이스를 포함하는 결합된 용량성 웨이퍼 레벨 패키지를 제조하기 위한 예시적인 프로세스의 다이어그램이다.
도 6은 용량성 인터페이스를 형성하기 위해 집적 회로 다이들을 결합하는 예시적인 방법의 흐름도이다.
개관
본 개시는 예를 들어 집적 회로 다이들과 같은 마이크로 전자 컴포넌트들의 용량성 결합을 설명한다. 예시적인 기법들은 패키지 구조에서 매우 미세한 피치로 용량성 결합을 달성한다. 2개의 서로 반대편에 있는 표면을 접합함으로써 2개의 전도성 영역들(플레이트들 또는 패드들, 즉 각각의 다이로부터의 것) 사이에 대략 수 나노미터의 매우 얇은 유전체 층이 달성될 수 있다. 2개의 플레이트 또는 패드는 함께 접합되어, 예를 들어 50 나노미터 미만의 분리를 갖는 커패시터를 형성한다.
예시적인 구현에서, 결합될 각각의 컴포넌트는 금속 패드 또는 플레이트(즉, 커패시터 플레이트)와 같은 적어도 하나의 전도성 영역을 포함하는 표면을 갖는다. 결합될 적어도 하나의 표면 상에 유전체의 초박형 층이 형성된다. 2개의 컴포넌트가 영구적으로 함께 접촉될 때, 유전체의 초박형 층은 2개의 표면 사이에 남아, 각자의 컴포넌트의 전도성 영역들 사이에 용량성 인터페이스를 형성한다. 구현에서, 유전체의 초박형 층은 다양한 유전체의 다수의 층으로 구성될 수 있지만, 그러한 다수의 층의 조합된 두께는 대략 50 나노미터 이하이다. 형성되는 용량성 인터페이스의 단위 면적당 커패시턴스는 초박형 층에 사용되는 유전체 재료들의 특정 유전 상수들 κ, 초박형 층 내의 개별 유전체 층들의 각자의 두께들(하나 초과의 유전체 층이 사용되는 경우), 및 조합된 초박형 유전체 층의 총 두께에 좌우된다.
결합된 스택의 에지에서, 즉 용량성 인터페이스의 에지 둘레에 전기 및 접지 연결들이 이루어질 수 있다. 따라서, 용량성 인터페이스의 표면 영역 내에는, 유전체의 초박형 층을 관통하는 전도성 연결들이 전혀 없거나 매우 적을 수 있다. 용량성 인터페이스의 표면 영역 내에 전도성 연결들이 사용되는 경우, 그러한 전도성 연결들은 용량성 인터페이스에 참여하는 금속 플레이트들이 없는 곳에 배치된다.
본 명세서에 설명된 예시적인 용량성 결합 기법들은 더 작은 크기의 웨이퍼 레벨 패키지들, 사용되는 재료들의 절약, 및 더 얇은 유전체들 및 단위 면적당 비교적 높은 유전 상수들 κ로 인해 잠재적으로 더 낮은 전압 요건들과 같은 많은 이익들을 제공한다. 작은 크기의 배터리들을 사용하는 모바일 디바이스들과 같은 소정 응용들의 경우, 상당히 더 낮은 동작 전압들이 달성될 수 있다.
예시적인 시스템들
도 1은 제1 집적 회로 다이(102) 및 제2 집적 회로 다이(104)를 포함하는 예시적인 웨이퍼 레벨 패키지 구조(100)를 도시한다. 각각의 집적 회로 다이(102 및 104)는 규소와 같은 반도체(106 및 108), 및 전도성 영역들(114 및 116과 118 및 120)을 보호하는 절연체 또는 유전체(예를 들어, 이산화규소)로 구성된 언더필 층(110 및 112)을 갖는다. 각각의 집적 회로 다이(102 및 104)는 전도성 영역들(114 및 116, 또는 118 및 120) 중 적어도 하나를 포함하는 각자의 표면(122 및 124)을 갖는다.
집적 회로 다이들(102 및 104) 중 적어도 하나의 집적 회로 다이의 표면들(122 또는 124) 중 적어도 하나의 표면 상에, 대략 50 나노미터 이하의 두께를 갖는 초박형 유전체 층(126)이 형성된다. 초박형 유전체 층은 코팅, 필름, 잔류물, 멤브레인, 퇴적물 등일 수 있다. 결합된 스택(100)은 초박형 유전체 층(126), 및 초박형 유전체 층(126)의 서로 반대편에 있는 측들에 있는, 제1 및 제2 집적 회로 다이들(102 및 104)의 적어도 한 쌍의 각자의 전도성 영역들(예를 들어, 114 및 118 또는 116 및 120)을 포함하는 용량성 인터페이스(128)를 형성한다.
초박형 유전체 층(126)의 두께는 대략 2 내지 50 나노미터의 범위일 수 있다. 예를 들어, 초박형 유전체 층(126)은 두께가 5 내지 6 나노미터일 수 있다. 구현에서, 초박형 유전체 층(126)은 두께가 2 나노미터 미만이다.
구현에서, 초박형 유전체 층(126)은 산화규소(이산화규소 SiO2)로 구성될 수 있다. 또는, 초박형 유전체 층(126)은 일산화 규소, 삼산화규소, 산화알루미늄, 산화하프늄, 하이-κ 이온 금속 산화물, 하이브리드 산소-플라즈마-성장 금속 산화물 및 알킬포스폰산 자기 조립 단분자층(self-assembled monolayer, SAM), 중합체 필름, 또는 이온 금속 산화물 멤브레인과 같은 유전체로 구성될 수 있다.
예를 들어, 초박형 유전체 층(126)은 초박형 유전체 층(126)의 두께를 1 내지 2 나노미터에 이르기까지 정밀하게 제어한 산화하프늄의 원자 층 증착물일 수 있다.
다른 예에서, 초박형 유전체 층(126)은 대략 5 내지 6 나노미터의 두께 및 대략 500 내지 800 nF/㎠의 단위 면적당 커패시턴스를 갖는 금속 산화물 및 알킬포스폰산 자기 조립 단분자층(SAM)의 층일 수 있다.
예에서, 2개의 집적 회로 다이(102 및 104)는 스택(100)의 에지에서 2개의 집적 회로 다이(102 및 104)를 함께 기계적으로 고정시킴으로써 스택에서 함께 결합될 수 있다. 다른 예에서, 집적 회로 다이들(102 및 104) 중 적어도 하나의 집적 회로 다이의 표면들(122 및 124) 중 적어도 하나의 표면 상의 초박형 유전체 층(126)은 집적 회로 다이들(102 및 104)을 서로 접착시키기 위한 접착 특성을 가질 수 있다.
2개의 집적 회로 다이(102 및 104) 사이의 전기 전력 연결들(130) 및 전기 접지 연결들(132)이 스택(100)의 에지에 위치될 수 있다.
도 2는 초박형 유전체 층(206)이 다수의 컴포넌트 유전체 층(202 및 204)을 포함하는 예시적인 웨이퍼 레벨 패키지 구조(200)를 도시한다. 이 예에서, 제1 컴포넌트 유전체 층(202)이 집적 회로 다이들 중 하나의 집적 회로 다이(102) 상에 형성되고, 제2 컴포넌트 유전체 층(204)이 다른 집적 회로 다이(104) 상에 형성된다. 다수의 컴포넌트 유전체 층(202 및 204)은 산화규소와 같은 동일한 유전체 재료, 또는 상이한 유전체 재료들로 구성될 수 있다. 이 예에서, 각각의 컴포넌트 유전체 층(202 및 204)은 25 나노미터 이하의 두께를 갖는다. 2개의 집적 회로 다이(102 및 104)가 결합될 때, 결과적인 전체 초박형 유전체 층(206)은 대략 50 나노미터 이하의 두께를 갖는다. 형성되는 용량성 인터페이스(208)는 초박형 유전체 층(206), 및 초박형 유전체 층(206)의 서로 반대편에 있는 측들에 있는, 제1 및 제2 집적 회로 다이들(102 및 104)의 각자의 전도성 영역들(114 및 116과 118 및 120)을 포함한다.
도 3은 초박형 유전체 층(310)이 다수의 컴포넌트 유전체 층(302 및 304와 306 및 308)을 포함하는 예시적인 웨이퍼 레벨 패키지 구조(300)를 도시한다. 이 예에서, 제1 세트의 컴포넌트 유전체 층들(302 및 304)이 집적 회로 다이들 중 하나의 집적 회로 다이(102) 상에 형성되고, 제2 세트의 컴포넌트 유전체 층들(306 및 308)이 다른 집적 회로 다이(104) 상에 형성된다. 초박형 유전체 층들(302 및 304 또는 306 및 308)의 각 세트는 예를 들어 대략 25 나노미터 이하의 두께를 갖는다. 또는, 2개의 집적 회로 다이(102 및 104)가 결합될 때, 결과적인 전체 초박형 유전체 층(310)은 예를 들어 대략 50 나노미터 이하의 두께를 갖는다. 다수의 층의 두께에 있어서의 대칭은 필요하지 않다. 형성되는 용량성 인터페이스(312)는 초박형 유전체 층들(302 및 304와 306 및 308), 및 초박형 유전체 층(310)의 서로 반대편에 있는 측들에 있는, 제1 및 제2 집적 회로 다이들(102 및 104)의 각자의 전도성 영역들(114 및 116과 118 및 120)을 포함한다.
전체 초박형 유전체 층(310)의 상이한 층들(예를 들어, 302 및 304 또는 306 및 308)에 대해 초박형 유전체 재료들의 다수의 층이 사용될 때, 다수의 층은 산화규소의 하나 이상의 층과, 예를 들어 일산화규소, 삼산화규소, 산화알루미늄, 산화하프늄, 하이-κ 이온 금속 산화물, 하이브리드 산소-플라즈마-성장 금속 산화물 및 알킬포스폰산 자기 조립 단분자층(SAM), 또는 중합체와 같은, 산화규소 이외의 하이-κ 유전체의 하나 이상의 층과 같은, 상이한 유전체 재료들로 구성될 수 있다.
전체 초박형 유전체 층(310)의 상이한 층들(예를 들어, 302 및 304 또는 306 및 308)에 대해 초박형 유전체 재료들의 다수의 층이 사용될 때, 다수의 층은 다수의 층의 평행한 중심 평면에 대해 비대칭일 수 있다. 비대칭은 다수의 층의 평행한 중심 평면의 양측에 있는 다수의 층 중 하나 이상의 층의 수, 배열, 두께, 또는 조성에 있어서의 차이로 이루어질 수 있다.
도 4는 초박형 유전체 층(402)을 갖는 용량성 인터페이스(404)를 포함하는 웨이퍼 레벨 패키지(400)의 예시적인 실시예를 도시한다. 도 4에 도시된 바와 같이, 제1 및 제2 집적 회로 다이들(102 및 104)의 각자의 전도성 영역들(114 및 116과 118 및 120)은 용량성 인터페이스(404)의 초박형 유전체 층(402)의 서로 반대편에 있는 측들에 완벽하게 정렬될 필요는 없다. 제1 및 제2 집적 회로 다이들(102 및 104)의 각자의 전도성 영역들(114 및 116과 118 및 120)은 서로에 대해 엇갈릴 수 있고, 엇갈린 정렬은 예를 들어 용량성 인터페이스(404)의 서로 반대편에 있는 측들에 있는 제1 전도성 영역(114)과 제2 전도성 영역(118) 사이에 특정 커패시턴스를 획득하는 데 사용될 수 있다.
도 5는 용량성 인터페이스(510)를 포함하는 결합된 용량성 웨이퍼 레벨 패키지(500)를 제조하기 위한 예시적인 프로세스를 도시한다. 구현에서, 집적 회로 다이들(102 및 102')은 규소와 같은 반도체(106), 및 하나 이상의 전도성 영역(114 및 116)을 보호하는, 이산화규소와 같은, 절연체 또는 유전체로 구성된 언더필 층(110)을 갖는다. 각각의 집적 회로 다이(102 및 102')는 전도성 영역들(114 및 116)을 포함하는 각자의 표면(122)을 갖는다. 표면(122)은 프로세스의 이 시점에서 평평할 필요는 없다.
하나 이상의 전도성 영역(114 및 116) 및 언더필 층(110)의 노출된 부분들을 포함하여, 표면(122) 위에 산화규소 또는 하이-κ 유전체와 같은 유전체의 층(502)이 형성된다. 구현에서, 유전체의 층(502)은 대략 50 나노미터 이하의 두께로 연마되거나, 에칭되거나, 래핑되거나, 폴리싱되거나, (퇴적되거나) 등등이 된다. 주어진 유전체의 층(502)에 대해 달성될 두께는 얼마나 많은 층이 전체 초박형 유전체 층(508)을 구성할 것인지, 그리고 원하는 단위 면적당 커패시턴스의 값에 좌우될 수 있다. 유전체의 층(502)은 예를 들어 언더필 층(110)의 노출된 부분들에 이르기까지 에칭되거나 달리 제거되어, 평평한 표면(122)을 형성한다.
동일한 집적 회로 다이(102 및 102')의 2개의 인스턴스 - 이들 각각은 이제 매끄러운 평평한 표면(504)을 가짐 - 는 이제 결합되어 스택(506)을 형성할 수 있다. 결합으로부터 기인하는 용량성 인터페이스(510)는 초박형 유전체 층(508), 및 초박형 유전체 층(508)의 서로 반대편에 있는 측들에 있는 적어도 한 쌍의 전도성 영역(114 및 118 또는 116 및 120)을 포함한다.
변형에서, 에칭 스톱(512) 또는 래핑-폴리싱 스톱의 층이 하부 구조물들을 보호하고 초미세 피치로 초박형 유전체 층(508)의 형성을 돕기 위해 초기 표면(122)에 적용될 수 있다. 따라서, 에칭 스톱(512) 또는 래핑-폴리싱 스톱은 노출된 언더필(110) 및 전도성 영역들(114 및 116)과 같은 하부 구조물들 상에 퇴적되어, 에칭 스톱 층(512) 하부의 구조물들(110 및 114 및 116)을 에칭 프로세스에 의해 야기되는 손상으로부터 보호한다. 에칭 스톱 층(512)은 일단 원하는 두께의 초박형 유전체 층(508)이 에칭 프로세스에 의해 달성되면 에칭 프로세스를 종료시킨다.
에칭 스톱은 이산화규소 에칭 스톱, 붕소 에칭 스톱, 산화알루미늄 에칭 스톱, 폴리실리콘 에칭 스톱, 산화티타늄 에칭 스톱, 또는 질화규소 에칭 스톱일 수 있다.
에칭 또는 래핑 프로세스는 건식 화학 에칭 프로세스, 습식 에칭 프로세스, 예를 들어 CF4, CHF3, CH2F2, NF3 또는 O2와 같은 산화물 에칭 가스들을 사용한 가스 에칭 프로세스, 또는 예를 들어 전기 화학 에칭 레이트 조절을 사용한 전기 화학 에칭 프로세스일 수 있다. 구현에서, 초박형 유전체 층(508) 또는 그의 컴포넌트 층은 산화하프늄(HfO2)과 같은 유전체의 원자 층 증착과 같은 퇴적에 의해 형성된다.
산소-플라즈마-성장 금속 산화물(예를 들어, 산화알루미늄)과 고품질의 알킬포스폰산 자기 조립 단분자층(SAM)의 조합이 약 100℃ 이하의 프로세스 온도들에서 획득될 수 있고, 유리(산화규소) 기판들 상에뿐만 아니라, 폴리에틸렌 나프탈레이트 또는 폴리에틸렌 테레프탈레이트와 같은 구매가능한 가요성 플라스틱 기판들 상에 형성될 수 있다. 그러한 초박형 유전체 층(508)은 대략 5 내지 6 나노미터의 총 두께 및 대략 500 내지 800 nF/㎠의 단위 면적당 커패시턴스를 가질 수 있다.
변형에서, 유전체 층(502)을 에칭하는 것으로부터 매끄러운 평평한 표면(504)이 획득된 후에, 예를 들어 산화규소 또는 다른 하이-κ 유전체의, 추가의 초박형 유전체 층(514)이 매끄러운 평평한 표면(504) 위에 형성될 수 있다. 일단 집적 회로 다이들(102 및 102')이 스택(506)으로 결합되어, 용량성 인터페이스(510)를 형성하면, 추가의 초박형 유전체 층(514)은 결과적인 용량성 인터페이스(510)의 두께 및 이에 따라 커패시턴스를 조정하는 데 사용될 수 있다. 추가의 초박형 유전체 층(514)은 또한 전하 및 전압 누설, 또는 절연 파괴에 대한 용량성 인터페이스(510)의 저항력을 증가시키는 데 사용될 수 있다.
예시적인 방법들
도 6은 집적 회로 다이들 또는 다른 마이크로 전자 컴포넌트들을 결합하는 예시적인 방법(600)을 도시한다. 이 흐름도에서, 동작들은 개별 블록들로서 도시된다.
블록 602에서, 집적 회로 다이들이 선택되는데, 각각의 집적 회로 다이는 적어도 하나의 전도성 영역을 포함하는 표면을 갖는다.
블록 604에서, 전도성 영역들 중 적어도 하나를 포함하여, 집적 회로 다이들 중 적어도 하나의 집적 회로 다이의 표면들 중 적어도 하나의 표면 상에 유전체의 초박형 층이 형성된다.
블록 606에서, 2개의 집적 회로 다이가 스택에서 함께 결합되어, 초박형 유전체 층, 및 유전체의 초박형 층의 서로 반대편에 있는 측들에 있는 2개의 집적 회로 다이의 각자의 전도성 영역들로 구성된 용량성 인터페이스를 형성한다.
본 개시는 제한된 수의 실시예들에 관하여 개시되었지만, 본 개시의 이익을 갖는 당업자는 본 명세서에 제공된 설명으로부터 많은 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 개시의 진정한 사상 및 범주 내에 속하는 그러한 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (21)

  1. 마이크로 전자 컴포넌트들을 결합하는 방법으로서,
    제1 집적 회로 다이를 선택하는 단계 - 제1 집적 회로 다이는 제1 표면 영역을 갖는 적어도 하나의 전도성 영역을 포함하는 제1 표면을 포함함 -;
    제2 집적 회로 다이를 선택하는 단계 - 제2 집적 회로 다이는 제2 표면 영역을 갖는 적어도 하나의 전도성 영역을 포함하는 제2 표면을 포함함 -;
    상기 제1 집적 회로 다이의 제1 표면 상에 제1 유전체를 포함하는 제1 초박형 층을 형성하는 단계 - 상기 제1 초박형 층은 제1 두께를 포함함 -;
    상기 제2 집적 회로 다이의 제2 표면 상에 제2 유전체를 포함하는 제2 초박형 층을 형성하는 단계 - 상기 제2 초박형 층은 제2 두께를 포함함 -;
    상기 제1 유전체를 포함하는 제1 초박형 층 및 상기 제2 유전체를 포함하는 제2 초박형 층 사이에 중합체를 포함하는 제3 초박형 층을 형성하는 단계 - 상기 제3 초박형 층은 제3 두께를 포함함 -; 및
    상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이를 스택으로 결합하여, 상기 제1 표면 영역을 가지는 제1 집적 회로 다이의 적어도 하나의 전도성 영역 및 상기 제2 표면 영역을 가지는 제2 집적 회로 다이의 적어도 하나의 전도성 영역 사이에 용량성 인터페이스를 형성하는 단계를 포함하고,
    상기 제1 유전체의 제1 두께, 상기 제2 유전체의 제2 두께, 및 상기 중합체의 제3 두께의 결합된 두께는 25 나노미터 미만인, 방법.
  2. 제1항에 있어서, 상기 제1 두께, 상기 제2 두께, 및 상기 제3 두께는 모두 상이한 두께인, 방법.
  3. 제1항에 있어서, 상기 제1 두께, 상기 제2 두께, 및 상기 제3 두께는 각각 2 나노미터 미만인, 방법.
  4. 제1항에 있어서, 상기 제1 유전체 및 상기 제2 유전체는 각각 이산화규소를 포함하는, 방법.
  5. 제1항에 있어서, 상기 제1 유전체 및 상기 제2 유전체 중 적어도 하나는 일산화규소, 삼산화규소, 산화알루미늄, 산화하프늄, 하이-K 이온 금속 산화물, 하이브리드 산소-플라즈마-성장 금속 산화물 및 알킬포스폰산 자기 조립 단분자층(self-assembled monolayer, SAM), 중합체 필름, 및 이온 금속 산화물 멤브레인으로 이루어진 군으로부터 선택되는, 방법.
  6. 제1항에 있어서, 상기 제1 유전체 및 상기 제2 유전체 중 적어도 하나는 1 내지 2 나노미터의 두께를 갖는 산화하프늄의 원자 층을 포함하는, 방법.
  7. 제1항에 있어서, 상기 제1 유전체와 상기 제2 유전체 중 적어도 하나는 대략 5 내지 6 나노미터의 두께 및 대략 500 내지 800 nF/㎠의 단위 면적당 커패시턴스를 갖는 금속 산화물 및 알킬포스폰산 자기 조립 단분자층(SAM)의 층을 포함하는, 방법.
  8. 제1항에 있어서,
    적어도 상기 제1 표면 또는 제2 표면에 에칭 스톱 또는 래핑-폴리싱 스톱의 코팅을 적용하는 단계;
    상기 에칭 스톱의 코팅 또는 상기 래핑-폴리싱 스톱의 코팅 상에 상기 제1 유전체의 제1 초박형 층 또는 상기 제2 유전체의 제2 초박형 층을 형성하는 단계; 및
    상기 제1 유전체 또는 상기 제2 유전체의 초박형 층을 에칭하거나 래핑하는 단계 - 상기 에칭 스톱 또는 상기 래핑-폴리싱 스톱은 상기 제1 유전체 또는 상기 제2 유전체의 두께를 정밀하게 제어하고 상기 에칭 또는 래핑으로부터 하부 구조물들을 보호함 - 를 추가로 포함하는, 방법.
  9. 제8항에 있어서, 상기 에칭 스톱은 이산화규소 에칭 스톱, 붕소 에칭 스톱, 산화알루미늄 에칭 스톱, 폴리실리콘 에칭 스톱, 산화티타늄 에칭 스톱, 및 질화규소 에칭 스톱으로 이루어진 군으로부터 선택되는, 방법.
  10. 제1항에 있어서, 상기 제1 유전체의 상기 제1 초박형 층 또는 상기 제2 유전체의 상기 제2 초박형 층은 상기 집적 회로 다이들을 서로 접착시킬 수 있는 층을 포함하는, 방법.
  11. 제1항에 있어서, 상기 제1 집적 회로 다이 및 상기 제2 집적 회로 다이를 상기 스택의 에지에서 함께 기계적으로 고정시키는 단계를 더 포함하는, 방법.
  12. 제10항에 있어서, 상기 스택의 에지에 상기 집적 회로 다이들 사이의 전기 전력 연결 및 전기 접지 연결들을 위치시키는 단계를 추가로 포함하는, 방법.
  13. 제1항에 있어서, 상기 제1 초박형 층 및 상기 제2 초박형 층 사이의 중합체를 포함하는 상기 제3 초박형 층의 두께를 선택함으로써 상기 용량성 인터페이스의 커패시턴스를 조정하는 단계를 더 포함하는, 방법.
  14. 제1항에 있어서, 제1 표면 영역을 갖는 제1 집적 회로 다이의 적어도 하나의 전도성 영역과 제2 표면 영역을 갖는 제2 집적 회로 다이의 적어도 하나의 전도성 영역을 엇갈리게 정렬함으로써 상기 용량성 인터페이스의 커패시턴스를 조정하는 단계를 더 포함하는, 방법.
  15. 제1항에 있어서, 상기 제1 초박형 층 및 상기 제2 초박형 층 사이의 중합체를 포함하는 제3 초박형 층의 두께를 선택하고, 제1 표면 영역을 갖는 제1 집적 회로 다이의 적어도 하나의 전도성 영역과 제2 표면 영역을 갖는 제2 집적 회로 다이의 적어도 하나의 전도성 영역을 엇갈리게 정렬함으로써 상기 용량성 인터페이스의 커패시턴스를 조정하는 단계를 더 포함하는, 방법.
  16. 웨이퍼 레벨 패키지로서,
    제1 및 제2 집적 회로 다이들 - 각각의 집적 회로 다이는 제1 및 제2 집적 회로 다이의 각각의 접합 표면들 사이에 제1 유전체 재료의 단일 초박형 층을 인터페이싱하고, 각각의 접합 표면들은 각각 제2 유전체 재료의 각각의 제2 유전체 층을 부분적으로 포함하고, 각 집적 회로 다이는 각각의 접합 표면들 각각으로부터 리세스된 적어도 하나의 전도성 패드를 포함하며, 상기 제1 및 제2 집적 회로 다이의 각각의 전도성 패드는 상기 제1 유전체 재료의 단일 초박형 층의 대향하는 측면 상에 있음 -;
    리세스된 전도성 패드 각각과 제1 및 제2 집적 회로 다이의 각각의 접합 표면 각각 사이의 제3 유전체 재료의 제3 층의 인스턴스 - 상기 제3 유전체 재료의 제3 층의 인스턴스 각각은 각각의 리세스된 전도성 패드와 각각의 접합 표면들 사이의 각각의 리세스를 채우고, 상기 제1 유전체 재료의 단일 초박형 층 및 상기 제3 유전체 재료의 제3 층의 2개의 인스턴스 각각의 총 두께는 25 나노미터 이하이고, 여기서 상기 총 두께는 단일 초박형 층의 대향하는 측면 상의 각각의 리세스된 전도성 패드들 사이의 거리를 또한 포함함 -;
    상기 제1 유전체 재료의 단일 초박형 층, 각각의 리세스의 제3 유전체 재료의 제3 층의 2개의 인스턴스 각각, 및 상기 제1 및 제2 집적 회로 다이의 각각의 리세스된 전도성 패드를 포함하는 용량성 인터페이스;
    상기 제1 및 제2 집적 회로 다이 사이의 전도성 전력 연결 - 상기 전도성 전력 연결은 상기 제2 유전체 재료의 제2 층 및 상기 제1 유전체 재료의 단일 초박형 층을 통해서만 배치됨-; 및
    상기 제1 및 상기 제2 집적 회로 다이 사이의 전도성 접지 연결 - 상기 전도성 접지 연결은 제2 유전체 재료의 제2 층 및 상기 제1 유전체 재료의 단일 초박형 층을 통해서만 배치됨 -
    을 포함하는, 웨이퍼 레벨 패키지.
  17. 제16항에 있어서, 상기 제1 유전체 재료는 이산화규소, 일산화규소, 삼산화규소, 산화알루미늄, 산화하프늄, 하이-K 이온 금속 산화물, 하이브리드 산소-플라즈마-성장 금속 산화물 및 알킬포스폰산 자기 조립 단분자층(SAM), 중합체 필름, 및 이온 금속 산화물 멤브레인으로 이루어진 군으로부터 선택되는, 웨이퍼 레벨 패키지.
  18. 제16항에 있어서, 상기 제1 유전체의 단일 초박형 층은 2 나노미터 미만의 두께를 포함하는, 웨이퍼 레벨 패키지.
  19. 제18항에 있어서, 상기 제1 유전체의 단일 초박형 층은 약 1 나노미터의 단일 초박형 층의 두께를 갖는 산화하프늄의 원자 층 증착물을 포함하는, 웨이퍼 레벨 패키지.
  20. 제16항에 있어서, 상기 제1 유전체 재료와 상기 제2 유전체 재료는 서로 상이한 재료인, 웨이퍼 레벨 패키지.
  21. 제16항에 있어서,
    상기 제2 및 상기 제3 유전체 재료는 동일한 유전체 재료인, 웨이퍼 레벨 패키지.
KR1020187011403A 2015-09-28 2016-08-26 마이크로 전자 컴포넌트들을 결합하는 방법 및 웨이퍼 레벨 패키지 KR102428605B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562234022P 2015-09-28 2015-09-28
US62/234,022 2015-09-28
US15/247,705 US10032751B2 (en) 2015-09-28 2016-08-25 Ultrathin layer for forming a capacitive interface between joined integrated circuit components
US15/247,705 2016-08-25
PCT/US2016/048889 WO2017058422A1 (en) 2015-09-28 2016-08-26 Capacitive coupling of integrated circuit die components

Publications (2)

Publication Number Publication Date
KR20180049134A KR20180049134A (ko) 2018-05-10
KR102428605B1 true KR102428605B1 (ko) 2022-08-02

Family

ID=58406791

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187011403A KR102428605B1 (ko) 2015-09-28 2016-08-26 마이크로 전자 컴포넌트들을 결합하는 방법 및 웨이퍼 레벨 패키지

Country Status (6)

Country Link
US (2) US10032751B2 (ko)
EP (1) EP3357086A4 (ko)
KR (1) KR102428605B1 (ko)
CN (1) CN108028246B (ko)
TW (1) TW201721745A (ko)
WO (1) WO2017058422A1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10811388B2 (en) 2015-09-28 2020-10-20 Invensas Corporation Capacitive coupling in a direct-bonded interface for microelectronic devices
US10032751B2 (en) 2015-09-28 2018-07-24 Invensas Corporation Ultrathin layer for forming a capacitive interface between joined integrated circuit components
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10304686B2 (en) * 2017-03-31 2019-05-28 Intel Corporation Electronic devices with components formed by late binding using self-assembled monolayers
US10304804B2 (en) * 2017-03-31 2019-05-28 Intel Corporation System on package architecture including structures on die back side
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10134712B1 (en) * 2017-08-23 2018-11-20 Micron Technology, Inc. Methods and systems for improving power delivery and signaling in stacked semiconductor devices
US11302671B2 (en) 2017-09-29 2022-04-12 Intel Corporation Power enhanced stacked chip scale package solution with integrated die attach film
US10964664B2 (en) * 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
CN110875192A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法及封装结构
CN110875231A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法及封装结构
CN110875232A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法及封装结构
CN110875268A (zh) * 2018-09-04 2020-03-10 中芯集成电路（宁波）有限公司 晶圆级封装方法及封装结构
JP2021535613A (ja) 2018-09-04 2021-12-16 中芯集成電路（寧波）有限公司 ウェハレベルパッケージ方法及びパッケージ構造
JP7307355B2 (ja) * 2018-09-28 2023-07-12 株式会社ソシオネクスト 半導体集積回路装置および半導体パッケージ構造
CN113169159A (zh) * 2018-12-06 2021-07-23 伊文萨思公司 用于微电子器件的直接接合的界面中的电容性耦合
CN113330557A (zh) 2019-01-14 2021-08-31 伊文萨思粘合技术公司 键合结构
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN112838005A (zh) * 2019-11-25 2021-05-25 格科微电子（上海）有限公司 用于混合键合的晶圆表面处理方法
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
WO2023136170A1 (ja) * 2022-01-17 2023-07-20 ソニーセミコンダクタソリューションズ株式会社 半導体素子及び半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060234405A1 (en) 2005-04-13 2006-10-19 Best Scott C Semiconductor device with self-aligning contactless interface
US20080116584A1 (en) 2006-11-21 2008-05-22 Arkalgud Sitaram Self-aligned through vias for chip stacking
WO2014184988A1 (ja) 2013-05-16 2014-11-20 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5786979A (en) 1995-12-18 1998-07-28 Douglass; Barry G. High density inter-chip connections by electromagnetic coupling
US7335995B2 (en) 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
DE10219116A1 (de) * 2002-04-29 2003-11-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Verbindungslagen sowie zugehörige Herstellungsverfahren
JP2003332448A (ja) * 2002-05-14 2003-11-21 Mitsubishi Electric Corp 半導体装置
GB2407207B (en) 2003-10-13 2006-06-07 Micron Technology Inc Structure and method for forming a capacitively coupled chip-to-chip signalling interface
US7038324B2 (en) * 2004-03-31 2006-05-02 Intel Corporation Wafer stacking using interconnect structures of substantially uniform height
US7596842B2 (en) 2005-02-22 2009-10-06 Oak-Mitsui Inc. Method of making multilayered construction for use in resistors and capacitors
US7535105B2 (en) 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
US7393736B2 (en) * 2005-08-29 2008-07-01 Micron Technology, Inc. Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
KR100881182B1 (ko) 2006-11-21 2009-02-05 삼성전자주식회사 웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8310061B2 (en) 2008-12-17 2012-11-13 Qualcomm Incorporated Stacked die parallel plate capacitor
KR101046394B1 (ko) 2010-02-03 2011-07-05 주식회사 하이닉스반도체 스택 패키지
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
EP2737536B1 (en) * 2011-07-27 2018-05-09 The Board of Trustees of the University of Illionis Nanopore sensors for biomolecular characterization
US9269612B2 (en) * 2011-11-22 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms of forming damascene interconnect structures
US9142517B2 (en) * 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
EP2889900B1 (en) * 2013-12-19 2019-11-06 IMEC vzw Method for aligning micro-electronic components using an alignment liquid and electrostatic alignment as well as corresponding assembly of aligned micro-electronic components
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US10032751B2 (en) 2015-09-28 2018-07-24 Invensas Corporation Ultrathin layer for forming a capacitive interface between joined integrated circuit components
US10141392B2 (en) 2017-02-23 2018-11-27 International Business Machines Corporation Microstructure modulation for 3D bonded semiconductor structure with an embedded capacitor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060234405A1 (en) 2005-04-13 2006-10-19 Best Scott C Semiconductor device with self-aligning contactless interface
US20080116584A1 (en) 2006-11-21 2008-05-22 Arkalgud Sitaram Self-aligned through vias for chip stacking
WO2014184988A1 (ja) 2013-05-16 2014-11-20 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20180366446A1 (en) 2018-12-20
EP3357086A4 (en) 2019-07-03
CN108028246B (zh) 2022-03-29
US10600760B2 (en) 2020-03-24
EP3357086A1 (en) 2018-08-08
US10032751B2 (en) 2018-07-24
KR20180049134A (ko) 2018-05-10
WO2017058422A1 (en) 2017-04-06
US20170092620A1 (en) 2017-03-30
CN108028246A (zh) 2018-05-11
TW201721745A (zh) 2017-06-16

Similar Documents

Publication Publication Date Title
KR102428605B1 (ko) 마이크로 전자 컴포넌트들을 결합하는 방법 및 웨이퍼 레벨 패키지
US11495579B2 (en) Capacitive coupling in a direct-bonded interface for microelectronic devices
US9245897B2 (en) Flash memory device and related manufacturing method
US20190363097A1 (en) Flash memory device and manufacture thereof
JP2005531919A5 (ko)
US10192776B1 (en) Manufacturing method of a flash wafer
KR20050004123A (ko) 반도체 기억 장치 및 그 제조 방법
US20220013536A1 (en) Three-dimensional memory devices with channel structures having plum blossom shape
US20220013537A1 (en) Methods for forming three-dimensional memory devices with channel structures having plum blossom shape
WO2019243882A2 (en) Semiconductor structure enhanced for high voltage applications
JP2017168527A (ja) 半導体記憶装置およびその製造方法
US9466610B1 (en) Method of fabricating three-dimensional gate-all-around vertical gate structures and semiconductor devices, and three-dimensional gate-all-round vertical gate structures and semiconductor devices thereof
TW202114150A (zh) 半導體裝置及其製造方法
CN113169159A (zh) 用于微电子器件的直接接合的界面中的电容性耦合
US9224749B1 (en) Method for filling polysilicon gate in semiconductor devices, and semiconductor devices
US11069676B2 (en) Semiconductor device and method for fabricating the same
US10811420B2 (en) Semiconductor structure and method for forming the same
US10373841B2 (en) Photomask manufacturing method
US9520400B2 (en) NOR structure flash memory and manufacturing method thereof
US20150255323A1 (en) Semiconductor device and method of manufacturing same
CN109801872B (zh) 三维存储器及其形成方法
CN109904063B (zh) Mems器件及其制造方法
TW201841352A (zh) 三維快閃記憶體裝置的製造方法
CN109795980B (zh) Mems器件的制造方法
US9040423B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant