KR102402363B1 - 셀 교란 감소를 위해 누설 디바이스를 커패시터 구성에 통합하는 방법 및 누설 디바이스를 통합한 커패시터 구성 - Google Patents

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Abstract

일부 실시예는 지지 구조물에 의해 지지되는 수평-이격 하부 전극을 갖는 장치를 포함한다. 누설 디바이스 재료는 하부 전극에 직접 대향한다. 절연 재료는 하부 전극 위에 있고, 상부 전극은 절연 재료 위에 있다. 플레이트 재료는 상부 전극을 가로 질러 연장되고 상부 전극을 서로 결합시킨다. 플레이트 재료는 누설 디바이스 재료에 직접 대향한다. 누설 디바이스 소자 재료는 하부 전극을 플레이트 재료에 전기적으로 결합시키고, 과잉 전하의 적어도 일부를 하부 전극으로부터 플레이트 재료로 방전 시키도록 구성될 수 있다. 일부 실시예는 하부 전극 및 상부 전극을 갖는 커패시터를 포함하는 장치를 형성하는 방법을 포함하고, 상부 전극은 전도성 플레이트를 통해 서로 전기적으로 결합된다. 누설 디바이스는 하부 전극을 전도성 플레이트에 전기적으로 연결하도록 형성된다.

Description

셀 교란 감소를 위해 누설 디바이스를 커패시터 구성에 통합하는 방법 및 누설 디바이스를 통합한 커패시터 구성
셀 교란을 줄이기 위해 누설 디바이스를 커패시터 구성에 통합하는 방법과 누설 디바이스를 통합하는 커패시터 구성이 개시된다.
컴퓨터 및 기타 전자 시스템(예: 디지털 텔레비전, 디지털 카메라, 휴대폰 등)에는 종종 정보를 저장하는 하나 이상의 메모리 디바이스가 있다. 점점 더 높은 저장 용량 밀도를 달성하기 위해 메모리 디바이스의 크기가 점점 작아지고 있다. 밀도가 증가하더라도 소비자는 메모리 디바이스에 저장된 데이터의 고속 액세스 및 안정성을 유지하면서 메모리 디바이스도 더 적은 전력을 사용하도록 요구한다.
메모리 셀 내의 누설은 적어도 데이터 저장의 신뢰성을 어렵게하고 그렇지 않으면 전력을 낭비할 수 있는 이유로 문제가 될 수 있다. 회로가 점점 더 작은 크기로 확장됨에 따라 누설을 제어하기가 점점 어려워질 수 있다.
원하지 않는 누설을 완화시키거나 예방하는 아키텍처를 개발하고, 이러한 아키텍처를 제조하기 위한 방법을 발전시키는 것이 바람직하다.
도 1 내지 도 9는 예시적인 커패시터를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 예시적인 조립체의 개략적인 단면도이다.
도 3a는 도 3의 공정 단계에서 조립체의 평면도이다.
도 10 및 도 11은 예시적인 커패시터를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 예시적인 조립체의 개략적인 단면도이다. 도 10의 공정 단계는 일부 실시예에서 도 6의 공정 단계에 이어질 수 있다.
도 12 내지 도 16은 예시적인 커패시터를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 예시적인 조립체의 개략적인 단면도이다. 도 12의 공정 단계는 일부 실시예에서 도 3의 공정 단계에 이어질 수 있다.
도 17 및 18은 예시적인 커패시터를 제조하기 위한 예시적인 방법의 예시적인 공정 단계에서의 예시적인 조립체의 개략적인 단면도이다. 도 17의 공정 단계는 일부 실시예에서 도 2의 공정 단계에 이어질 수 있다.
도 19는 도 16의 공정 단계에 대한 대안의 예시 공정 단계에서의 예시적인 조립체의 개략적인 단면도이다.
도 20은 강유전성 커패시터를 포함하는 예시적인 메모리 어레이의 개략도이다.
도 21은 강유전성 커패시터를 포함하는 예시적인 메모리 셀의 개략도이다.
일부 실시예는 커패시터의 하부 전극을 따라 전하 축적을 감소시키기 위해 누설 디바이스의 이용을 포함한다. 누설 디바이스는 하부 전극을 전도성 플레이트에 결합할 수 있다. 전도성 플레이트는 커패시터의 상부 전극을 따라 놓일 수 있고, 상부 전극들을 서로 전기적으로 결합하는데 이용될 수 있다. 누설 디바이스는 하부 전극으로부터 전도성 플레이트로 과도한 전하가 드레인되도록하는 한편, 하부 전극과 전도성 플레이트 사이에서 문제가 되는 단락을 허용하지 않도록 맞춤화된 전도도(또는 대안으로 저항)를 가질 수 있다.
대부분은 아니더라도, 많은 주요 메모리 셀 교란 메커니즘은 셀 하부(CB) 전극 노드에서의 전위 축적에 기인한다. 아래에서보다 상세하게 논의되는 바와 같이, 이 교란 메커니즘은 강유전성 RAM(FERAM)에 적용 가능하다. 그러나, 다른 유형의 전자 디바이스도 개시된 주제로부터 이익을 얻을 수 있다.
일 실시예에서, 메모리 어레이 내의 각각의 메모리 셀은 단일 비트에서 "0"또는 "1"의 이진 값을 나타내도록 2 개의 데이터 상태 중 하나로 프로그래밍될 수 있다. 이러한 셀을 단일-레벨 셀(SLC)이라고도 한다. 이들 유형의 셀에 대한 다양한 동작은 반도체 및 관련 기술 분야에 독립적으로 공지되어 있다.
메모리 셀 배열에 관계없이, 위에서 논의된 주요 교란 메커니즘이 상이한 요인으로 인해 발생할 수 있다. 예를 들어, 플레이트 글리치(plate glitch), 액세스 트랜지스터 누설, 셀 간 상호 작용 및/또는 기타 요인과 같은 요인으로 인해 셀 하부 노드의 전하가 상승할 수 있다. 메모리 셀의 유전체 재료가 크게 누설되면, 셀의 상태에 부정적인 영향을 줄 수 있다.
본 명세서에 기술된 다양한 실시예에서, 개별 메모리 셀과 연관된 커패시터의 하부 노드에서 전위의 축적을 방지하기 위해 누설 디바이스가 메모리 어레이에 도입된다. 예시적인 실시예는 도 1 내지 도 21을 참조하여 설명된다.
도 1 내지 도 9는 누설 디바이스를 커패시터 어레이에 통합하기 위한 제 1 방법을 설명하기 위해 사용된다.
도 1을 참조하면, 조립체(즉, 장치, 구성, 등)(10)는 기저부(12) 위에 구조물(14)을 포함한다.
기저부(12)는 반도체 재료를 포함할 수 있고; 예를 들어 단결정 실리콘을 포함하거나 본질적으로 단결정 실리콘으로 구성되거나 단결정 실리콘으로 구성될 수 있다. 기저부(12)는 반도체 기판으로 지칭될 수 있다. "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 조립체로)와, 반도체 재료층(단독으로 또는 다른 재료를 포함하는 조립체로)을 포함하지만 이에 제한되지 않는 반도체 재료를 포함하는 임의의 구성을 의미한다. "기판"이라는 용어는 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조물을 지칭한다. 일부 응용에서, 기저부(12)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 해당할 수 있다. 이러한 재료는 예를 들어 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료, 등 중 하나 이상을 포함할 수 있다.
기저부(12)와 구조물(14) 사이에 제공된 추가 재료, 구성요소 등이 있을 수 있음을 나타내기 위해 기저부(12)와 구조물(14) 사이에 갭이 도시되어 있다.
구조물(14)은 제 2 재료(18) 위에 제 1 재료(16)를 포함하고, 제 1 및 제 2 재료는 계면(17)을 따라 서로 직접 인접해있는 것으로 도시되어 있다. 제 1 재료는 제 2 재료에 대해 선택적으로 에칭 가능할 수 있다. 예를 들어, 일부 실시예들에서, 제 1 재료(16)는 실리콘 질화물을 포함하거나, 본질적으로 실리콘 질화물로 구성되거나, 또는 실리콘 질화물로 구성될 수 있고; 제 2 재료(18)은 이산화 규소를 포함하거나, 본질적으로 이산화 규소로 구성되거나, 또는 이산화 규소로 구성될 수 있다.
구조물(14)은 제 1 재료(16)의 상부 표면을 가로 질러 연장되는 상부 표면(15)을 갖는다.
전도성 구조물(20)은 제 2 재료(18)의 하부 영역 내에 도시되어 있다. 전도성 구조물(20)은 전도성 인터커넥트가다. 본 명세서에 기술된 처리는 커패시터(예를 들어, 도 9에 도시된 커패시터)를 형성하고, 전도성 구조물(20)은 이러한 커패시터의 전극을 추가 회로(예를 들어, 트랜지스터)와 연결하는데 이용될 수 있다.
전도성 구조물(20)은 임의의 적합한 조성물 또는 조성물의 조합; 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 루테늄, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
도시된 실시예에서 재료(16 및 18)가 균질한 것으로 도시되어 있지만, 다른 실시예에서 재료(16 및 18) 중 하나 또는 둘다는 둘 이상의 조성물의 이종 조합일 수 있다.
재료(16)는 임의의 적합한 두께로 형성될 수 있고, 일부 실시예에서 약 100 옹스트롬(Å) 내지 약 500 Å 범위의 두께로 형성될 수 있다.
구조물(14)은 그 안에 형성된 커패시터를 궁극적으로 지지할 수 있다는 점에서 "지지 구조물"로 지칭될 수 있다.
도 2를 참조하면, 개구(22)가 지지 구조물(14)에 형성된다. 개구(22)는 재료(16 및 18)를 통해 연장되고 전도성 구조물(20)의 상부 표면을 노출시킨다. 개구(22)는 임의의 적절한 처리로 형성될 수 있다. 예를 들어, 패터닝된 마스크(도시되지 않음)가 지지 구조물(14) 위에 제공될 수 있고 개구(22)의 위치를 구획하는데 이용될 수 있으며, 이어서 개구(22)는 하나 이상의 적합한 에칭으로 지지 구조물(14) 내로 연장될 수 있다. 이어서, 패터닝된 마스크는 도 2의 조립체를 떠나기 위해 제거될 수 있다.
도 3을 참조하면, 개구(22)는 전극 재료(24)(하부 전극 재료로 지칭될 수 있음)와 선형으로 형성된다. 전극 재료(24)는 임의의 적합한 조성물 또는 조합의 조합을 포함할 수 있고; 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 루테늄, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 전극 재료(24)는 티타늄 질화물을 포함하거나, 본질적으로 티타늄 질화물로 구성되거나 또는 티타늄 질화물로 구성될 수 있다.
전극 재료(24)는 각각의 개구 내에 상향-개방 용기형 하부 전극(26)으로서 구성된다. 각각의 하부 전극은 지지 구조물(14)의 상부 표면(15) 아래로 리세스(recess)되는 상부 표면(27)을 갖는다.
각각의 개구(22)는 그 안에 포함된 상향-개방 용기형 하부 전극(26)의 오목한 상부 표면(27) 위에 지지 구조물(14)의 노출된 수직-연장 표면(29)을 갖는다. 도시된 실시예에서, 하부 전극(26)의 상부 표면(27)은 제 1 및 제 2 재료(16/18) 사이의 계면(17) 위로 연장되고, 따라서 수직-연장 표면(29)은 제 1 재료(16)만을 포함한다.
용기형 전극(26)은 그 내부로 연장되는 내부 영역(28)을 갖는다. 전극(26)은 위에서 볼 때 임의의 적합한 형상을 가질 수 있고, 따라서 내부 영역(28)은 임의의 적합한 형상을 가질 수 있다. 예를 들어, 도 3a는 하부 전극(26)이 원형 형상이고 원형 형상의 내부 영역(28)을 포함하는 예시적인 응용 예에서, 도 3의 처리 단계에서 조립체(10)의 평면도를 도시한다. 다른 실시예에서, 하부 전극(26)은 예를 들어 타원형, 다각형 등을 포함하는 다른 형상을 가질 수 있다. .
하부 전극들(26)은 임의의 적절한 처리를 이용하여 형성될 수 있다. 예를 들어, 일부 실시예들에서, 전극 재료(24)는 개구들(22) 내에 있을 뿐만 아니라 지지 구조물(14)의 상부 표면(15)을 가로 질러 연장하도록 초기에 형성될 수 있다. 이어서, 과잉 재료(24)는 하나 이상의 적합한 에칭으로 제거되어 떠날 수 있고, 도시된 상향-개방 용기형 하부 전극(26)으로 구성되는 나머지 재료(24)를 남긴다.
전극 재료(24)는 임의의 적합한 두께를 가질 수 있으며; 일부 실시 형태에서, 약 10Å 내지 약 200Å 범위의 두께를 가질 수 있다.
도 4를 참조하면, 하부 전극(26)의 내부 영역(28)은 절연 재료(30)와 선형을 이룬다. 절연 재료(30)는 상향-개방 용기형 하부 전극(26)의 내부 영역(28)을 좁힌다.
절연 재료(30)는 커패시터 구성에 궁극적으로 이용되므로 커패시터 절연 재료로 지칭될 수 있다. 커패시터 절연 재료의 적어도 일부는 강유전성 절연 재료를 포함할 수 있고, 일부 실시예에서는 커패시터 절연 재료의 전체가 강유전성 절연 재료이다.
강유전성 절연 재료는 임의의 적합한 조성물 또는 조성물의 조합; 일부 예시적인 구체 예에서, 전이 금속 산화물, 지르코늄, 산화 지르코늄, 니오브, 산화 니오브, 하프늄, 하프늄 산화물, 납 지르코늄 티타네이트 및 바륨 스트론튬 티타네이트 중 하나 이상을 포함할 수 있다. 또한, 일부 예시적인 실시예에서 강유전체 절연 재료는 실리콘, 알루미늄, 란타늄, 이트륨, 에르븀, 칼슘, 마그네슘, 스트론튬 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 내부에 가질 수 있다.
절연 재료(30)는 임의의 적절한 두께로 형성될 수 있으며; 일부 실시 형태에서, 약 30Å 내지 약 250Å 범위의 두께를 가질 수 있다.
상부 전극 재료(32)는 절연 재료(30) 위에 그리고 용기형 하부 전극(26) 내로 연장되는 좁은 내부 영역(28) 내에 형성된다.
상부 전극 재료(32)는 임의의 적합한 조성물 또는 조성물의 조합; 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 루테늄, 코발트, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 전극 재료(32)는 몰리브덴 실리사이드, 티타늄 질화물, 티타늄 실리콘 질화물, 루테늄 실리사이드, 루테늄, 몰리브덴, 탄탈륨 질화물, 탄탈륨 실리콘 질화물 및 텅스텐 중 하나 이상을 포함하거나, 본질적으로 이로 구성지거나 또는 이로 구성될 수 있다.
전극 재료(32)는 임의의 적합한 두께를 가질 수 있고, 일부 실시예에서 약 10Å 내지 약 200Å 범위의 두께를 가질 수 있다.
전극 재료(24 및 32)는 일부 실시예에서 서로 동일한 조성을 포함할 수 있거나, 서로에 대해 상이한 조성을 포함할 수 있다. 일부 실시예에서, 전극 재료(24 및 32)는 티타늄 질화물을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성될 수 있다.
도 5를 참조하면, 조립체(10)는 평탄화된 상부 표면(33)을 형성하기 위해 평탄화(예를 들어, 화학-기계적 연마)된다. 평탄화는 전극 재료(32)를 상부 전극(36)으로 패턴화하고, 절연 재료(30)를 상향-개방 용기형 절연 구조(34)로 패턴화한다. 전극들(26 및 36)은 그들 사이의 절연 재료(30)와 함께, 복수의 커패시터(38)를 형성한다. 커패시터(38)는 일부 실시예에서 강유전성 커패시터일 수 있다.
도 6에 도시된 바와 같이, 커패시터(38)의 상부 측벽 영역(39)을 노출시키기 위해 제 1 재료(16)(도 5)가 제거된다. 상부 측벽 영역(39)은 커패시터(38)의 노출된 부분(37)을 따라 놓이도록 고려될 수 있다.
노출된 상부 측벽 영역(39)은 절연 재료(30)의 부분(즉, 세그먼트) 아래의 하부 전극(26)의 부분(즉, 세그먼트)을 포함한다. 일부 실시예에서, 노출된 상부 측벽 영역(39)은 약 100Å 내지 약 500Å 범위 내의 높이 H를 가질 수 있다.
도 7을 참조하면, 누설 디바이스 재료(40)는 조립체(10)의 상부 표면을 가로 질러 형성되고, 누설 디바이스 재료(40)는 커패시터(38)의 상부 표면을 따라, 재료(18)의 상부 표면을 따라, 그리고 커패시터(38)의 상부 측벽 영역(39)을 따라 연장된다.
누설 디바이스 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있다. 일부 실시예에서, 누설 디바이스 재료(40)는 게르마늄, 실리콘, 산소, 질소 및 탄소 중 하나 이상과 조합된 티타늄, 니켈 및 니오븀 중 하나 이상을 포함하거나, 본질적으로 이로 구성되거나 또는 이로 구성될 수 있다. 일부 실시 형태에서, 누설 디바이스 재료는 Si, Ge, SiN, TiSiN, TiO, TiN, NiO, NiON 및 TiON 중 하나 이상을 포함하거나, 이로 본질적으로 구성지거나 또는 그로 이루어질 수 있고; 여기서 화학식은 특정 화학량론보다는 주 구성요소를 나타낸다. 일부 실시 형태에서, 누설 디바이스 재료는 티타늄, 산소 및 질소를 포함하거나, 본질적으로 이로 구성되거나 또는 이로 구성될 수 있다. 일부 실시예에서, 누설 디바이스 재료는 비정질 실리콘, 일산화 니오븀, 실리콘이 풍부한 실리콘 질화물 등을; 단독으로 또는 임의의 적절한 조합으로 포함할 수 있다.
일부 실시 형태에서, 누설 디바이스 재료는 약 2Å 내지 약 20Å 범위의 두께를 갖는 연속 층일 수 있다. 일부 실시 형태에서, 누설 디바이스 재료는 약 6Å 내지 약 15Å 범위의 두께를 갖는 연속 층일 수 있다. 누설 디바이스 재료(40)의 두께는 누설 디바이스 재료의 수평 연장 세그먼트(41)를 따른 수직 두께에 해당하고, 누설 디바이스 재료의 수직-연장 세그먼트(43)를 따른 수평 두께에 대응한다.
도 8을 참조하면, 누설 디바이스 재료(40)는 스페이서(즉, 이방성) 에칭으로 수직-연장 누설 디바이스(44)로 패턴화된다. 누설 디바이스(44)는 하부 전극(26)과 전기적으로 결합되고, 도시된 실시예에서 하부 전극(26)과 직접 접촉한다. 각각의 누설 디바이스(44)는 하부 전극 재료(24)의 세그먼트를 따라 그리고, 커패시터(38)의 상부 측벽 영역(39)과 관련된 절연 재료(30)의 세그먼트를 따라 연장된다.
도 9를 참조하면, 플레이트 재료(46)는 커패시터(38)의 상부 전극(36)을 가로 질러 연장되고, 상부 전극을 서로 전기적으로 연결하도록 형성된다. 플레이트 재료(46)는 커패시터(38)의 상부 전극(36)에 직접, 그리고 수직으로 연장되는 누설 디바이스(44)에 직접적으로 대향한다.
플레이트 재료(46)는 임의의 적합한 전기 전도성 재료, 예를 들어 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 루테늄, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 플레이트 재료(46)는 상부 전극(36)과는 상이한 임의의 조성을 포함할 수 있다. 예를 들어, 일부 실시예에서 상부 전극(36)은 TiSiN 및/또는 TiN을 포함하거나, 본질적으로 이로 구성되거나 또는 이로 구성될 수 있고(화학식은 특정 화학량론이 아닌 주요 조성을 나열함), 및 플레이트 재료(46)는 텅스텐을 포함하거나, 본질적으로 이로 구성되거나 또는 이로 구성될 수 있다.
누설 디바이스(44)는 커패시터(38)의 하부 전극(26)을 플레이트 재료(46)와 전기적으로 연결하여 하부 전극(26)으로부터 플레이트 재료(46)로 과잉 전하의 적어도 일부를 방전시킬 수 있다. 일부 실시예에서, 누설 디바이스(44)가 바람직하지 못하게 하부 전극(26)을 플레이트 재료(46)에 단락시키지 않도록, 누설 디바이스(44)가 충분히 낮은 전도율(예를 들어, 충분히 높은 저항)을 가지면서 하부 전극(26)으로부터 과잉 전하를 제거하기 위해 적절한 전도도를 갖도록, 누설 디바이스(44)의 전기 저항이 맞춤화된다.
일부 실시예에서, 커패시터(38)는 커패시터를 적절한 회로 구성요소와 결합시킴으로써 메모리 셀(50)(예를 들어, 강유전성 메모리 셀)에 통합될 수 있다. 예를 들어, 트랜지스터(48)는 도 9에 개략적으로 도시된 바와 같이, 전도성 인터커넥트(20)를 통해 하부 전극(26)에 결합된다. 트랜지스터(48) 및/또는 다른 적절한 구성요소는 임의의 적절한 공정 단계에서 제조될 수 있다. 예를 들어, 일부 실시예에서, 트랜지스터(48)는 도 1의 예시된 처리 단계 이전의 처리 단계에서 제조될 수 있다.
메모리 셀들(50)은 예를 들어 FeRAM(Ferroelectric Random Access Memory) 어레이와 같은, 메모리 어레이의 일부일 수 있다.
일부 실시예들에서, 누설 디바이스들(44)은 메모리 셀들(50) 내의 하부 전극들(26)을 전도성 플레이트 재료(46)에 결합시키는 저항성 인터커넥트인 것으로 간주될 수 있다. 누설 디바이스들이 너무 누설되면, 하나 이상의 메모리 셀들은 셀 대 셀간 교란을 경험할 수 있다. 누설 디바이스(44)가 충분히 누설되지 않으면(전도성), 하부 전극(26)으로부터 과도한 전하가 배출되지 않을 것이다. 당업자는 주어진 메모리 어레이에 대한 누설 디바이스(44)에 필요한 저항을 계산하는 방법을 인식할 것이다. 일부 실시예에서, 누설 디바이스(44)는 약 0.1 메가 옴 내지 약 5 메가 옴 범위의 저항을 가질 수 있다. 인접한 메모리 셀들 사이의 간격, 메모리 셀들 사이에 사용된 유전체 재료, 메모리 셀들의 물리적 치수, 메모리 셀들에 배치된 전하량, 메모리 어레이의 크기, 메모리 어레이에 의해 수행되는 동작들의 빈도, 등과 같은 요인들이 누설 디바이스(44)에 적합한 저항을 결정할 때, 고려될 수 있다.
도 8 및 도 9의 실시예는 커패시터(38)의 상부 측벽 영역(39)을 따라 수직-연장 세그먼트만을 포함하는 누설 디바이스(44)를 도시한다. 다른 실시예에서, 누설 디바이스(44)는 다른 구성을 가질 수 있다. 예를 들어, 도 10은 도 8의 것에 대안적인 공정 단계에서의 조립체(10a)를 도시하며, 이는 도 7의 것에 이어질 수 있다. 조립체(10a)는 누설 디바이스(44a)로서 구성된 누설 디바이스 재료(40)를 포함하고, 이러한 누설 디바이스 구조 각각은 재료(18)의 상부 표면을 따라 수평 세그먼트(51)와, 커패시터(38)의 상부 측벽 영역(39)을 따라 수직 세그먼트(53)를 포함한다. 도 11은 도 9를 참조하여 상술한 메모리 셀과 유사한 메모리 셀(50)에 통합된 누설 디바이스(44a)를 도시한다.
누설 디바이스를 메모리 셀에 통합하기 위한 다른 예시적인 프로세스가 도 12 내지 16을 참조하여 설명된다.
도 12를 참조하면, 조립체(10b)는 도 3의 공정 단계를 따르는 공정 단계에서 도시된다. 조립체(10b)는 그 내부에 연장되는 개구(22)를 갖는 지지 구조물(14)을 포함하고, 개구(22)의 저부 내에 상향-개방 용기형 하부 전극(26)을 포함한다. 재료(56)는 지지 구조물(14)의 상부 표면(15) 위에, 그리고, 개구(22) 내에 증착된다. 재료(56)는 개구(22) 내에서 지지 구조물의 수직-연장 표면(29)을 따라 연장된다. 재료(56)는 궁극적으로 누설 디바이스 재료로 전환되는 전구체이며; 원하는 누설 디바이스 재료로 전환되기에 적합한 임의의 조성을 포함할 수 있다. 일부 실시예에서, 재료(56)는 제 1 조성물로 지칭될 수 있다. 일부 구체 예에서, 이러한 제 1 조성물은 티타늄 질화물을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성될 수 있다.
도 13에 도시된 바와 같이, 제 1 조성물(56)(도 12)은 제 1 조성물을 누설 디바이스 재료(40)에 대응하는 제 2 조성물로 변환하도록 화학적으로 개질된다. 일부 실시 형태에서, 화학적 개질은 제 1 조성물 내에서 전도도를 낮추어 제 1 조성물을 누설 디바이스 재료(40)로 변환하는 단계를 포함할 수 있다. 화학적 개질은 임의의 적합한 조건을 이용할 수 있다. 예시된 실시예에서, 화학적 개질은 조립체(10b)를 산화제(58)에 노출시키는 것을 포함하고, 따라서 재료(56)를 누설 디바이스 재료(40)로 전환시키도록 재료(56)(도 12)의 산화를 포함한다. 산화제는 임의의 적합한 산화제일 수 있다. 예를 들어, 오존, 과산화수소, 이원자 산소 등 중 하나 이상을 포함한다. 일부 실시 형태에서, 도 12의 제 1 조성물(56)은 티타늄 질화물을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성되며; 도 13의 누설 디바이스 재료(40)는 TiON을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성된다(화학식은 특정 화학량론보다는 주요 성분을 나타낸다).
비록 도 12 내지 도 13의 예시된 실시예에서는 제 1 조성물(56)이 증착된 후 누설 디바이스 재료(40)로 변환되는 다단계 공정을 이용하여 누설 디바이스 재료(40)를 형성하고 있으나, 다른 실시예에서는 도 13의 누설 디바이스 재료(40)가 지지 구조물(14)의 상부 표면(15)을 가로 질러 개구(22) 내에 누설 디바이스 재료를 간단히 증착하여 형성될 수 있다. 누설 디바이스 재료의 형성에 이용되는 방법에 관계없이, 도 13의 누설 디바이스 재료(40)는 도 7의 누설 디바이스 재료(40)를 참조하여 전술한 임의의 조성물을 포함할 수 있다.
도 13의 누설 디바이스 재료(40)는 용기형 하부 전극(26)의 내부 영역(28) 내에서 연장되고, 또한 지지 구조물(14)의 측벽 표면(29)을 따라 연장된다(이러한 측벽 표면(29)은 개구(22) 내에 그리고 하부 전극(26)의 최상부 표면(27) 위에 있음). 누설 디바이스 재료(40)는 (도시된 바와 같이) 연속 층일 수 있거나 불연속일 수 있다. 일부 실시 형태에서, 누설 디바이스 재료(40)는 약 2Å 내지 약 20Å 범위의 두께를 갖는 연속 층이다. 일부 실시예에서, 누설 디바이스 재료(40)는 약 6Å 내지 약 15Å 범위의 두께를 갖는 연속 층일 수 있다.
도 14를 참조하면, 절연 재료(30)는 누설 디바이스 재료(40) 위에 형성되고, 상부 전극 재료(32)는 절연 재료(30) 위에 형성된다. 재료(30 및 32)는 도 4와 관련하여 위에서 논의된 동일한 조성을 포함할 수 있다. 절연 재료(30)는 상향-개방 용기형 하부 전극(26)의 내부 영역(28) 내에서 연장되고, 이러한 내부 영역을 좁히며, 상부 전극 재료(32)는 좁아진 내부 영역으로 연장된다.
도 15를 참조하면, 조립체(10b)는 예를 들어, 화학-기계적 연마와 같이, 평탄화(즉, 연마 조건)된다. 이는 평탄화된 상부 표면(33)을 형성한다. 평탄화는 전극 재료(32)를 상부 전극(36)으로 패턴화하고, 절연 재료(30)를 상향-개방 용기형 절연 구조(34)로 패턴화한다. 전극(26 및 36)은 그들 사이의 재료(40, 30)와 함께, 복수의 커패시터(38)를 형성한다. 재료(40) 및 커패시터(38)는 일부 실시예에서 강유전성 커패시터일 수 있다.
도 16에 도시된 바와 같이, 플레이트 재료(46)는 평탄화된 상부 표면(33)을 따라 연장되도록 형성된다. 플레이트 재료(46)는 커패시터(38)의 상부 전극(36)을 서로 전기적으로 결합시킨다. 플레이트 재료(46)는 누설 디바이스 재료(40)에 직접 대향하고, 따라서 누설 디바이스 재료(40)는 하부 전극(36)을 플레이트 재료(46)에 전기적으로 결합할 수 있다. 도 16읜 누설 디바이스 재료(40)는 하부 전극(26)으로부터 플레이트 재료(46)로 과잉 전하의 적어도 일부를 방출하도록 구성되기 위해 적절한 조성 및 치수를 포함하도록 구성될 수 있다.
일부 실시예에서, 도 16의 조립체(10b)는. 지지 구조물(14)에 의해 지지되는 수평-이격 상향-개방 용기형 하부 전극(26)을 포함하도록 고려될 수 있다. 지지 구조물(14)은 하부 전극의 상부 표면(27) 위에 상부 표면(33)을 갖는다. 지지 구조물의 수직-연장 표면(29)은 하부 전극의 상부 표면(27)으로부터 지지 구조물의 상부 표면(33)으로, 그리고 플레이트 재료(46)의 하부 표면(47)까지 연장된다.
누설 디바이스 재료(40)는 지지 구조물(14)의 수직-연장 표면(29)을 따라 그리고 또한 용기형 하부 전극(26)의 내부 영역(28) 내에서 연장된다. 도시된 실시예에서, 누설 디바이스 재료(40)는 하부 전극(26)의 내부 영역과 선형을 이루며, 하부 전극에 직접 대향한다.
절연 재료(30)는 누설 디바이스 재료(40) 위에 그리고 용기형 하부 전극(26)의 내부 영역(28) 내에 있다. 절연 재료(30)는 상향-개방 용기형 절연성 구조체(34)로서 구성된다.
상부 전극(36)은 용기형 절연 구조물(34) 내로 연장된다.
커패시터(38)는 전극(26, 36)과, 그 사이에 절연 재료(30)을 포함한다. 일부 실시예에서, 이러한 커패시터는 강유전성 커패시터일 수 있다. 커패시터(38)는(도시된 바와 같이) 인터커넥트(20)를 통해 트랜지스터(48)와 연결될 수 있고, 메모리 셀(50b)에 통합될 수 있다. 이러한 메모리 셀은 메모리 어레이(52b) 내의 복수의 실질적으로 동일한 메모리 셀에 대응할 수 있다("실질적으로 동일한"이라는 용어는 합리적인 제조 및 측정 허용 오차 내에서 동일한 것을 의미함). 3 개의 메모리 셀(50b)이 도시되어 있지만, 메모리 어레이는 임의의 적절한 수의 메모리 셀(50b)을 포함할 수 있으며; 일부 실시예에서 수백, 수천, 수백만, 수십억개 등의 실질적으로 동일한 메모리 셀을 포함할 수 있다.
플레이트 재료(46)는 커패시터(38)의 상부 전극(36)을 가로 질러 연장되고, 상부 전극을 서로 결합시킨다. 플레이트 재료(46)는 또한 누설 디바이스 재료(40)의 상부 표면에 직접 대향한다. 누설 디바이스 재료는, 하부 전극(26)과 플레이트 재료(46) 사이에 바람직하지 않은 전기적 단락을 생성함없이, 그러한 재료가 하부 전극(26)으로부터 플레이트 재료(46)로 과잉 전하의 적어도 일부를 방출하도록 적절한 전도성을 갖도록 구성될 수 있다.
도 13의 예시된 실시예는 제 1 및 제 2 재료(16, 18) 사이의 계면(17) 위에 하부 전극(26)의 상부 표면(27)을 갖는다. 따라서, 수직-연장 표면(29)은 제 1 재료(16)를 따라서만 위치한다. 도 13은 제 1 및 제 2 재료(16 및 18) 사이의 계면(17)이 하부 전극(26)의 상부 표면(27)에 또는 그 아래에 있는 실시예의 예를 도시한다. 다른 실시예에서, 계면(17)은 도 17 및 18을 참조하여 설명된 바와 같은 하부 전극의 상부 표면 위에 놓일 수 있다.
도 17을 참조하면, 조립체(10c)는 도 3을 참조하여 전술한 것과 유사한 공정 단계에서 도시된다. 도 17의 실시예는 조립체(10c)의 하부 전극(26)이 계면(17) 아래에 상부 표면(27)을 갖는 반면, 도 3의 조립체(10)에 도시된 하부 전극(26)은 계면(17) 위에 상부 표면(27)을 갖는다는 점에서 도 3과 다르다.
도 18을 참조하면, 조립체(10c)는 도 16의 처리 단계와 유사한 처리 단계에서 도시된다. 조립체(10c)는 어레이(52c) 내에 메모리 셀(50c)을 포함한다. 메모리 셀(50c)은 도 16의 메모리 셀(50b)과 유사하다. 그러나, 하부 전극(26)의 상부 표면(27)이 재료(16 및 18) 사이의 계면(17) 아래에 있다는 점에서 차이가 있다. 따라서, 수직-연장 표면(29)은 재료(16)를 따라 그리고 또한 재료(18)의 상부 영역을 따라 연장된다. 일부 실시예에서, 재료(16 및 18)는 각각 실리콘 질화물 및 실리콘 이산화물을 포함한다. 이러한 실시예에서, 도 16의 구성은 지지 재료(14)의 수직-연장 표면(29)의 재료(16)의 실리콘 질화물을 따라서만 연장되는 누설 디바이스 재료(40)을 갖는 반면, 도 18의 구성은 재료(16)의 질화규소 및 재료(18)의 이산화 규소를 따라 연장되는 누설 디바이스 재료(40)을 갖는다.
상술한 도 1 내지 도 18의 실시예에 도시된 누설 디바이스 재료(40)는 연속 층이다. 다른 실시예에서, 누설 디바이스 재료는 불연속 층일 수 있다. 예를 들어, 도 19는 도 16의 조립체(10b)와 유사한 조립체(10d)를 도시하지만, 이 경우에 누설 디바이스 재료(40)는 불연속 필름이다. 누설 디바이스 재료(40)를 통해 연장되는 개구는 매우 작을 수 있으며, 일부 실시예에서 핀홀 개구일 수 있다. 도 10d의 조립체는 메모리 셀들(50d)에 통합된 커패시터들(38)을 갖는 것으로 도시되며, 이는 차례로 메모리 어레이(52d)로 구성된다.
상술된 메모리 어레이(예를 들어, 도 9의 메모리 어레이(52), 도 16의 메모리 어레이(52b) 등)는 강유전성 메모리 어레이일 수 있으며, 임의의 적합한 구성을 가질 수 있다. 예시적인 강유전성 메모리 어레이(52)가 도 20을 참조하여 기술된다. 메모리 어레이는 복수의 실질적으로 동일한 강유전성 커패시터(38)를 포함한다. 워드 라인(70)은 메모리 어레이의 행을 따라 연장되고, 디지트 라인(72)은 메모리 어레이의 열을 따라 연장된다. 커패시터들(38) 각각은 워드 라인과 디지트 라인의 조합을 이용하여 고유하게 어드레스되는 메모리 셀(50) 내에 있다. 워드 라인(70)은 드라이버 회로(76)까지 연장되고, 디지트 라인(72)은 검출 회로(78)까지 연장된다. 일부 응용에서, 메모리 어레이(52)는 강유전성 랜덤 액세스 메모리(FeRAM)로서 구성될 수 있다.
메모리 셀(50)은 강유전성 커패시터와 조합된 트랜지스터(48)를 포함할 수 있다. 예를 들어, 일부 응용들에서, 메모리 셀들(50) 각각은 도 21에 도시된 바와 같이 강유전성 커패시터(38)와 조합된 트랜지스터(48)를 포함할 수 있다. 메모리 셀(56)은 워드 라인(70) 및 디지트 라인(72)과 결합된 것으로 도시되어 있다. 또한, 커패시터(38)의 전극들 중 하나는 플레이트 재료(46)를 포함하는 플레이트 라인과 결합된 것으로 도시되어 있다. 플레이트 라인은 강유전성 커패시터(38)의 동작 상태를 제어하기 위한 워드 라인(70)과 조합하여 사용될 수 있다.
상기 논의된 구조는 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션 전용 모듈에 사용될 수 있으며, 다층, 멀티 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 등과 같은 광범위한 시스템 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본원에 기술된 다양한 재료, 물질, 조성물 등은 예를 들어 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 등을 포함하여 현재 공지되거나 아직 개발되지 않은 임의의 적합한 방법으로 형성될 수 있다.
"유전체" 및 "절연"이라는 용어는 절연 전기 특성을 갖는 재료를 설명하기 위해 사용될 수 있다. 이 용어들은 본 개시에서 동의어로 간주된다. 어떤 경우에는 용어 "유전체" 및 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음의 청구 범위 내에서 선행 기반을 단순화하기 위해 본 개시 내에서 언어 변형을 제공하는 것일 수 있으며, 중대한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
도면에서 다양한 실시예의 특정 배향은 단지 예시적인 목적이며, 실시예는 일부 응용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 다음의 청구 범위는 구조가 도면의 특정 배향에 있는지 또는 이러한 배향에 대해 회전되는지에 관계없이 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 단지 단면의 평면 내의 특징만을 나타내고, 달리 나타내지 않는 한, 도면을 단순화하기 위해 단면의 평면 뒤에 재료를 나타내지 않는다.
구조가 다른 구조의 "~상에" 또는 "~에 대향하여"인 것으로 언급될 때, 다른 구조 상에 직접 존재할 수 있거나 개재된 구조가 존재할 수도 있다. 대조적으로, 구조가 다른 구조 "~상에 직접" 또는 "~에 직접 대향"하는 것으로 언급될 때, 개재 구조는 존재하지 않는다.
구조들(예를 들어, 층들, 재료들 등)은 구조들이 일반적으로 하부 기저부(예를 들어, 기판)로부터 상향으로 연장됨을 나타내기 위해 "수직으로 연장"으로 지칭될 수 있다. 수직-연장 구조물은 기저부의 상부 표면에 대해 실질적으로 직교하게 연장될 수 있거나, 그렇지 않을 수 있다.
일부 실시예는 디바이스를 형성하는 방법을 포함한다. 개구는 지지 구조로 연장되도록 형성된다. 개구는 하부 전극 재료와 선형을 이룬다. 각각의 개구 내의 하부 전극 재료는 내부 영역을 갖는 상향-개방 용기형 하부 전극으로서 구성된다. 각각의 상향-개방 용기형 하부 전극의 상부 표면은 지지 구조물의 상부 표면 아래로 리세스된다. 상향-개방 용기형 하부 전극의 내부 영역은 상향-개방 용기형 하부 전극의 내부 영역을 좁히기 위해 절연 재료와 선형으로 구성된다. 상향-개방 용기형 하부 전극의 좁은 내부 영역 내에 상부 전극이 형성된다. 상부 전극, 절연 재료 및 상향-개방 용기형 하부 전극은 함께 복수의 커패시터를 형성한다. 플레이트 재료는 상부 전극을 가로 질러 연장되고 상부 전극을 서로 연결하도록 형성된다. 누설 디바이스는 하부 전극을 플레이트 재료에 전기적으로 연결하도록 형성된다.
일부 실시예는 장치를 형성하는 방법을 포함한다. 개구는 지지 구조로 확장된다. 지지 구조물은 개구들 사이에 상부 표면을 갖는다. 개구는 하부 전극 재료와 선형으로 구성되어 있다. 각각의 개구 내의 하부 전극 재료는 내부 영역을 갖는 상향-개방 용기형 하부 전극으로서 구성된다. 각각의 상향-개방 용기형 하부 전극의 상부 표면은 지지 구조물의 상부 표면 아래로 리세스된다. 각각의 개구는 그 안에 포함된 상향-개방 용기형 하부 전극의 오목한 상부 표면 위에 지지 구조물의 노출된 수직-연장 표면을 갖는다. 누설 디바이스 재료는 지지 구조물의 상부 표면 위에 형성되고; 지지 구조물의 노출된 수직-연장 표면을 따라 그리고 상향-개방 용기형 하부 전극의 내부 영역 내에 형성된다. 누설 디바이스 재료 위에 절연 재료가 형성된다. 절연 재료는 상향-개방 용기형 하부 전극의 내부 영역 내로 연장되어 상향-개방 용기형 하부 전극의 내부 영역을 좁힌다. 상향-개방 용기형 하부 전극의 좁은 내부 영역 내에 상부 전극이 형성된다. 상부 전극, 절연 재료 및 상향-개방 용기형 하부 전극은 함께 복수의 커패시터를 형성한다. 플레이트 재료는 상부 전극을 가로 질러 연장되고 상부 전극을 서로 연결하도록 형성된다. 플레이트 재료는 누설 디바이스 재료에 직접 대향한다. 누설 디바이스 재료는 하부 전극을 플레이트 재료에 전기적으로 결합시키고, 상향-개방 용기형 하부 전극으로부터 플레이트 재료로 과잉 전하의 적어도 일부를 방출하도록 구성된다.
일부 실시예는 지지 구조물에 의해 지지되는 수평-이격 상향-개방 용기형 하부 전극을 갖는 장치를 포함한다. 상향-개방 용기형 하부 전극의 상부 표면은 지지 구조물의 상부 표면 아래에 있다. 지지 구조물의 수직-연장 표면은 상향-개방 용기형 하부 전극의 상부 표면 위에 있다. 누설 디바이스 재료는 지지 구조물의 수직-연장 표면을 따라 그리고 상향-개방 용기형 하부 전극의 내부 영역 내에 있다. 절연 재료는 누설 디바이스 재료 위에, 그리고 상향-개방 용기형 하부 전극의 내부 영역 내에 있다. 절연 재료는 상향-개방 용기형 하부 전극 내에서 상향-개방 용기형 절연 구조로서 구성된다. 상부 전극은 상향-개방 용기형 절연 구조로 연장된다. 상부 전극, 상향-개방 용기형 절연 구조 및 상향-개방 용기형 하부 전극은 함께 복수의 커패시터로 구성된다. 플레이트 재료는 상부 전극을 가로 질러 연장되고, 상부 전극을 서로 결합시킨다. 플레이트 재료는 누설 디바이스 재료에 직접 대향한다. 누설 디바이스 소자 재료는 하부 전극을 플레이트 재료에 전기적으로 결합시키고, 상향-개방 용기형 하부 전극으로부터 플레이트 재료로 과잉 전하의 적어도 일부를 방출하도록 구성된다.

Claims (31)

  1. 장치를 형성하는 방법으로서,
    지지 구조물로 연장되는 개구를 형성하는 단계;
    상기 개구를 하부 전극 재료와 선형화하는 단계 - 각각의 개구 내의 하부 전극 재료는 내부 영역을 갖는 상향-개방 용기형 하부 전극을 형성하고, 각각의 상향-개방 용기형 하부 전극의 상부 표면은 상기 지지 구조물의 상부 표면 아래로 리세스되며, 각각의 개구는 그 안에 포함된 상향-개방형 용기형 하부 전극의 오목한 상부 표면 위에 노출된 측벽 영역을 가짐;
    상기 상향-개방 용기형 하부 전극의 내부 영역을 절연 재료와 선형화하여, 각각의 상향-개방 용기형 하부 전극의 내부 영역을 좁히는 단계;
    각각의 상향-개방 용기형 하부 전극의 좁은 내부 영역 내에 상부 전극을 형성하는 단계 - 상기 상부 전극, 절연 재료 및 각각의 상향-개방 용기형 하부 전극이 함께 복수의 커패시터를 형성함;
    상기 상부 전극을 가로 질러 연장되고 상기 상부 전극을 서로 결합시키는 플레이트 재료를 형성하는 단계; 및
    각각의 상향-개방 용기형 하부 전극을 플레이트 재료에 전기적으로 결합시키는 누설 디바이스를 형성하는 단계를 포함하며,
    상기 누설 디바이스를 형성하는 단계는, 노출된 측벽 영역에 직접 맞닿아 그 측벽 영역을 따라 그리고 각각의 상향-개방 용기형 하부 전극의 내부 영역에 직접 물리적인 접촉을 하여 그 내부 영역을 따라 연장되도록 누설 디바이스 재료를 형성하는 단계를 포함하는, 장치 형성 방법.
  2. 제 1 항에 있어서, 상기 절연 재료가 강유전성 절연 재료인, 장치 형성 방법.
  3. 제 1 항에 있어서, 상기 누설 디바이스는 Ge, Si, O, N 및 C 중 하나 이상과 조합하여 Ti, Ni 및 Nb 중 하나 이상을 포함하는, 장치 형성 방법.
  4. 제 1 항에 있어서, 상기 누설 디바이스는 연속적인 수직-연장 세그먼트를 포함하는, 장치 형성 방법.
  5. 제 1 항에 있어서, 상기 누설 디바이스가 불연속 수직-연장 세그먼트를 포함하는, 장치 형성 방법.
  6. 삭제
  7. 제 1 항에 있어서, 상기 누설 디바이스는 누설 디바이스 재료를 포함하고; 상기 지지 구조물은 제 2 재료 위에 제 1 재료를 포함하며, 제 1 재료와 제 2 재료 사이의 계면은 각각의 상향-개방 용기형 하부 전극의 오목한 상부 표면 아래에 위치하고, 상기 방법은,
    상기 상부 전극을 형성한 후, 각 커패시터의 상부 영역이 노출되도록 제 1 재료를 제거하는 단계 - 각각의 커패시터의 노출된 상부 영역은 상향-개방 용기형 하부 전극 중 연관된 하나의 일부 및 상향-개방 용기형 하부 전극 중 상기 연관된 하나의 일부 위의 절연 재료의 일부를 포함하는 노출된 상부 측벽 영역을 가짐;
    각각의 커패시터의 노출된 상부 측벽 영역을 따라 연장되도록 상기 누설 디바이스 재료를 형성하는 단계 - 노출된 상부 측벽 영역 각각을 따른 누설 디바이스 재료는 상향-개방 용기형 하부 전극 중 연관된 하나의 일부를 따라 그리고 절연 재료의 일부를 따라 연장되는 수직-연장 누설 디바이스로 구성됨; 및
    커패시터 위에 그리고 커패시터의 상부 측벽 영역을 따라 놓이도록 플레이트 재료를 형성하는 단계 - 커패시터의 상부 측벽 영역을 따르는 플레이트 재료는 수직-연장 누설 디바이스에 직접 대향함 - 를 더 포함하는, 장치 형성 방법.
  8. 지지 구조물에 의해 지지되는 수평-이격 상향-개방 용기형 하부 전극 - 상기 상향-개방 용기형 하부 전극의 상부 표면은 상기 지지 구조물의 상부 표면 아래에 있고, 상기 지지 구조물의 수직-연장 표면은 상기 상향-개방 용기형 하부 전극의 상부 표면 위에 있음;
    상기 지지 구조물의 수직-연장 표면을 따라, 그리고 상기 상향-개방 용기형 하부 전극의 내부 영역 내에, 위치하는 누설 디바이스 재료;
    상기 누설 디바이스 재료 위의, 그리고, 상기 상향-개방 용기형 하부 전극의 내부 영역 내의 절연 재료 - 상기 절연 재료는 상기 상향-개방 용기형 하부 전극 내에서 상향-개방 용기형 절연 구조로서 구성됨;
    상기 상향-개방 용기형 절연 구조로 연장되는 상부 전극 - 상기 상부 전극, 상향-개방 용기형 절연 구조 및 상향-개방 용기형 하부 전극은 함께 복수의 커패시터를 포함함; 및
    상기 상부 전극을 가로 질러 연장되고 상기 상부 전극을 서로 결합시키는 플레이트 재료 - 상기 플레이트 재료는 상기 누설 디바이스 재료에 직접 대향하고; 상기 누설 디바이스 재료는 상기 하부 전극을 상기 플레이트 재료에 전기적으로 결합시키고, 상기 상향-개방 용기형 하부 전극으로부터 상기 플레이트 재료로 과잉 전하의 적어도 일부를 방출하도록 구성됨 - 를 포함하는, 장치.
  9. 제 8 항에 있어서, 상기 누설 디바이스 재료는 Ge, Si, O, N 및 C 중 하나 이상과 조합하여 Ti, Ni 및 Nb 중 하나 이상을 포함하는, 장치.
  10. 제 8 항에 있어서, 상기 절연 재료는 강유전성 절연 재료인, 장치.
  11. 장치를 형성하는 방법으로서,
    지지 구조물 내로 연장되는 개구를 형성하는 단계 - 상기 지지 구조물은 상기 개구 사이에 상부 표면을 가짐;
    상기 개구를 하부 전극 재료와 선형화하는 단계 - 각각의 개구 내의 하부 전극 재료는 내부 영역을 갖는 상향-개방 용기형 하부 전극을 형성하고, 상기 상향-개방 용기형 하부 전극의 상부 표면은 상기 지지 구조물의 상부 표면 아래로 리세스되며, 상기 개구들 각각은 그 안에 포함된 상향-개방형 용기형 하부 전극의 오목한 상부 표면 위에 지지 구조물의 노출된 수직-연장 표면을 가짐;
    상기 지지 구조물의 상부 표면 위에, 상기 지지 구조물의 노출된 수직-연장 표면을 따라, 그리고 상향-개방 용기형 하부 전극의 내부 영역 내에, 누설 디바이스 재료를 형성하는 단계;
    상기 누설 디바이스 재료 위에 절연 재료를 형성하는 단계 - 상기 절연 재료는 상향-개방 용기형 하부 전극의 내부 영역 내로 연장되어 상기 상향-개방 용기형 하부 전극의 내부 영역을 좁힘;
    상기 상향-개방 용기형 하부 전극의 좁은 내부 영역 내에 상부 전극을 형성하는 단계 - 상기 상부 전극, 절연 재료 및 상향-개방 용기형 하부 전극이 함께 복수의 커패시터를 형성함; 및
    상기 상부 전극을 가로 질러 연장되고 상기 상부 전극을 서로 결합시키는 플레이트 재료를 형성하는 단계 - 상기 플레이트 재료는 상기 누설 디바이스 재료에 직접 대향하고, 상기 누설 디바이스 재료는 상기 하부 전극을 상기 플레이트 재료에 전기적으로 결합시키고, 상기 상향-개방 용기형 하부 전극으로부터 상기 플레이트 재료로 과잉 전하의 적어도 일부를 방출하도록 구성됨 - 를 포함하는, 장치 형성 방법.
  12. 제 11 항에 있어서, 상기 절연 재료가 강유전성 절연 재료인, 장치 형성 방법.
  13. 제 11 항에 있어서, 상기 누설 디바이스 재료는 Ge, Si, O, N 및 C 중 하나 이상과 조합하여 Ti, Ni 및 Nb 중 하나 이상을 포함하는, 장치 형성 방법.
  14. 제 11 항에 있어서, 누설 디바이스 재료를 형성하는 단계는:
    상기 지지 구조물의 상부 표면 위에, 상기 지지 구조물의 노출된 수직-연장 표면을 따라, 그리고 상기 상향-개방 용기형 하부 전극의 내부 영역 내에 제 1 조성물을 증착하는 단계 - 상기 제 1 조성물은 제 1 전도도를 가짐;
    상기 제 1 조성물을 제 1 전도도보다 낮은 제 2 전도도를 가진 제 2 조성물로 변환하도록 상기 제 1 조성물을 화학적으로 개질하는 단계를 포함하는, 장치 형성 방법.
  15. 제 11 항에 있어서, 상기 절연 재료는 상기 지지 구조물의 상부 표면 위에서, 상기 지지 구조물의 노출된 수직-연장 표면을 따라, 그리고 상기 상향-개방 용기형 하부 전극의 내부 영역 내에서 연장되고, 상기 상부 전극을 형성하는 단계는:
    절연 재료 위에 상부 전극 재료를 형성하는 단계 - 상부 전극 재료는 상기 지지 구조물의 상부 표면 위에서, 상기 지지 구조물의 노출된 수직-연장 표면을 따라, 그리고 상향-개방 용기형 하부 전극의 내부 영역 내에서, 연장되고, 상기 상부 전극 재료, 절연 재료, 누설 디바이스 재료 및 하부 전극 재료가 함께 조립체를 형성함; 및
    상기 지지 구조물의 상부 표면 위로부터 상부 전극 재료를 제거하도록 상기 조립체의 상부 표면을 연마하는 단계를 포함하는, 장치 형성 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263577B2 (en) 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
US9472560B2 (en) 2014-06-16 2016-10-18 Micron Technology, Inc. Memory cell and an array of memory cells
US9159829B1 (en) 2014-10-07 2015-10-13 Micron Technology, Inc. Recessed transistors containing ferroelectric material
US9305929B1 (en) 2015-02-17 2016-04-05 Micron Technology, Inc. Memory cells
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
US10134982B2 (en) 2015-07-24 2018-11-20 Micron Technology, Inc. Array of cross point memory cells
US10396145B2 (en) 2017-01-12 2019-08-27 Micron Technology, Inc. Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
US10319426B2 (en) * 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
US10650978B2 (en) 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb
US11502103B2 (en) 2018-08-28 2022-11-15 Intel Corporation Memory cell with a ferroelectric capacitor integrated with a transtor gate
US10833092B2 (en) 2019-01-23 2020-11-10 Micron Technology, Inc. Methods of incorporating leaker-devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker-devices
US11170834B2 (en) * 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11177266B2 (en) 2019-08-26 2021-11-16 Micron Technology, Inc. Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells
US11127744B2 (en) 2020-01-08 2021-09-21 Micron Technology, Inc. Memory devices and methods of forming memory devices
US11587938B2 (en) * 2020-06-10 2023-02-21 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11980037B2 (en) 2020-06-19 2024-05-07 Intel Corporation Memory cells with ferroelectric capacitors separate from transistor gate stacks
US11672128B2 (en) * 2020-07-20 2023-06-06 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
US11557593B2 (en) 2020-11-30 2023-01-17 Micron Technology, Inc. Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors
US11355531B1 (en) 2020-11-30 2022-06-07 Micron Technology, Inc. Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
US11706927B2 (en) 2021-03-02 2023-07-18 Micron Technology, Inc. Memory devices and methods of forming memory devices
US11695072B2 (en) * 2021-07-09 2023-07-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20230014289A1 (en) * 2021-07-19 2023-01-19 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
US11917834B2 (en) 2021-07-20 2024-02-27 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114588A1 (en) * 2001-02-09 2007-05-24 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same
US20170084681A1 (en) 2015-09-22 2017-03-23 International Business Machines Corporation Metal-insulator-metal capacitor structure
US20170236828A1 (en) * 2015-02-17 2017-08-17 Micron Technology, Inc. Memory Cells

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4882649A (en) * 1988-03-29 1989-11-21 Texas Instruments Incorporated Nitride/oxide/nitride capacitor dielectric
US4888820A (en) * 1988-12-06 1989-12-19 Texas Instruments Incorporated Stacked insulating film including yttrium oxide
JPH0770617B2 (ja) * 1989-05-15 1995-07-31 株式会社東芝 半導体記憶装置
US5258958A (en) * 1989-06-12 1993-11-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US5132936A (en) * 1989-12-14 1992-07-21 Cypress Semiconductor Corporation MOS memory circuit with fast access time
US5559350A (en) * 1992-07-08 1996-09-24 Kabushiki Kaisha Toshiba Dynamic RAM and method of manufacturing the same
US5793600A (en) * 1994-05-16 1998-08-11 Texas Instruments Incorporated Method for forming high dielectric capacitor electrode structure and semiconductor memory devices
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
KR19980027519A (ko) 1996-10-16 1998-07-15 김광호 열전하 방출 회로를 갖는 강유전체 랜덤 액세서 메모리
US6165834A (en) * 1998-05-07 2000-12-26 Micron Technology, Inc. Method of forming capacitors, method of processing dielectric layers, method of forming a DRAM cell
KR100313506B1 (ko) * 1999-03-16 2001-11-07 김영환 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법
US6476432B1 (en) * 2000-03-23 2002-11-05 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
US6441423B1 (en) * 2000-05-31 2002-08-27 International Business Machines Corporation Trench capacitor with an intrinsically balanced field across the dielectric
JP2002313954A (ja) * 2001-02-09 2002-10-25 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100422565B1 (ko) 2001-06-12 2004-03-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
JP3863391B2 (ja) * 2001-06-13 2006-12-27 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2003224203A (ja) * 2002-01-28 2003-08-08 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6721220B2 (en) * 2002-07-05 2004-04-13 T-Ram, Inc. Bit line control and sense amplification for TCCT-based memory cells
KR100527668B1 (ko) 2003-03-07 2005-11-28 삼성전자주식회사 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법
US7105403B2 (en) * 2003-07-28 2006-09-12 Micron Technology, Inc. Double sided container capacitor for a semiconductor device and method for forming same
US20050086780A1 (en) * 2003-10-23 2005-04-28 Chartered Semiconductor Manufacturing Ltd. Method of fabricating circular or angular spiral MIM capacitors
JP2005197374A (ja) * 2004-01-05 2005-07-21 Toshiba Corp 集積キャパシタの製造方法、集積キャパシタ
US7049205B2 (en) 2004-10-25 2006-05-23 Promos Technologies Inc. Stacked capacitor and method for preparing the same
US7180141B2 (en) 2004-12-03 2007-02-20 Texas Instruments Incorporated Ferroelectric capacitor with parallel resistance for ferroelectric memory
JP4783027B2 (ja) * 2005-01-24 2011-09-28 パナソニック株式会社 半導体記憶装置
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
JP4267010B2 (ja) * 2006-08-02 2009-05-27 エルピーダメモリ株式会社 半導体装置の製造方法
KR20110008398A (ko) * 2009-07-20 2011-01-27 삼성전자주식회사 막 구조물, 이를 포함하는 커패시터 및 그 제조 방법
JP5613033B2 (ja) * 2010-05-19 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8865497B2 (en) * 2010-06-25 2014-10-21 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures
US8357583B2 (en) * 2010-09-10 2013-01-22 Elpida Memory, Inc. Method for manufacturing semiconductor device
US9853325B2 (en) * 2011-06-29 2017-12-26 Space Charge, LLC Rugged, gel-free, lithium-free, high energy density solid-state electrochemical energy storage devices
JP5731341B2 (ja) 2011-09-26 2015-06-10 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及び半導体記憶装置の製造方法
US8643074B2 (en) 2012-05-02 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US8853665B2 (en) * 2012-07-18 2014-10-07 Micron Technology, Inc. Semiconductor constructions, memory cells, memory arrays and methods of forming memory cells
DE102014105639B3 (de) * 2014-03-07 2015-03-05 Helmholtz-Zentrum Dresden - Rossendorf E.V. Kapazitätsdiode, Verfahren zum Herstellen einer Kapazitätsdiode, sowie Speicher und Detektor mit einer solchen Kapazitätsdiode
US20160064391A1 (en) * 2014-08-26 2016-03-03 Qualcomm Incorporated Dynamic random access memory cell including a ferroelectric capacitor
KR102184355B1 (ko) * 2014-09-16 2020-11-30 삼성전자주식회사 반도체 소자
US9305995B1 (en) * 2015-06-01 2016-04-05 Cypress Semiconductor Corporation Methods of fabricating an F-RAM
KR20180035274A (ko) 2016-09-28 2018-04-06 포항공과대학교 산학협력단 포름알데히드 검출 또는 농도 측정용 프로브, 이를 이용한 세포 또는 조직 내 포름알데히드의 이광자 비율 기준 형광 영상화 및 농도 측정
US10163917B2 (en) 2016-11-01 2018-12-25 Micron Technology, Inc. Cell disturb prevention using a leaker device to reduce excess charge from an electronic device
CN107143575A (zh) 2017-06-06 2017-09-08 耒阳新达微科技有限公司 一种使用寿命长的轴承
US10650978B2 (en) 2017-12-15 2020-05-12 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070114588A1 (en) * 2001-02-09 2007-05-24 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device with trench-type stacked cell capacitors and method for manufacturing the same
US20170236828A1 (en) * 2015-02-17 2017-08-17 Micron Technology, Inc. Memory Cells
US20170084681A1 (en) 2015-09-22 2017-03-23 International Business Machines Corporation Metal-insulator-metal capacitor structure

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