KR102385553B1 - 멀티스테이션 기판 증착 시스템들에서 단일 ａｌｄ 사이클 두께 제어 - Google Patents

멀티스테이션 기판 증착 시스템들에서 단일 ａｌｄ 사이클 두께 제어 Download PDF

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Abstract

멀티스테이션 프로세싱 챔버에서 복수의 반도체 기판들 상에 막들의 재료를 증착하는 방법들이 개시된다. 방법들은 하나 이상의 프로세스 스테이션들의 제 1 세트에서 하나 이상의 기판들의 제 1 세트를 프로세싱 챔버 내로 로딩하는 단계 및 N 번의 막 증착 사이클들을 수행함으로써 제 1 세트의 기판들 상에 막 재료를 증착하는 단계를 포함할 수도 있다. 그 후, 방법들은 제 1 세트의 프로세스 스테이션들로부터 하나 이상의 프로세스 스테이션들의 제 2 세트로 제 1 세트의 기판들을 이송시키는 단계, 하나 이상의 기판들의 제 2 세트를 제 1 세트의 프로세스 스테이션들에 로딩하는 단계, 및 N'(N'은 N과 같지 않음) 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 기판들 상으로 그리고 상기 제 2 세트의 기판들 상으로 막 재료를 증착하는 단계를 더 포함할 수도 있다. 또한 유사한 동작들을 수행하기 위해 사용될 수도 있는 장치들 및 컴퓨터-판독가능 매체가 개시된다.

Description

멀티스테이션 기판 증착 시스템들에서 단일 ＡＬＤ 사이클 두께 제어{SINGLE ALD CYCLE THICKNESS CONTROL IN MULTI-STATION SUBSTRATE DEPOSITION SYSTEMS}
반도체 산업에서 디바이스 및 피처들의 사이즈가 계속해서 축소되고, 또한 3D 디바이스들 구조들 (예를 들어, Intel의 Tri-Gate 트랜지스터 아키텍처) 이 집적 회로 (IC) 설계에서 보다 일반적이 되기 때문에, 얇은 컨포멀 막들 (conformal films) (비평면 (non-planar) 이더라도, 아래에 놓인 구조체의 형상에 비해 균일한 두께를 갖는 재료의 막들) 을 증착하는 능력이 계속해서 중요해질 것이다. ALD (Atomic layer deposition) 는, ALD의 단일의 사이클은 단지 재료의 단일 박층을 증착하고, 막 프리커서 자체의 막-형성 화학 반응에 앞서 기판 표면 상에 흡착할 수도 있는 (즉, 흡착 제한된 층을 형성하는) 하나 이상의 막 프리커서 반응물질들의 양으로 두께가 제한된다는 사실로 인해, 컨포멀 막들을 증착하는데 적합한 막 형성 기법이다. 또한 다수의 "ALD 사이클들"은 원하는 두께의 막을 구축하기 위해 사용될 수도 있고, 층 각각은 얇고 컨포멀하기 때문에, 최종 막은 실질적으로 아래에 놓인 디바이스 구조체의 형상을 따른다.
그러나, ALD를 사용하는 것의 과제는 웨이퍼 프로세싱 쓰루풋이다. ALD의 사이클 각각이 하나의 얇은 흡착 제한된 층만을 증착하기 때문에, 많은 ALD 사이클들은 임의의 목표된 뚜렷한 두께의 막을 증착하기 위해 연속적으로 수행되어야 하고, 각각의 사이클은 시간이 걸린다. 따라서, 웨이퍼들을 병렬적으로 프로세싱하여 반도체 제조 동작들에서 웨이퍼/기판 프로세싱 쓰루풋을 향상시키기 위해 개선된 방법들 및 장치들이 시도되었다.
본 명세서에 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 재료의 막들을 증착하는 방법들이 개시된다. 일부 실시예들에서, 방법들은 하나 이상의 프로세스 스테이션들의 제 1 세트에서 하나 이상의 기판들의 제 1 세트를 프로세싱 챔버 내로 로딩하는 단계 및 N 번의 막 증착 사이클들을 수행함으로써 제 1 세트의 프로세스 스테이션들에서 제 1 세트의 기판들 상에 막 재료를 증착하는 단계를 포함할 수도 있다. 그 후, 특정한 실시예들의 방법들은 제 1 세트의 프로세스 스테이션들로부터 하나 이상의 프로세스 스테이션들의 제 2 세트로 제 1 세트의 기판들을 이송시키는 단계, 하나 이상의 기판들의 제 2 세트를 제 1 세트의 프로세스 스테이션들에서 프로세싱 챔버 내로 로딩하는 단계, 및 N'(N'은 N과 같지 않음) 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 그리고 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하는 단계를 더 포함할 수도 있다. 또한, 특정한 실시예들에서, 제 1 기판들 및 제 2 기판들로의 막 재로의 증착 후에, 상기 프로세싱 챔버로부터 상기 제 1 세트의 기판들을 언로딩 (unloading) 하는 단계, 상기 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 상기 제 2 세트의 기판들을 이송시키는 단계, 선택적으로, 하나 이상의 프로세스 스테이션들의 제 1 세트에서 프로세싱 챔버 내로 하나 이상의 기판들의 제 3 세트를 로딩하는 단계 및 N 번의 막 증착 사이클들을 수행함으로써 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로, 및 선택적으로 제 1 세트의 프로세스 스테이션들에서 기판들의 제 3 세트 상으로 막 재료를 증착하는 단계를 더 포함할 수도 있다. 특정한 이러한 실시예들에서, N 및 N'은 1 차이일 수도 있다. 이 동작들의 시퀀스는 각각의 증착 단계에서 증착의 N 및 N' 사이클들 사이에서 교번하는 방식으로 반복될 수도 있고, 배치 내의 마지막 2 개의 기판들이 막 증착의 N 또는 N'번의 사이클들을 겪을 때까지 프로세싱될 기판들의 전체 배치에 걸쳐 계속되고 프로세싱 챔버로부터 언로딩될 수도 있다.
특정한 이러한 실시예들에서, 막 증착의 (N 및/또는 N' 사이클들의) 단일의 사이클은, 막 프리커서가 상기 기판 상에 흡착 제한된 층을 형성하도록 상기 막 프리커서를 상기 기판 상에 흡착시키는 단계, 상기 흡착된 막 프리커서를 둘러싸는 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서를 제거하는 단계, 흡착되지 않은 프리커서를 제거한 후, 상기 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서를 반응시키는 단계, 및 상기 흡착된 프리커서를 반응시킨 후, 존재한다면, 상기 막 층을 둘러싸는 상기 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 단계를 포함할 수도 있다. 일부 실시예들에서, 증착된 막 재료는 유전체 재료 또는 도전성 재료를 포함할 수도 있고, 특정한 이러한 실시예들에서, 유전체는 하나 이상의 실리콘 옥사이드들, 실리콘 카바이드들, 또는 실리콘 나이트라이드들을 포함할 수도 있다. 본 명세서에 개시된 기법들 및 장치들이 ALD 프로세스들을 통해 실리콘 옥사이드 막들의 증착에 효율적이지만, 이들은 보다 일반적으로 다수의 증착 사이클들을 채용하는 임의의 방법에 의해 증착된 반도체 제조에 사용된 임의의 타입의 막 재료에 적용될 수도 있고, 본 명세서에 개시된 증착 방법들 및 프로세싱 챔버들이 이 목적에 효율적이다.
일부 실시예들에서, 막 증착 방법들은 상기 증착된 막의 목표 두께 D를 선택하는 단계, D/d에 가장 가까운 양의 정수 M이 홀수인지를 결정하는 단계 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께임), 및 N + N' = M 이고 |N - N'| = 1이 되도록 N 및 N'을 선택하는 단계를 포함할 수도 있다. 일부 실시예들에서, 막 증착 방법들은, 상기 증착된 막의 목표 두께 D를 선택하는 단계, ½*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하는 단계 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께임), 및 N-1 또는 N+1이 되도록 N'을 선택하는 단계를 포함할 수도 있다.
또한 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 재료의 막들을 증착하는 방법들이 개시된다. 일부 실시예들에서, 방법은 (a) X 프로세스 스테이션들에서 프로세싱 챔버 내로 X 기판들을 로딩하는 단계, (b) (a) 후에, N 번의 증착 사이클들을 수행함으로써 X 기판들 상으로 막 재료 증착하는 단계, (c) (a) 에서 로딩된 각각의 기판을 프로세스 스테이션으로부터 상이한 프로세스 스테이션들로 회전 (rotating) 시키는 단계, 및 (d) (c) 에서의 회전 후에, N' 번의 막 증착 사이클들을 수행함으로써 X 기판들 상에 막 재료 증착, 적어도 1 사이클의 막 증착을 수행하는 프로세스 스테이션 각각은 기판 각각 상에 적어도 N-1 사이클의 막 증착을 증착한다. 일부 실시예들에서, X는 2 이상의 정수일 수도 있고, 적어도 제 1 기판은 제 1 프로세스 스테이션에서 프로세싱 챔버 내로 로딩되고, 적어도 제 2 기판은 제 2 프로세스 스테이션에서 프로세싱 챔버 내로 로딩된다.
또한 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 재료의 막들을 증착하는 방법들이 개시된다. 일부 실시예들에서, 방법은 (a) 상기 반응 챔버의 제 1 프로세스 스테이션 내에 적어도 제 1 기판을 수용하는 단계, (b) 순환적인 증착 프로세스의 N 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 막 두께의 부분을 증착하는 단계, (c) 적어도 상기 제 1 기판을 제 2 프로세스 스테이션으로 이송시키는 단계, (d) 단계 (c) 후에, 순환적인 증착 프로세스의 정확하게 N' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 막 두께의 또다른 부분을 증착하는 단계로서, N은 N'과 같지 않고, N 및 N'은 상기 규정된 두께를 달성하도록 선택되는, 상기 막 두께의 또다른 부분을 증착하는 단계, 및 (e) 상기 반응 챔버로부터 적어도 상기 제 1 기판을 제거하는 단계를 포함한다.
특정한 이러한 실시예들에서, N'은 N, N-1 또는 N+1과 같을 수도 있다. 또한 특정한 이러한 실시예들에서, X 기판들은 반응 챔버 내의 복수의 프로세스 스테이션들 내에 수용될 수도 있다. 또한 특정한 다른 실시예들에서, X는 2와 같을 수도 있고, 방법은, 규정된 두께 D를 결정하는 단계, D/d에 가장 가까운 양의 정수 M이 X의 배수가 아닌지를 결정하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 결정하는 단계, 및 N + N' = M 이고 |N - N'| = 1이도록 N 및 N'을 선택하는 단계를 더 포함할 수도 있다. 추가적인 다른 실시예들에서, X는 4와 같을 수도 있고, 방법은, 규정된 두께 D를 선택하는 단계, 1/4*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 선택하는 단계, 및 N-1, N, 또는 N+1이 되도록 N'을 선택하는 단계를 더 포함할 수도 있다.
특정한 추가적인 실시예들에서, 방법들은, 단계 (d) 후 그리고 단계 (e) 전에, (f) 상기 반응 챔버 내의 제 3 프로세스 스테이션으로 적어도 상기 제 1 기판을 이송시키는 단계, 및 (g) 상기 순환적인 증착 프로세스의 N'' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 막 두께의 또 다른 부분을 증착하는 단계로서, N''은 N과 같거나 같지 않고, N, N' 및 N''은 상기 규정된 두께를 달성하도록 선택되는, 상기 막 두께의 또 다른 부분을 증착하는 단계를 더 포함할 수도 있다.
특정한 추가 실시예들에서, 방법들은, 단계 (g) 후에 그리고 단계 (e) 전에, (h) 상기 반응 챔버 내의 제 4 프로세스 스테이션으로 적어도 상기 제 1 기판을 이송시키는 단계, 및 (i) 순환적인 증착 프로세스의 N'''번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 막 두께의 추가 부분을 증착하는 단계로서, N'''은 N과 같거나 같지 않고, N, N', N'', 및 N'''은 상기 규정된 두께를 달성하도록 선택되는, 상기 막 두께의 추가 부분을 증착하는 단계를 더 포함할 수도 있다. 특정한 다른 실시예들에서, 상기 반응 챔버 내의 4 개의 프로세스 스테이션들 내에 4 개의 기판들이 수용될 수도 있고, 방법들은, 규정된 두께 D를 선택하는 단계, D/d에 가장 가까운 양의 정수 M이 4의 배수가 아닌지를 결정하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 결정하는 단계, 및 N + N' = M 이고 |N - N'| = 1이도록 N 및 N'을 선택하는 단계를 더 포함할 수도 있다.
특정한 추가 실시예들에서, 단계 (a) 에서 상기 반응 챔버 내의 복수의 프로세스 스테이션들 내에 복수의 기판들이 수용될 수도 있고, 단계 (b) 에서 상기 N 번의 순환적인 증착 프로세스 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 막 두께의 부분이 증착되고, 단계 (c) 에서 상기 복수의 기판들은 상기 반응 챔버 내의 상이한 프로세스 스테이션들로 이송되고, 그리고 단계 (d) 에서 상기 순환적인 증착 프로세스의 N' 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 막 두께의 또다른 부분이 증착될 수도 있다. 특정한 다른 실시예들에서, 상기 복수의 기판들은 적어도 상기 제 1 기판 및 제 2 기판을 포함할 수도 있고, 단계 (c) 는 상기 제 2 프로세스 스테이션으로부터 상기 제 1 프로세스 스테이션으로 상기 제 2 기판을 이송시키는 단계를 더 포함할 수도 있다.
특정한 추가 실시예들에서, 방법들은, 상기 단계 (c) 후에 그리고 단계 (d) 전에, 적어도 하나의 추가 기판을 상기 반응 챔버 내의 프로세스 스테이션에 수용하는 단계를 더 포함하고, 단계 (d) 는 상기 적어도 하나의 추가 기판 상에 상기 막 두께의 또다른 부분을 증착하는 단계를 더 포함할 수도 있다. 특정한 다른 실시예들에서, 상기 적어도 하나의 추가 기판은 상기 반응 챔버 내의 상기 제 1 프로세스 스테이션 내에 수용될 수도 있다.
또한 복수의 반도체 기판들 상에 재료의 막들을 증착하기 위한 멀티스테이션 기판 프로세싱 장치가 본 명세서에 개시된다. 일부 실시예들에서, 장치들은, 프로세싱 챔버, 상기 프로세싱 챔버 내에 포함된 하나 이상의 프로세스 스테이션들의 제 1 세트로서, 각각 기판 홀더를 갖는, 상기 제 1 세트의 프로세스 스테이션들; 상기 프로세싱 챔버 내에 포함된 하나 이상의 프로세스 스테이션들의 제 2 세트로서, 각각 기판 홀더를 갖는, 상기 제 2 세트의 프로세스 스테이션들; 상기 프로세스 스테이션들로의 막 프리커서의 플로우를 제어하기 위한 하나 이상의 밸브들; 상기 프로세싱 챔버 내에 포함된 상기 프로세스 스테이션들을 둘러싸는 볼륨들로부터 막 프리커서를 제거하기 위한 밸브로 동작되는 진공 소스 및/또는 가스 퍼지 소스; 상기 하나 이상의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 기판들을 로딩하기 위한 기판 로딩 디바이스; 상기 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 하나 이상의 기판들을 이송하기 위한 기판 이송 디바이스; 및 하나 이상의 제어기들을 포함할 수도 있다.
특정한 이러한 실시예들에서, 하나 이상의 제어기들은, 상기 막들의 재료를 상기 기판들 상에 증착하기 위해 상기 기판 로딩 디바이스, 상기 기판 이송 디바이스, 상기 하나 이상의 밸브들, 및 상기 진공 소스를 동작시키기 위한 머신-판독가능 인스트럭션들을 포함할 수도 있다. 특정한 이러한 실시예들에서, 상기 머신 판독가능한 인스트럭션들은, 상기 제 1 세트의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 하나 이상의 기판들의 제 1 세트를 로딩하고, N 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하기 위한 인스트럭션들을 포함한다. 특정한 이러한 실시예들에서, 머신 판독가능한 인스트럭션들은 증착 후에, 상기 제 1 세트의 프로세스 스테이션들로부터 제 2 세트의 프로세스 스테이션들로 상기 제 1 세트의 기판들을 이송시키고, 제 1 세트의 프로세스 스테이션들에서 프로세싱 챔버 내로 하나 이상의 기판들의 제 2 세트를 로딩하고, N' 번의 막 증착 사이클들을 수행함으로써 제 1 세트의 프로세스 스테이션들에서 제 2 세트의 기판들 상으로 그리고 제 2 세트의 프로세스 스테이션들에서 제 1 세트의 기판들 상으로 막 재료를 증착하기 위한 인스트럭션들을 더 포함할 수도 있다. 또한, 특정한 이러한 장치 실시예들은, 증착 후에 프로세싱 챔버로부터 제 1 세트의 기판들을 언로딩하고, 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 상기 제 2 세트의 기판들을 이송시키고, 제 1 세트의 프로세스 스테이션들에서 프로세싱 챔버 내로 하나 이상의 기판들의 제 3 세트를 로딩하고, 그리고 N 번의 막 증착 사이클들을 수행함으로써 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 그리고 선택적으로 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 3 세트의 기판들 상으로 막 재료를 증착하기 위한 추가적인 컴퓨터 판독가능 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 멀티스테이션 기판 프로세싱 장치는, 하나 이상의 프로세스 스테이션들의 상기 기판 홀더(들) 상에 기판들을 위치시키기 위한 기판 핸들러 로봇 (substrate handler robot) 을 포함하는 기판 로딩 디바이스를 포함할 수도 있다. 일부 실시예들에서, 상기 기판 이송 디바이스는 상기 기판들의 평면에 실질적으로 수직이고 상기 기판들 사이에서 실질적으로 등거리 (equidistant) 인 중심 축에 대해 상기 기판들을 회전시킴으로써 동작하는 캐로절 (carousel) 을 포함할 수도 있다.
일부 실시예들에서, 상기 프로세싱 챔버는 4 개의 프로세스 스테이션들을 포함하고, 상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 2 개의 프로세스 스테이션들로 구성된다. 일부 실시예들에서, 프로세싱 챔버는 2 개의 프로세스 스테이션들을 포함하고, 상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 1 개의 프로세스 스테이션들로 구성된다. 일부 실시예들에서, 프로세싱 챔버는 짝수 S의 프로세스 스테이션들을 포함하고, 상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 S/2 개의 프로세스 스테이션들로 구성된다. 일부 실시예들에서, 증착된 막 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 카바이드를 포함할 수도 있다. 일부 실시예들에서, 증착된 막 재료는 도전체를 포함할 수도 있다.
일부 실시예들에서, 멀티스테이션 기판 프로세싱 장치의 상기 하나 이상의 제어기들은, 상기 증착된 막의 목표 두께 D를 선택하고, ½*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하고 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께임), 그리고 N-1, N 또는 N+1이 되도록 N'을 선택하기 위한 머신-판독가능 인스트럭션들을 더 포함한다. 일부 실시예들에서, 상기 하나 이상의 제어기들은, |△| < d/2일 때 N이 되도록 N'을 선택하고 (△ = 2*d*N - D임), |△| > d/2 이고 △ > 0일 때 N-1이 되도록 N'을 선택하고 (△ = 2*d*N - D임), 그리고 |△| > d/2 이고 △ < 0일 때 N+1이 되도록 N'을 선택 (△ = 2*d*N - D) 하기 위한 인스트럭션들을 더 포함한다.
또한 복수의 반도체 기판들 상에 막들의 재료를 증착하기 위한 멀티스테이션 기판 프로세싱 장치가 본 명세서에 개시된다. 일부 실시예들에서, 장치는, 프로세싱 챔버, 상기 프로세싱 챔버 내에 포함된 제 1 프로세스 스테이션, 상기 프로세싱 챔버 내에 포함된 제 2 프로세스 스테이션, 상기 프로세스 스테이션들로의 막 프리커서의 플로우를 제어하기 위한 하나 이상의 밸브들, 상기 프로세싱 챔버 내에 포함된 상기 프로세스 스테이션들을 둘러싸는 볼륨들로부터 막 프리커서를 제거하기 위한 밸브로 동작되는 진공 소스, 하나 이상의 상기 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 기판들을 로딩하기 위한 기판 로딩 디바이스, 상기 제 1 프로세스 스테이션으로부터 상기 제 2 프로세스 스테이션으로 하나 이상의 기판들을 이송하기 위한 기판 이송 디바이스, 상기 막들의 재료를 상기 기판들 상에 증착하기 위해 상기 기판 로딩 디바이스, 상기 기판 이송 디바이스, 상기 하나 이상의 밸브들, 및 상기 진공 소스를 동작시키기 위한 머신-판독가능 인스트럭션들을 포함하는 하나 이상의 제어기들을 포함할 수도 있다. 상기 인스트럭션들은: (a) 상기 제 1 프로세스 스테이션에서 상기 프로세싱 챔버 내로 적어도 제 1 기판을 로딩하고, (b) N 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 프로세스 스테이션에서 적어도 상기 제 1 기판 상에 규정된 막 두께의 부분을 증착하고, (c) 적어도 상기 제 1 기판을 상기 제 2 프로세스 스테이션으로 이송시키고, (d) (c) 후에, 순환적인 증착 프로세스의 N' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 규정된 막 두께의 또다른 부분을 증착하고 (N은 N'과 같지 않고, N 및 N'은 상기 규정된 막 두께를 달성하도록 선택됨), 그리고 (e) 상기 반응 챔버로부터 적어도 상기 제 1 기판을 제거하기 위한 인스트럭션을 포함할 수도 있다.
일부 실시예들에서, 인스트럭션들은: (a) 에서, 복수의 프로세스 스테이션들에서 복수의 기판들을 로딩하고, (b) 에서, 상기 순환적인 증착 프로세스의 N 번의 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 규정된 막 두께의 부분을 증착하고, (c) 에서, 상기 복수의 기판들을 상기 프로세싱 챔버 내의 상이한 프로세스 스테이션들로 이송시키고, 그리고 (d) 에서, 상기 순환적인 증착 프로세스의 N' 번의 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 규정된 막 두께의 또다른 부분을 증착하기 위한 인스트럭션들을 더 포함할 수도 있다.
일부 실시예들에서, 상기 하나 이상의 제어기들은, (c) 후에 그리고 (d) 전에, (d) 에서 상기 적어도 하나의 추가 기판 상에 상기 막 두께의 또다른 부분을 증착하는 것을 더 포함하도록, 적어도 하나의 추가 기판을 상기 반응 챔버 내의 프로세스 스테이션으로 로딩하기 위한 머신-판독가능 인스트럭션들을 더 포함할 수도 있다.
일부 실시예들에서, 막 증착의 단일의 사이클은: (i) 막 프리커서가 상기 기판 상에 흡착 제한된 층을 형성하도록 상기 막 프리커서를 상기 기판 상에 흡착시키는 단계, (ii) 상기 흡착된 막 프리커서를 둘러싸는 상기 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서를 제거하는 단계, (iii) 단계 (ii) 에서 흡착되지 않은 프리커서를 제거한 후, 상기 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서를 반응시키는 단계, 및 (iv) 상기 흡착된 프리커서를 반응시킨 후, 존재한다면, 상기 막 층을 둘러싸는 상기 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 단계를 포함할 수도 있다.
일부 실시예들에서, 상기 기판 로딩 디바이스는 상기 프로세스 스테이션들 중 적어도 하나의 프로세스 스테이션 상에 기판들을 위치시키기 위한 기판 핸들러 로봇을 포함할 수도 있다.
일부 실시예들에서, 상기 기판 이송 디바이스는 상기 기판들의 평면에 실질적으로 수직이고 상기 기판들 사이에서 실질적으로 등거리인 중심 축에 대해 상기 기판들을 회전시킴으로써 동작하는 캐로절을 포함할 수도 있다.
일부 실시예들에서, 상기 프로세싱 챔버는 4 개의 프로세스 스테이션들을 포함할 수도 있다. 특정한 이러한 실시예들에서, 상기 하나 이상의 제어기들은, 상기 증착된 막의 목표 두께 D를 선택하고, 1/4*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하고 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께임), 그리고 N-1, N 또는 N+1이 되도록 N'을 선택하기 위한 머신-판독가능 인스트럭션들을 더 포함할 수도 있다. 특정한 이러한 실시예들에서, 상기 하나 이상의 제어기들은, |△| < d/2일 때 N이 되도록 N'을 선택하고 (△ = 4*d*N - D임), |△| > d/2 이고 △ > 0일 때 N-1이 되도록 N'을 선택하고 (△ = 4*d*N - D임), 그리고 |△| > d/2 이고 △ < 0일 때 N+1이 되도록 N'을 선택 (△ = 4*d*N - D) 하기 위한 머신-판독가능 인스트럭션들을 더 포함할 수도 있다.
또한 본 명세서에 개시된 동작들의 임의의 그리고 모든 다양한 조합을 수행하기 위한 머신-판독가능한 인스트럭션들을 갖는 머신-판독가능 매체가 본 명세서에 개시된다. 이러한 인스트럭션들은, 본 명세서에 개시된 멀티스테이션 기판 프로세싱 장치들의 하나 이상의 시스템 제어기들에 의해 판독 및/또는 실행될 수도 있다.
도 1은 단일 프로세스 스테이션을 갖는 프로세싱 챔버를 갖는 기판 프로세싱 장치의 개략도이다.
도 2a는 2 개의 프로세스 스테이션들로부터 기판들을 로딩 및 언로딩하기 위한 기판 핸들러 로봇 및 장치를 동작시키기 위한 제어기를 갖는 4-스테이션 기판 프로세싱 장치의 개략도이다.
도 2b는 일 프로세스 스테이션들로부터 기판들을 로딩 및 언로딩하기 위한 기판 핸들러 로봇 및 장치를 동작시키기 위한 제어기를 갖는 4-스테이션 기판 프로세싱 장치의 개략도이다.
도 3a는 2x2 모드 (또는 2x2 "플렉스 (flex)" 모드) 를 나타내는 동작들의 시퀀스의 예를 도시한다.
도 3b는 통상적인 증착 모드를 나타내는 동작들의 시퀀스의 예를 도시한다.
도 3c는 시퀀셜 모드를 나타내는 동작들의 시퀀스의 예를 도시한다.
도 4a는 본 명세서에 개시된 원리들에 기초하여 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 막들의 재료를 증착하기 위한 방법의 예의 흐름도이다.
도 4b는 N 및 N' 번의 증착 사이클들의 교번하는 회차 (round) 들을 사용하여 임의의 수의 세트들의 하나 이상의 기판들 상에 증착하기 위한 동작들의 예시적인 시퀀스의 흐름도이다.
도 4c는 다마신 모델에 기초하여 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 막들의 재료를 증착하기 위한 방법의 예의 흐름도이다.
도 5a는 ALD 프로세스를 통해 기판 상에 재료 막을 형성하기 위한 동작들의 예시적인 시퀀스의 흐름도이다.
도 5b는 증착 프로세스를 통해 재료 막들을 형성하기 위한 동작들의 기본적인 시퀀스를 도시하는 타이밍도이다.
관련 출원에 대한 교차 참조
본 출원은 명칭이 "SINGLE ALD CYCLE THICKNESS CONTROL IN MULTI-STATION PARALLEL SUBSTRATE DEPOSITION SYSTEMS"인, 2014년 5월 15일 출원된 미국 특허 가 출원 번호 제 61/994,025 호의 우선권을 주장하고, 그 전체 내용이 모든 목적들을 위해 본 명세서에 참조로서 통합되었다.
이하의 기술에서, 다수의 구체적인 상세들이 본 발명의 전체적인 이해를 제공하기 위해 언급되었다. 그러나, 본 발명은 이들 구체적인 상세들 일부 또는 전부가 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 본 발명을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 본 발명이 구체적인 상세한 실시예들과 함께 기술되지만, 이들 구체적인 상세한 실시예들은 본 명세서에 개시된 창의적인 개념들의 범위를 제한하도록 의도되지 않는다는 것이 이해될 것이다.
다수의 막 증착 사이클들 각각이 "별개의 (discrete)" 막 두께를 생성하는, 다수의 막 증착 사이클들을 수반하는 반도체 제조 동작들에서 쓰루풋의 손실 없이, 반도체 기판들 상에서 (목표 두께로부터의 편차로 측정된) 박막 두께 정확성을 개선하기 위한 방법들 및 장치들이 본 명세서에 개시된다. 상기에 언급된 바와 같이, ALD는 이러한 막 증착 방법의 하나이지만, 막의 박층들을 형성하고 (put down) 반복되는 시퀀셜 방식으로 사용되는 임의의 기법은 다수의 증착 사이클들을 수반하는 것으로 간주될 수도 있고, 본 명세서에 개시된 방법들 및 장치들은 또한 이러한 멀티-사이클 증착 동작들에서 막 두께를 제어하기 위해 일반적으로 사용될 수도 있다.
막 증착 장치들의 개요
반도체 기판들 상에 막들을 증착하기 위한 동작들은 일반적으로 도 1에 도시된 것과 같은 기판 프로세싱 장치 내에서 수행될 수도 있다. 이하에 보다 상세히 기술될, 도 1의 장치 (100) 는 진공 펌프 (118) 에 의해 진공 하에서 유지될 수도 있는 내부 볼륨 내에 단일 기판 홀더 (108) 를 갖는 단일 프로세싱 챔버 (102) 를 갖는다. 또한 (예를 들어) 막 프리커서들, 캐리어 가스 및/또는 퍼지 가스 및/또는 프로세스 가스들, 2차 반응물질들, 등의 전달을 위해 가스 전달 시스템 (101) 및 샤워헤드 (106) 가 챔버에 유체적으로 커플링된다. 프로세싱 챔버 내에서 플라즈마를 생성하기 위한 장비가 또한 도 1에 도시되고 이하에 보다 상세히 기술될 것이다. 어떤 경우에서든, 도 1에 개략적으로 예시된 장치는 반도체 기판들 상에서 ALD와 같은 막 증착 동작들을 수행하기 위한 기본적인 장비를 제공한다.
막 증착을 가속시키기 위한 병렬 기판 프로세싱 장치들의 개요
일부 환경들에서 도 1과 같은 기판 프로세싱 장치가 충분할 수도 있지만, 시간 소모적인 막 증착 동작들이 수반될 때, 복수의 반도체 기판들 상에서 병렬적인 다수의 증착 동작들을 동시에 수행함으로써 기판 프로세싱 쓰루풋을 증가시키는 것이 유리할 것이다. 이를 위해, 도 2a에 개략적으로 예시된 것과 같은, 멀티스테이션 기판 프로세싱 장치가 채용될 수 있다. 도 2a의 기판 프로세싱 장치 (200) 는 여전히 단일 기판 프로세싱 챔버 (214) 를 채용하지만, 프로세싱 챔버의 벽들에 의해 규정된 단일 내부 볼륨 내에 다수의 기판 프로세스 스테이션들이 있고, 기판 프로세스 스테이션들 각각은 이 프로세스 스테이션에서 웨이퍼 홀더에 의해 홀딩된 기판 상에 프로세싱 동작들을 수행하기 위해 사용될 수도 있다. 이러한 특정한 실시예에서, 멀티스테이션 기판 프로세싱 장치 (200) 는 4 개의 프로세스 스테이션들 (201, 202, 203, 및 204) 을 갖는 것으로 도시된다. 다른 유사한 멀티스테이션 프로세싱 장치들은 실시예, 예를 들어, 병렬 웨이퍼 프로세싱의 목표된 레벨, 사이즈/공간 제약들, 비용 제약들, 등에 따라 보다 많거나 보다 적은 프로세싱 스테이션들을 가질 수도 있다. 또한 이하에 보다 상세히 기술되는, 또한 효율적인 멀티-기판 병렬 증착 동작들을 수행하는 목적을 보조하는, 기판 핸들러 로봇 (126) 및 제어기 (150) 가 도 2a에 도시된다.
도 2a에 도시된 것과 같은 멀티스테이션 프로세싱 장치의 사용을 통해 장비 비용 및 동작 비용 양 측면들에 대하여 다양한 효율성들이 달성될 수도 있다. 예를 들어, 단일 진공 펌프 (도 2a에 도시되지 않지만, 예를 들어 도 1의 118) 가 모든 4 개의 프로세스 스테이션들에 대해 고진공 분위기를 생성하기 위해 사용될 수도 있고, 모든 4 개의 프로세스 스테이션들에서 사용된 프로세스 가스들을 배기할 수도 있다. 이 실시예에 따라, 프로세스 스테이션 각각은 가스 전달을 위해 자신의 고유한 전용 샤워헤드를 가질 수도 있지만 (예를 들어, 도 1의 106 참조), 동일한 가스 전달 시스템 (예를 들어, 도 1의 101) 을 공유할 수도 있다. 유사하게, 플라즈마 생성기 장비의 특정한 엘리먼트들 (예를 들어, 전원 공급기들) 은 프로세스 스테이션들 사이에서 공유될 수도 있지만, 본 실시예에 따라, 특정한 양태들 (예를 들어, 플라즈마-생성 전기적 전위들을 공급하기 위해 샤워헤드들이 사용된다면, 이하의 도 1에 대한 논의 참조) 은 프로세스 스테이션-특정될 수도 있다. 그러나, 다시, 또한 반응 챔버 당 2, 3, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 또는 16 개, 또는 그 이상의 프로세스 스테이션들과 같이, 프로세싱 챔버 당 보다 많거나 보다 적은 수의 프로세스 스테이션들을 사용함으로써 이러한 효율성들이 보다 많거나 보다 적게 달성될 수도 있다는 것이 이해된다.
4 스테이션 챔버 내에서의 병렬 기판 증착 동작 시퀀스
상기된 바와 같이, 공통 기판 프로세싱 챔버 내의 다수의 프로세스 스테이션들에서 다수의 기판들을 프로세싱하는 것은 다수의 기판들 상에서 동시에 그리고 병렬적으로 막 증착을 진행하게 함으로써 동시에 다양한 스테이션들 사이에서 공통 프로세싱 장비를 활용하면서 쓰루풋을 증가시킬 수 있다.
도 2a는 이러한 목적들에 적합한 프로세싱 장치의 예를 도시하고, 여기서 기판 로딩 디바이스, 이 경우에는 기판 핸들러 로봇 (226) 이 프로세스 스테이션들 (201 및 202) 에서 기판들을 로딩하기 위해 사용되고, 기판 이송 디바이스, 이 경우에는 기판 캐로절 (290) 이 다양한 프로세스 스테이션들 (201, 202, 203, 및 204) 사이에서 기판들을 이송시키기 위해 사용된다. 이러한 구성의 프로세스 스테이션들 및 기판 로딩 디바이스 및 기판 이송 디바이스를 고려하여, 막 증착 -N 번의 막 증착 사이클들- 으로 하여금 다수의 기판들에 걸쳐 병렬적으로 발생하게 하는 다양한 프로세스 시퀀스들이 가능하다.
예를 들어, 일 방법은 소위 "정적 모드 (static mode)"로 지칭될 것이다. "정적 모드"에서, 챔버는 포트 (220) 를 통해 개방되고, 웨이퍼들은 모든 4 개의 스테이션들에서 로딩되고, 챔버가 폐쇄되고, N 번의 증착 사이클들이 모든 4 개의 웨이퍼들에 대해 병렬로 수행되고, 증착 사이클들이 끝나고, 챔버가 개방되고, 그리고 4 개의 웨이퍼들이 제거된다.
도 2a에 도시된 실시예에서, 기판 로딩 디바이스는 기판 조작을 위해 2 개의 암들을 갖는 기판 핸들러 로봇 (226) 으로서 도시되고, 또한 도시된 바와 같이, 기판 로딩 디바이스는 두 스테이션들 (201 및 202) 에서 (아마도, 동시에 또는 아마도 순차적으로) 기판들을 로딩할 수 있다. 이어서, 스테이션들 (201 및 202) 에서 로딩한 후, 기판 이송 디바이스, 도 2a에 도시된 캐로절 (290) 은 스테이션들 (201 및 202) 로부터 스테이션들 (203 및 204) 로 2 개의 기판들을 이송시키기 위해 (기판들의 평면에 실질적으로 수직 (면으로부터 나오는) 이고, 기판들 사이에서 실질적으로 등거리인 중심축을 중심으로) 180도 회전할 수 있다. 이 때, 기판 핸들러 로봇 (226) 은 스테이션들 (201 및 202) 에서 2 개의 새로운 기판들을 로딩할 수 있고, 로딩 프로세스를 완료한다. 언로딩하기 위해, 이들 단계들은, 4 개의 웨이퍼들의 다수의 세트들이 프로세싱된다면, 기판 핸들러 로봇 (226) 에 의한 2 개의 기판들의 각각의 언로딩이 이송 캐로절 (290) 을 180도 회전시키기 전에 2 개의 새로운 기판들을 로딩하는 것을 동반하는 것을 제외하고, 반대일 수 있다. 유사하게, 기판들을 단지 하나의 스테이션, 즉, 201에 위치시키도록 구성된 1-암 핸들러 로봇이, 모든 4 개의 스테이션들에서 기판들을 로딩하기 위해 캐로절 (290) 의 90도의 4 번의 회전에 의해 동반된 4 단계 로딩 프로세스에서 사용될 것이다.
어떤 경우에서든, 방금 기술된 이러한 소위 "정적 모드"에서, 기판 각각은 4 개의 프로세싱 스테이션들 중 하나에서 기판의 막 증착을 완전히 (모든 N 번의 사이클들) 수용한다. 그러나, 기판 각각이 프로세싱 챔버 내의 다수의 프로세스 스테이션들을 겪으면 (see) -즉, 기판 각각에 대해, 막의 일부 부분이 일 스테이션에서 증착되고, 그리고 일부 부분은 하나 이상의 다른 프로세싱 스테이션들에서 증착되면- 보다 일관된 막 증착이 상이한 기판들에 걸쳐 달성될 수도 있다는 것이 종종 발견되었다. 이는 증착이 상이한 스테이션들에서 발생할 때, 임의의 시스템적 차이를 평균화 (averaging-out) 하게 한다.
스테이션들 간에서 이러한 증착 평균화는 방금 기술된 기본적인 "정적 모드"와 상이한 다양한 프로세스 시퀀스들을 사용하여 달성될 수도 있다. 예를 들어, "시퀀셜 모드 (sequential mode)"로 지칭되는 동작의 일 방식에서, N 번의 증착 사이클들은, 웨이퍼 각각이 4 개의 스테이션들 각각에서 N 번의 증착 사이클들을 겪도록, 교번하는 90도 이송 캐로절 회전들을 사용하여 프로세싱 챔버 내에서 수행된다. 상세하게 말하면, 이 동작 모드에서, 제 1 기판이 스테이션 (201) 에서 기판 핸들러 로봇 (226) 을 통해 로딩되고, N 번의 증착 사이클들이 수행되고 (이 제 1 기판 상에만 증착), 캐로절 (290) 이 90도 회전되어 제 1 기판을 스테이션 (202) 으로 이동시키고, 제 2 기판이 스테이션 (201) 에서 로딩되고, 다른 N 번의 증착 사이클들이 수행되고 (이때 제 1 기판 및 제 2 기판 모두 상에 증착) 등등, 제 1 기판이 프로세싱 스테이션들 (201, 202, 203, 및 204) 각각에서 N 번의 증착 사이클들을 경험할 때까지 계속되고, 제 2 기판이 스테이션들 (201, 202, 및 203) 각각에서 N 번의 사이클과 다음에 발생할 204에서의 증착이 계속된다. 따라서 기판 각각은 전체적으로, 총 4N 번의 막 증착 사이클들을 받는다는 것을 주의한다.
"정적 모드"에 비해, "시퀀셜 모드"는 웨이퍼 각각이 스테이션 각각을 같은 정도로 겪는 것이 이점이지만, 이 모드의 동작의 다른 특징들은 덜 나타나게 된다. 가장 먼저, 시퀀셜 모드는 많은 양의 기판 로딩/언로딩, "인덱싱"-즉, 일 프로세스 스테이션으로부터 다른 프로세스 스테이션으로 이송, 및 프로세싱 챔버 포트 (220) 의 개방/폐쇄를 수반한다. 특히, 기판이 4 개의 스테이션들에 걸쳐 할당된 4N 번의 증착을 받도록, 프로세싱 챔버는 로딩/언로딩 동작들 동안 4회 개방되고 폐쇄되어야 하고, 매 회 챔버의 내부에 대한 증착-적절한 분위기 조건들 (예를 들어, 온도, 압력, 플로우 레이트들, 등) 로의 분위기 복귀가 동반된다는 것을 주의한다. 로딩 동작들을 위해 일 스테이션을 사용하는, 정적 모드는, 4 개의 웨이퍼들을 증착 위치에 두기 위해 -90도 이송 회전을 사용하는- 동일한 양의 인덱싱을 수반할 수 있지만, 챔버는, 정적 모드에서 이송 회전들 사이에 증착을 개입시키지 않고 수행되기 때문에 단지 한번 개방되고 폐쇄된다. 따라서, 증착 전에 모든 4 개의 웨이퍼들을 (하나씩) 멀티스테이션 챔버 내로의 로딩하는 것이 또한 가능하지만, 또한 추가 인덱싱 단계들에 의해 유발된 상당히 보다 긴 오버헤드 시간을 초래한다.
4 스테이션 챔버 내에서 다마신 모드 기판 증착 동작 시퀀스들
증착 동작의 대안적인 방식은 "다마신 모드"로 지칭될 수도 있다. 다마신 모드는 웨이퍼 각각으로 하여금 대략 동일한 정도로 스테이션 각각을 겪게 하지만, 로딩/언로딩 동작들을 위해 프로세싱 챔버의 반복된 개방 및 폐쇄를 방지한다.
도 2b는 시퀀셜 모드 또는 다마신 모드에 적합한 프로세싱 장치의 예를 도시한다. 도 2b에서, 멀티스테이션 기판 프로세싱 장치 (200A) 는 도 2a에 도시된 멀티스테이션 기판 프로세싱 장치 (200) 와 유사하다. 그러나, 기판 핸들러 로봇 (226A) 은 도 2b에 도시된 바와 같은 기판 핸들러 로봇 (226A) 은 기판 조작을 위해 단일 암을 갖는 것이 기판 핸들러 로봇 (226) 과 상이하다. 대안적인 실시예들에서, 기판 핸들러 로봇 (226A) 은 기판 조작을 위해 복수의 암들을 가질 수도 있다. 도 2b의 기판 핸들러 로봇 (226A) 은 1 내지 4 개의 기판들을 스테이션들 (201 내지 204) 내로 로딩할 수도 있다.
시퀀셜 모드와 다마신 모드 간의 차이는, 시퀀셜 모드에서, 하나의 기판만이 처음으로 로딩될 수 있고, 추가 기판들은 증착 사이클들 간에서 인덱싱 후에 로딩될 수 있다는 것이다. 다마신 모드에서, 기판들의 세트가 프로세싱되기 전에 기판들의 모든 세트들이 프로세싱 챔버 내로 로딩될 수 있다. 기판들이 스테이션들 내로 로딩된 후, N 번의 증착 사이클들이 수행될 수도 있다. N번의 증착 사이클들이 수행된 후, 이어서 캐로절 (290) 이 90도 회전될 수도 있고 N' 번의 증착 사이클들이 수행될 수도 있고, 4 개의 기판들 각각이 프로세싱 스테이션들 (201, 202, 203, 및 204) 각각에서 N, N', N'', 및 N''' 번의 증착 사이클들을 경험할 때까지 계속된다. 특정한 목표 막 두께를 위해, N, N', N'', 및 N'''은 모두 동일한 수일 수도 있지만, 많은 두께들을 위해, N', N'', 및 N''' 중 일부 또는 모두는 N과 상이한 값일 수 있다. 일반적으로, N', N'', 및 N'''은 N, N+1, 또는 N-1의 값을 가질 수도 있지만, 특정한 구현예들은 N보다 큰 값들인 상이한 N', N'', 및 N'''을 가질 수도 있다. 예를 들어, 특정한 실시예들은 N, N+1, N+2, N+3, N-1, N-2, 또는 N-3의 값들이 되는 N', N'', 또는 N'''을 가질 수도 있다.
기판 증착의 2x2 모드
동작의 또 다른 방식은 소위 "2x2 모드"이다. 2x2 모드에서, 로딩/증착 단계들을 교번하는 것이 채용되는 것이 시퀀셜 모드와 많이 유사하지만, 2 개의 프로세스 스테이션들에서 동시 로딩/언로딩을 위해 -도 2a에 도시된 기판 핸들러 로봇 (226) 과 같은- 2-기판 로딩 디바이스가 사용된다. 이렇게 함으로써, 로딩/언로딩 단계들 및 챔버의 개방 및 폐쇄 회수가 반 (half) 이 되고, 프로세스 스테이션들 사이에서 180도 이송 회전들로 인해 인덱싱 양 또한 반이 된다. 따라서, 2x2 모드는 2 개의 기판들을 한번에 로딩하고, 각각의 기판을 2 번의 증착 시퀀스들로 프로세싱하는 것을 수반한다 (따라서 "2x2").
기판 증착의 2x2 모드의 예시된 예
2x2 모드를 나타내는 동작들의 시퀀스의 예가 도 3a에 예시된다. 스테이션들 (201 내지 204) 이 간결함을 위해 도 3a에서 A 내지 D로 다시 라벨이 붙여졌다는 것을 주의한다. 도 3a를 참조하면, 단계 1에서 기판들 (1 및 2) 이 스테이션들 (A 및 D) 에서 기판 로딩 디바이스 (미도시) 에 의해 로딩되고, 단계 2에서, 기판들 (1 및 2) 상에 막 (예를 들어, 유전체 막) 의 N 층들을 증착하기 위해 N 번의 증착 사이클들 (예를 들어, ALD 사이클들) 이 수행된다. 단계 3에서, 기판들 (1 및 2) 은 각각 기판 이송 디바이스 (미도시) 에 의해 위치들 (C 및 B) 로 180도 (커브된 화살표로 나타낸 바와 같이) 회전되고 (인덱싱되고), 기판들 (1, 2, 3, 및 4) 각각에 대해 재료를 증착하는, N' 번의 막 증착 사이클들이 수행된다. 통상적으로, 단계 2 및 단계 4에서 수행된 증착 사이클들의 수는 같고, 단계 4의 종료 시, 2N 층의 증착된 막을 갖는 기판들 (1 및 2) 및 N 층의 막을 갖는 기판들 (3 및 4) 을 남긴다. 그러나, 일부 실시예들에서, N 및 N'은 이하에 더 상세히 설명될 바와 같이 상이하게 선택된다. 어떤 경우에서든, 단계 5에서, 기판들 (3 및 4) 은 각각 스테이션들 (C 및 B) 로 회전되고, 기판들 (1 및 2) 은 새로운 기판들 (5 및 6) 으로 교환된다 (즉, 스테이션들 (A 및 D) 에서 1 및 2가 언로딩되고 5 및 6이 로딩된다). 마지막으로, 단계 6에서, 기판들 (3 및 4) 은 제 2 회, 여기서는 N 사이클의 증착을 받는 반면, 새로운 기판들 (5 및 6) 은 이들의 제 1 회의 증착 사이클들, 또한 N 사이클들을 받는다. 프로세스는 목표된 바와 같이 많은 기판 쌍들을 프로세스하기 위해 무기한으로 계속될 수 있다는 것을 주의한다. 또한, 다시 한번, 완전히 프로세싱된 웨이퍼 각각은 2 개의 프로세스 스테이션들, A 및 C, 또는 D 및 B에서 막 증착을 받았다는 것을 주의한다. 따라서, 2x2 모드는 다수의 프로세스 스테이션들에 걸쳐 프로세싱 속도 및 평균 증착 사이에 효율적이고 실행가능한 절충안을 나타낸다.
기판 증착의 시퀀셜 모드의 예시된 예
시퀀셜 모드를 나타내는 동작들의 시퀀스의 예가 도 3b에 예시된다. 도 3a에서와 같이, 스테이션들 (201 내지 204) 이 단순화를 위해 도 3b에서 A 내지 D로 다시 라벨이 붙여졌다는 것을 주의한다. 도 3b를 참조하면, 단계 1에서, 기판 (1) 이 기판 로딩 디바이스 (미도시) 에 의해 스테이션 (A) 에서 로딩되고, N 번의 증착 사이클들이 기판 (1) 상에 막의 N 층을 증착하기 위해 수행된다. 단계 2에서, 기판 (1) 은 스테이션 (B) 로 90도 (커브된 화살표로 나타낸 바와 같이) 회전되고 (인덱싱되고) 기판 (2) 는 기판 로딩 디바이스에 의해 스테이션 (A) 에서 로딩된다. 기판 (1) 이 회전되고 기판 (2) 이 로딩된 후, 기판들 (1 및 2) 각각 상에 재료를 증착하는 N 번의 막 증착 사이클들이 수행된다. 단계 3에서, 기판들 (1 및 2) 이 각각 스테이션들 (C 및 B) 로 회전되고, 기판 (3) 이 기판들 (1, 2, 및 3) 각각에 대해 N 번의 막 증착 사이클들이 수행되기 전에 기판 로딩 디바이스에 의해 스테이션 A에서 로딩된다. 단계 4에서, 기판들 (1, 2, 및 3) 은 각각 스테이션들 (D, C, 및 B) 로 회전되고, 기판 (4) 은 기판들 (1, 2, 3, 및 4) 각각에 대해 N 번의 막 증착 사이클들이 수행되기 전에 기판 로딩 디바이스에 의해 스테이션 A에서 로딩된다. 단계 5에서, 기판들은 기판 (1, 2, 3, 및 4) 이 각각 스테이션들 (A, D, C, 및 B) 에 있도록, 90도 더 회전된다. 회전 후에, 이어서 기판 (1) 은 기판 (5) 이 스테이션 (A) 로 로딩되고 N 번의 막 증착 사이클들이 수행되기 전에 기판 로딩 디바이스에 의해 스테이션 (A) 로부터 언로딩된다. 프로세스는 이어서 기판들의 추가 인덱싱, 로딩 및 언로딩 및 막 증착 사이클들을 통해 계속될 수 있다. 프로세스는 목표된 바와 같이 많은 기판들을 프로세싱하기 위해 무기한으로 계속될 수도 있다.
시퀀셜 모드의 특정한 실시예들에서, 단계들 (1 내지 4) 각각의 단계에서 수행된 증착 사이클들의 수는 그 값이 가변할 수 있다. 예를 들어, 단계 1에서 수행된 증착 사이클들의 수는 N일 수 있고, 단계 2에서 수행된 증착 사이클들의 수는 N'일 수 있고, 단계 3에서 수행된 증착 사이클들의 수는 N''일 수 있고, 단계 4에서 수행된 증착 사이클들의 수는 N'''일 수 있다. N, N', N'', 및 N'''은 본 개시의 다른 곳에 기술된 바와 동일한 방식으로 가변할 수 있다. 개시된 방법은 목표 막 두께를 위해 증착을 맞추기 위해 적어도 2 개의 옵션들을 허용한다: (a) N', N'', 및/또는 N'''의 선택, 및 (b) 증착 사이클들의 수가 N이 아닌 스테이션들의 수. 예를 들어, 제 4 스테이션 반응기에서, N' (N과 같지 않음) 사이클들이 1, 2, 또는 3 개의 스테이션들에서 사용될 수도 있다.
시퀀셜 모드는 기판 각각으로 하여금 증착 사이클들과 동일한 수의 각각의 스테이션을 겪게 한다. 그러나, 상기된 바와 같이, 시퀀셜 모드는 많은 수의 기판 로딩/언로딩, 인덱싱, 및 프로세싱 챔버의 개방/폐쇄를 수반한다.
기판 증착의 다마신 모드의 예시된 예
다마신 모드를 나타내는 동작들의 시퀀스의 예가 도 3c에 예시된다. 도 3a에서와 같이, 스테이션들 (201 내지 204) 이 단순화를 위해 도 3c에서 A 내지 D로 다시 라벨이 붙여졌다는 것을 주의한다. 도 3c를 참조하면, 단계 1에서, 모든 기판들 (1, 2, 3, 및 4) 이 기판 로딩 디바이스 (미도시) 에 의해 스테이션들 (A, B, C, 및 D) 에 각각 로딩된다. 단계 2에서, N 번의 증착 사이클들이 기판들 (1, 2, 3, 및 4) 상에 막의 N 층을 증착하도록 수행된다. 단계 3에서, 기판들 (1, 2, 3, 및 4) 이 각각 스테이션들 (D, A, B, 및 C) 로 90도 (커브된 화살표로 나타낸 바와 같이) 회전된다. 단계 4에서, 기판들 (1, 2, 3, 및 4) 상에 막의 N' 층들을 증착하기 위해 N' 번의 증착 사이클들이 수행된다. 단계 5에서, 기판들 (1, 2, 3, 및 4) 이 각각 스테이션들 (C, D, A, 및 B) 로 90도 회전된다. 단계 6에서, 기판들 (1, 2, 3, 및 4) 상에 막의 N'' 층들을 증착하기 위해 N'' 번의 증착 사이클들이 수행된다. 단계 7에서, 기판들 (1, 2, 3, 및 4) 이 각각 스테이션들 (B, C, D, 및 A) 로 90도 회전된다. 단계 8에서, 기판들 (1, 2, 3, 및 4) 상에 막의 N''' 층들을 증착하기 위해 N''' 번의 증착 사이클들이 수행된다. 단계 9에서, 기판들 (1, 2, 3, 및 4) 이 프로세싱 챔버로부터 언로딩되고 새로운 세트의 기판들, 기판들 (5, 6, 7, 및 8) 이 프로세싱 챔버 내로 로딩된다. 이어서 프로세스는 기판들 (5, 6, 7, 및 8) 에 대해 반복될 수 있고, 목표된 수의 기판들이 프로세싱될 때까지 무기한으로 계속될 수도 있다.
다마신 모드는 수행된 사이클들의 총 수에 유연성을 허용한다. 특정한 반도체 프로세싱 모드들에서, 사이클들의 총 수는 증착 동안 기판들이 겪을 수 있는 다수의 스테이션들의 수로 제한될 수도 있다. 이러한 경우, 예를 들어, 각각의 사이클이 1.62 Å의 재료를 기판 상에 증착하면, 도 3b에 예시된 프로세스는 6.48 Å의 배수의 기판 목표 두께 레벨들로 제한될 수도 있다. 반대로, 예를 들어, 기술된 다마신 모드에 대해, N'은 N과 같을 수도 있고, 또는 N-1 또는 N+1일 수도 있다. N'' 및 N'''은 또한 각각 N, N-1, 또는 N+1일 수도 있다. 도 3c에 예시된 예에서, 각각의 스테이션에서 수행된 사이클들의 수는 다음과 같을 수도 있다:
변수: 가능한 값들
N = N N N N
N' = N+/-1 N N N
N'' = N+/-1 N+/-1 N N
N''' = N+/-1 N+/-1 N+/-1 N
따라서, 다마신 모드 (및 시퀀셜 모드의 특정한 실시예들) 는 1 사이클의 증착의 두께, 예를 들어 1.62 Å 아래로 기판 목표 두께를 제어할 수 있다. 부가적으로, 통상적인 반도체 프로세싱 동작에서, 각각의 기판 각각이 각각의 스테이션에서 겪는 사이클들의 수는 매우 클 수 있다. 예를 들어, 상기 단락에서 언급된 바와 같이, N은 특정한 반도체 프로세싱 동작들에서 100 보다 클 수 있다. 이러한 큰 수의 사이클들이 각각의 스테이션에서 수행될 때, 특정한 스테이션에서 하나 또는 둘 또는 한자릿수의 사이클들의 추가 또는 감소는 웨이퍼 대 웨이퍼 및 점 대 점 정확도에 크게 기여하지 않을 것이다. 따라서, 다마신 모드는 각각의 기판으로 하여금 각각의 스테이션으로부터 대략 같은 수의 증착 사이클들을 겪게 한다. 마지막으로, 기판들의 세트들이 다마신 모드에서 함께 로딩되고 언로딩되기 때문에, 로딩/언로딩 및 프로세싱 챔버의 폐쇄/개방은 상당히 감소된다.
N, N', N'', N''', 등의 정확한 값은 목표 막 두께에 따라 선택될 수도 있다. 상이한 목표 막 두께들을 갖는 프로세스들은, 최상의 목표 막 두께 매칭을 위해 상이한 값의 N, N', N'', N'''를 가질 수도 있다. N, N', N'', N''', 등 사이의 관계, 즉, N'이 N, N-1, 또는 N+1과 같은지의 여부는 또한 목표 막 두께에 의존할 수도 있다.
2x2 모드, 시퀀셜 모드, 및 다마신 모드의 다양한 특징들은 함께 조합될 수도 있다. 예를 들어, 증착 모드는 각각의 단계 후에 또는 다마신 모드에서 예시된 바와 같은 상이한 단계들에 대한 홀수 번의 증착 사이클들을 갖는 시퀀셜 모드에서 예시된 바와 같이 각각의 인덱싱의 발생 후에 단일 기판의 로딩 및 언로딩을 조합할 수도 있다. 따라서, 예를 들어, 증착 모드가 4 개의 프로세스 스테이션들을 포함하면, 각각의 프로세스 단계 후에 기판들은 인덱싱될 수도 있고 기판이 로딩 및/또는 언로딩될 수도 있다. 3 번의 프로세스 단계들에서, N 번의 증착 사이클이 발생할 수도 있다. 그러나, 매 4번째 프로세스 단계에서, N+1 번의 증착 사이클들이 발생할 수도 있다. 이러한 증착 모드의 다른 실시예들은, N+1 번의 증착 단계들로 프로세스 단계들의 수를 가변시킬 수도 있고 또는 N+1 번의 증착 단계들 대신 N-1 번의 증착 사이클들을 갖는 특정한 프로세스 단계들을 가질 수도 있다.
2x2 모드의 목표 두께 정확도 개선
다시 도 3a를 참조하면, 단계 2 동안 수행된 증착 사이클들의 수 N은 단계 6 동안 수행된 증착 사이클들의 수 N'와 같거나 상이할 수도 있다는 것이 상기에 언급되었다. 이는 N 및 N'의 적절한 선택을 통해 2x2 프로세싱 모드의 두께 정확도가 프로세싱 쓰루풋에는 어떠한 실질적인 영향도 주지 않고, 대략 최대 2의 인자로 향상될 수도 있다는 것을 알 수 있다. 이는 다음과 같이 달성될 수 있다.
일반적으로, 기판이 다수의 프로세싱 스테이션들에서 증착 사이클들의 시퀀스를 받으면, 기판 상에 증착된 막 층들의 총 수는 웨이퍼가 겪는 프로세싱 스테이션들의 수와 각각의 프로세싱 스테이션에서 수행된 사이클들의 수의 곱이다. 따라서, 2x2 모드의 경우, 일반적으로, 각각의 기판은 2 개의 프로세싱 스테이션들에서 N 번의 증착 사이클들을 받고, 따라서, 총 증착된 막은 2N 층들로 구성되고, 2N*d의 두께를 갖고, d는 단일 층의 평균 두께 (즉, d는 사이클 당 증착 레이트) 이다. 따라서, 최종 2-스테이션 평균은 기판들 사이에서 막 두께 균일도를 개선하고, 이는 또한 두께 정확도 제어가 이제 2*d로 제한된다는 것을 의미한다. 예를 들어, ALD를 통한 듀얼 패터닝 산화물 막들을 증착할 때, 단일 ALD-증착된 층 (즉, 단일 ALD 사이클로부터 생성된 막) 의 두께 d는 대략 1.62 Å (Angstrom) 일 수도 있다. 따라서, 목표 두께들은 2*d = 3.24 Å (최상의 이론적 두께 정확도는 ±1.62 Å로 주어짐) 의 정수배로부터만 선택될 수 있다. 비교하면, 각각의 기판이 단일 프로세싱 스테이션에 증착되는 정적 모드는, d = 1.62 Å의 정수배로 막 두께 정확도를 자연스럽게 제어할 수 있다.
다르게 말하면, 표준 절차에서, 소정의 목표 두께 D에 대해, 일단 2N*d가 D에 가능한 한 가까워지도록 증착 사이클들의 수, N을 선택하고, 이는 막 두께의 제어가 2*d의 정수배로 제한된다는 것을 의미한다. 그러나, "2x2 플렉스 (flex) 모드"는 상기 기본적인 2x2 플렉스 모드 절차 개요와 동일하게 1*d의 정확도로 두께 제어를 제공한다. 이는 이전에 기술된 특정한 환경들에서, 각각의 웨이퍼가 겪는 2 개의 프로세스 스테이션들 중 하나에서 상이한 수의 증착 사이클들을 사용함으로써 달성된다. 따라서, 도 3a를 다시 참조하면, 수정된 "2x2 플렉스 모드" 절차에서, 단계 2는 N 번의 막 증착 사이클들을 수행하지만, 단계 4는 N'번의 막 증착 사이클들을 수행하고, N'은 N과 상이할 수 있다. 그 결과는 기판들 (1 및 2) 이 총 N + N' 번의 막 증착 사이클들을 겪고 (N + N')*d의 최종 막 두께를 갖는다는 것이다. 또한, 다음 증착 단계, 도 3a의 단계 6에서, N 번의 증착 사이클들은 다음 쌍의 기판들, 기판들 (3 및 4) 이 또한 총 N' + N = N + N' 번의 사이클들을 겪고, 따라서, N 또는 N' 번의 사이클들을 사용하는 동안, 증착 단계들을 교번시킴으로써, 각각의 후속하는 쌍의 웨이퍼들이 동일한 총 수의 증착 단계들로 프로세싱될 것이다.
그러면, 얼마나 최적으로 N 및 N'을 선택할 것인지가 문제이다. 표준 절차에서, N과 N' 사이에 구별이 없고, 따라서 총 증착된 막 두께는, 상기에 언급된 바와 같이 항상 2N*d -d의 짝수인 정수 배- 이다. 여기서, 수정된 2x2 플렉스 모드 절차에서, N'은 N과 상이하게, 예를 들어, N + 1로 선택될 수도 있고, 따라서 최종 막 두께는 (N + N + 1)*d = (2N + 1)*d -즉, d의 홀수인 정수배- 가 되도록 선택될 수도 있다. 따라서, 플렉스 모드 절차에서, 증착 사이클들의 총 수는 N'이 N 또는 N + 1 또는 N - 1과 같게 선택되는지 여부, 및 이것이 일 증착 사이클의 해상도 아래로 막 두께 제어가 되게 하는지에 따라 홀수 또는 짝수가 되도록 선택될 수 있다.
따라서, 2x2 플렉스 모드 절차는 다음과 같다: 소정의 목표 막 두께 D에 대해, 먼저 D/d에 가장 가까운 정수 M을 홀수 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께) 인지 여부를 결정하고, M이 홀수이면, 이어서, N + N' = M 그리고 |N - N'| = 1이도록 N 및 N'을 선택한다. 한편, M이 짝수이면, N = N' = ½*D/d이도록 N 및 N'을 선택한다.
대안적으로, 2x2 플렉스 모드 절차는 또한 다음과 같이 보여지고 수행될 수도 있다: 증착된 막의 목표 두께 D를 선택하고 N을 ½*D/d에 가장 가까운 정수로 선택한다 (여기서, 다시, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께). 이어서 N'이 다음의 기준에 기초하여, N-1, N, 또는 N+1이 되도록 선택한다:
|△| < d/2일 때 N이 되도록 N'을 선택한다;
그렇지 않으면, |△| > d/2일 때, △ > 0일 때 N-1이 되도록 또는 △ < 0일 때 N+1이 되도록 N'을 선택한다;
△ = 2N*d - D이다. 물론, 라벨들 N 및 N'은 기법의 실체를 변경하지 않고, 전환된다. 예를 들어, 전술한 결정들 후에, 본 명세서에 개시된 원리들을 변경하거나 전술한 기술에 의해 포괄된 방법들의 범위를 변경하지 않고 N'은 도 3a의 단계 2에서 사용되고 N은 도 3a의 단계 4에서 사용될 수도 있다. 상기 기준 및 이의 평가는 멀티스테이션 기판 프로세싱 장치의 제어기 상에 상주하는 (및/또는 제어기에 의해 액세스가능한) 머신 판독가능 인스트럭션들로서 구현될 수도 있고 또는 예를 들어, 시스템 제어기에 의해 판독가능한, 비일시적인 머신-판독가능 매체, 예를 들어, 메모리 디바이스들/칩들, 디스크들, 등 내에 내장될 수도 있다.
전술한 원리들에 기초하여, 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 막들의 재료를 증착하기 위한 방법의 예가 도 4a에 개략적으로 예시된다. 적합한 장치들의 예들이 이하에 상세히 기술된다. 도면에 도시된 바와 같이, 그리고, 또한 도 3a에 나타낸 바와 같이, 방법들은 수직 점선의 좌측에 도시된 바와 같이 기판 로딩 동작/이송 동작 및 수직 점선의 우측에 도시된 바와 같이 증착 동작들을 갖는 것으로 보여질 수 있다.
도 4a를 참조하면, 일부 실시예들에서, 방법은 하나 이상의 프로세스 스테이션들의 제 1 세트에서 프로세싱 챔버 내로 하나 이상의 기판들의 제 1 세트 로딩함으로써 동작 410에서 시작될 수 있다 (여기서 제 1 세트의 스테이션들은 도 2a로부터의 스테이션들 (201 및 202) 또는 도 3a로부터의 스테이션들 (D 및 A) 일 수 있다). 이어서 방법은 동작 420에서 N 번의 막 증착 사이클들을 수행함으로써, 제 1 세트의 프로세스 스테이션들에서 제 1 세트의 기판들 상으로 막 재료를 증착함으로써 진행될 수도 있다 (또한, 도 3a로부터의 단계들 1 및 2 등을 참조). 동작 420에서의 증착 후, 동작 430에서 프로세싱 챔버 내에서 제 1 세트의 프로세스 스테이션들로부터 하나 이상의 프로세스 스테이션들의 제 2 세트로 제 1 세트의 기판들이 이송될 수도 있고, 동작 440에서, 제 1 세트의 프로세스 스테이션들에서 프로세싱 챔버 내로 하나 이상의 기판들의 제 2 세트가 로딩될 수도 있다. 두 세트들의 기판들이 이제 프로세싱 챔버 내로 로딩되고, 증착의 다른 회차가 동작 450에서, N' 번의 막 증착 사이클들을 수행함으로써, 제 1 세트의 프로세스 스테이션들에서 제 2 세트의 기판들 상으로 그리고 제 2 세트의 프로세스 스테이션들에서 제 1 세트의 기판들 상으로 막 재료를 증착함으로써 진행될 수도 있다. 상기에 상세히 논의된 바와 같이, 일부 실시예들에서, N'은 증착된 막의 두께 정확도를 개선하기 위해 N과 같지 않게 선택될 수도 있다. 마지막으로, 이 증착 단계 후에, 동작 460에서, 프로세싱 챔버로부터 제 1 세트의 기판들이 언로딩될 수도 있다 (일부 실시예들에서, 이는 제 1 세트의 기판들을, 도 2a에 도시된 기판 핸들러 로봇 (226) 과 같은, 기판 로딩 디바이스에 의해 액세스될 수 있는, 제 1 프로세스 스테이션으로 다시 이송시킴으로써 발생할 수 있다). 이 때, 제 1 세트의 기판들은 완전한 막 증착 시퀀스가 수행되었고 프로세싱 챔버를 나온다. 제 2 세트의 기판들에 대하여 막 증착 시퀀스를 완성하기 위해, 선택적인 동작 470에서 (점선으로 나타낸 바와 같이), 제 2 세트의 기판들이, 이들의 제 2 세트의 증착 사이클들을 위해 제 1 세트의 프로세스 스테이션들로부터 제 2 세트의 프로세스 스테이션들로 이송될 수도 있다. 이 때, 프로세싱될 기판들의 배치 내에 추가 기판들이 있으면, 동작 480에서 제 1 세트의 프로세스 스테이션들에서 프로세싱 챔버 내로 제 3 세트의 기판들이 로딩될 수도 있다. 이어서, 동작 490에서, N 번의 막 증착 사이클들을 수행함으로써 제 2 세트의 프로세스 스테이션들에서 제 2 세트의 기판들 상으로 그리고 제 1 세트의 프로세스 스테이션들에서 제 3 세트의 기판들 상으로 막 재료가 증착될 수도 있다 (다시, N 및 N' 증착 사이클들 사이에서 교번하는 것에 관한 도 3a의 맥락의 상기 논의 참조). 도 4a의 시퀀스는 제 3 세트의 기판들에 대한 증착을 종료하고 (제 3 세트의 제 2 회차 증착 사이클들의 N' 번의 증착 사이클들일 수 있다) 배치 내의 기판들의 추가 세트들, 예를 들어, 제 4 세트, 제 5 세트, 등등을 프로세싱하도록 계속될 수도 있다.
도 4b는 또한 N 및 N' 번의 증착 사이클들의 교번하는 회차들을 사용하여 하나 이상의 기판들의 임의의 수의 세트들 상에 증착하기 위한 멀티스테이션 막 증착 방법들을 예시한다. 도 4b에 도시된 동작들의 세트는 제 1 세트의 프로세스 스테이션(들)에서 기판들의 세트를 로딩하는 동작 491에서 시작한다 (기판들의 세트는 단 하나의 기판일 수도 있고, 프로세스 스테이션들의 세트는 단 하나의 프로세스 스테이션일 수도 있다는 것을 주의한다). 이 실시예 및 다른 실시예에서, 통상적으로 각각의 세트의 기판들의 수는 같고, 챔버 내의 모든 프로세스 스테이션들은 각각의 단계 (시퀀스의 시작 또는 종료 동안을 제외하고) 에서 활용된다.
이어서, 프로세싱 챔버 내의 모든 기판들 상에 N 번의 막 증착 사이클들을 수행하는 것을 수반하는 동작 492에서 막 증착이 발생한다. 동작 491에서 로딩된 기판(들)이 제 1 세트의 배치를 구성하면, 그때 프로세싱 챔버는 아마도 그와 달리 비어 있고 (empty), 따라서, 제 1 세트의 프로세스 스테이션(들)에 로딩된 이 제 1 세트의 기판(들)이 동작 492의 이 회차에서 증착된 유일한 기판들일 것이다. 그러나, 다른 세트의 기판(들)이 챔버 내에 존재한다면 -예를 들어, 동작 491에서 방금 로딩된 기판들의 세트는 배치 내의 제 1 세트의 기판이 아님- 프로세싱 챔버 내의 아마도 이들 다른 기판(들)은 또한 동작 492에서 증착될 것이다. 그리고, 이전의 동작에서 제 1 세트의 프로세스 스테이션(들)에서 이미 증착되었던, 이들 다른 기판(들)은 동작 492 동안, 제 2 세트의 프로세스 스테이션(들)에 위치된다. 따라서, 동작 493에서, 제 2 세트의 프로세스 스테이션(들)에서 기판(들)이 언로딩되고, 제 1 세트의 프로세스 스테이션(들)에서 기판(들)이 제 2 세트의 프로세스 스테이션(들)로 이송되고, 새로운 세트의 기판(들)이 제 1 세트의 프로세스 스테이션(들)에서 로딩된다.
이제, 새로운 스테이션들에서의 기판들을 사용하여, 다른 회차의 막 증착이 동작 494에서 수행된다: 구체적으로, N' 번의 사이클들의 막 증착은 프로세싱 챔버 내의 모든 기판들 상에서 수행된다. 따라서, 제 1 세트의 프로세스 스테이션(들)로부터 제 2 세트의 프로세스 스테이션(들)으로 방금 이송된 기판(들)에 대해 이제 총 N + N' 번의 막 증착 사이클들이 수행된다. 이 때, 기판들이 동작 495에서 제 2 세트의 프로세스 스테이션(들)로부터 언로딩되고, 동작 495은 또한 이제 빈 (vacated) 제 2 세트를 채우도록, 제 1 세트의 프로세스 스테이션(들)로부터 기판을 이송시키는 것을 포함한다.
이 때, 적어도 일 세트의 기판(들)이 완전히 증착되고 (N + N' 번의 증착 사이클들을 받고, N은 N'과 같거나 같지 않을 수 있음) 프로세싱 챔버로부터 언로딩된다. 따라서, 동작 496에서, 프로세싱될 기판들의 배치가 아직 프로세싱되지 않은 기판들의 추가 세트를 포함하는지 여부가 결정된다. 있다면, 동작 시퀀스는 새로운 세트를 프로세스하고, 제 2 세트의 프로세스 스테이션(들)에 처음으로 위치되었던 (동작들 491 및 492 동안) 선행하는 세트의 프로세싱을 종료하도록 전술한 단계들을 반복하도록 동작 491로 돌아간다. 프로세싱을 위해 지정된 배치 내에 기판들의 추가 세트가 없다면, 남아 있는 것이 제 2 세트의 프로세스 스테이션(들)에 여전히 존재하는 기판들의 세트 (동작 495에서 제 2 세트의 프로세스 스테이션(들)으로 이송된) 로 완료되어야 할 것이다. 따라서, N번의 막 증착 사이클들은 동작 497에서 수행되고, 동작 498에서 N' + N 번의 막 증착 사이클들의 완전한 처방을 받은, 이들 기판(들)이 최종적으로 언로딩된다.
상기 절차 (예를 들어, 도 4a 및도 4b) 는 4 개보다 많거나 적은 프로세스 스테이션들 -2 또는 6 또는 8 또는 10 또는 12 또는 14 또는 16 개의 프로세스 스테이션들- 을 갖는 프로세싱 챔버들에서 수행될 수도 있다는 것을 주의한다. 일반적으로, 상기 논의된 제 1 세트의 프로세스 스테이션들 및 제 2 세트의 프로세스 스테이션들이 동일한 수를 갖도록, 짝수의 프로세스 스테이션들이 채용될 것이다. 따라서, 2x2 모드 및/또는 플렉스 모드에서 막 증착 동작들을 수행하도록 사용된 프로세싱 챔버는 통상적으로 짝수 S의 프로세스 스테이션들을 포함할 것이고, 여기서 제 1 세트의 프로세스 스테이션들 및 제 2 세트의 프로세스 스테이션들 각각은 S/2 개의 프로세스 스테이션들을 갖는다. 그러나, 프로세싱 챔버 내의 추가 프로세스 스테이션의 존재 (즉, 홀수의 프로세스 스테이션들) 가 개시된 기법의 동작을 막지 않을 것이다. 상기 기술된 "플렉스 모드"는 또한 2 개의 웨이퍼들이 동시에 로딩되고 4 개의 증착 단계들이 수행되는, "2x4 모드"의 프로세싱과 유사한 방식으로 작동한다는 것을 또한 주의한다.
상기에 개요가 설명된 다마신 모드에 기초하여 멀티스테이션 프로세싱 챔버에서 복수의 반도체 기판들 상에 막들의 재료를 증착하기 위한 예시적인 방법은 도 4c에 개략적으로 예시된다. 도 4c는 2 개의 프로세스 스테이션들을 갖는 예시적인 반도체 프로세싱 챔버에 적용된 다마신 모드를 예시한다.
도 4c를 참조하면, 일부 실시예들에서, 방법은 제 1 프로세스 스테이션에서 프로세싱 챔버 내로 제 1 기판 로딩하고 제 2 프로세스 스테이션에서 프로세싱 챔버 내로 제 2 기판 로딩함으로써 동작 415에서 시작할 수 있다. 이어서 방법은 동작 425에서 N 번의 막 증착 사이클들을 수행함으로써, 제 1 프로세스 스테이션 및 제 2 프로세스 스테이션에서 각각 제 1 기판 및 제 2 기판 상으로 막 재료를 증착함으로써 진행될 수도 있다. 동작 425에서의 증착 후에, 동작 435에서 제 1 기판은 제 1 프로세스 스테이션으로부터 다음 프로세스 스테이션으로 이송될 수 있고 제 2 기판은 제 2 프로세스 스테이션으로부터 다른 다음 프로세스 스테이션으로 이송될 수도 있다. 동작 435 후에, 동작 445에서 N' 번의 막 증착 사이클들을 수행함으로써 제 1 프로세스 스테이션에서 제 2 기판 상으로 그리고 at 제 2 프로세스 스테이션에서 제 1 기판상으로 막 재료를 증착하는 다음 회차의 증착이 진행될 수도 있다. 상기에 상세히 논의된 바와 같이, 일부 실시예들에서, N'은 N, N-1, 또는 N+1일 수도 있다. 이어지는 동작 445, 동작 455는 제 1 기판 및 제 2 기판이 모든 스케줄링된 증착 사이클들을 받았는지 검사한다. 그렇지 않았다면, 방법은 대응하는 다음 프로세스 스테이션들로 제 1 기판 및 제 2 기판을 다시 회전시키는 동작 435로 돌아간다.
동작 455에서, 제 1 기판 및 제 2 기판에서 완전한 막 증착 시퀀스가 수행되었다고 결정되면, 방법은 선택적인 동작 465으로 진행할 수도 있다. 선택적인 동작 465에서, 제 1 기판 및 제 2 기판은 프로세싱 챔버로부터 언로딩될 수도 있다. 도 4c의 시퀀스는 목표된 수의 기판들이 프로세싱될 때까지, 배치 내의 추가 기판들, 예를 들어, 제 3 기판, 제 4 기판, 등등에 대해 반복될 수도 있다.
상기 방법의 특정한 실시예들에서, 기판들이 로딩, 이송, 및 막 재료 수용을 세트로 겪을 수도 있다. 예를 들어, 제 1 세트의 기판들은 제 1 세트의 프로세스 스테이션들로 로딩되고, 제 1 세트의 프로세스 스테이션들에서 N 번의 증착 사이클들을 받고, 이어서 제 1 세트의 기판들은 추가 증착 사이클들을 위해 제 2 세트의 프로세스 스테이션들로 이송될 수도 있다.
예들
이하의 예들은 (50 Å, 100 Å, 250 Å, 및 300 Å의) 다양한 제안된 목표 막 두께들 D에[대응하는 이론적 막 두께 개선들을 시연한다. 표준 2x2 모드 또는 2x2 플렉스 모드가 목표 두께 D에 가장 가까운 두께를 갖는 막을 증착하는지 여부는 이하의 표에 나타낸다. 각각의 예에 대응하는 표들은: 소정의 목표 두께 D; 단일 ALD 사이클을 통해 증착된 막 층의 두께 d (사이클 당 ALD 막 증착 레이트); 통상적인 "2x2 ALD 사이클"에 대응하는 2*d 두께; 이하의 예 1에서 동작의 2 모드들 -30 및 31- 에 대응하는 ALD 사이클들의 최적의 수; 2x2 모드에 대응하는 수의 1/2; 동작의 2 모드들에 대응하는 ALD 사이클들의 총 수 (N + N') 의 브레이크 다운 (break down); 및 총 증착된 막 두께뿐만 아니라 목표 두께 D로부터의 편차를 나타낸다.
상기의 논의를 참조하면, N은 (표들에 나타낸 바와 같이) ½*D/d에 가장 가까운 정수로서 선택되고 (as indicated in tables), 그리고 2x2 플렉스 모드에 대응하는 N'은 최적인 것에 따라, N ± 1이 되도록 선택된다. 이는 표들에 나타낸 바와 같이 동작의 모드에 따라 2N 또는 2N ± 1로 수행된 ALD 사이클들의 총 수를 산출한다. 예 1 및 예 4에 대해, 2x2 플렉스 모드가 최적이지만, 예 2 및 예 3에 대해, 표준 2x2 모드가 최상의 결과를 제공한다는 것을 주의한다. 실제로, 막 증착 방법들은 이들 계산들 (또는 이들의 등가물) 을 수행하고 이에 따른 동작의 최적의 모드를 선택함으로써 동작할 수도 있다.
예 1
프로세싱 모드 : 2x2 2x2 를렉스 기호
목표 막 두께 (Å) 50 50 D
두께/ALD 사이클 (Å) 1.62 1.62 d
2 번의 ALD 사이클 두께 (Å) 3.24 3.24 2d
ALD 사이클의 총 수 30 31 2N 또는 2N ±1
1/2 ALD 사이클 ( 모드 2x2) 15 N = D/2d
ALD 사이클의 총 수 15+15 15+16
실제 두께 (Å) 48.60 50.22 　
목표로부터 에러 편차(Å) -1.40 0.22 　
최적의 프로세싱 모드 √
예 2
프로세싱 모드 ** 2x2 2x2 플렉스 기호
목표 막 두께 (Å) 100 100 D
두께/ALD 사이클 (Å) 1.62 1.62 D
2 번의 ALD 사이클 두께 (Å) 3.24 3.24 2d
ALD 사이클의 총 수 62 63 2N 또는 2N ±1
1/2 ALD 사이클 (모드 2x2) 31 N = D/2d
ALD 사이클의 총 수 31+31 31+32
실제 두께 (Å) 100.44 102.06 　
목표로부터 에러 편차(Å) 0.44 2.06 　
최적의 프로세싱 모드 √
예 3
프로세싱 모드 ** 2x2 2x2 플렉스 기호
목표 막 두께 (Å) 250 250 D
두께/ALD 사이클 (Å) 1.62 1.62 d
2 번의 ALD 사이클 두께 (Å) 3.24 3.24 2d
ALD 사이클의 총 수 154 155 2N 또는 2N ±1
1/2 ALD 사이클 (모드 2x2) 77 N = D/2d
ALD 사이클의 총 수 77+77 77+78
실제 두께 (Å) 249.48 251.10 　
목표로부터 에러 편차(Å) -0.52 1.10 　
최적의 프로세싱 모드 √
예 4
프로세싱 모드 ** 2x2 2x2 플렉스 기호
목표 막 두께 (Å) 300 300 D
두께/ ALD 사이클 (Å) 1.62 1.62 d
2 번의 ALD 사이클 두께 (Å) 3.24 3.24 2d
ALD 사이클의 총 수 186 185 2N 또는 2N ±1
1/2 ALD 사이클 ( 모드 2x2) 93 N = D/2d
ALD 사이클의 총 수 93+93 93+92
실제 두께 (Å) 301.32 299.70 　
목표로부터 에러 편차(Å) 1.32 -0.30 　
최적의 프로세싱 모드 √
ALD (Atomic Layer Deposition) 기법들 및 증착된 막들의 상세한 기술
상기에 논의된 바와 같이, 디바이스들의 사이즈가 계속해서 축소되고, IC들이 3D 트랜지스터들 및 다른 3D 구조들을 채용하는 것으로 이송함에 따라, 컨포멀 막 재료 -특히, 유전체들이지만, 또한 다양한 도펀트 함유 재료들- 의 정밀한 양 (두께) 을 증착하는 능력이 점점 중요해진다. ALD (Atomic layer deposition) 는 목표된 막 두께를 달성하기 위해 통상적으로 다수의 증착 사이클들을 수반하는 컨포멀 막 증착을 달성하기 위한 일 기법이다. ALD는 종종 상기 프로세스들 (예를 들어, 도 3 및 도 4에 연속하여 제공된) 에서 기술된 개별 층들을 증착하기 위해 사용된다.
활성화된 가스 상 반응들이 막들을 증착하기 위해 사용되는, CVD (chemical vapor deposition) 프로세스와는 반대로, ALD 프로세스들은 층 단위로 막들을 증착하기 위해 표면-매개 증착 반응들을 사용한다. 예를 들어, 일 부류의 ALD 프로세스들에서, 제 1 막 프리커서 (P1) 가 가스 상으로 프로세싱 챔버 내에 도입되고, 기판에 노출되고, 그리고, 기판의 표면 (통상적으로 표면 활성화 사이트들의 집단에서) 에 흡착하게 된다. P1의 일부 분자들은 P1의 화학 흡착된 종들 및 물리 흡착된 분자들을 포함하여, 기판 표면 상부에 응결된 상을 형성할 수도 있다. 이어서 화학 흡착된 종들만 남도록, 가스 상 및 물리 흡착된 P1을 제거하기 위해 기판 표면을 둘러싸는 볼륨이 배기된다. 이어서 제 2 막 프리커서 (P2) 가 프로세싱 챔버 내로 도입되어, P2의 일부 분자들이 기판 표면에 흡착한다. 프로세싱 챔버 내에서 기판을 둘러싸는 볼륨은 다시 배기될 수도 있고, 이때, 결합되지 않은 P2가 제거된다. 후속하여, 기판에 에너지 (예를 들어, 열 에너지 또는 플라즈마 에너지) 가 제공되어 P1 및 P2의 흡착된 분자들 간의 표면 반응들을 활성화하고, 막 층을 형성한다. 마지막으로, 기판을 둘러싸는 볼륨은 존재한다면, 반응되지 않은 P1 및/또는 P2 및/또는 반응 부산물을 제거하기 위해 다시 배기되고, 단일의 사이클 ALD를 종료한다.
다양한 화학물질들을 갖는 컨포멀 막들을 증착하기 위한 ALD 기법들 -그리고 기본적인 ALD 프로세스 시퀀스에 대한 반응 변형들- 은 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION" (대리인 관리 번호 NOVLP405) 인 2011년 4월 11일 출원된 미국 특허 출원 번호 제 13/084,399 호, 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION"이고, 이제 미국 특허 제 8,637,411 (대리인 관리 번호 NOVLP427) 호인, 2011년 9월 23일 출원된 미국 특허 출원 번호 제 13/242,084 호, 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION" (대리인 관리 번호 NOVLP428) 인 2011년 9월 1일 출원된 미국 특허 출원 번호 제 13/224,240 호, 및 명칭이 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION" (대리인 관리 번호 NOVLP488) 인 2012년 9월 7일 출원된 미국 특허 출원 번호 제 13/607,386 호에 기술되고, 각각은 모든 목적들을 위해 전체가 참조로서 본 명세서에 통합된다. 이들 사전 출원들에 기술된 바와 같이, 기판 상에 재료의 단일 층을 증착하기 위한 기본적인 ALD 사이클은: (i) 막 프리커서가 흡착 제한된 층을 형성하도록 상기 막 프리커서를 기판 상에 흡착시키는 단계, (ii) 흡착된 막 프리커서를 둘러싸는 볼륨으로부터 흡착되지 않은 막 프리커서를 제거하는 단계, (iii) 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서를 반응시키는 단계, 및 (iv) 기판 상에 형성된 막 층을 둘러싸는 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 단계를 포함할 수도 있다. 동작 (ii) 및 (iv) 에서의 제거는 기판을 둘러싸는 볼륨을 퍼지, 배기, 기준 압력 (base pressure) 으로의 펌프 다운 ("pump-to-base") 등을 통해 이루어질 수도 있다. 이러한 기본적인 ALD 동작들 (i) 내지 (iv) 의 시퀀스는 상기에 기술된 예에서와 같이 화학 흡착된 반응 종들 P1 및 P2를 반드시 수반하거나, 제 2 반응 종들을 반드시 수반해야 하는 것은 아니지만, 수반된 목표된 증착 화학물질에 따라, 이들 가능성들/옵션들이 채용될 수도 있다는 것을 주의해야 한다.
그러나, ALD의 흡착 제한된 특성으로 인해, 단일의 사이클의 ALD는 단지 재료의 얇은 막을 증착하고, 종종 재료의 단일 모노레이어 (monolayer) 만을 증착한다. 예를 들어, 막 프리커서 도징 동작들의 노출 시간 및 막 프리커서들의 (기판 표면으로의) 부착 계수들에 따라, 각각의 ALD 사이클은 단지 약 0.5 내지 3 Å 두께의 막 층을 증착할 수 있다. 따라서, 방금 기술된 통상적인 ALD 사이클-동작들 (i) 내지 (iv) 의 동작들의 시퀀스는 일반적으로 목표된 두께의 컨포멀 막을 형성하도록, 다수 회 반복된다. 따라서, 일부 실시예들에서, 동작들 (i) 내지 (iv) 는 적어도 1 회, 또는 적어도 2 회, 또는 적어도 3 회, 또는 적어도 5 회, 또는 적어도 7 회, 또는 적어도 10 회가 연달아 연속적으로 반복된다. ALD 막은 ALD 사이클 당 약 0.1 Å 내지 약 2.5 Å, 또는 ALD 사이클 당 약 0.2 Å 내지 약 2.0 Å, 또는 ALD 사이클 당 약 0.3 Å 내지 약 1.8 Å, 또는 ALD 사이클 당 약 0.5 Å 내지 약 1.5 Å, 또는 ALD 사이클 당 약 0.1 Å 내지 약 1.5 Å, 또는 ALD 사이클 당 약 0.2 Å 내지 약 1.0 Å, 또는 ALD 사이클 당 약 0.3 Å 내지 약 1.0 Å, 또는 ALD 사이클 당 약 0.5 Å 내지 약 1.0 Å의 레이트로 증착될 수도 있다.
일부 막 형성 화학 물질들에서, 보조 반응물질 또는 공반응물질 (co-reactant) -부가적으로 "막 프리커서"라고 지칭되는- 이 또한 채용될 수도 있다. 이러한 특정한 실시예들에서, 보조 반응 물질 또는 공반응물질은 단계들 (i) 내지 (iv) 의 서브세트 동안 또는 각각의 단계들 (i) 내지 (iv) 동안, 단계들이 반복되기 때문에 연속적으로 흐를 수도 있다. 일부 실시예들에서, 이러한 다른 반응성 화학물 종들 (보조 반응 물질, 공반응물질, 등) 은 막 프리커서 (상기 기술된 프리커서들 P1 및 P2를 수반하는 예에서와 같이) 와 반응하기 전에 막 프리커서와 함께 기판 표면 상에 흡착될 수도 있지만, 다른 실시예들에서, 다른 반응성 화학물 종들은 그 자체가 미리 기판의 표면 상에 흡착하지 않고 접촉하기 때문에 흡착된 막 프리커서와 반응할 수도 있다. 또한, 일부 실시예들에서, 흡착된 막 프리커서의 반응 동작은 플라즈마와 흡착된 막 프리커서의 반응을 수반할 수도 있다. 플라즈마는 기판 표면 상에서 막-형성 반응을 구동하기 위한 에너지를 제공할 수도 있다. 이러한 특정한 실시예들에서, 플라즈마는 적합한 RF 전력의 인가로 반응 챔버 내 (일부 실시예들에서, 원격으로 생성될 수도 있지만) 에서 생성된 산화성 플라즈마일 수도 있다. 다른 실시예들에서, 산화성 플라즈마 대신, 불활성 플라즈마가 사용될 수도 있다. 산화 플라즈마는 O2, N2O, 또는 CO2와 같은 하나 이상의 산화제들로부터 형성될 수도 있고, Ar, N2, 또는 He와 같은 하나 이상의 희석제들을 선택적으로 포함할 수도 있다. 일 실시예에서, 산화 플라즈마는 O2 및 Ar로부터 형성된다. 적합한 불활성 플라즈마는 He 또는 Ar과 같은 하나 이상의 불활성 가스들로부터 형성될 수도 있다. 또한 ALD 프로세스들에 대한 변화들이 인용된 (그리고 참조로서 통합된) 종래의 특허 출원들에서 상세히 기술된다.
이에 따라, ALD 프로세스를 통해 기판 상에 재료의 막을 형성하기 위한 동작들의 기본적인 시퀀스는 도 5a의 흐름도에 의해 개략적으로 예시된다. 도면에 도시된 바와 같이, 기판 상에 다수의 막 층들을 형성하기 위한 ALD 프로세스는 막 프리커서가 기판 상에 흡착 제한된 층을 형성하도록 막 프리커서를 기판 상에 흡착시키는 동작 511으로 시작되고, 흡착된 막 프리커서를 둘러싸는 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서 및/또는 반응 부산물을 제거하는 동작 512이 이어질 수도 있다. 그 후, 동작 513에서, 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서가 반응되고, 이어서, 동작 514에서, 동작 513에서 흡착된 프리커서를 반응시킨 후, 막 층을 둘러싸는 볼륨으로부터 존재한다면, 탈착된 막 프리커서 및/또는 반응 부산물이 제거된다.
동작들 511 내지 514의 전술한 시퀀스는 일 ALD 사이클을 나타낸다. 그러나, 단일 ALD 사이클은 통상적으로 단지 얇은 막 층을 증착하고, 다수의 ALD 사이클들이 다수의 막 층들 (또는, 등가적으로, 목표된 두께의 다층 막) 을 형성하도록, 순차적으로 반복될 수도 있다. 따라서, 도 5a를 참조하면, 동작 514으로 ALD 사이클을 종료한 후, 동작 515에서, 충분한 수의 막 층들이 형성되었는지 -본 예에서, N 또는 N' 번의 사이클들 (상기된 바와 같이) 이 수행되었는지 결정함으로써- 결정되고, 그렇다면, 막-형성 동작들이 종료되고, 그렇지 않으면, 프로세스 시퀀스는 다른 ALD 사이클을 시작하기 위해 동작 511로 돌아간다. 도 4a 및 도 4b의 맥락에서 기술된 다기판 프로세싱 및 막 증착 동작들은 다수의 기판들 상에 막을 동시에 증착하기 위해 도 5a의 이들 ALD 막 형성 동작들을 채용할 수도 있다.
ALD 프로세스들과 같은, 증착 프로세스들을 통해 기판 상에 재료의 막들을 형성하기 위한 시퀀스의 일 예는 도 5b의 타이밍도에 더 예시된다. 도 5b는 4 개의 증착 사이클에 대한 프로세스 단계들을 예시하고, 각각의 사이클은 프리커서 전달, RF 전력 전달, 반응 가스 전달, 및 프로세싱 챔버의 가압의 프로세스 단계들을 포함한다. 도 5b의 프로세스 단계들은 이들의 대응하는 선들로 도시되고, 온 (on) 또는 오프 (off) 의 Boolean 값들로서 표현된다. 프로세스 단계는 대응하는 선이 도 5b에 예시된 "온" 위치에 있으면 온이고, 프로세스 단계는 대응하는 선이 도 5b에 예시된 "오프" 위치에 있으면 오프이다.
모든 4 개의 증착 사이클들 동안, 프로세싱 챔버는 가압될 수도 있다. 증착의 1 사이클이 도 5b에서 하이라이트되었다. 이 1 사이클에서, 증착 사이클의 제 1 단계 (phase) 는 도즈 단계일 수도 있다. 도즈 단계 동안, 프리커서가 프로세싱 챔버로 전달되지만, RF 전력은 오프되고 반응 가스 또는 가스들은 전달되지 않는다. 도즈 단계 동안, 기판은 프리커서를 흡착할 수도 있고 기판 상에 흡착 층을 형성할 수도 있다. 도 5b의 도즈 단계는 도 5a의 동작 511에 대응한다.
도즈 단계 후에, 이어서 증착 사이클의 퍼지 단계가 있을 수도 있다. 퍼지 단계 동안, 프리커서 전달이 중단되지만, RF 전력은 여전히 오프이고 반응 가스들도 여전히 전달되지 않는다. 퍼지 단계는 흡착된 프리커서를 둘러싸는 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서 및/또는 반응 부산물을 제거할 수도 있다. 도 5b의 퍼지 단계는 도 5a의 동작 512에 대응한다.
퍼지 단계 후에, 이어서 증착 사이클이 컨버전 (conversion) 단계로 들어갈 수도 있다. 컨버전 단계 동안, 반응 가스 또는 가스들이 또한 전달되면서 RF 전력이 턴온된다. 컨버전 단계 동안, 흡착된 막 프리커서는 기판 상에 막 층을 형성하도록, 반응할 수도 있다. 도 5b의 컨버전 단계는 도 5a의 동작 513에 대응한다.
마지막으로, 컨버전 단계의 종료 후에, 증착 사이클은 RF 후 퍼지 단계로 들어갈 수도 있다. RF 후 퍼지 단계는 흡착된 프리커서를 반응시킨 후, 존재한다면, 막 층을 둘러싸는 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거할 수도 있다. 도 5b의 RF 후 퍼지 단계는 도 5a의 동작 514에 대응한다.
도 5b에서 하이라이트된 1 사이클에서, 가능하면 두께 d의 얇은 막 층이 기판 상에 증착될 수도 있다. 특정한 실시예들에서, d는 0.1 Å 내지 2.5 Å일 수도 있다. 부가적인 사이클들이 또한 가능하면, 약 d의 두께로 기판 상에 막 층들을 증착할 수도 있다.
일부 실시예들에서, 다층 증착된 막은 교번하는 조성으로, 예를 들어, 일 조성을 갖는 다수의 층들을 순차적으로 컨포멀하게 증착하고, 이어서 다른 조성을 갖는 다수의 층들을 순차적으로 컨포멀하게 증착하고, 이어서 이들 두 시퀀스들을 잠재적으로 반복 및 교번함으로써, 형성된 영역들/부분들을 포함할 수도 있다. 이러한 양태들의 증착된 ALD 막들은, 예를 들어, 모든 목적들을 위해 전체가 본 명세서에 참조로서 통합된, 명칭이 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION" (대리인 관리 번호 NOVLP488) 인, 2012년 9월 7일 출원된 미국 특허 출원 번호 제 13/607,386 호에 기술된다. 교번하는 조성의 부분들 -아래에 놓인 목표 IC 구조체 또는 기판 영역을 도핑하기 위해 사용된 막들을 포함하는- 을 갖는 컨포멀 막들 및 이들 막들을 형성하는 방법들의 추가 예들은, 명칭이 "PLASMA ACTIVATED CONFORMAL FILM DEPOSITION" (대리인 관리 번호 NOVLP405) 인 2011년 4월 11일 출원된 미국 특허 출원 번호 제 13/084,399 호, 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION"이고, 이제 미국 특허 제 8,637,411 (대리인 관리 번호 NOVLP427) 호인, 2011년 9월 23일 출원된 미국 특허 출원 번호 제 13/242,084 호, 명칭이 "PLASMA ACTIVATED CONFORMAL DIELECTRIC FILM DEPOSITION" (대리인 관리 번호 NOVLP428) 인 2011년 9월 1일 출원된 미국 특허 출원 번호 제 13/224,240 호, 및 명칭이 "CONFORMAL DOPING VIA PLASMA ACTIVATED ATOMIC LAYER DEPOSITION AND CONFORMAL FILM DEPOSITION" (대리인 관리 번호 NOVLP488) 인 2012년 9월 7일 출원된 미국 특허 출원 번호 제 13/607,386 호; 명칭이 "CAPPED ALD FILMS FOR DOPING FIN-SHAPED CHANNEL REGIONS OF 3-D IC TRANSISTORS"인 2014년 2월 28일 출원된 미국 특허 출원 번호 제 14/194,549 호에 기술되고, 각각은 모든 목적들을 위해 전체가 참조로서 본 명세서에 통합된다.
상기 참조된 명세서들에 상세히 설명된 바와 같이, ALD 프로세스들은 종종 컨포멀한 실리콘 옥사이드 막들 (SiOx) 을 증착하도록 사용되지만, ALD 프로세스들은 또한 전술한 통합된 명세서들에 개시된 바와 같이 다른 화학물질들의 컨포멀한 유전체 막들을 증착하기 위해 사용될 수도 있다. ALD-형성된 유전체 막들은, 일부 실시예들에서, 실리콘 카바이드 (SiC) 재료, 실리콘 나이트라이드 (SiN) 재료, 실리콘 카보나이트라이드 (SiCN) 재료 또는 이들의 조합을 포함할 수도 있다. 실리콘-카본-옥사이드들 및 실리콘-카본-옥시나이트라이드들, 및 실리콘-카본-나이트라이드들이 또한 일부 실시예에서 ALD-형성된 막들로 형성될 수도 있다. 이들 타입들의 막들을 증착하기 위한 방법들, 기법들, 및 동작들은 모든 목적들을 위해 본 명세서에 참조로서 통합된, 명칭이 "REMOTE PLASMA BASED DEPOSITION OF SiOC CLASS OF FILMS"이고, 대리인 관리 번호 NOVLP466/NVLS003722인 2012년 6월 12일 출원된 미국 특허 출원 번호 제 13/494,836 호; 명칭이 "METHOD TO OBTAIN SiC CLASS OF FILMS OF DESIRED COMPOSITION AND FILM PROPERTIES"이고, 대리인 관리 번호 LAMRP046/3149인 2013년 5월 31일 출원된 미국 특허 출원 번호 제 13/907,699 호; 명칭이 "GROUND STATE HYDROGEN RADICAL SOURCES FOR CHEMICAL VAPOR DEPOSITION OF SILICON-CARBON-CONTAINING FILMS"인 미국 특허 출원 번호 제 14/062,648 호; 및 명칭이 "CAPPED ALD FILMS FOR DOPING FIN-SHAPED CHANNEL REGIONS OF 3-D IC TRANSISTORS"인 미국 특허 출원 번호 제 14/194,549 호에 상세히 기술되었다.
ALD를 통한 막 증착의 다른 예들은 상기에 참조로서 통합되고 열거된 특허 출원들 (미국 특허 출원 번호 13/084,399, 13/242,084, 13/224,240, 및 14/194,549) 에 기술된 바와 같이 도펀트-함유 막들을 증착하기 위한 화학물질들을 포함한다. 상기 출원들에 기술된 바와 같이, 다양한 도펀트-함유 막 프리커서들이 붕소-도핑된 실리케이트 유리 (BSG), 인-도핑된 실리케이트 유리 (PSG), 붕소 인 도핑된 실리케이트 유리 (BPSG) 비소 (As) 도핑된 실리케이트 유리 (ASG) 등과 같은 도펀트-함유 막들을 형성하도록, 사용될 수도 있다. 도펀트-함유 막들은 B2O3, B2O, P2O5, P2O3, As2O3, As2O5, 등을 포함할 수도 있다. 따라서, 붕소 이외의 도펀트들을 갖는 도펀트-함유 막들이 실현될 수도 있다. 예들은 갈륨, 인, 또는 비소 도펀트들, 또는 다른 원자가 III 원소 또는 V 원소들과 같은 반도체 기판을 도핑하기에 적절한 다른 원소들을 포함한다.
ALD 프로세스 조건들에 따라, ALD 프로세스들은 다양한 온도들에서 수행될 수도 있다. 일부 실시예들에서, ALD 반응 챔버 내의 적합한 온도들은 약 25 ℃ 내지 450 ℃, 또는 약 50 ℃ 내지 300 ℃, 또는 약 20 ℃ 내지 400 ℃, 또는 약 200 ℃ 내지 400 ℃, 또는 약 100 ℃ 내지 350 ℃의 범위일 수도 있다.
유사하게, ALD 프로세스들은 다양한 ALD 반응 챔버 압력들에서 수행될 수도 있다. 일부 실시예들에서, 반응 챔버 내의 적합한 압력들은 약 10 mTorr 내지 10 Torr, 또는 약 20 mTorr 내지 8 Torr, 또는 약 50 mTorr 내지 5 Torr, 또는 약 100 mTorr 내지 2 Torr의 범위일 수도 있다.
다양한 RF 전력 레벨들이 동작 (iii) 에서 사용된다면 플라즈마를 생성하도록 채용될 수도 있다. 일부 실시예들에서, 적합한 RF 전력은 약 100 W 내지 10 kW, 또는 약 200 W 내지 6 kW, 또는 약 500 W, 및 3 kW, 또는 약 1 kW 내지 2 kW의 범위일 수도 있다.
다양한 막 프리커서 플로우 레이트들이 동작 (i) 에서 채용될 수도 있다. 일부 실시예들에서, 적합한 플로우 레이트들은 약 0.1 mL/min 내지 약 10 mL/min, 또는 약 0.5 mL/min 내지 약 5 mL/min, 또는 약 1 mL/min 내지 약 3 mL/min의 범위일 수도 있다.
다양한 가스 플로우 레이트들이 다양한 동작들에서 사용될 수도 있다. 일부 실시예들에서, 일반적인 가스 플로우 레이트들은 약 1 L/min 내지 약 20 L/min, 또는 약 2 L/min 내지 약 10 L/min의 범위일 수도 있다. 동작들 (ii) 및 (iv) 에서 선택적인 불활성 퍼지 단계들에 대해, 채용된 버스트 (burst) 플로우 레이트는 약 20 L/min 내지 약 100 L/min, 또는 약 40 L/min 내지 약 60 L/min의 범위일 수도 있다.
다시 한번, 일부 실시예들에서, 펌프 다운 (pump-to-base) 단계는 하나 이상의 진공 펌프들에 반응 챔버를 직접적으로 노출시킴으로써 반응 챔버를 기준 압력으로 펌핑하는 것을 지칭한다. 일부 실시예들에서, 기준 압력은 통상적으로 겨우 몇 milliTorr (예를 들어, 약 1 내지 20 mTorr) 일 수 있다. 또한, 상기에 나타낸 바와 같이, 펌프 다운 단계는 불활성 퍼지에 의해 동반되거나 동반되지 않을 수도 있고, 따라서 하나 이상의 밸브들이 진공 펌프로의 컨덕턴스 경로로 개방될 때 캐리어 가스들이 흐르거나 흐르지 않을 수도 있다.
또한, 다시 한번, 다수의 ALD 사이클들이 컨포멀 층들의 스택들의 구축을 위해 반복될 수도 있다. 일부 실시예들에서, 각각의 층은 실질적으로 동일한 조성을 가지지만, 다른 실시예들에서, 순차적으로 ALD 증착된 층들은 상이한 조성들을 가질 수도 있지만, 특정한 이러한 실시예들에서, 조성은 층단위로 교번할 수도 있거나, 상기에 기술된 바와 같이, 상이한 조성들을 갖는 층들의 반복하는 시퀀스가 있을 수도 있다. 따라서, 실시예에 따라, 특정한 스택 엔지니어링 개념들은, 상기에 참조로서 통합되고 열거된 특허 출원서들 (미국 특허 출원 번호 13/084,399, 13/242,084, 및 13/224,240) 에 개시된 바와 같이, 이들 막들에서 붕소, 인, 또는 비소 농도를 조정하도록 사용될 수도 있다.
장치들의 상세한 기술
본 명세서에 기술된 방법들은 임의의 적합한 반도체 기판 프로세싱 장치로 수행될 수도 있다. 적합한 장치는 본 명세서에 개시된 다양한 채널 도핑 방법들에 따라 프로세스 동작들을 달성하기 위한 하드웨어 및 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 일부 실시예들에서, 하드웨어는 멀티스테이션 기판 프로세싱 툴에 포함된 하나 이상의 프로세스 스테이션들, 및 본 명세서에 개시된 프로세싱 기법들에 따라 프로세스 동작들을 제어하기 위한, 머신-판독가능한 인스트럭션들을 갖는 (또는 액세스하는) 제어기를 포함할 수도 있다.
따라서, 일부 실시예들에서, 복수의 반도체 기판들 상에 재료의 막들을 증착하기에 적합한 장치는 각각이 프로세싱 챔버 내에 포함된 기판 홀더를 갖는, 제 1 세트의 하나 이상의 프로세스 스테이션들, 각각이 프로세싱 챔버 내에 포함된 기판 홀더를 갖는, 제 2 세트의 하나 이상의 프로세스 스테이션들, 프로세스 스테이션들로의 막 프리커서의 플로우를 제어하기 위한 하나 이상의 밸브들, 하나 이상의 프로세싱 챔버들 내에 포함된 프로세스 스테이션들을 둘러싸는 볼륨들로부터 막 프리커서를 제거하기 위한 하나 이상의 밸브 동작된 진공 소스들을 포함할 수도 있다. 그리고, 이러한 장치는 또한 기판들 상으로 막들을 증착하기 위해 기판 로딩 디바이스, 기판 이송 디바이스, 하나 이상의 밸브들, 및 진공 소스를 동작시키기 위한 머신-판독가능한 인스트럭션들을 갖는 (또는 액세스하는) 제어기를 포함할 수도 있다.
따라서, 일부 실시예들에서, 제어기에 의해 실행된 상기 인스트럭션들은 프로세싱 챔버 내에 포함된 다수의 프로세스 스테이션들에서 다수의 기판들 상에 막들을 형성하기 위한 인스트럭션들을 포함할 수도 있고, 다수의 막 층들은 ALD 사이클들의 시퀀스에 의해 각각의 기판 상에 형성된다. 따라서, 특정한 이러한 실시예들에서, 제어기에 의해 실행된 상기 인스트럭션들은 상기 기술된 바와 같은 ALD 동작들 (i) 내지 (iv) 를 수행하기 위한 인스트럭션들, 및 기판 프로세싱 장치의 다수의 프로세스 스테이션들에서 다수의 기판들 상에 다수의 막 층들을 형성하도록, ALD 동작들 (i) 내지 (iv) 를 다수 회 반복하기 위한 인스트럭션들을 포함할 수도 있다.
이에 따라, 도 1은 기판 프로세싱 장치 (100) 의 실시예를 개략적으로 도시한다. 간결성을 위해, 프로세싱 장치 (100) 는 저압 분위기를 유지하기 위해 프로세스 챔버 바디 (102) 를 갖는 독립된 프로세스 스테이션으로서 도시된다. 그러나, 본 명세서에 기술된 바와 같이, 복수의 프로세스 스테이션들은 공통 프로세스 툴 분위기 내 -예를 들어, 공통 반응 챔버 내- 에 포함될 수도 있다는 것이 이해될 것이다. 예를 들어, 도 2a는 멀티스테이션 프로세싱 툴의 실시예를 도시한다. 또한, 일부 실시예들에서, 상기 상세히 논의된 것들을 포함하는, 프로세싱 장치 (100) 의 하나 이상의 하드웨어 파라미터들은, 하나 이상의 시스템 제어기들에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
프로세스 스테이션 (100) 은 분배 샤워헤드 (106) 로 프로세스 가스들을 전달하기 위한 반응 물질 전달 시스템 (101) 과 유체적으로 통신한다. 반응 물질 전달 시스템 (101) 은 샤워헤드 (106) 로의 전달을 위해 프로세스 가스들을 블렌딩 (blending) 및/또는 컨디셔닝 (conditioning) 하기 위한 혼합 베젤 (104) 을 포함한다. 하나 이상의 혼합 베젤 유입부 밸브들 (120) 이 혼합 베젤 (104) 로의 프로세스 가스들의 도입을 제어할 수도 있다.
일부 반응 물질들은 증기화 및 프로세스 챔버 (102) 로의 후속하는 전달 전에 액체 형태로 저장될 수도 있다. 도 1의 실시예는 혼합 베젤 (104) 로 공급될 액체 반응 물질을 증기화하기 위한 기화 기점 (103) 을 포함한다. 일부 실시예들에서, 기화 지점 (103) 은 가열된 액체 주입 모듈일 수도 있다. 일부 실시예들에서, 기화 지점 (103) 은 가열된 증발기일 수도 있다. 모듈들/증발기들로부터 생산된 포화된 반응 물질 증기는 적절한 제어가 이루어지지 않을 때 (예를 들어, 액체 반응 물질을 기화/원자화 (atomizing) 하는데 헬륨이 사용되지 않을 때) 다운스트림 전달 파이프에서 응결될 수도 있다. 양립 가능하지 않은 가스들의 응결된 반응 물질로의 노출은 작은 입자들을 생성할 수도 있다. 이들 작은 입자들은 파이프를 막고, 밸브 동작을 지연시키고, 기판을 오염시키는 등을 할 수도 있다. 이러한 문제들을 해결하기 위한 일부 방법들은 잔류 반응 물질을 제거하기 위해 전달 파이프를 스윕핑 (sweeping) 및/또는 배기하는 것을 포함할 수도 있다. 그러나, 전달 파이프를 스윕핑하는 것은 프로세스 스테이션 쓰루풋을 저하시키는, 프로세스 스테이션 사이클 시간을 상승시킬 수도 있다. 따라서, 일부 실시예들에서, 기화 지점 (103) 의 전달 파이프 다운스트림은 가열 처리될 수도 있다. 일부 예들에서, 혼합 베젤 (104) 이 또한 가열 처리될 수도 있다. 일 비제한적 예에서, 기화 지점 (103) 의 파이프 다운스트림은 혼합 베젤 (104) 에서 대략 100 ℃에서 대략 150 ℃로 연장하는 상승하는 온도 프로파일을 갖는다.
언급된 바와 같이, 일부 실시예들에서 기화 지점 (103) 은 가열된 액체 주입 모듈 ("액체 주입기"로 약칭) 일 수도 있다. 이러한 액체 주입기는 혼합 베젤의 업스트림에서 캐리어 가스 스트림에 액체 반응 물질의 펄스들을 주입할 수도 있다. 일 시나리오에서, 액체 주입기는 고압에서 저압으로 액체를 플래싱 (flashing) 함으로써 반응 물질을 증기화할 수도 있다. 다른 시나리오에서, 액체 주입기는 가열된 전달 파이프 내에서 나중에 증기화되는 분산된 마이크로 액적들 (microdroplets) 내에 액체를 원자화할 수도 있다. 보다 작은 액적들이 보다 큰 액적들보다 빠르게 증기화될 수도 있고, 액체 주입과 증기화 완성 사이의 지연을 감소시킨다는 것이 이해될 것이다. 보다 빠른 증기화는 기화 지점 (103) 으로부터 다운스트림의 파이프 길이를 감소시킬 수도 있다. 일 시나리오에서, 액체 주입기는 혼합 베젤 (104) 에 직접적으로 장착될 수도 있다. 다른 시나리오에서, 액체 주입기는 샤워헤드 (106) 에 직접적으로 장착될 수도 있다.
일부 실시예들에서, 기화 지점 (103) 의 업스트림에 액체 유량 제어기 (LFC) 가 기화 및 프로세싱 챔버 (102) 로의 전달을 위해 액체의 질량 유량을 제어하기 위해 제공될 수도 있다. 예를 들어, 액체 유량 제어기 (LFC) 는 LFC의 다운스트림에 위치된 열적 질량 유량 미터 (MFM) 를 포함할 수도 있다. 이어서 LFC의 플런저 밸브가 MFM과 전기적으로 통신하는 PID (proportional-integral-derivative) 제어기에 의해 제공된 피드백 제어 신호들에 응답하여 조정될 수도 있다. 그러나, 이는 피드백 제어를 사용하여 액체 플로우를 안정화시키기 위해 1 초 이상 걸릴 수도 있다. 이는 액체 반응물질을 도징하기 위한 시간을 연장할 수도 있다. 따라서, 일부 실시예들에서, LFC는 피드백 제어 모드와 직접 제어 모드 사이에서 동적으로 전환될 수도 있다. 일부 실시예들에서, LFC는 LFC 및 PID 제어기의 센스 튜브를 디스에이블함으로써 피드백 제어 모드로부터 직접 제어 모드로 동적으로 전환될 수도 있다.
샤워헤드 (106) 는 프로세스 스테이션에서 기판 (112) 을 향하여 프로세스 가스들 및/또는 반응 물질들 (예를 들어, 막 프리커서들) 을 분배하고, 이의 플로우는 샤워헤드로부터 업스트림의 하나 이상의 밸브들 (예를 들어, 밸브들 (120, 120A, 105)) 에 의해 제어된다. 도 1에 도시된 실시예에서, 기판 (112) 은 샤워헤드 (106) 아래에 위치되고, 페데스탈 (108) 상에 얹힌 것으로 도시된다. 샤워헤드 (106) 는 임의의 적합한 형상을 가질 수도 있고, 기판 (112) 으로 프로세스 가스들을 분배하기 위해 임의의 적합한 수 및 배열의 포트들을 가질 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 마이크로볼륨 (107) 은 샤워헤드 (106) 아래에 위치된다. 프로세싱 챔버의 전체 볼륨에서보다 기판 가까이의 프로세스 스테이션의 마이크로볼륨 내에서 ALD 프로세스를 수행하는 것은 반응물질 노출 및 스윕핑 시간을 감소시킬 수도 있고, 프로세스 조건들 (예를 들어, 압력, 온도, 등) 을 변경하기 위한 시간들을 감소시킬 수도 있고, 프로세스 가스들에 대한 프로세스 스테이션 로보틱스의 노출을 제한하는 등을 할 수 있다. 예시적인 마이크로볼륨 사이즈들은 이로 제한되는 것은 아니지만, 0.1 리터 내지 2 리터의 볼륨을 포함한다.
일부 실시예들에서, 페데스탈 (108) 은 기판 (112) 을 마이크로볼륨 (107) 에 노출시키고/시키거나 마이크로볼륨 (107) 의 체적을 변화시키기 위해 상승되거나 하강될 수도 있다. 예를 들어, 기판 이송 단계에서, 페데스탈 (108) 은 기판 (112) 으로 하여금 페데스탈 (108) 상으로 로딩되게 하도록 하강될 수도 있다. 기판 상의 증착 프로세스 단계 동안, 페데스탈 (108) 은 마이크로볼륨 (107) 내에 기판 (112) 을 포지셔닝하기 위해 상승될 수도 있다. 일부 실시예들에서, 마이크로볼륨 (107) 은 증착 프로세스 동안 고 플로우 임피던스 영역을 생성하기 위해 페데스탈 (108) 의 일부뿐만 아니라 기판 (112) 을 완전히 둘러쌀 수도 있다.
선택적으로, 페데스탈 (108) 은 마이크로볼륨 (107) 내에서 프로세스 압력, 반응물질 농도, 등을 조절하기 위해 일부의 증착 프로세스 동안 하강되고/되거나 상승될 수도 있다. 프로세스 챔버 바디 (102) 가 프로세스 동안 기준 압력으로 유지되는 일 시나리오에서, 페데스탈 (108) 을 하강시키는 것은 마이크로볼륨 (107) 으로 하여금 배기되게 할 수도 있다. 프로세스 챔버 볼륨에 대한 마이크로볼륨의 예시적인 비들은 이로 제한되는 것은 아니지만, 1:500 내지 1:10의 체적 비를 포함한다. 일부 실시예들에서, 페데스탈 높이는 적합한 시스템 제어기에 의해 프로그램적으로 조정될 수도 있다는 것이 이해될 것이다.
다른 시나리오에서, 페데스탈 (108) 의 높이를 조정하는 것은 플라즈마 밀도로 하여금 예를 들어, ALD 또는 CVD 프로세스에 포함된 플라즈마 활성화 및/또는 처리 사이클들 동안 변할 수 있게 한다. 증착 프로세스 단계의 종료 시, 페데스탈 (108) 은 다른 기판 이송 단계 동안 페데스탈 (108) 로부터 기판 (112) 의 제거를 허용하기 위해 하강될 수도 있다.
본 명세서에 기술된 예시적인 마이크로볼륨 변화들이 높이-조정가능한 페데스탈을 참조하지만, 일부 실시예들에서, 샤워헤드 (106) 의 위치는 마이크로볼륨 (107) 의 체적을 변화시키기 위해 페데스탈 (108) 에 대해 조정될 수도 있다는 것이 이해될 것이다. 또한, 페데스탈 (108) 및/또는 샤워헤드 (106) 의 수직 위치는 본 개시의 범위 내에 있는 임의의 적합한 메커니즘에 의해 변화될 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 페데스탈 (108) 은 기판 (112) 의 배향을 회전시키기 위한 회전 축을 포함할 수도 있다. 일부 실시예들에서, 하나 이상의 이들 예시적인 조정들은, 전술한 동작들의 전부 또는 서브세트를 수행하기 위한 머신-판독가능 인스트럭션들을 갖는, 하나 이상의 적합한 시스템 제어기들에 의해 프로그램적으로 수행될 수도 있다는 것이 이해될 것이다.
도 1에 도시된 실시예로 돌아가면, 샤워헤드 (106) 및 페데스탈 (108) 은 플라즈마에 전력을 공급하기 위해 RF 전력 공급부 (114) 및 매칭 네트워크 (116) 와 전기적으로 통신한다. 일부 실시예들에서, 플라즈마 에너지는 (예를 들어, 적절한 머신-판독가능 인스트럭션들을 갖는 시스템 제어기를 통해) 프로세스 스테이션 압력, 가스 농도, RF 소스 전력, RF 소스 주파수, 및 플라즈마 전력 펄스 타이밍 중 하나 이상을 제어함으로써 제어될 수도 있다. 예를 들어, RF 전력 공급부 (114) 및 매칭 네트워크 (116) 는 목표된 조성의 라디컬 종들을 갖는 플라즈마를 형성하도록, 임의의 적합한 전력으로 동작될 수도 있다. 적합한 전력들의 예들은 상기에 포함되었다. 유사하게, RF 전력 공급부 (114) 는 임의의 적합한 주파수의 RF 전력을 제공할 수도 있다. 일부 실시예들에서, RF 전력 공급부 (114) 는 서로 독립적으로 고 주파수 및 저 주파수 RF 전력 소스들을 제어하도록 구성될 수도 있다. 예시적인 저 주파수 RF 주파수들은 이로 제한되는 것은 아니지만, 50 ㎑ 내지 500 ㎑의 주파수를 포함할 수도 있다. 예시적인 고 주파수 RF 주파수들은 이로 제한되는 것은 아니지만, 1.8 ㎒ 내지 2.45 ㎓의 주파수들을 포함할 수도 있다. 표면 반응들을 위한 플라즈마 에너지를 제공하도록 임의의 적합한 파라미터들이 이산적으로 또는 연속적으로 조절될 수도 있다는 것이 이해될 것이다. 비제한적인 일 예에서, 플라즈마 전력은 연속적으로 전력이 공급되는 플라즈마들에 대해 기판 표면과의 이온 충돌을 감소시키기 위해 간헐적으로 펄싱될 수도 있다.
일부 실시예들에서, 플라즈마는 하나 이상의 플라즈마 모니터들에 의해 인 시츄 모니터링될 수도 있다. 일 시나리오에서, 플라즈마 전력은 하나 이상의 전압, 전류 센서들 (예를 들어, VI 프로브들) 에 의해 모니터링될 수도 있다. 다른 시나리오에서, 플라즈마 밀도 및/또는 프로세스 가스 농도는 하나 이상의 OES (optical emission spectroscopy) 센서들에 의해 측정될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들은 이러한 인 시츄 플라즈마 모니터들로부터의 측정치들에 기초하여 프로그램적으로 조정될 수도 있다. 예를 들어, OES 센서는 플라즈마 전력의 프로그램적인 제어를 제공하기 위해 피드백 루프에서 사용될 수도 있다. 일부 실시예들에서, 플라즈마 및 다른 프로세스 특성들을 모니터링하기 위해 다른 모니터들이 사용될 수도 있다는 것이 이해될 것이다. 이러한 모니터들은 이로 제한되는 것은 아니지만, 적외선 (IR) 모니터들, 음향 모니터들, 및 압력 트랜스듀서들을 포함할 수도 있다.
일부 실시예들에서, 플라즈마는 IOC (input/output control) 시퀀싱 인스트럭션들을 통해 제어될 수도 있다. 일 예에서, 플라즈마 활성화 단계를 위한 플라즈마 조건들을 설정하기 위한 인스트럭션들은 프로세스 레시피의 대응하는 플라즈마 활성화 레시피 단계에 포함될 수도 있다. 일부 경우들에서, 프로세스 레시피 단계들은 프로세스 단계를 위한 모든 인스트럭션들이 이 프로세스 단계와 동시에 실행되도록 순차적으로 배열될 수도 있다. 일부 실시예들에서, 하나 이상의 플라즈마 파라미터들을 설정하기 위한 인스트럭션들은 플라즈마 프로세스 단계에 선행하는 레시피 단계에 포함될 수도 있다. 예를 들어, 제 1 레시피 단계는 불활성 (예를 들어, 헬륨) 및/또는 반응 가스의 플로우 레이트를 설정하기 위한 인스트럭션들, 전력 설정 점으로 플라즈마 생성기를 설정하기 위한 인스트럭션들, 및 제 1 레시피 단계를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 2, 후속하는 레시피 단계는 플라즈마 생성기를 인에이블하기 위한 인스트럭션들 및 제 2 레시피 단계를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 제 3 레시피 단계는 플라즈마 생성기를 디스에이블하기 위한 인스트럭션들 및 제 3 레시피 단계를 위한 시간 지연 인스트럭션들을 포함할 수도 있다. 이들 레시피 단계들은 더 세분화될 수도 있고/있거나 본 개시의 범위 내의 임의의 적합한 방식으로 반복될 수도 있다는 것이 이해될 것이다.
일부 증착 프로세스들에서, 플라즈마 점화는 지속기간 중에서 몇 초 이상 지속된다. 본 명세서에 기술된 특정한 구현예들에서, 프로세싱 사이클 동안 훨씬 짧은 플라즈마 점화가 인가될 수도 있다. 이들은 0.25 초가 구체적인 예인, 50 ㎳ 내지 1 초의 차수일 수도 있다. 이러한 짧은 RF 플라즈마 점화는 플라즈마의 고속 안정화를 필요로 한다. 이를 달성하기 위해, 플라즈마 생성기는 주파수가 플로팅하도록 허용되는 동안, 임피던스 매칭이 특정한 전압으로 프리셋되도록 구성될 수도 있다. 관습적으로, 고주파수 플라즈마들이 약 13.56 ㎒의 RF 주파수에서 생성된다. 본 명세서에 개시된 다양한 실시예들에서, 주파수는 이들 표준 값과 상이한 값으로 플로팅되게 된다. 임피던스 매칭을 미리 결정된 전압으로 고정하면서 주파수가 플로팅되게 허용함으로써, 플라즈마는 훨씬 고속으로 안정화될 수 있고, ALD 사이클들과 연관된 매우 짧은 플라즈마 점화들을 사용할 때 이 결과가 중요할 수도 있다.
일부 실시예들에서, 페데스탈 (108) 은 히터 (110) 를 통해 온도 제어될 수도 있다. 또한, 일부 실시예들에서, 프로세싱 장치 (100) 를 위한 압력 제어가 버터플라이 밸브 (118) 와 같은 하나 이상의 밸브로 동작된 진공 소스들에 의해 제공될 수도 있다. 도 1의 실시예에 도시된 바와 같이, 버터플라이 밸브 (118) 는 다운스트림 진공 펌프 (미도시) 에 의해 제공된 진공을 쓰로틀한다. 그러나, 일부 실시예들에서, 프로세싱 장치 (100) 의 압력 제어는 또한 프로세싱 챔버 (102) 에 도입된 하나 이상의 가스들의 플로우 레이트를 변화시킴으로써 조정될 수도 있다. 일부 실시예들에서, 하나 이상의 밸브로 동작된 진공 소스들 -버터플라이 밸브 (118) 와 같은- 은 적절한 ALD 동작 단계들 동안 프로세스 스테이션들을 둘러싸는 볼륨들로부터 막 프리커서를 제거하기 위해 사용될 수도 있다.
상기 기술된 바와 같이, 하나 이상의 프로세스 스테이션들은 멀티스테이션 기판 프로세싱 툴에 포함될 수도 있다. 도 2a는 공통 저압력 프로세싱 챔버 (214) 내에 복수의 프로세스 스테이션들 (201, 202, 203, 204) 을 포함하는 멀티스테이션 프로세싱 툴 (200) 의 예를 개략적으로 예시한다. 각각의 스테이션을 저압력 분위기로 유지함으로써, 막 증착 프로세스들 사이에서 진공 브레이크로 인한 디펙트들이 방지될 수도 있다.
도 2a에 도시된 바와 같이, 멀티스테이션 프로세싱 툴 (200) 은 기판 로딩 포트 (220), 및 대기 포트 (220) 를 통해 포드 (228) 를 통해 프로세싱 챔버 (214) 내로, 그리고 4 개의 스테이션들 (201, 202, 203, 또는 204) 중 하나 상으로, 로딩된 카세트로부터 기판들을 이동시키도록 구성된 로봇 (226) 을 갖는다.
도 2a에 도시된 프로세싱 챔버 (214) 는 4 개의 프로세스 스테이션들 (201, 202, 203, 및 204) 을 제공한다. 각각의 스테이션은 가열된 페데스탈 (프로세스 스테이션 (201) 에 대해 218로 도시됨) 및 가스 라인 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각은 상이한 또는 다수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세스 스테이션은 ALD 프로세스 모드 및 CVD 프로세스 모드 사이에서 전환가능할 수도 있다. 부가적으로 또는 대안적으로, 일부 실시예들에서, 프로세싱 챔버 (214) 는 ALD/CVD 프로세스 스테이션들의 하나 이상의 매칭된 쌍들을 포함할 수도 있다. 도시된 프로세싱 챔버 (214) 가 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 1, 또는 2, 또는 3, 또는 4, 또는 5, 또는 6, 또는 7, 또는 8, 또는 9, 또는 10, 또는 11, 또는 12, 또는 13, 또는 14, 또는 15, 또는 16, 이상의 프로세스 스테이션들 (또는 실시예들의 세트는, 반응 챔버 당 2 내지 6 개의 프로세스 스테이션들, 또는 반응 챔버 당 4 내지 8 개의 프로세스 스테이션들, 또는 반응 챔버 당 8 내지 16 개의 프로세스 스테이션들, 등과 같이, 전술한 값들의 임의의 쌍에 의해 규정된 범위 내에서 반응 챔버 당 다수의 프로세스 스테이션들을 갖는 것으로 기술될 수도 있다) 을 가질 수도 있다.
도 2a는 또한 프로세싱 챔버 (214) 내의 프로세스 스테이션들 (201, 202, 203, 및 204) 사이에서 기판들을 이송하기 위한 기판 이송 디바이스 (290) 의 실시예를 도시한다. 임의의 적합한 기판 이송 디바이스가 채용될 수도 있다는 것이 이해될 것이다. 비제한적인 예들은 웨이퍼 캐로절들 및 기판 핸들러 로봇들을 포함한다.
도 2a는 또한 프로세스 툴 (200) 및 이의 프로세스 스테이션들의 프로세스 조건들 및 하드웨어 상태들을 제어하기 위해 채용된 시스템 제어기 (250) 의 실시예를 도시한다. 시스템 제어기 (250) 는 하나 이상의 메모리 디바이스들 (256), 하나 이상의 대용량 저장 디바이스들 (254), 및 하나 이상의 프로세서들 (252) 을 포함할 수도 있다. 프로세서 (252) 는 하나 이상의 CPU들, ASIC들, 범용 컴퓨터(들) 및/또는 특수 목적 컴퓨터(들), 하나 이상의 아날로그 및/또는 디지털 입력/출력 접속부(들), 하나 이상의 스텝퍼 모터 제어기 보드(들), 등을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (250) 는 개별 프로세스 스테이션들을 포함하는, 프로세스 툴 (200) 의 일부 또는 모든 동작들을 제어한다. 시스템 제어기 (250) 는 프로세서 (252) 상에서 머신-판독가능한 시스템 제어 인스트럭션들 (258) 을 실행할 수도 있고 -시스템 제어 인스트럭션들 (258) 은 일부 실시예들에서, 대용량 저장 디바이스 (254) 로부터 메모리 디바이스 (256) 로 로딩된다. 시스템 제어 인스트럭션들 (258) 은 타이밍, 가스상 및 액체 반응물질들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 목표 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 위치, 및 프로세스 툴 (200) 에 의해 수행된 특정한 프로세스의 다른 파라미터들을 포함할 수도 있다. 이들 프로세스들은 이들로 제한되는 것은 아니지만, 기판들 상의 막의 증착과 관련된 프로세스들을 포함하는, 다양한 타입들의 프로세스들을 포함할 수도 있다. 시스템 제어 인스트럭션들 (258) 은 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 다양한 프로세스 툴 프로세스들을 수행하기 위해 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 작성될 수도 있다. 시스템 제어 인스트럭션들 (258) 은 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다. 일부 실시예들에서, 시스템 제어 인스트럭션들 (258) 은 소프트웨어로 구현되고, 다른 실시예들에서, 인스트럭션들은 하드웨어로 구현될 수도 있다 -예를 들어, ASIC (application specific integrated circuit) 내의 로직으로서 하드코딩되거나, 다른 실시예들에서, 소프트웨어 및 하드웨어의 조합으로 구현된다.
일부 실시예들에서, 시스템 제어 소프트웨어 (258) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 예를 들어, 증착 프로세스 또는 프로세스들의 각각의 단계는 시스템 제어기 (250) 에 의해 실행할 하나 이상의 인스트럭션들을 포함할 수도 있다. 막 증착 프로세스 단계에 대한 프로세스 조건들을 설정하기 위한 인스트럭션들은, 예를 들어, 대응하는 증착 레시피 단계, 및 유사하게 캡핑 막 증착 단계에 포함될 수도 있다. 일부 실시예들에서, 일 프로세스 단계를 위한 모든 인스트럭션들이 그 프로세스 단계와 동시에 실행되도록 레시피 단계들이 순차적으로 배열될 수도 있다.
시스템 제어기 (250) 와 연관된 대용량 저장 디바이스 (254) 및/또는 메모리 디바이스 (256) 에 저장된 다른 컴퓨터-판독가능 인스트럭션들 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 (positioning) 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 페데스탈 (218) 상에 기판을 로딩하고 기판과 프로세스 툴 (200) 의 다른 부분들 사이의 공간을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 인스트럭션들을 포함할 수도 있다. 기판 포지셔닝 프로그램은 기판들 상에 막을 증착하기 위해 필요에 따라 반응 챔버의 내부 및 외부로 기판들을 적절하게 이동시키기 위한 인스트럭션들을 포함할 수도 있다.
프로세스 가스 제어 프로그램은 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨들 내의 압력을 안정화시키기 위해, 증착 전에 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨들 내로의 가스 조성 및 플로우 레이트들을 제어하기 위한 인스트럭션들 및 선택적으로 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨들 내로 가스를 유동시키기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 프로세스 가스 제어 프로그램은 기판들 상에 막 증착 동안 프로세싱 챔버 내의 하나 이상의 프로세스 스테이션들을 둘러싸는 볼륨(들) 내로 특정한 가스들을 도입하기 위한 인스트럭션들을 포함할 수도 있다. 프로세스 가스 제어 프로그램은 또한 동일한 지속기간 동안, 또는 증착될 막의 조성에 따라 상이한 레이트들 및/또는 상이한 지속기간 동안, 이들 가스들을 동일한 레이트들로 전달하기 위한 인스트럭션들을 또한 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가열된 주입 모듈 내에 헬륨 또는 일부 다른 캐리어 가스의 존재 시에 액체 반응물질을 원자화/기화하기 위한 인스트럭션들을 또한 포함할 수도 있다.
압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션으로의 가스 플로우, 등을 조정함으로써 프로세스 스테이션 내의 압력을 제어하기 위한 인스트럭션들을 포함할 수도 있다. 압력 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안 동일한 압력 또는 상이한 압력들을 유지하기 위한 인스트럭션들을 포함할 수도 있다.
히터 제어 프로그램은 기판을 가열하기 위해 사용된 히팅 유닛으로의 전류를 제어하기 위한 인스트럭션들을 포함할 수도 있다. 대안적으로 또는 부가적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다. 히터 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안 반응 챔버 및/또는 프로세스 스테이션들을 둘러싸는 볼륨들 내에 동일한 온도 또는 상이한 온도들을 유지하기 위한 인스트럭션들을 포함할 수도 있다.
플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들 내에서 RF 전력 레벨들, 주파수들, 및 노출 시간들을 설정하기 위한 인스트럭션들을 포함할 수도 있다. 일부 실시예들에서, 플라즈마 제어 프로그램은 기판들 상에 다양한 막 타입들의 증착 동안 동일하거나 상이한 RF 전력 레벨들 및/또는 주파수들 및/또는 노출 시간들을 사용하기 위한 인스트럭션들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (250) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등의 사용자 입력 디바이스들을 포함할 수도 있다.
일부 실시예들에서, 시스템 제어기 (250) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.
프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (250) 의 아날로그 입력 접속부 및/또는 디지털 입력 접속부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (200) 의 아날로그 출력 접속부 및 디지털 출력 접속부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들 (MFC들), (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.
시스템 제어기 (250) 는 상기 기술된 증착 프로세스들을 구현하기 위한 머신-판독가능한 인스트럭션들을 제공할 수도 있다. 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따른 막 스택들의 인 시츄 증착을 동작시키기 위한 파라미터들을 제어할 수도 있다.
시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 장치가 본 명세서에 개시된 프로세스들에 따른 동작들을 수행하도록 머신-판독가능한 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 것이다. 본 명세서에 개시된 기판 도핑 프로세스들에 따라 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능, 비일시적인 매체는 시스템 제어기와 커플링될 수도 있다.
상기에 기술된 다양한 장치들 및 방법 실시예들은 예를 들어 반도체 디바이스들, 디스플레이, LED, 광전 패널 등의 제조 또는 제작을 위한 리소그래피 패터닝 툴 또는 프로세스와 함께 사용될 수도 있다. 통상적으로, 이러한 툴들은 반드시 그러한 것은 아니지만 공통 제조 시설 내에서 함께 및/또는 동시에 수행될 수 있다.
막의 리소그래피 패터닝은 통상적으로 각각 다수의 가능한 툴을 사용하여서 실현되는 다음의 단계들 중 몇몇 또는 모두를 포함하며, 이 단계들은 (1) 스핀 온 또는 스프레이 온 툴을 사용하여 예를 들어, 그 위에 실리콘 나이트라이드막이 형성된 기판과 같은 기판 상에 포토레지스트를 도포하는 단계, (2) 고온 플레이트 또는 퍼니스 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계, (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 포토레지스트를 가시광선 또는 UV 또는 x 선 광에 노출시키는 단계, (4) 습식 벤치 (wet bench) 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 이를 패터닝하도록 포토레지스트를 현상하는 단계, (5) 건식 또는 플라즈마-보조 에칭 툴을 사용하여 아래에 놓인 막 또는 기판에 레지스트 패턴을 전사하는 단계, 및 (6) RF 또는 마이크로웨이브 플라즈마 레지스트 스트립퍼 (stripper) 와 같은 툴을 사용하여 포토레지스트를 제거하는 단계를 포함할 수 있다. 일부 실시예들에서, (비정질 탄소층과 같은) 애싱가능한 하드 마스크층 및 (반사방지층과 같은) 다른 적합한 하드 마스크가 포토레지스트를 도포하기 전에 증착될 수도 있다.
다른 실시예들
앞서 개시된 기법들, 동작들, 프로세스들, 방법들, 시스템들, 장치들, 툴들, 막들, 화학물질들, 및 조성들은 명확성 및 이해를 촉진하기 위한 목적으로 구체적인 실시예들의 맥락에서 상세히 기술되었지만, 본 개시의 정신 및 범위 내에 있는, 전술한 실시예들을 구현하는 많은 대안적인 방식들이 있다는 것이 당업자에게 명백할 것이다. 따라서, 본 명세서에 기술된 실시예들은 개시된 창의적인 개념들을 제한하기 보다는 예시하는 것으로 보여지고, 결국 본 개시의 주제로 향하는 임의의 청구항들의 범위를 과도하게 제한하는 용납할 수 없는 기준으로서 사용되지 않는다.

Claims (42)

  1. 멀티스테이션 프로세싱 챔버 내에서 복수의 반도체 기판들 상에 막들의 재료를 증착하도록 원자층 증착을 수행하는 방법으로서,
    (a) 하나 이상의 프로세스 스테이션들의 제 1 세트에서 상기 프로세싱 챔버 내로 하나 이상의 기판들의 제 1 세트를 로딩하는 단계;
    (b) 정확하게 N 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하는 단계로서, 상기 제 1 세트의 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 상기 막 재료를 증착하는 단계;
    (c) 단계 (b) 에서의 상기 증착 후에, 상기 프로세싱 챔버 내에서 상기 제 1 세트의 프로세스 스테이션들로부터 하나 이상의 프로세스 스테이션들의 제 2 세트로 상기 제 1 세트의 기판들을 이송시키는 단계;
    (d) 상기 제 1 세트의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 하나 이상의 기판들의 제 2 세트를 로딩하는 단계;
    (e) 정확하게 N'(N'은 N과 같지 않음) 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 그리고 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하는 단계로서, N 및 N'은 각각 50 이상이고, 상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들에서 막 증착 사이클들 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 상기 막 재료를 증착하는 단계; 및
    (f) 단계 (e) 에서의 상기 증착 후에, 상기 프로세싱 챔버로부터 상기 제 1 세트의 기판들을 언로딩 (unloading) 하는 단계를 포함하는, 원자층 증착을 수행하는 방법.
  2. 제 1 항에 있어서,
    (g) 상기 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 상기 제 2 세트의 기판들을 이송시키는 단계; 및
    (h) 정확하게 N 번의 막 증착 사이클들을 수행함으로써 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 막 재료를 증착하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  3. 제 1 항에 있어서,
    막 증착의 단일의 사이클은,
    (i) 막 프리커서가 상기 기판 상에 흡착 제한된 층을 형성하도록 상기 막 프리커서를 상기 기판 상에 흡착시키는 단계;
    (ii) 상기 흡착된 막 프리커서를 둘러싸는 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서를 제거하는 단계;
    (iii) 단계 (ii) 에서 흡착되지 않은 프리커서를 제거한 후, 상기 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서를 반응시키는 단계; 및
    (iv) 상기 흡착된 프리커서를 반응시킨 후, 존재한다면, 상기 막 층을 둘러싸는 상기 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 단계를 포함하는, 원자층 증착을 수행하는 방법.
  4. 제 1 항에 있어서,
    N 및 N'은 그 차가 1인, 원자층 증착을 수행하는 방법.
  5. 제 1 항에 있어서,
    상기 증착된 막의 목표 두께 D를 선택하는 단계;
    D/d에 가장 가까운 양의 정수 M이 홀수인지를 결정하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 결정하는 단계; 및
    N + N' = M 이고 |N - N'| = 1이 되도록 N 및 N'을 선택하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  6. 제 1 항에 있어서,
    상기 증착된 막의 목표 두께 D를 선택하는 단계;
    ½*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 N을 선택하는 단계; 및
    N-1 또는 N+1이 되도록 N'을 선택하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 프로세싱 챔버는 4 개의 프로세스 스테이션들을 포함하고,
    상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 2 개의 프로세스 스테이션들로 구성되는, 원자층 증착을 수행하는 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 프로세싱 챔버는 2 개의 프로세스 스테이션들을 포함하고,
    상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 하나의 프로세스 스테이션으로 구성되는, 원자층 증착을 수행하는 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 프로세싱 챔버는 짝수인 S 개의 프로세스 스테이션들을 포함하고,
    상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 S/2 개의 프로세스 스테이션들로 구성되는, 원자층 증착을 수행하는 방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 증착된 막 재료는 유전체를 포함하는, 원자층 증착을 수행하는 방법.
  11. 제 10 항에 있어서,
    상기 유전체는 하나 이상의 실리콘 옥사이드들을 포함하는, 원자층 증착을 수행하는 방법.
  12. 2 이상의 프로세스 스테이션들을 갖는 반응 챔버 내에서 기판 상에 규정된 두께의 막을 증착하도록 원자층 증착을 수행하는 방법으로서,
    (a) 상기 반응 챔버의 제 1 프로세스 스테이션 내에 적어도 제 1 기판을 수용하는 단계;
    (b) 순환적인 증착 프로세스의 정확하게 N 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 규정된 두께의 막 부분을 증착하는 단계로서, 상기 제 1 프로세스 스테이션에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 상기 규정된 두께 막의 부분을 증착하는 단계;
    (c) 적어도 상기 제 1 기판을 제 2 프로세스 스테이션으로 이송시키는 단계;
    (d) 단계 (c) 후에, 상기 순환적인 증착 프로세스의 정확하게 N' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 규정된 두께의 막의 또다른 부분을 증착하는 단계로서, N은 N'과 같지 않고, N 및 N'은 상기 규정된 두께를 달성하도록 선택되고, N 및 N'은 각각 50 이상이고, 그리고 상기 제 2 프로세스 스테이션에서 막 증착 사이클들 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 상기 규정된 두께의 막의 또다른 부분을 증착하는 단계; 및
    (e) 상기 반응 챔버로부터 적어도 상기 제 1 기판을 제거하는 단계를 포함하는, 원자층 증착을 수행하는 방법.
  13. 제 12 항에 있어서,
    N'은 N-1 또는 N+1과 같은, 원자층 증착을 수행하는 방법.
  14. 제 12 항에 있어서,
    상기 단계 (a) 는 상기 반응 챔버 내의 복수의 프로세스 스테이션들 내에 복수의 기판들을 수용하는 단계를 포함하는, 원자층 증착을 수행하는 방법.
  15. 제 14 항에 있어서,
    상기 단계 (a) 는 2 개의 기판들을 수용하는 단계를 포함하고,
    상기 방법은,
    규정된 두께 D를 결정하는 단계;
    D/d에 가장 가까운 양의 정수 M이 X의 배수가 아닌지를 결정하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 결정하는 단계; 및
    N + N' = M 이고 N이 N'과 같지 않도록 N 및 N'을 선택하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  16. 제 14 항에 있어서,
    상기 단계 (a) 는 4 개의 기판들을 수용하는 단계를 포함하고,
    상기 방법은,
    규정된 두께 D를 선택하는 단계;
    1/4*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 선택하는 단계; 및
    N-1 또는 N+1이 되도록 N'을 선택하는 단계를 더 포함하는,원자층 증착을 수행하는 방법.
  17. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    단계 (d) 후 그리고 단계 (e) 전에,
    (f) 상기 반응 챔버 내의 제 3 프로세스 스테이션으로 적어도 상기 제 1 기판을 이송시키는 단계; 및
    (g) 상기 순환적인 증착 프로세스의 정확하게 N'' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 규정된 두께의 막의 또다른 부분을 증착하는 단계로서, N''은 N과 같거나 같지 않고, N, N' 및 N''은 상기 규정된 두께를 달성하도록 선택되고, 상기 제 3 프로세스 스테이션에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 상기 규정된 두께의 막의 또다른 부분을 증착하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  18. 제 17 항에 있어서,
    단계 (g) 후에 그리고 단계 (e) 전에,
    (h) 상기 반응 챔버 내의 제 4 프로세스 스테이션으로 적어도 상기 제 1 기판을 이송시키는 단계; 및
    (i) 순환적인 증착 프로세스의 정확하게 N'''번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 규정된 두께의 막의 추가 부분을 증착하는 단계로서, N'''은 N과 같거나 같지 않고, N, N', N'', 및 N'''은 상기 규정된 두께를 달성하도록 선택되고, 상기 제 4 프로세스 스테이션에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 상기 규정된 두께의 막의 추가 부분을 증착하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  19. 제 18 항에 있어서,
    상기 반응 챔버 내의 4 개의 프로세스 스테이션들 내에 4 개의 기판들이 수용되고,
    상기 방법은,
    규정된 두께 D를 선택하는 단계;
    D/d에 가장 가까운 양의 정수 M이 4의 배수가 아닌지를 결정하는 단계로서, d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께인, 상기 결정하는 단계; 및
    N + N' = M 이고 N이 N'과 같지 않도록 N 및 N'을 선택하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  20. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 단계 (a) 에서 상기 반응 챔버 내의 복수의 프로세스 스테이션들 내에 복수의 기판들이 수용되고,
    상기 단계 (b) 에서 상기 정확하게 N 번의 순환적인 증착 프로세스 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 규정된 두께의 막 부분이 증착되고, 상기 복수의 스테이션들의 프로세스 스테이션 각각에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키고,
    상기 단계 (c) 에서 상기 복수의 기판들은 상기 반응 챔버 내의 상이한 프로세스 스테이션들로 이송되고, 그리고
    상기 단계 (d) 에서 상기 순환적인 증착 프로세스의 정확하게 N' 번의 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 규정된 두께의 막의 또다른 부분이 증착되고, 상기 복수의 스테이션들의 프로세스 스테이션 각각에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시키는, 원자층 증착을 수행하는 방법.
  21. 제 20 항에 있어서,
    상기 복수의 기판들은 적어도 상기 제 1 기판 및 제 2 기판을 포함하고,
    상기 단계 (c) 는 상기 제 2 프로세스 스테이션으로부터 상기 제 1 프로세스 스테이션으로 상기 제 2 기판을 이송시키는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  22. 제 12 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 단계 (c) 후에 그리고 상기 단계 (d) 전에, 적어도 하나의 추가 기판을 상기 반응 챔버 내의 프로세스 스테이션에 수용하는 단계를 더 포함하고, 상기 단계 (d) 는 상기 적어도 하나의 추가 기판 상에 상기 규정된 두께의 막의 또다른 부분을 증착하는 단계를 더 포함하는, 원자층 증착을 수행하는 방법.
  23. 제 22 항에 있어서,
    상기 적어도 하나의 추가 기판은 상기 반응 챔버 내의 상기 제 1 프로세스 스테이션 내에 수용되는, 원자층 증착을 수행하는 방법.
  24. 복수의 반도체 기판들 상에 막들의 재료를 증착하도록 원자층 증착을 수행하기 위한 멀티스테이션 기판 프로세싱 장치로서,
    프로세싱 챔버;
    상기 프로세싱 챔버 내에 포함된 하나 이상의 프로세스 스테이션들의 제 1 세트로서, 각각 기판 홀더를 갖는, 상기 제 1 세트의 프로세스 스테이션들;
    상기 프로세싱 챔버 내에 포함된 하나 이상의 프로세스 스테이션들의 제 2 세트로서, 각각 기판 홀더를 갖는, 상기 제 2 세트의 프로세스 스테이션들;
    상기 프로세스 스테이션들로의 막 프리커서의 플로우를 제어하기 위한 하나 이상의 밸브들;
    상기 프로세싱 챔버 내에 포함된 상기 프로세스 스테이션들을 둘러싸는 볼륨들로부터 상기 막 프리커서를 제거하기 위한 밸브로 동작되는 진공 소스;
    상기 하나 이상의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 기판들을 로딩하기 위한 기판 로딩 디바이스;
    상기 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 하나 이상의 기판들을 이송하기 위한 기판 이송 디바이스; 및
    상기 막들의 재료를 상기 기판들 상에 증착하기 위해 상기 기판 로딩 디바이스, 상기 기판 이송 디바이스, 상기 하나 이상의 밸브들, 및 상기 진공 소스를 동작시키기 위한 머신-판독가능 인스트럭션들을 포함하는 하나 이상의 제어기들을 포함하고,
    상기 인스트럭션들은,
    (a) 상기 제 1 세트의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 하나 이상의 기판들의 제 1 세트를 로딩하고;
    (b) 정확하게 N 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하고, ( 상기 제 1 세트의 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴);
    (c) (b) 에서의 상기 증착 후에, 상기 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 상기 제 1 세트의 기판들을 이송시키고;
    (d) 상기 제 1 세트의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 하나 이상의 기판들의 제 2 세트를 로딩하고;
    (e) 정확하게 N' 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 그리고 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하고 (N 및 N'은 상기 막의 규정된 총 두께를 제공하도록 선택되고, 상기 제 1 세트의 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴); 그리고
    (f) (e) 에서의 상기 증착 후에, 상기 프로세싱 챔버로부터 상기 제 1 세트의 기판들을 언로딩하기 위한, 멀티스테이션 기판 프로세싱 장치.
  25. 제 24 항에 있어서,
    상기 하나 이상의 제어기들은,
    (g) 상기 제 1 세트의 프로세스 스테이션들로부터 상기 제 2 세트의 프로세스 스테이션들로 상기 제 2 세트의 기판들을 이송시키고; 그리고
    (h) N 번의 막 증착 사이클들을 수행함으로써 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 막 재료를 증착하기 위한 머신-판독가능 인스트럭션들을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  26. 제 24 항에 있어서,
    막 증착의 단일의 사이클은,
    (i) 상기 막 프리커서가 상기 기판 상에 흡착 제한된 층을 형성하도록 상기 막 프리커서를 상기 기판 상에 흡착시키는 단계;
    (ii) 상기 흡착된 막 프리커서를 둘러싸는 상기 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서를 제거하는 단계;
    (iii) 단계 (ii) 에서 흡착되지 않은 프리커서를 제거한 후, 상기 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서를 반응시키는 단계; 및
    (iv) 상기 흡착된 프리커서를 반응시킨 후, 존재한다면, 상기 막 층을 둘러싸는 상기 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 단계를 포함하는, 멀티스테이션 기판 프로세싱 장치.
  27. 제 24 항에 있어서,
    상기 기판 로딩 디바이스는 하나 이상의 프로세스 스테이션들의 상기 기판 홀더(들) 상에 기판들을 위치시키기 위한 기판 핸들러 로봇 (substrate handler robot) 을 포함하는, 멀티스테이션 기판 프로세싱 장치.
  28. 제 24 항에 있어서,
    상기 기판 이송 디바이스는 상기 기판들의 평면에 실질적으로 수직이고 상기 기판들 사이에서 실질적으로 등거리 (equidistant) 인 중심 축에 대해 상기 기판들을 회전시킴으로써 동작하는 캐로절 (carousel) 을 포함하는, 멀티스테이션 기판 프로세싱 장치.
  29. 제 24 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 프로세싱 챔버는 4 개의 프로세스 스테이션들을 포함하고,
    상기 제 1 세트의 프로세스 스테이션들 및 상기 제 2 세트의 프로세스 스테이션들 각각은 2 개의 프로세스 스테이션들로 구성되는, 멀티스테이션 기판 프로세싱 장치.
  30. 제 24 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 하나 이상의 제어기들은,
    상기 증착된 막의 목표 두께 D를 선택하고;
    ½*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하고 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께임); 그리고
    N-1 또는 N+1이 되도록 N'을 선택하기 위한 머신-판독가능 인스트럭션들을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  31. 제 30 항에 있어서,
    상기 하나 이상의 제어기들은,
    |△| < d/2일 때 N이 되도록 N'을 선택하고 (△ = 2*d*N - D임);
    |△| > d/2 이고 △ > 0일 때 N-1이 되도록 N'을 선택하고 (△ = 2*d*N - D임); 그리고
    |△| > d/2 이고 △ < 0일 때 N+1이 되도록 N'을 선택 (△ = 2*d*N - D) 하기 위한 머신-판독가능 인스트럭션들을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  32. 복수의 반도체 기판들 상에 막들의 재료를 증착하도록 원자층 증착을 수행하기 위한 멀티스테이션 기판 프로세싱 장치로서,
    프로세싱 챔버;
    상기 프로세싱 챔버 내에 포함된 제 1 프로세스 스테이션;
    상기 프로세싱 챔버 내에 포함된 제 2 프로세스 스테이션;
    상기 프로세스 스테이션들로의 막 프리커서의 플로우를 제어하기 위한 하나 이상의 밸브들;
    상기 프로세싱 챔버 내에 포함된 상기 프로세스 스테이션들을 둘러싸는 볼륨들로부터 상기 막 프리커서를 제거하기 위한 밸브로 동작되는 진공 소스;
    하나 이상의 상기 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 기판들을 로딩하기 위한 기판 로딩 디바이스;
    상기 제 1 프로세스 스테이션으로부터 상기 제 2 프로세스 스테이션으로 하나 이상의 기판들을 이송하기 위한 기판 이송 디바이스;
    상기 막들의 재료를 상기 기판들 상에 증착하기 위해 상기 기판 로딩 디바이스, 상기 기판 이송 디바이스, 상기 하나 이상의 밸브들, 및 상기 진공 소스를 동작시키기 위한 머신-판독가능 인스트럭션들을 포함하는 하나 이상의 제어기들을 포함하고,
    상기 인스트럭션들은,
    (a) 상기 제 1 프로세스 스테이션에서 상기 프로세싱 챔버 내로 적어도 제 1 기판을 로딩하고;
    (b) 정확하게 N 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 프로세스 스테이션에서 적어도 상기 제 1 기판 상에 규정된 막 두께의 부분을 증착하고, (상기 제 1 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴);
    (c) 적어도 상기 제 1 기판을 상기 제 2 프로세스 스테이션으로 이송시키고;
    (d) (c) 후에, 순환적인 증착 프로세스의 정확하게 N' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 규정된 막 두께의 또다른 부분을 증착하고 (N은 N'과 같지 않고, N 및 N'은 상기 규정된 막 두께를 달성하도록 선택되고, 상기 제 1 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴); 그리고
    (e) 상기 프로세싱 챔버로부터 적어도 상기 제 1 기판을 제거하기 위한, 멀티스테이션 기판 프로세싱 장치.
  33. 제 32 항에 있어서,
    상기 하나 이상의 제어기들은,
    (a) 에서, 복수의 프로세스 스테이션들에서 복수의 기판들을 로딩하고;
    (b) 에서, 상기 순환적인 증착 프로세스의 정확하게 N 번의 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 규정된 막 두께의 부분을 증착하고;
    (c) 에서, 상기 복수의 기판들을 상기 프로세싱 챔버 내의 상이한 프로세스 스테이션들로 이송시키고; 그리고
    (d) 에서, 상기 순환적인 증착 프로세스의 정확하게 N' 번의 사이클들을 수행함으로써 상기 복수의 기판들 상에 상기 규정된 막 두께의 또다른 부분을 증착하기 위한 머신-판독가능 인스트럭션들을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  34. 제 32 항에 있어서,
    상기 하나 이상의 제어기들은,
    (c) 후에 그리고 (d) 전에, 적어도 하나의 추가 기판을 상기 프로세싱 챔버 내의 프로세스 스테이션으로 로딩하기 위한 머신-판독가능 인스트럭션들을 더 포함하고,
    (d) 에서 상기 적어도 하나의 추가 기판 상에 상기 막 두께의 또다른 부분을 증착하는 것을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  35. 제 32 항에 있어서,
    막 증착의 단일의 사이클은,
    (i) 상기 막 프리커서가 상기 기판 상에 흡착 제한된 층을 형성하도록 상기 막 프리커서를 상기 기판 상에 흡착시키는 단계;
    (ii) 상기 흡착된 막 프리커서를 둘러싸는 상기 볼륨으로부터 적어도 일부 흡착되지 않은 막 프리커서를 제거하는 단계;
    (iii) 상기 단계 (ii) 에서 흡착되지 않은 프리커서를 제거한 후, 상기 기판 상에 막 층을 형성하도록, 흡착된 막 프리커서를 반응시키는 단계; 및
    (iv) 상기 흡착된 프리커서를 반응시킨 후, 존재한다면, 상기 막 층을 둘러싸는 상기 볼륨으로부터 탈착된 막 프리커서 및/또는 반응 부산물을 제거하는 단계를 포함하는, 멀티스테이션 기판 프로세싱 장치.
  36. 제 32 항에 있어서,
    상기 기판 로딩 디바이스는 상기 프로세스 스테이션들 중 적어도 하나의 프로세스 스테이션 상에 기판들을 위치시키기 위한 기판 핸들러 로봇을 포함하는, 멀티스테이션 기판 프로세싱 장치.
  37. 제 32 항에 있어서,
    상기 기판 이송 디바이스는 상기 기판들의 평면에 실질적으로 수직이고 상기 기판들 사이에서 실질적으로 등거리인 중심 축에 대해 상기 기판들을 회전시킴으로써 동작하는 캐로절을 포함하는, 멀티스테이션 기판 프로세싱 장치.
  38. 제 32 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 프로세싱 챔버는 4 개의 프로세스 스테이션들을 포함하는, 멀티스테이션 기판 프로세싱 장치.
  39. 제 38 항에 있어서,
    상기 하나 이상의 제어기들은,
    상기 증착된 막의 목표 두께 D를 선택하고;
    1/4*D/d에 가장 가까운 양의 정수가 되도록 N을 선택하고 (d는 막 증착의 단일의 사이클에 의해 증착된 막 층의 예상된 평균 두께임); 그리고
    N-1 또는 N+1이 되도록 N'을 선택하기 위한 머신-판독가능 인스트럭션들을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  40. 제 39 항에 있어서,
    상기 하나 이상의 제어기들은,
    |△| < d/2일 때 N이 되도록 N'을 선택하고 (△ = 4*d*N - D임);
    |△| > d/2 이고 △ > 0일 때 N-1이 되도록 N'을 선택하고 (△ = 4*d*N - D임); 그리고
    |△| > d/2 이고 △ < 0일 때 N+1이 되도록 N'을 선택 (△ = 4*d*N - D) 하기 위한 머신-판독가능 인스트럭션들을 더 포함하는, 멀티스테이션 기판 프로세싱 장치.
  41. 머신-판독가능한 인스트럭션들을 갖는 머신-판독가능 매체로서,
    상기 머신-판독가능한 인스트럭션들은,
    (a) 하나 이상의 프로세스 스테이션들의 제 1 세트에서 프로세싱 챔버 내로 하나 이상의 기판들의 제 1 세트를 로딩하고;
    (b) N 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하고, (상기 제 1 세트의 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴);
    (c) (b) 에서의 상기 증착 후에, 상기 프로세싱 챔버 내의 상기 제 1 세트의 프로세스 스테이션들로부터 하나 이상의 프로세스 스테이션들의 제 2 세트로 상기 제 1 세트의 기판들을 이송시키고;
    (d) 상기 제 1 세트의 프로세스 스테이션들에서 상기 프로세싱 챔버 내로 하나 이상의 기판들의 제 2 세트를 로딩하고;
    (e) N'(N'은 N과 같지 않음) 번의 막 증착 사이클들을 수행함으로써, 상기 제 1 세트의 프로세스 스테이션들에서 상기 제 2 세트의 기판들 상으로 그리고 상기 제 2 세트의 프로세스 스테이션들에서 상기 제 1 세트의 기판들 상으로 막 재료를 증착하고 (상기 제 1 세트의 프로세스 스테이션들에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴); 그리고
    (f) (e) 에서의 상기 증착 후에, 상기 프로세싱 챔버로부터 상기 제 1 세트의 기판들을 언로딩하기 위한, 머신-판독가능 매체.
  42. 머신-판독가능한 인스트럭션들을 갖는 머신-판독가능 매체로서,
    상기 머신-판독가능한 인스트럭션들은,
    (a) 반응 챔버의 제 1 프로세스 스테이션 내에 적어도 제 1 기판을 수용하고;
    (b) 순환적인 증착 프로세스의 정확하게 N 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 막 두께의 부분을 증착하고, (상기 제 1 프로세스 스테이션에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴);
    (c) 적어도 상기 제 1 기판을 제 2 프로세스 스테이션으로 이송시키고;
    (d) (c) 후에, 순환적인 증착 프로세스의 정확하게 N' 번의 사이클들을 수행함으로써 적어도 상기 제 1 기판 상에 상기 막 두께의 또다른 부분을 증착하고 (N은 N'과 같지 않고, N 및 N'은 규정된 두께를 달성하도록 선택되고, 상기 제 1 프로세스 스테이션에서 막 증착 사이클 각각은 0.1 Å과 2.5 Å 사이의 두께를 가지는 재료의 막을 발생시킴); 그리고
    (e) 상기 반응 챔버로부터 적어도 상기 제 1 기판을 제거하기 위한, 머신-판독가능 매체.

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