KR102370293B1 - 웰 격리부를 갖는 핀펫 회로 디바이스들 - Google Patents

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Abstract

방법은 제1 도펀트 유형을 갖는 제1 웰 영역 및 제1 도펀트 유형과는 반대인 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판과 이 기판 위에서 연장되는 핀들을 포함하는 구조물을 수용하는 단계를 포함한다. 방법은 상기 구조물 상에 패터닝된 에칭 마스크를 형성하는 단계를 더 포함하고, 패터닝된 에칭 마스크는 핀들 중 제1 핀 바로 위에 있는 개구를 제공하며, 제1 핀은 제1 웰 영역 바로 위에 있다. 방법은 패터닝된 에칭 마스크를 통해 구조물을 에칭하는 단계 - 에칭은 제1 핀을 제거하고 제1 웰 영역으로부터 제2 웰 영역으로 걸치는(span) 기판 내에 리세스를 형성함 -; 및 핀들의 나머지 부분들 사이에 그리고 리세스 내에 유전체 물질을 형성하는 단계를 더 포함한다.

Description

웰 격리부를 갖는 핀펫 회로 디바이스들{FINFET CIRCUIT DEVICES WITH WELL ISOLATION}
본 출원은 2018년 11월 29일에 출원된 미국 가출원 제62/772,658호의 이익을 주장하며, 그 전체가 본원에 참조에 의해 포함된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하고 있다. IC의 진화 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 접속된 디바이스의 수)는 전반적으로 증대된 반면, 지오메트리(geometry) 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 성분(또는 라인))은 감소하였다. 이러한 축소 프로세스는 생산 효율을 증가시키고 관련 비용을 감소시키는 것에 의해 전반적으로 이익을 제공한다. 그러나, 이러한 축소는 또한 이들 IC를 포함하는 디바이스의 설계 및 제조의 복잡성을 증가시켰다. 제조의 병행하는 발전(parallel advances)으로 인해 점점 더 복잡한 설계가 정밀하고 신뢰성 있게 제조될 수 있게 하였다.
예를 들어, 제조 기술의 발전으로 예를 들면, FinFET(Fin-like Field Effect Transistors)와 같은 3차원 설계가 가능해졌다. FinFET은 평면 FET에 비해 감소된 단 채널 효과(short channel effect), 감소된 누설, 및 더 높은 전류 흐름을 제공한다. 이러한 장점으로 인해, FinFET은 IC를 추가로 축소하는 데 사용되었다. 그러나, 기존 FinFET 제조의 특정 부분은 추가로 개선될 수 있다. 예를 들어, FinFET CMOS 설계에서, 인접한 N-웰과 P-웰 사이의 누출로 인해 래치 업이 발생할 수 있다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업에서의 표준 실무에 따라서, 다양한 피처(feature)들이 실제 축적으로(scale) 도시되지 않았고 단지 설명 목적을 위해서 이용된다는 것이 강조된다. 실제로, 다양한 피처의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시 내용의 다양한 양상들에 따른 방법의 흐름도이다.
도 2, 3은 본 개시 내용의 다양한 양상들에 따른 워크피스(workpiece)의 사시도이다.
도 4 내지 11은 본 개시 내용의 다양한 양상들에 따른 워크피스의 단면도로서, 도 3의 A-A 라인을 따라 단면도가 취해진다.
도 12는 본 개시 내용의 다양한 양상들에 따른 IC의 개략도 및 레이아웃도를 묘사한다.
하기의 개시 내용은 본 개시 내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 더욱이, 이하에서 설명하는 본 개시 내용에서 또 다른 피처에 접속된 피처 및/또는 또 다른 피처에 결합된 피처의 형성은, 피처들이 직접 접촉되어 형성되는 실시예를 포함할 수 있고, 피처들이 직접 접촉되지 않을 수 있도록 추가적 피처가 피처들 사이에 개재되어 형성될 수 있는 실시예를 또한 포함할 수 있다.
또한, 공간적으로 관계있는 용어, 예를 들면, "하측", "상측", "수평", "수직", "위", "상", "아래", "하", "업", "다운", "상부", "하부" 등뿐만 아니라 그 파생어(예를 들면, "수평으로", "하향으로", "상향으로" 등)은 다른 피처에 대한 하나의 피처의 관계에 있어서 본 개시 내용의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 피처들을 포함한 디바이스의 상이한 방위들을 포함하는 것으로 의도된다. 또한, 본 발명 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 언급되는 범위를 넘어서 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다. 또한, "약", "대략" 등으로 숫자 또는 숫자의 범위가 설명될 때, 용어는 예를 들면, 설명된 수의 +/-10% 또는 당업자가 이해하는 다른 값과 같이, 설명된 숫자를 포함하여 합리적인 범위 내에 있는 숫자를 포함하도록 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 치수 범위를 포함한다.
디바이스가 계속 감소함에 따라, IC 상에서 반대로 도핑된 웰 영역들 사이의 누설 전류는 회로에서 래치 업을 트리거(trigger)할 수 있기 때문에 문제가 된다. 이는 NMOS 및 PMOS 트랜지스터 (NMOS FinFET 및 PMOS FinFET를 포함함)가 밀접하게 배치되는 오늘날의 SRAM 설계에서 특히 중요하다. 도 12는 래치 업의 예를 설명한다. 도 12는 오른쪽에 CMOS 회로를 갖는 1비트 SRAM 셀을 포함하는 반도체 디바이스(100)의 레이아웃도와, 왼쪽에는 1비트 SRAM 셀의 CMOS 회로의 고유 바이폴라 트랜지스터를 나타내는 회로도를 도시한다. 2개의 양극성 트랜지스터들 중 하나가 ("N+/NW →" 및 "P+/PW →"로서 도시되는 바와 같이 웰 또는 기판을 통해 흐르는 누설 전류로 인해) 순방향 바이어스될 때, 이는 다른 트랜지스터의 베이스에 공급한다. 이 포지티브 피드백은 회로가 고장 나거나 소손될 때까지 전류를 증가시킨다. 이것은 “래치 업(latch-up)”이라고 지칭된다. 본 개시 내용의 목적은, 상이한 도펀트 유형들의 웰 영역들을 분리하는 웰 격리 피처를 제공함으로 래치 업을 방지하는 것이다. 예를 들어, 웰 격리 피처는, 2개의 웰 영역들 사이의 누설 전류를 실질적으로 감소시키기 위해 N형 도핑된 웰 영역과 P형 도핑된 웰 영역 사이에 제공될 수 있다.
본 개시 내용의 일부 실시예는 도 1 내지 12를 참조하여 설명된다. 도 1은 본 개시 내용에 따라 웰 격리 피처를 갖도록 반도체 디바이스를 제조하는 방법(10)의 흐름도이다. 방법(10)은 단지 예일 뿐이며, 청구항들에 명시적으로 언급된 것 이상으로 본 개시 내용을 제한하려는 것이 아니다. 추가의 동작이 방법(10)의 이전, 동안 및 이후에 제공될 수 있고, 여기에서 설명된 동작은 방법의 추가적인 실시예를 위해 대체, 제거, 또는 이동될 수 있다. 방법(10)은, 방법(10)에 따른 제조 단계 동안 반도체 디바이스(100)의 다양한 사시도 및 단면도를 도시하는 도 2 내지 도 11과 관련하여 아래에 설명된다. 또한, 도 12는 본 개시 내용에 따라 제조되는 예시적인 IC 개략도 및 레이아웃 다이어그램을 도시한다.
도 1을 참조하면, 동작 12에서, 방법(10)은 웰 영역을 갖는 기판 및 기판으로부터 연장되는 반도체 핀을 갖는 구조물(또는 워크피스)(100)을 수용한다. 구조물(100)의 예가 도 2에 도시되어 있다.
도 2를 참조하면, 구조물(100)은, 회로 디바이스가 그 위에 형성될 수 있는 임의의 구조물을 나타내는 기판(102)을 포함한다. 다양한 예시에서, 기판(102)은 예를 들면, 결정질 구조의 실리콘 또는 게르마늄과 같은, 원소(단일 원소) 반도체; 예를 들면, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 예를 들면, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체; 예를 들면, 소다 석회 유리, 용융 실리카, 용융 석영, 및/또는 칼슘 불화물(CaF2)과 같은 비반도체 물질; 및/또는 이들의 조합을 포함한다.
기판(102)은 조성이 균일할 수 있거나 다양한 층들을 포함할 수 있다. 층들은 유사하거나 상이한 조성들을 가질 수 있고, 다양한 실시예들에서, 일부 기판층들은 디바이스 응력을 유도함으로써 디바이스 성능을 조정하도록 비균일한 조성들을 가진다. 계층화(layered) 기판들의 예시는 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판(102)을 포함한다. 일부 이러한 예시에서, 기판(102)의 층은 예를 들면, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 및/또는 다른 적절한 절연체 물질과 같은 절연체를 포함할 수 있고, 기판(102)의 또 다른 층은 반도체 물질을 포함한다. 일부 예에서, 기판(102)은 예를 들면, 벌크 실리콘 웨이퍼와 같은 벌크 반도체 기판이다.
예를 들면, 웰과 같은 도핑 영역이 기판 (102) 상에 형성될 수 있다. 이와 관련하여, 기판(102)의 일부 부분은 예를 들면, 붕소, BF2, 또는 인듐과 같은 p형 도펀트로 도핑 될 수 있는 반면, 기판(102)의 다른 부분은 예를 들면, 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합을 포함하는 다른 적합한 도펀트로 도핑될 수 있다. 예시된 예에서, 웰 영역(104A)은 제1 도펀트 유형(예를 들어, n형)을 가지며, 웰 영역(104B)은 제1 도펀트 유형과는 반대인 제2 도펀트 유형(예를 들어, p형)을 가지며, 웰 영역(104C)은 첫 번째 도펀트 유형을 가진다. 따라서, 이러한 웰 영역들(104) 사이의 계면들에 pn 접합부가 형성될 수 있다. 본 출원의 발명자는 이러한 pn 접합부가 특히 디바이스의 기하학적 구조가 매우 작은 SRAM 설계에서 누설 전류 및 래치 업 문제에 기여한다는 것을 발견했다. 다시, 3개의 웰 영역들(104A-C)은 단지 예일 뿐이다. 다양한 실시예에서, 구조물(100)은 2개 이상의 반대로 도핑된 웰 영역을 포함할 수 있다.
일부 예에서, 기판(102) 상에 형성될 디바이스는 기판(102) 밖으로 연장된다. 예를 들어, FinFET 및/또는 다른 비평면 디바이스는 기판(102) 상에 배치된 핀 구조물(또는 핀)(106) 상에 형성될 수 있다. 핀(106)은 기판(102) 상에 다른 융기된(raised) 능동 및 수동 디바이스를 형성할 뿐만 아니라 FinFET 디바이스를 형성하기 위한 임의의 융기된 피처를 나타낸다. 핀(106)은 기판(102)과 조성이 유사하거나 상이할 수 있다. 예를 들어, 일부 실시예에서, 기판(102)은 주로 실리콘을 포함할 수 있는 반면, 핀(106)은 주로 게르마늄 또는 SiGe 반도체인 하나 이상의 층을 포함한다. 일부 실시예에서, 기판(102)은 SiGe 반도체를 포함하고, 핀(106)은 기판(102)과 상이한 실리콘 대 게르마늄의 비율을 갖는 SiGe 반도체를 포함한다. 일부 실시예에서, 핀(106) 및 기판(102)은 모두 주로 실리콘을 포함한다. 도 2는 단지 예로서 6개의 핀(106a, 106b, 106c, 106d, 106e, 및 106f)을 도시한다. 구조물(100)은 다양한 실시예에서 임의의 수의 핀(106)을 포함할 수 있다. 이하의 설명에서, "핀(106)"은 핀(106a-f) 중 임의의 하나 또는 도면에 도시되지 않은 다른 핀을 지칭하고, "핀(106)"은 임의의 2개 이상의 핀(106a-f) 또는 도면에 도시되지 않은 다른 핀을 지칭한다. 핀(106)은 "Y" 방향을 따라 길이 방향으로 배향되고 "X" 방향을 따라 서로 이격된다. 웰 영역(104)은 또한 "Y" 방향을 따라 길이 방향으로 배향된다.
핀(106)의 일부는 이들이 연장되는 기판(102)의 부분과는 다르게 도핑 될 수 있다. 일부 예에서, 각각의 핀(106)은 그것이 연장되는 웰 영역(104)과 동일한 도펀트 유형을 포함하는 하단 부분(108)(반도체 영역(108)으로도 지칭됨)과, 반대 도펀트 유형을 포함하는 상단 부분(110)(반도체 영역(110)으로도 지칭됨)을 갖는다. 특정 예에서, 웰 영역(104A 및 104C)은 n형 도핑되고(즉, N-웰), 핀(106a, 106b, 106e, 및 106f)의 반도체 영역(108)은 또한 n형 도핑되고, 핀(106a, 106b, 106e, 및 106f)의 반도체 영역(110)은 p형 도핑되고; 웰 영역(104B)은 p형 도핑되고(즉, P-웰), 핀(106c 및 106d)의 반도체 영역(108)은 또한 p형 도핑되며, 핀(106c 및 106d)의 반도체 영역(110)은 n형 도핑된다.
핀(106)은 기판(102) 상에 다양한 층을 퇴적하고 층을 에칭함으로써 그리고/또는 다른 적절한 기술에 의해 기판(102)의 일부를 에칭함으로써 형성될 수 있다. 예를 들면, 핀(106)은 이중-패터닝 또는 다중-패터닝 프로세서를 포함하는 하나 이상의 포토리소그래피 프로세스를 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어 단일한 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로(otherwise) 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판(102) 및 하나 이상의 하드 마스크층(즉, 핀-상단 하드 마스크 패턴(112 및 114)이 형성된 층) 위에 형성된다. 희생층은 포토 리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층 옆에 형성된다. 이어서, 희생층이 제거되고, 나머지 스페이서는 스페이서로 덮이지 않은 물질을 제거함으로써 기판(102) 및 하드 마스크층을 패터닝하는데 사용된다. 나머지 실시예는 본 실시예에서 핀-상단 하드 마스크 패턴(112 및 114)을 포함하는 핀(106)이 된다.
핀-상단 하드 마스크 패턴(112 및 114)은 핀(106)을 규정하는 에칭 프로세스를 제어하고 후속 프로세싱 동안 핀(106)을 보호할 수 있다. 따라서, 핀-상단 하드 마스크 패턴(112 및 114)은 핀(106)의 다른 부분의 물질(들) 및 서로 다른 에칭 선택성을 갖도록 선택될 수 있다. 핀-상단 하드 마스크 패턴(112, 114)은 예를 들면, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물, 반도체 탄질화물, 반도체 산탄질화물, 및/또는 금속 산화물과 같은 유전체 물질을 포함할 수 있다.
일부 예에서, 핀(106)은 패터닝 프로세스를 용이하게 하기 위해 반복 패턴으로 배열되고, 최종 회로 설계의 일부가 아닌 핀(106)은 이후에 설명될 바와 같이 후속적으로 제거될 수 있다.
도 1을 참조하면, 동작(14)에서, 방법(10)은 구조물 위에 유전체 라이너층(116)을 형성한다. 도 3을 참조하면, 유전체 라이너층(116)은 기판(102)의 상부 표면(102U) 위에 그리고 핀(106)의 상단 및 측벽 상에 형성된다. 본 실시예에서, 유전체 라이너 층(116)은 실질적으로 컨포멀한 방식으로 형성된다(즉, 그 두께는 실질적으로 균일하다). 유전체 라이너층(116)은 실리콘 질화물(예를 들어, Si3N4)을 포함할 수 있고, 예를 들면, 저압 CVD(low-pressure CVD; LPCVD) 또는 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 원자층 퇴적(atomic layer deposition; ALD), 또는 다른 적절한 방법과 같은 화학 기상 퇴적(chemical vapor deposition; CVD)을 사용하여 퇴적될 수 있다. 유전체 라이너층(116)은 다양한 실시예에서 약 1 nm 내지 약 5 nm의 두께를 가질 수 있다. 동작(14)은 선택적이며 일부 실시예에서 생략될 수 있다.
도 1의 동작(16, 18, 및 20)은 핀(106) 중 일부를 제거하는 프로세스를 설명한다. 간략한 개요에서, 동작(16)은 구조물(100) 위에 패터닝된 하드 마스크를 형성하며, 여기서 패터닝된 하드 마스크는 핀(106) 중 하나 바로 위 및 2개의 웰 영역(104) 위에 있는 개구를 가지며; 동작(18)은 패터닝된 하드 마스크의 개구부를 통해 구조물(100)을 에칭하여 기판(102) 내로 연장되는 리세스를 형성하며; 동작(20)은 패터닝된 하드 마스크를 제거한다. 동작(16, 18, 및 20)은 아래에 더 설명된다.
도 1을 참조하면, 동작(16)에서, 방법(10)은 구조물(100) 위에 패터닝된 하드 마스크를 형성하고, 패터닝된 하드 마스크는 도 4에 도시된 바와 같이 제거될 핀(106)의 부분 바로 위에 개구(206)를 제공한다. 본 실시예에서, 동작(16)은 기판(102) 위에 하드 마스크층(또는 충전층)(202)을 퇴적하고 핀들(106) 사이의 갭(gap)을 충전하는 단계, 하드 마스크층(202) 위에 포토레지스트층(204)을 스핀 코팅하는 단계, 및 포토리소그래피 프로세스를 수행하여 포토레지스트층(204)을 패터닝하여 개구(206)를 형성하는 단계를 포함한다. 패터닝된 하드 마스크는 다른 방법들도 이용하여 형성될 수 있다.
도 4를 참조하면, 하드 마스크층(202)은 핀(106)을 둘러싸고 핀-상단 하드 마스크(112 및 114)의 상부에 배치될 수 있다. 하드 마스크층(202)에 적합한 물질은 유전체, 폴리실리콘 및/또는 다른 적절한 물질을 포함하고, 하드 마스크층(202)의 물질은 기판(102) 및 핀(106)의 물질과는 다른 에칭 민감도를 갖도록 선택될 수 있으며, 핀(106)은 핀-상단 하드 마스크(112 및 114)를 포함한다. 일부 실시예에서, 하드 마스크층(202)은 스핀-온 유전체 물질을 포함한다. 하드 마스크층(202)은 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD), HDP-CVD(High-Density Plasma CVD), ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced ALD), 유동성 CVD(FCVD), 스핀-온, 및/또는 다른 적절한 퇴적 기술을 포함하는 임의의 적절한 프로세스에 의해 형성될 수 있다.
포토레지스트층(204)은 예를 들어, 스핀 코팅에 의해 하드 마스크층(202) 상에 형성되고, 그 안에 개구(206)를 제공하도록 패터닝된다. 포토레지스트층(204)은 예를 들면, 침지 리소그래피, e-빔 리소그래피, 및 EUV 리소그래피와 같은 임의의 적합한 포토 리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일 실시예에서, 포토리소그래피 시스템은 포토레지스트(204)를 마스크에 의해 결정된 특정 패턴의 방사선에 노출시킨다. 마스크를 통과하거나 반사하는 광은 포토레지스트(204)에 부딪쳐서 마스크 상에 형성된 패턴을 포토레지스트(204)로 전달한다. 다른 실시예에서, 포토레지스트(204)는 예를 들면, 레이저 패터닝, e-빔 패터닝 및/또는 이온-빔 패터닝과 같은 직접 기록 또는 마스크리스(maskless) 리소그래피 기술을 사용하여 노출된다. 일단 노출되면, 포토레지스트(204)가 현상되어 레지스트의 노출된 부분을 남기거나 대안적인 예에서는 레지스트의 노출되지 않은 부분을 남겨둔다. 예시적인 패터닝 프로세스는 포토레지스트(204)의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트(204) 현상, 린싱, 및 건조(예를 들어, 하드 베이킹)를 포함한다. 패터닝된 포토레지스트(204)는 개구들(206)을 통해 에칭될 하드 마스크층(202)의 부분들을 노출시킨다.
본 실시예에서, 개구(206)(도 4에 도시된 것)는 제거될 핀(106)의 일부(이 예에서는 핀(106b)의 일부임) 바로 위에 있다. 본 실시예에 따른 웰 격리 피처를 형성하기 위해, 개구(206)는 반대의 도펀트 유형들을 갖는 2개의 웰 영역들(예를 들어, 웰 영역(104A) 및 웰 영역(104B)) 사이의 계면(또는 경계) 위로 연장하기에 충분히 넓다. 도 4에 도시된 예에서, X 방향(핀 폭 방향)을 따라 웰 영역(104A 및 104B)의 경계로부터 핀(106c)(웰 영역(104B) 상의 핀 중 웰 영역(104A)에 가장 가까운 핀임)의 측벽까지의 거리는 W1이고, 개구(206)는 웰 영역(104A 및 104B)의 경계로부터 X 방향을 따라 핀(106c)을 향한 거리(W2)를 연장하고, W2는 W1보다 작다. 일부 실시예들에서, 거리(W2)는 예를 들면, W1의 40% 내지 60%와 같이 W1의 약 절반으로 제어된다. 이는 프로세스 변이를 설명하고 웰 영역들(104A 및 104B) 사이에 충분한 격리 효과를 여전히 제공한다(도 8 내지 11의 웰 격리 피처(404)를 참조하여 후술됨). 거리(W2)가 너무 크면(즉, 개구(206)의 에지가 핀(106c)에 매우 근접한 경우), 후속 에칭 프로세스는 핀(106c)을 손상시킬 수 있다. 거리(W2)가 너무 작으면(즉, 개구(206)의 에지가 웰 영역(104A 및 104B)의 경계에 매우 근접하거나 또는 개구(206)가 웰 영역(104B)에 도달하지 않는 경우), 격리 피처(404)의 격리 효과(404)가 손실될 것이다. 또한, 개구(206)는 핀(106b)의 일부가 완전히 제거되도록 하기 위해 양쪽에 충분한 마진을 가지고 핀(106b) 바로 위에 있다. 본 실시예에서, 개구(206)는 X 방향을 따라 웰 영역(104A 및 104B)의 경계로부터 핀(106b)(웰 영역(104A) 상의 핀들 중 웰 영역(104B에 가장 가까운 핀)을 향하여 그리고 핀(106b)을 지나서 거리(W3)를 연장하며, W3은 W2보다 크다. 하나의 개구(206)가 도 4에 도시되어 있지만, 동작(16)은 회로 설계에 기초하여 임의의 수의 개구(206)를 형성할 수 있다. 도 12에 도시된 예에서, 핀(106a 및 106b)의 일부를 제거하기 위해 2 개의 개구(206)가 제공된다.
도 1을 참조하면, 동작(18)에서, 방법(10)은 하드 마스크층(202)의 노출된 부분, 및 (만약 존재한다면) 핀-상단 하드 마스크(112 및 114)를 포함하는 하부 핀(106)을 제거하기 위해 하나 이상의 에칭 프로세스를 수행한다. 일부 예들에서, 이는 하드 마스크층(202)의 노출된 부분을 제거하기 위한 제1 에칭 프로세스와 이에 후속해서 핀(106)의 부분들에 대해 수행되는 제2 에칭 프로세스를 포함한다. 제1 에칭 프로세스는 예를 들면, 습식 에칭, 건식 에칭, RIE(reactive ion etching), 애싱, 및/또는 다른 에칭 기술과 같은 임의의 적절한 에칭 기술을 포함할 수 있다. 일부 예에서, 에천트는 기판(102) 및 핀(106)을 상당히 에칭하지 않고 하드 마스크층(202)을 에칭하도록 선택된다. 결과적으로, 핀(106b)의 일부는 예를 들면, 도 5에 도시된 바와 같이 개구(206)에 노출된다. 구조물이 선택적 라이너층(116)을 포함하는 경우, 핀(106b)의 상단 및 측벽 상에 그리고 기판(102)의 상부 표면 상의 라이너층(116)의 일부는 예를 들면, 도 5에 도시된 바와 같이 개구(206)에서 노출된다. 하드마스크층(202)을 에칭한 후에, 포토레지스트(204)가 제거될 수 있다.
후속적으로, 제2 에칭 프로세스는 개구(206) 내의 핀(106)(선택적인 라이너층(116)에 의해 덮일 수 있음)의 부분에 대해 수행된다. 일부 실시예에서, 제2 에칭 프로세스는, 불소 이온 및/또는 다른 이온 종이 에칭될 선택적 라이너층(116), 핀-상단 하드 마스크(112 및 114), 및 반도체 영역(108 및 110)을 향해 지향되는 RIE 에칭 프로세스를 포함한다. 이온은 충격의 힘으로부터 이들 피처로부터 물질을 제거하고(스퍼터 에칭) 그리고/또는 피처의 물질과 반응하여 후속 습식 또는 건식 에천트에 민감한 화합물을 생성할 수 있다. 실시예에서, 제2 에칭 프로세스는 CF2, CH2F2, F2, SF6, 및 CH3F 중 하나 이상을 포함하는 불소 함유 에천트를 사용한다. 예시적인 에칭 조건은 약 300W 내지 600W의 에칭 전력 및 약 400V 내지 600V의 에칭 바이어스 전압을 포함한다. 부가적으로 또는 대안적으로, 에칭 프로세스는 습식 에칭, 건식 에칭, 다른 RIE 프로세스, 및/또는 산소계 에천트, 불소계 에천트, 염소계 에천트, 브롬계 에천트, 요오드계 에천트, 다른 적합한 에천트 가스 또는 플라즈마, 및/또는 이들의 조합을 사용하는 다른 적절한 에칭 기술을 포함할 수 있다.
핀(106)(예를 들어, 106b)의 일부를 제거하는 것에 더하여, 에칭은 또한, 하나의 리세스(302)가 도시된 도 6에 도시된 바와 같이, 기판(102)을 절단하고 그 내부에 리세스(302)를 생성한다(이것은 단순히 핀을 제거하는 것보다 더 깊이 에칭하기 때문에 일부 경우에는 "더 무거운 에칭(heavier etch)"으로 지칭됨). 리세스(302)는 그 후 유전체 물질(들)로 충전되어서 웰 영역들(예컨대, 웰 영역들(104A 및 104B)) 사이의 누설 전류의 흐름을 감소시키는 웰 격리 피처(예컨대, 도 9 내지 11의 피처(404))를 생성한다. 이것은 많은 장점을 제공한다. 예를 들어, 누설 전류 자체를 감소시키는 것은 감소된 누설이 효율을 개선하고 열을 감소시키기 때문에 유리할 수 있다. 다른 예로서, 웰 격리 피처(404)는 래치 업을 방지할 수 있으며, 여기서 하나의 전도성 트랜지스터는 게이트 전압에 관계없이 다른 트랜지스터가 전도성을 갖도록 한다. 디바이스 간격이 줄어들면, 래치 업이 더 일반적일 수 있다. 그러나, 웰 영역들 사이의 전류 흐름을 감소시킴으로써, 웰 격리 피처(404)는 래치 업의 발생률이 감소된 디바이스 간격을 더 가깝게 할 수 있다.
리세스(302)는 웰 영역(104A 및 104B)의 경계를 가로 질러 걸쳐 있다. 도 6에 도시된 바와 같이, 리세스(302)는 웰 영역(104A 및 104B)의 경계로부터의 거리(W2')로 웰 영역(104B)으로 연장되고, 웰 영역(104A 및 104B)의 경계로부터 거리(W3')로 웰 영역(104A)으로 연장된다. 본 실시예에서, W3’는 W2'보다 크다. 또한, W2’는 W1의 약 40% 내지 60%이다. 치수(W2' 및 W3')는 에칭 프로세스에 의해 야기된 임의의 차이를 고려하여 치수들(W2 및 W3) 각각과 실질적으로 동일하다.
리세스(302)는 임의의 적절한 깊이(304)로 에칭될 수 있고, 핀(106)이 기판(102)의 상단 표면(102U) 위로 약 100 nm와 약 500 nm 사이로 연장되는 예에서, 리세스(302)는, 핀들(106a와 106c) 사이에 있고 리세스(302)에 바로 인접한 기판(102)의 상단 표면(102U) 아래에서 적어도 25 nm 연장될 수있다. 일부 실시예들에서, 깊이(304)는 기판(102)의 상단 표면(102U) 아래에서 약 25nm와 약 75nm 사이에 있다. 깊이(304)는 웰 영역(104A 및 104B)의 비교적 더 중도핑된(heavily doped) 부분이 리세스로부터 제거되어 웰 영역을 통한 누설 전류를 실질적으로 감소시키도록 설계된다. 실제 샘플 및 시뮬레이션 데이터로부터 관찰된 바와 같이, 웰 영역(104)(예를 들어, 104A 및 104B)의 도펀트는 웰 영역의 상부 부분에, 예를 들어, 기판(102)의 상단 표면으로부터 상부 25nm 내지 75nm 두께 내에 집중되는 경향이 있다. 웰 영역의 이 부분을 제거하고 유전체 물질로 대체함으로써(도 8 내지 11에서 피처(404)로 도시됨), 웰 영역을 통한 누설 전류는 크게 감소된다. 리세스(302) 아래의 웰 영역(104)의 부분은 제거된 부분보다 더 경도핑되고(lightly doped) 비교적 높은 전기 저항을 갖는다. 따라서, 이는 어떠한 의미있는 누설 전류를 발생하지 않는다. 실시예에서, 리세스(302)는 웰 영역(104A 및 104B)의 더 중도핑된 부분이 제거되도록 기판(102)의 상단 표면 아래에서 적어도 40 nm 연장된다(즉, 깊이(304)는 40 nm 이상임). 다양한 실시예들에서, 기판(102)은 적어도 수백 나노 미터 또는 수 마이크로 미터 두께이다.
다양한 실시예들에서, 동작(18)은 에칭 깊이(304)를 제어하기 위해 타이머 및/또는 다른 방법들을 사용할 수 있다. 예를 들어, 동작(18)은 제2 에칭 프로세스가 웰 영역(104)을 에칭하기 시작한 시점을 결정하기 위해 에칭 잔류물을 모니터링하고, 에칭 시간 및 에칭 속도에 기초하여 에칭 깊이(304)를 제어할 수 있다. 에칭 속도는 에천트(들)의 유형, 밀도, 및/또는 유속, 에칭력, 에칭 바이어스, 웰 영역(104)의 물질 및 다른 인자에 의해 영향을 받는다. 에칭 속도는 실험 및/또는 과거 프로세스 데이터로부터 결정될 수 있다. 일부 실시예에서, 전술한 제1 및 제2 에칭 프로세스들은 연속적으로 또는 하나의 에칭 프로세스(예를 들어, 동일한 에칭 챔버에서 수행됨)로서 수행될 수 있다.
리세스(302)는 상이한 프로파일들을 갖도록 에칭될 수 있다. 도 6에 도시된 예에서, 리세스(302)는 실질적으로 직사각형 프로파일을 갖는다. 이것은 고도의 방향성 에칭 프로세스로 인해 발생할 수 있다. 다른 예에서, 리세스(302)는 예를 들면, 하단 개구보다 넓은 상단 개구를 갖는 테이퍼 프로파일을 갖도록 에칭될 수 있다. 이러한 예는 도 11에 도시되어 있으며, 여기서 웰 격리 피처(404)의 테이퍼 형상은 리세스(302)의 프로파일을 나타낸다. 이 예에서, 리세스(302)(및 웰 격리 피처(404))는 에칭 프로세스로부터 생성된 둥근 코너(둥근 상단 코너 및/또는 둥근 하단 코너)를 갖는다. 또한, 이 예에서, 리세스(302)는 자신의 하단 개구보다 자신의 상단 개구가 더 넓다. 리세스(302)에 테이퍼 프로파일을 가짐으로써 공극 없이 유전체 물질을 더 쉽게 충전할 수 있어 회로의 신뢰성이 향상된다.
도 1을 참조하면, 동작(20)에서, 방법(10)은 핀(106) 및 웰 영역(104)의 에칭에 따라 하드 마스크층(202)을 제거한다. 동작(20)은 하드 마스크층(202) 내의 물질(들)에 대해 선택적인 임의의 적절한 에칭 기술(예를 들어, 습식 에칭, 건식 에칭, 및 RIE)을 사용할 수 있다. 결과적인 구조물(100)은 도 7에 도시되어 있으며, 이는 도 3에 도시된 구조물(100)과 실질적으로 동일하지만 핀(106) 및 웰 영역(104)의 일부가 제거된다.
도 1을 참조하면, 동작(22)에서, 방법(10)은 구조물(100) 위에, 특히 리세스(302)를 충전하는 격리 피처(402)를 형성한다. 도 8을 참조하면, 예를 들면, 쉘로우 트렌치 격리 피처(STI)와 같은 격리 피처(402)는 예를 들면, 반도체 산화물, 반도체 질화물, 반도체 탄화물, 플루오로 실리케이트 유리(FSG)와 같은 하나 이상의 유전체 물질, 리세스(302) 내를 포함해 핀들(106) 사이의 로우-k 유전체 물질 및/또는 다른 적절한 물질을 퇴적함으로써 구조물(100) 상에 형성된다. 리세스(302) 내의 격리 피처(402)의 일부는 웰 격리 피처(404)가 된다. 격리 피처(402)의 물질은 CVD, PECVD, HDP-CVD, ALD, PEALD, PVD, FCVD, 스핀-온 및/또는 다른 적절한 퇴적 기술을 포함하는 임의의 적합한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 동작(22)은 격리 피처(402)의 상단 표면을 평탄화하기 위해 화학 기계적 연마(CMP) 프로세스를 포함할 수 있다. 핀-상단 하드 마스크(114)는 CMP 프로세스를 위한 에칭 정지층으로서 기능할 수 있다.
도 1을 참조하면, 동작(24)에서, 방법(10)은 격리 피처(402)를 리세스(또는 에칭 백)시킨다. 실시예에서, 격리 피처(402)는 예를 들면, 도 9에 도시된 바와 같이 반도체 영역(110)과 반도체 영역(108) 사이의 계면과도 동일한 레벨로 리세스된다. 도 9를 참조하면, 핀(106)은 격리 피처(402)의 상단 표면 위로 연장되고, 웰 격리 피처(404)(격리 피처(402)의 일부임)는 기판(102)으로 연장된다. 웰 격리 피처(404)의 하단 표면은 기판(102)의 상단 표면(102U) 아래에 있다. 특히, 웰 격리 피처(404)는 웰 영역들(104A 및 104B) 사이의 경계를 가로 질러 걸쳐 있다. 웰 격리 피처(404)는 웰 영역(104A 및 104B)의 경계로부터의 거리(W2')로 웰 영역(104B)으로 연장되고, 웰 영역(104A 및 104B)의 경계로부터 거리(W3')로 웰 영역(104A)으로 연장된다. 본 실시예에서, W3’는 W2'보다 크다. 또한, W2’는 W1의 약 40% 내지 60%이다. 웰 격리 피처(404)의 프로파일은 리세스(302)의 프로파일과 실질적으로 매칭된다. 리세스(302)가 실질적으로 직사각형 프로파일(예컨대, 도 6에 도시됨)을 가질 때, 웰 격리 피처(404)는 또한 실질적으로 직사각형 프로파일(도 9에 도시됨)을 갖는다. 리세스(302)가 테이퍼 프로파일을 가질 때, 웰 격리 피처(404)는 또한, 웰 격리 피처(404)의 상단 부분이 웰 격리 피처(404)의 하단 부분보다 넓은 도 11에 도시된 바와 같은 테이퍼 프로파일을 갖는다. 또한, 웰 격리 피처(404)는 일부 실시예에서 둥근 코너(둥근 상단 코너 및/또는 둥근 하단 코너)를 가질 수 있다.
도 10은 웰 격리 피처(404)의 혜택들 중 일부를 도시한다. 도 10을 참조하면, 예시적인 PNPN 구조물이 핀들(106a 및 106c) 사이에 점선으로 도시되어 있다. 보다 구체적으로, 핀(106a)의 반도체 영역(110)은 p형 도핑되고, 핀(106a)의 반도체 영역(108) 및 웰 영역(104A)은 n형 도핑되고, 핀(106c)의 반도체 영역(108) 및 웰 영역(104B)은 p형 도핑되며, 핀(106c)의 반도체 영역(110)은 n형 도핑된다. 이 PNPN 구조물은(예컨대, 도 12의 회로도에 도시된 바와 같이) 웰 영역들(104A 및 104B) 사이에 충분한 누설이 있는 경우, 회로에서 래치 업을 트리거할 수 있다. 본 실시예에서, 웰 영역(104A 및 104B)의 상단부가 제거되고 웰 격리 피처(404)로 대체되기 때문에, 웰 영역(104A 및 104B) 사이의 누설 전류가 크게 감소되며 이 PNPN 구조물이 래치 업을 트리거링할 가능성이 또한 크게 감소된다. 본 발명자들은 누설 전류 감소의 최대 2차수(즉, 100배) 및 래치-업 트리거 전압(즉, 래치-업이 발생하는 공급 전압)의 최대 10% 개선을 관찰하였다. 다른 실시예에서, 영역(110, 108, 및 104)에서의 도펀트 유형은 NPNP 구조물을 생성하기 위해 역순으로 될 수 있다. 예를 들어, 핀(106a)의 반도체 영역(110)은 n형 도핑되고, 핀(106a)의 반도체 영역(108) 및 웰 영역(104A)은 p형 도핑되고, 핀(106c)의 반도체 영역(108) 및 웰 영역(104B)은 n형 도핑되며, 핀(106c)의 반도체 영역(110)은 p형 도핑된다. 이 예에서, 웰 격리 피처(404)는 또한 NPNP 구조물이 이 회로에서 임의의 래치 업을 트리거할 가능성을 감소시킨다.
도 1을 참조하면, 동작(26)에서, 방법(10)은 구조물(100)에 대한 추가 프로세스를 수행한다. 예를 들어, 구조물(100)은 그 위에 능동 및 수동 디바이스를 형성하도록 프로세싱될 수 있다. 일부 예에서, 트랜지스터(예를 들어, FinFET)는 채널 영역에 의해 분리된 한 쌍의 소스/드레인 피처를 형성함으로써 핀(106) 상에 형성된다. 소스/드레인 피처는 반도체(예를 들어, Si, Ge, SiGe 등) 및 예를 들면, p형 도펀트 또는 n형 도펀트와 같은 하나 이상의 도펀트를 포함할 수 있다. 유사하게, 채널 영역은 반도체 및 소스/드레인 피처의 도펀트의 유형과는 반대 유형의 하나 이상의 도펀트를 포함하거나 단순히 도핑되지 않을 수 있다. 일부 예에서, 채널 영역을 통한 전하 캐리어(n-채널 FinFET을 위한 전자 및 p-채널 FinFET을 위한 정공)의 흐름을 제어하기 위해 채널 영역에 인접하고 이를 둘러싸는 게이트 스택이 형성된다. 구조체(100) 상에 ILD(Inter-Level Dielectric)층이 형성될 수 있다. ILD층은 예를 들면, 소스/드레인 피처 및 게이트 스택과 같은 구조물(100)의 요소를 전기적으로 상호접속시키는 전기적 다단계 상호접속 구조물의 전도성 트레이스를 지지하고 격리하는 절연체로서 작용한다. ILD 층은 유전체 물질(예를 들어, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 반도체 탄화물 등), 스핀 온 유리(SOG), FSG, 포스 포실리케이트 유리(PSG), 보로포스포실리케이트 유리(BPSG), 블랙 다이아몬드®(캘리포니아주 산타 클라라의 Applied Materials), 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB, SiLK®(미시간주 미들랜드의 다우 케미컬) 및/또는 이들의 조합을 포함할 수 있다. ILD층은 CVD, PVD, 스핀-온 퇴적, 및/또는 다른 적절한 프로세스를 포함하는 임의의 적절한 프로세스에 의해 형성될 수 있다.
도 12는 오른쪽에 1비트 SRAM 셀을 포함하는 반도체 디바이스(100)의 레이아웃도와, 왼쪽에는 1비트 SRAM 셀의 부분을 나타내는 회로도를 도시한다. 도 12를 참조하면, 디바이스(100)는 "Y” 방향을 따라 길이 방향으로 배향된 핀(106)(핀(106a-d, 106e’ 및 106f’포함) 및 "Y" 방향에 수직인 "X” 방향을 따라 길이 방향으로 배향된 게이트 스택(500)을 포함한다. 도 12의 A-A 라인은 도 3의 A-A 라인과 동일하다. 절단 패턴(206)은 에칭될 핀(106) 및 웰 영역(104)의 구역(도 4의 개구(206)에 대응함)을 표시한다. 이 실시예에서, 절단 패턴(206)은 하나의 게이트 스택(500)의 에지에서 다른 게이트 스택(500)의 에지로 연장된다. 게이트 스택(500)이 형성되기 전에 "절단” 프로세스(즉, 핀(106) 및 웰 영역(104)의 에칭)가 발생한다. 따라서, "절단” 프로세스는 이후 형성되는 게이트 스택(500)을 손상시키지 않는다. 또한, PMOS 영역에서 절단 패턴(206)의 양측에 있는 게이트 스택(500)은, 게이트의 일측 상에 소스 또는 드레인이 없기 때문에 게이트로서 기능하지 않지만, 일부 실시예에서는 상호접속부로서 기능할 수 있다. 핀(106e' 및 106f')은 각각 도 2 내지 11의 핀(106e 및 106f)과 동일하지만, 핀(106a)의 좌측에 배치된다. 도 2 내지 도 11의 핀(106e 및 106f)은 도 12에 도시된 것의 우측에 있는 SRAM 셀의 일부이며, 이 도면에는 도시되지 않는다. 웰 격리 피처(404)는 절단 패턴(206)에 대응하는 웰 영역(104)에서 공간을 차지한다.
한정이 되도록 의도되는 것은 아니지만, 본 개시내용의 하나 이상의 실시예는 반도체 디바이스 및 그 형성에 다수의 이익을 제공한다. 예를 들어, 본 개시 내용의 실시예는 FinFET 회로, 특히, FinFET SRAM 셀에서 웰 격리 피처를 제공한다. 웰 격리 피처는 2개의 인접하고 반대로 도핑된 웰 영역들 사이의 누설을 감소시켜서, 회로 내의 PNPN 또는 NPNP 구조물에 의한 래치 업을 트리거할 가능성을 감소시킨다.
하나의 예시적인 양상에서, 본 개시는 방법에 관한 것이다. 방법은 제1 도펀트 유형을 갖는 제1 웰 영역 및 제1 도펀트 유형과는 반대인 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판과 이 기판 위에서 연장되는 핀들을 포함하는 구조물을 수용하는 단계를 포함한다. 방법은 상기 구조물 상에 패터닝된 에칭 마스크를 형성하는 단계를 더 포함하고, 패터닝된 에칭 마스크는 핀들 중 제1 핀 바로 위에 있는 개구를 제공하며, 제1 핀은 제1 웰 영역 바로 위에 있다. 방법은 패터닝된 에칭 마스크를 통해 구조물을 에칭하는 단계 - 에칭은 제1 핀을 제거하고 제1 웰 영역으로부터 제2 웰 영역으로 걸치는 기판 내에 리세스를 형성함 -; 및 핀들의 나머지 부분들 사이에 그리고 리세스 내에 유전체 물질을 형성하는 단계를 포함한다.
실시예에서, 패터닝된 에칭 마스크의 형성 이전에, 본 방법은, 기판 위에 그리고 상기 핀들의 상단 및 측벽들 위에 유전체 라이너를 형성하는 단계를 더 포함하고, 상기 개구는, 상기 제1 핀의 상기 상단 및 측벽들 위에 배치된 유전체 라이너를 노출시킨다.
본 방법의 실시예에서, 상기 핀들 중 제2 핀은 상기 제2 웰 영역 바로 위에 있고 핀 폭 방향을 따라 상기 제1 핀 옆에 있으며, 상기 개구는 상기 제1 핀과 상기 제2 핀 사이의 상기 제2 웰 영역의 제1 부분 바로 위에 있다. 추가적인 실시예에서, 상기 제1 부분의 폭은, 상기 핀 폭 방향을 따라 상기 제1 핀과 상기 제2 핀 사이의 상기 제 2 웰 영역의 폭의 40 % 내지 60 %이다.
본 방법의 실시예에서, 상기 리세스는 상기 기판의 상부 표면으로부터 상기 기판 내로 적어도 40nm 깊이이다. 또 다른 실시예에서, 상기 리세스의 깊이는 상기 구조물의 에칭 동안 타이머를 사용하여 제어된다. 또 다른 실시예에서, 상기 에칭에 의해 제거되는 제1 웰 영역 및 제2 웰 영역의 제1 부분은, 리세스 아래에 남아있는 제1 웰 영역 및 제2 웰 영역의 제2 부분보다 더 중도핑된다(heavily doped).
본 방법의 실시예에서, 리세스의 상단부는 상기 리세스의 하단부보다 넓다. 또 다른 실시예에서, 제1 도펀트 유형은 n형이고, 제2 도펀트 유형은 p형이다. 또 다른 실시예에서, 본 방법은 상기 구조물의 에칭 후 그리고 상기 유전체 물질의 형성 전에 상기 패터닝된 에칭 마스크를 제거하는 단계를 더 포함한다.
다른 바람직한 양상에서 본 개시는 방법에 대한 것이다. 본 방법은, 구조물을 수용하는 단계를 포함하고, 상기 구조물은, N-웰 영역 및 상기 N-웰 영역에 인접한 P-웰 영역을 포함하는 기판; 및 상기 기판 위에서 연장되는 핀 구조물들을 포함한다. 본 방법은 상기 기판의 상부 표면 위에 그리고 상기 핀 구조물의 상단 및 측벽들 위에 유전체 라이너를 형성하는 단계를 더 포함한다. 본 방법은, 상기 구조물 위에 패터닝된 에칭 마스크를 형성하는 단계를 더 포함하고, 상기 패터닝된 에칭 마스크는 개구를 가지며, 상기 핀 구조물들 중 제1 핀 구조물은 상기 핀들 중 제1 핀은 상기 개구 내에 기립(stand)해 있고, 상기 제1 핀 구조물은 상기 N-웰 영역 바로 위에 있다. 본 방법은 개구를 통해 제1 핀 구조물과 기판을 에칭하는 단계 - 에칭은 N-웰 영역과 P-웰 영역 사이의 경계를 가로지르는 기판 내에 리세스를 형성함 -; 및 핀 구조믈들의 나머지 부분들 사이에 그리고 리세스 내에 유전체 물질을 형성하는 단계를 더 포함한다.
본 방법의 실시예에서, 상기 패터닝된 에칭 마스크를 형성하는 단계는, 유전체 라이너 위에 그리고 상기 핀 구조물을 둘러싸는 충전층을 형성하는 단계; 상기 충전층 상에 포토레지스트층을 형성하는 단계; 포토레지스트 층을 패터닝하여 패터닝된 포토레지스트 층을 생성하는 단계; 및 상기 패터닝된 포토레지스트 층을 통해 충전층을 에칭하여 상기 개구를 제공하는 단계를 포함한다.
본 방법의 또 다른 실시예에서, 상기 핀 구조물들 각각은, 상기 기판에 접속된 반도체 핀 및 상기 반도체 핀 위에 배치된 핀-상단 하드 마스크를 포함한다. 또 다른 실시예에서, 상기 개구는 상기 P-웰 영역 바로 위의 상기 유전체 라이너의 일부를 노출시킨다.
본 방법의 실시예에서, 상기 기판의 상부 표면으로부터 상기 리세스의 하단 표면까지의 거리는 적어도 25nm이다. 또 다른 실시예에서, 상기 리세스는, 상기 리세스의 상단이 상기 리세스의 하단보다 넓은 테이퍼 프로파일을 갖는다.
추가의 예시적인 양상에 있어서, 본 개시 내용은 회로 디바이스에 대한 것이다. 회로 디바이스는, 제1 도펀트 유형을 갖는 제1 웰 영역 및 상기 제1 도펀트 유형과는 반대인 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판; 및 상기 기판으로부터 연장되는 핀들; 상기 핀들이 상기 유전체 물질의 상단 표면 위로 연장되도록 상기 핀들 사이에 배치된 유전체 물질; 및 상기 기판 내로 연장되는 상기 유전체 물질의 일부를 포함하는 웰 격리 피처를 포함하고, 상기 웰 격리 피처의 하단 표면은, 상기 웰 격리 피처와 상기 핀들 중 제1 핀 사이에 연장되는 상기 기판의 상단 표면 아래에 있다.
회로 디바이스의 실시예에서, 상기 웰 격리 피처의 하단 표면은 상기 기판의 상단 표면보다 적어도 40nm 아래에 있다. 또 다른 실시예에서, 웰 격리 피처는 원형의 하단 코너를 가진다. 또 다른 실시예에서, 상기 웰 격리 피처는 상기 제1 웰 영역 및 상기 제2 웰 영역 모두 위에 배치되고, 상기 웰 격리 피처의 더 큰 부분은 상기 제2 웰 영역 위에가 아니고 상기 제1 웰 영역 위에 배치된다.
상기 개시 내용은 당 기술 분야의 숙련자들이 본 개시 내용의 양상을 더 양호하게 이해할 수도 있도록 다수의 실시예의 피처를 개략 설명하였다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스 및 구조물을 설계하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
구조물을 수용하는 단계 - 상기 구조물은,
제1 도펀트 유형을 갖는 제1 웰 영역(well region) 및 상기 제1 도펀트 유형과는 반대인 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판; 및
상기 기판 위에서 연장되는 핀(fin)들을 포함함 -;
상기 구조물 상에 패터닝된 에칭 마스크를 형성하는 단계 - 상기 패터닝된 에칭 마스크는 상기 핀들 중 제1 핀 바로 위에 있는 개구를 제공하며, 상기 제1 핀은 제1 웰 영역 바로 위에 있음 -;
상기 패터닝된 에칭 마스크를 통해 상기 구조물을 에칭하는 단계 - 상기 에칭하는 단계는 상기 제1 핀을 제거하고 상기 제1 웰 영역으로부터 상기 제2 웰 영역 내로 걸치는(span) 상기 기판 내의 리세스를 형성함 -; 및
상기 핀들의 나머지 부분들 사이와 상기 리세스 내에 유전체 물질을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 패터닝된 에칭 마스크를 형성하는 단계 전에,
상기 기판 위에 그리고 상기 핀들의 상단 및 측벽들 위에 유전체 라이너를 형성하는 단계를 더 포함하고, 상기 개구는, 상기 제1 핀의 상기 상단 및 측벽들 위에 배치된 상기 유전체 라이너를 노출시키는 것인, 방법.
실시예 3. 실시예 1에 있어서,
상기 핀들 중 제2 핀은 상기 제2 웰 영역 바로 위에 있고 핀 폭 방향을 따라 상기 제1 핀 옆에 있으며, 상기 개구는 상기 제1 핀과 상기 제2 핀 사이의 상기 제2 웰 영역의 제1 부분 바로 위에 있는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 부분의 폭은, 상기 핀 폭 방향을 따라 상기 제1 핀과 상기 제2 핀 사이의 상기 제2 웰 영역의 폭의 40 % 내지 60 %인 것인, 방법.
실시예 5. 실시예 1에 있어서,
상기 리세스는 상기 기판의 상부 표면으로부터 상기 기판 내로 적어도 40nm 깊이인 것인, 방법.
실시예 6. 실시예 1에 있어서,
상기 리세스의 깊이는 상기 구조물의 에칭 동안 타이머를 사용하여 제어되는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 에칭에 의해 제거되는 상기 제1 웰 영역 및 상기 제2 웰 영역의 제1 부분은, 리세스 아래에 남아있는 상기 제1 웰 영역 및 상기 제2 웰 영역의 제2 부분보다 더 중도핑되는(heavily doped) 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 리세스의 상단부는 상기 리세스의 하단부보다 넓은 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 도펀트 유형은 N 유형이고, 상기 제2 도펀트 유형은 P 유형인 것인, 방법.
실시예 10. 실시예 1에 있어서,
상기 구조물의 에칭 후 그리고 상기 유전체 물질의 형성 전에 상기 패터닝된 에칭 마스크를 제거하는 단계를 더 포함하는, 방법.
실시예 11. 방법에 있어서,
구조물을 수용하는 단계 - 상기 구조물은,
N-웰 영역 및 상기 N-웰 영역에 인접한 P-웰 영역을 포함하는 기판; 및
상기 기판 위에서 연장되는 핀 구조물들을 포함함 -;
상기 기판의 상부 표면 및 상기 핀 구조물들의 상단부 및 측벽들 위에 유전체 라이너를 형성하는 단계;
상기 구조물 위에 패터닝된 에칭 마스크를 형성하는 단계 - 상기 패터닝된 에칭 마스크는 개구를 가지며, 상기 핀 구조물들 중 제1 핀 구조물은 상기 개구 내에 기립(stand)해 있고, 상기 제1 핀 구조물은 상기 N-웰 영역 바로 위에 있음 -;
상기 개구를 통해 상기 제1 핀 구조물 및 상기 기판을 에칭하는 단계 - 상기 에칭은 상기 N-웰 영역과 상기 P-웰 영역 사이의 경계를 가로 지르는, 상기 기판 내의 리세스를 형성함 -; 및
상기 핀 구조물들의 나머지 부분들 사이에 그리고 상기 리세스 내에 유전체 물질을 형성하는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 패터닝된 에칭 마스크를 형성하는 단계는,
상기 유전체 라이너 위에 그리고 상기 핀 구조물들을 둘러싸는 충전 층(fill layer)을 형성하는 단계;
상기 충전 층 상에 포토레지스트 층을 형성하는 단계;
상기 포토레지스트 층을 패터닝하여 패터닝된 포토레지스트 층을 생성하는 단계; 및
상기 패터닝된 포토레지스트 층을 통해 상기 충전 층을 에칭하여 상기 개구를 제공하는 단계
를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 핀 구조물들 각각은, 상기 기판에 접속된 반도체 핀 및 상기 반도체 핀 위에 배치된 핀-상단 하드 마스크를 포함하는 것인, 방법.
실시예 14. 실시예 11에 있어서,
상기 개구는 상기 P-웰 영역 바로 위의 상기 유전체 라이너의 일부를 노출시키는 것인, 방법.
실시예 15. 실시예 11에 있어서,
상기 기판의 상부 표면으로부터 상기 리세스의 하단 표면까지의 거리는 적어도 25 nm인 것인, 방법.
실시예 16. 실시예 11에 있어서,
상기 리세스는, 상기 리세스의 상단이 상기 리세스의 하단보다 넓은 테이퍼 프로파일(tapered profile)을 갖는 것인, 방법.
실시예 17. 회로 디바이스에 있어서,
제1 도펀트 유형을 갖는 제1 웰 영역 및 상기 제1 도펀트 유형과는 다른 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판; 및
상기 기판으로부터 연장되는 핀들;
상기 핀들이 유전체 물질의 상단 표면 위로 연장되도록 상기 핀들 사이에 배치된 상기 유전체 물질; 및
상기 기판 내로 연장되는 상기 유전체 물질의 일부를 포함하는 웰 격리 피처
를 포함하고,
상기 웰 격리 피처의 하단 표면은, 상기 웰 격리 피처와 상기 핀들 중 제1 핀 사이에서 연장되는, 상기 기판의 상단 표면 아래에 있는 것인, 회로 디바이스.
실시예 18. 실시예 17에 있어서,
상기 웰 격리 피처의 하단 표면은 상기 기판의 상단 표면보다 적어도 40 nm 아래에 있는 것인, 회로 디바이스.
실시예 19. 실시예 17에 있어서,
상기 웰 격리 피처는 둥근 하단 모서리를 갖는 것인, 회로 디바이스.
실시예 20. 실시예 17에 있어서,
상기 웰 격리 피처는 상기 제1 웰 영역 및 상기 제2 웰 영역 모두 위에 배치되고, 상기 웰 격리 피처의 더 큰 부분은 상기 제2 웰 영역 위에가 아니고 상기 제1 웰 영역 위에 배치되는 것인, 회로 디바이스.

Claims (10)

  1. 방법에 있어서,
    구조물을 수용하는 단계 - 상기 구조물은,
    제1 도펀트 유형을 갖는 제1 웰 영역(well region) 및 상기 제1 도펀트 유형과는 반대인 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판; 및
    상기 기판 위에서 연장되는 핀(fin)들을 포함함 -;
    상기 기판 및 상기 핀들 위에 있고 상기 핀들 사이의 갭을 충전하는 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 상에 패터닝된 에칭 마스크를 형성하는 단계 - 상기 패터닝된 에칭 마스크는 상기 핀들 중 제1 핀의 일부 바로 위에 있는 개구를 제공하며, 상기 제1 핀은 제1 웰 영역 바로 위에 있음 -;
    상기 패터닝된 에칭 마스크를 통해 상기 하드 마스크층 및 상기 구조물을 에칭하는 단계 - 상기 에칭하는 단계는 상기 제1 핀에 인접한 다른 핀들의 어떤 부분도 제거하지 않으면서 상기 제1 핀의 상기 일부를 제거하고, 상기 제1 웰 영역으로부터 상기 제2 웰 영역 내로 걸치는(span) 상기 기판 내의 리세스를 형성함 -;
    상기 하드 마스크층 및 상기 구조물을 에칭하는 단계 후에, 상기 패터닝된 에칭 마스크 및 상기 하드 마스크층을 완전히 제거하는 단계; 및
    상기 완전히 제거하는 단계 후에, 상기 핀들의 나머지 부분들 사이와 상기 리세스 내에 유전체 물질을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 하드 마스크층을 형성하는 단계 전에,
    상기 기판 위에 그리고 상기 핀들의 상단 및 측벽들 위에 유전체 라이너를 형성하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 핀들 중 제2 핀은 상기 제2 웰 영역 바로 위에 있고 핀 폭 방향을 따라 상기 제1 핀 옆에 있으며, 상기 개구는 상기 제1 핀과 상기 제2 핀 사이의 상기 제2 웰 영역의 제1 부분 바로 위로 연장되는 것인, 방법.
  4. 제1항에 있어서,
    상기 에칭에 의해 제거되는 상기 제1 웰 영역 및 상기 제2 웰 영역의 제1 부분은, 리세스 아래에 남아있는 상기 제1 웰 영역 및 상기 제2 웰 영역의 제2 부분보다 더 중도핑되는(heavily doped) 것인, 방법.
  5. 방법에 있어서,
    구조물을 수용하는 단계 - 상기 구조물은,
    N-웰 영역 및 상기 N-웰 영역에 인접한 P-웰 영역을 포함하는 기판; 및
    상기 기판 위에서 연장되는 핀 구조물들을 포함함 -;
    상기 기판의 상부 표면 및 상기 핀 구조물들의 상단부 및 측벽들 위에 유전체 라이너를 형성하는 단계;
    상기 구조물 위에 패터닝된 에칭 마스크를 형성하는 단계 - 상기 패터닝된 에칭 마스크는 개구를 가지며, 상기 핀 구조물들 중 제1 핀 구조물은 상기 개구 내에 노출된 상기 제1 핀 구조물의 측벽들 상의 상기 유전체 라이너 부분들과 함께 상기 개구 내에 기립(stand)해 있고, 상기 제1 핀 구조물은 상기 N-웰 영역 바로 위에 있으며, 상기 패터닝된 에칭 마스크를 형성하는 단계는, 상기 유전체 라이너 위에 있고 상기 핀 구조물들을 둘러싸는 충전 층을 형성하는 단계, 상기 충전 층 상에 포토레지스트 층을 형성하는 단계, 상기 포토레지스트 층을 패터닝하여 패터닝된 포토레지스트 층을 생성하는 단계, 및 상기 패터닝된 포토레지스트 층을 통해 상기 충전 층을 에칭하여 상기 개구를 제공하는 단계를 포함함 -;
    상기 개구를 통해 상기 제1 핀 구조물 및 상기 기판을 에칭하는 단계 - 상기 에칭은 상기 N-웰 영역과 상기 P-웰 영역 사이의 경계를 가로 지르는, 상기 기판 내의 리세스를 형성함 -;
    상기 핀 구조물들의 나머지 부분들 사이에 그리고 상기 리세스 내에 유전체 물질을 형성하는 단계; 및
    상기 유전체 물질을 리세싱하는 단계
    를 포함하고,
    상기 핀 구조물들 각각은 하단 부분, 상기 하단 부분 바로 위에 배치된 상단 부분 및 상기 하단 부분과 상기 상단 부분 사이에 수직으로 배치된 계면을 포함하고,
    상기 하단 부분은 상기 상단 부분의 도펀트 유형과는 상이한 도펀트 유형을 포함하며,
    상기 유전체 물질을 리세싱하는 단계 후에, 상기 유전체 물질의 상부 표면은 상기 계면과 동일한 레벨인 것인 것인,
    방법.
  6. 제5항에 있어서,
    상기 핀 구조물들 각각은, 상기 기판에 접속된 반도체 핀 및 상기 반도체 핀 위에 배치된 핀-상단 하드 마스크를 포함하는 것인, 방법.
  7. 회로 디바이스에 있어서,
    제1 도펀트 유형을 갖는 제1 웰 영역 및 상기 제1 도펀트 유형과는 다른 제2 도펀트 유형을 갖는 제2 웰 영역을 포함하는 기판;
    상기 기판으로부터 연장되는 핀들 - 상기 핀들은 상기 제1 웰 영역으로부터 연장되는 제1 핀 및 상기 제2 웰 영역으로부터 연장되는 제2 핀을 포함하고, 상기 핀들 각각은 하단 부분, 상기 하단 부분 바로 위에 배치된 상단 부분 및 상기 하단 부분과 상기 상단 부분 사이에 수직으로 배치된 계면을 포함하고, 상기 하단 부분은 상기 상단 부분의 도펀트 유형과는 상이한 도펀트 유형을 포함함 -;
    상기 핀들이 유전체 물질의 상단 표면 위로 연장되도록 상기 핀들 사이에 배치된 상기 유전체 물질 - 상기 유전체 물질의 상부 표면은 상기 계면과 동일한 레벨임 -; 및
    상기 기판 내로 연장되는 상기 유전체 물질의 일부를 포함하는 웰 격리 피처(well isolation feature)
    를 포함하고,
    상기 웰 격리 피처의 하단 표면은, 상기 웰 격리 피처와 상기 핀들 중 제1 핀 사이에서 연장되는, 상기 기판의 상단 표면 아래에 있으며,
    상기 제1 웰 영역 및 상기 제2 웰 영역의 경계로부터 상기 웰 격리 피처와 마주보고 있는 상기 제2 핀의 측벽까지의 거리는 W1이고, 상기 경계로부터 상기 제2 핀과 마주보고 있는 상기 웰 격리 피처의 측벽까지의 거리는 W2이며, 상기 W2는 상기 W1의 40% 내지 60%인 것인, 회로 디바이스.
  8. 제7항에 있어서,
    상기 웰 격리 피처의 하단 표면은 상기 기판의 상단 표면보다 적어도 40 nm 아래에 있는 것인, 회로 디바이스.
  9. 제7항에 있어서,
    상기 웰 격리 피처는 둥근 하단 모서리를 갖는 것인, 회로 디바이스.
  10. 제7항에 있어서,
    상기 웰 격리 피처는 상기 제1 웰 영역 및 상기 제2 웰 영역 모두 위에 배치되고, 상기 웰 격리 피처의 더 큰 부분은 상기 제2 웰 영역 위에가 아니고 상기 제1 웰 영역 위에 배치되는 것인, 회로 디바이스.
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