KR102363050B1 - 피처리체를 처리하는 방법 - Google Patents

피처리체를 처리하는 방법 Download PDF

Info

Publication number
KR102363050B1
KR102363050B1 KR1020160055168A KR20160055168A KR102363050B1 KR 102363050 B1 KR102363050 B1 KR 102363050B1 KR 1020160055168 A KR1020160055168 A KR 1020160055168A KR 20160055168 A KR20160055168 A KR 20160055168A KR 102363050 B1 KR102363050 B1 KR 102363050B1
Authority
KR
South Korea
Prior art keywords
gas
processing
tungsten
plasma
high frequency
Prior art date
Application number
KR1020160055168A
Other languages
English (en)
Other versions
KR20160132769A (ko
Inventor
후미야 고바야시
마사히로 오가사와라
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160132769A publication Critical patent/KR20160132769A/ko
Application granted granted Critical
Publication of KR102363050B1 publication Critical patent/KR102363050B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • ing And Chemical Polishing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

텅스텐 함유막에 높은 수직성을 가진 개구를 형성하는 것을 가능하게 한다.
일 실시형태에 관한 방법은, (i) 피처리체를 플라즈마 처리 장치의 처리 용기 내에 준비하는 공정과, (ii) 처리 용기 내에서 염소를 함유하는 제1 처리 가스의 플라즈마를 생성하는 제1 플라즈마 처리 공정과, (iii) 처리 용기 내에서 불소를 함유하는 제2 처리 가스의 플라즈마를 생성하는 제2 플라즈마 처리 공정과, (iv) 처리 용기 내에서 산소를 함유하는 제3 처리 가스의 플라즈마를 생성하는 제3 플라즈마 처리 공정을 포함한다. 이 방법에서는, 각각이, 제1 플라즈마 처리 공정, 제2 플라즈마 처리 공정, 및 제3 플라즈마 처리 공정을 포함하는 복수 회의 시퀀스가 실행된다.

Description

피처리체를 처리하는 방법{METHOD OF PROCESSING WORKPIECE}
본 발명의 실시형태는, 피처리체를 처리하는 방법에 관한 것으로, 특히, 텅스텐 함유막의 에칭을 포함하는 방법에 관한 것이다.
반도체 디바이스와 같은 전자 디바이스의 제조에서는, 피에칭층에 개구를 형성하기 위하여, 플라즈마 처리에 의하여 피에칭층의 에칭이 행해지고 있다. 이와 같은 에칭에는, 높은 애스펙트비를 갖는 개구를 형성하는 것이 요구되고 있다. 즉, 좁고 또한 깊은 개구를 형성하는 것이 요구되고 있다.
높은 애스펙트비의 개구를 형성하기 위해서는, 피에칭층의 에칭 시에, 당해 피에칭층 상의 마스크의 소모를 저감시킬 필요가 있다. 이로 인하여, 텅스텐막에 대하여 에칭을 행하여, 마스크를 작성하는 것이 행해지고 있다. 일반적으로, 텅스텐막은, 염소 가스를 포함하는 처리 가스의 플라즈마에 의하여 에칭된다. 이와 같은 텅스텐막의 에칭에 대해서는, 예를 들면, 특허문헌 1에 기재되어 있다.
일본 공개특허공보 2014-203912호
염소 가스를 포함하는 처리 가스의 플라즈마에 의하여 텅스텐을 함유하는 막(이하, "텅스텐 함유막"이라고 함)을 에칭하면, 텅스텐과 염소의 반응에 의하여 염화 텅스텐이 형성된다. 염화 텅스텐은 낮은 휘발성을 갖고 있으므로, 피처리체 상에 부착된다. 그 결과, 텅스텐 함유막에 형성되는 개구는 테이퍼 형상이 된다. 즉, 깊은 위치에서의 폭이 얕은 위치에서의 폭보다 작은 개구가 형성된다. 따라서, 텅스텐 함유막에 높은 수직성을 갖는 개구를 형성하는 기술이 필요하다.
일 양태에 있어서는, 텅스텐 함유막, 및 상기 텅스텐 함유막 상에 마련된 마스크를 갖는 피처리체를 처리하는 방법이 제공된다. 이 방법은, (i) 피처리체를 플라즈마 처리 장치의 처리 용기 내에 준비하는 공정과, (ii) 처리 용기 내에서 염소를 함유하는 제1 처리 가스의 플라즈마를 생성하는 공정(이하, "제1 플라즈마 처리 공정"이라고 함)과, (iii) 처리 용기 내에서 불소를 함유하는 제2 처리 가스의 플라즈마를 생성하는 공정(이하, "제2 플라즈마 처리 공정"이라고 함)과, (iv) 처리 용기 내에서 산소를 함유하는 제3 처리 가스의 플라즈마를 생성하는 공정(이하, "제3 플라즈마 처리 공정"이라고 함)을 포함한다. 이 방법에서는, 각각이, 제1 플라즈마 처리 공정, 제2 플라즈마 처리 공정, 및 제3 플라즈마 처리 공정을 포함하는 복수 회의 시퀀스가 실행된다.
일 양태에 관한 방법의 제1 플라즈마 처리 공정에서는, 마스크로부터 노출되어 있는 부분에 있어서 텅스텐 함유막이 에칭되고, 염소와 텅스텐의 반응 생성물, 즉 염화 텅스텐이 생성된다. 이 반응 생성물은 피처리체에 부착된다. 계속되는 제2 플라즈마 처리 공정에서는, 염화 텅스텐과 불소의 반응에 의하여, 염소 및 불화 텅스텐이 생성된다. 또, 텅스텐 함유막 중의 텅스텐과 불소의 반응에 의해서도, 불화 텅스텐이 생성된다. 생성된 염소, 및 불화 텅스텐은 배기된다. 계속되는 제3 플라즈마 처리 공정에서는, 노출되어 있는 텅스텐 함유막의 표면, 즉 개구를 구획 형성(畵成)하는 벽면이 산화된다. 이 방법에서는, 이러한 제1 플라즈마 처리 공정, 제2 플라즈마 처리 공정, 및 제3 플라즈마 처리 공정을 포함하는 시퀀스가 반복 실행된다. 이 방법에 의하면, 개구를 구획 형성하는 측벽면이 산화막에 의하여 보호되며, 또한, 염화 텅스텐으로부터 휘발되기 쉬운 불화 텅스텐이 형성되므로, 높은 수직성을 가진 개구가 텅스텐 함유막에 형성된다.
일 실시형태의 방법의 복수 회의 시퀀스에서는, 피처리체의 온도가 50℃ 이상의 온도로 설정되어도 된다. 이러한 온도로 피처리체의 온도가 설정된 상태에서, 복수 회의 시퀀스가 실행되면, 텅스텐 함유막에 형성되는 개구의 수직성이 보다 높아진다.
일 실시형태에서는, 제1 처리 가스는 염소 가스를 포함하고 있어도 된다. 또, 제1 처리 가스는, 질소 가스 및/또는 산소 가스를 더 포함하고 있어도 된다. 또, 일 실시형태에서는, 제2 처리 가스는, 플루오로카본 가스 및 3불화 질소 가스 중 적어도 한쪽을 포함하고 있어도 된다. 또, 제2 처리 가스는, 산소 가스를 더 포함하고 있어도 된다. 일 실시형태에서는, 제3 처리 가스는 산소 가스를 포함하고 있어도 된다. 또, 제3 처리 가스는 질소 가스를 더 포함하고 있어도 된다.
일 실시형태의 제2 플라즈마 처리 공정에서는, 처리 용기 내의 공간의 압력이 20mTorr(2.666Pa) 이하의 압력으로 설정되어도 된다. 이와 같은 압력 환경하에서는, 불화 텅스텐의 배기가 더 촉진된다.
일 실시형태에서는, 피처리체는, 다결정 실리콘층을 더 갖고 있으며, 텅스텐 함유막은 다결정 실리콘층 상에 마련되어 있다. 이 실시형태에 있어서, 방법은, 다결정 실리콘층을 에칭하는 공정을 더 포함하고 있어도 된다.
이상 설명한 바와 같이, 텅스텐 함유막에 높은 수직성을 가진 개구를 형성하는 것이 가능해진다.
도 1은 일 실시형태에 관한 피처리체를 처리하는 방법을 나타내는 흐름도이다.
도 2는 도 1에 나타내는 방법에 의하여 처리될 수 있는 피처리체의 일례를 나타내는 단면도이다.
도 3은 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치를 개략적으로 나타내는 도이다.
도 4는 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체 상태를 나타내는 단면도이다.
도 5는 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체 상태를 나타내는 단면도이다.
도 6은 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체 상태를 나타내는 단면도이다.
도 7은 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체 상태를 나타내는 단면도이다.
도 8은 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체 상태를 나타내는 단면도이다.
도 9는 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체 상태를 나타내는 단면도이다.
도 10은 실험예 1 및 비교 실험예 1에서 구한 폭 TCD 및 폭 BCD를 설명하기 위한 도이다.
도 11은 실험예 1 및 비교 실험예 1의 결과를 나타내는 그래프이다.
도 12는 실험예 2의 결과를 나타내는 그래프이다.
이하, 도면을 참조하여 다양한 실시형태에 대하여 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당하는 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
도 1은, 일 실시형태에 관한 피처리체를 처리하는 방법을 나타내는 흐름도이다. 도 1에 나타내는 방법 MT는, 텅스텐 함유막을 에칭하는 것을 포함하는 방법이다. 도 2는, 도 1에 나타내는 방법에 의하여 처리될 수 있는 피처리체의 일례를 나타내는 단면도이다. 도 2에 나타내는 피처리체(이하, "웨이퍼(W)"라고 하는 경우가 있음)는, 기판(SB), 피에칭층(EL), 텅스텐 함유막(WL), 및 마스크(MK)를 갖고 있다.
피에칭층(EL)은, 기판(SB) 상에 마련되어 있다. 피에칭층(EL)은, 예를 들면, 다결정 실리콘층이다. 텅스텐 함유막(WL)은, 피에칭층(EL) 상에 마련되어 있다. 텅스텐 함유막(WL)은, 텅스텐을 함유하는 막이다. 텅스텐 함유막(WL)은, 텅스텐만으로 형성된 텅스텐 단일막이어도 된다. 혹은, 텅스텐 함유막(WL)은, 텅스텐과 다른 원소로 형성된 막이어도 되고, 예를 들면, 텅스텐실리사이드(WSi)막, 질화 텅스텐(WN)막 등이어도 된다. 텅스텐 함유막(WL)은, 예를 들면, 100nm 이상의 막두께를 가질 수 있다. 마스크(MK)는, 텅스텐 함유막(WL) 상에 마련되어 있다. 마스크(MK)는, 텅스텐 함유막(WL)의 에칭에 대하여 내성을 갖는 재료로 형성되어 있다. 일례에서는, 마스크(MK)는, 산화 실리콘으로 형성되어 있다. 이 마스크(MK)는, 텅스텐 함유막(WL)에 전사되는 패턴을 갖고 있으며, 당해 마스크(MK)에는 홀과 같은 개구가 형성되어 있다. 마스크(MK)의 개구는, 예를 들면, 30nm의 폭을 가질 수 있다. 이와 같은 마스크(MK)의 패턴은, 예를 들면, 포토리소그래피 및 플라즈마 에칭에 의하여 형성하는 것이 가능하다. 이하, 이 웨이퍼(W)를 처리하는 경우를 예로 들어, 방법 MT에 대하여 설명한다.
방법 MT에서는, 공정 ST1에 있어서 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 준비된다. 도 3은, 도 1에 나타내는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치를 개략적으로 나타내는 도이다. 도 3에는, 플라즈마 처리 장치(10)의 종단면에 있어서의 구조가 개략적으로 나타나 있다. 플라즈마 처리 장치(10)는, 용량 결합형 플라즈마 에칭 장치이다. 플라즈마 처리 장치(10)는, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는, 대략 원통 형상을 가질 수 있다. 처리 용기(12)는, 예를 들면, 알루미늄으로 형성되어 있다. 처리 용기(12)의 내벽면에는, 양극 산화와 같은 처리가 실시되어 있다. 이 처리 용기(12)는, 접지되어 있다.
처리 용기(12)의 바닥부 상에는, 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는, 예를 들면, 절연 재료로 구성되어 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 처리 용기(12)의 바닥부로부터 연직 방향으로 뻗어 있다. 또, 처리 용기(12) 내에는, 재치대(PD)가 마련되어 있다. 재치대(PD)는, 지지부(14)에 의하여 지지되어 있다.
재치대(PD)는, 그 상면에 있어서 웨이퍼(W)를 지지하도록 구성되어 있다. 재치대(PD)는, 하부 전극(LE) 및 정전 척(ESC)을 갖고 있다. 하부 전극(LE)은, 제1 플레이트(18a) 및 제2 플레이트(18b)를 포함하고 있다. 제1 플레이트(18a) 및 제2 플레이트(18b)는, 예를 들면 알루미늄과 같은 금속으로 구성되어 있으며, 대략 원반 형상을 갖고 있다. 제2 플레이트(18b)는, 제1 플레이트(18a) 상에 마련되어 있고, 제1 플레이트(18a)에 전기적으로 접속되어 있다.
제2 플레이트(18b) 상에는, 정전 척(ESC)이 마련되어 있다. 정전 척(ESC)은, 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 간에 배치한 구조를 갖고 있다. 정전 척(ESC)의 전극에는, 직류 전원(22)이 스위치(23)를 통하여 전기적으로 접속되어 있다. 이 정전 척(ESC)은, 직류 전원(22)으로부터의 직류 전압에 의하여 발생한 쿨롱 힘 등의 정전력에 의하여 웨이퍼(W)를 흡착한다. 이로써, 정전 척(ESC)은, 웨이퍼(W)를 지지할 수 있다. 이 정전 척의 내부에는, 히터가 마련되어 있어도 된다.
제2 플레이트(18b)의 둘레 가장자리부 상에는, 웨이퍼(W)의 에지 및 정전 척(ESC)을 감싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은, 에칭 대상의 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있으며, 예를 들면, 석영으로 구성될 수 있다.
제2 플레이트(18b)의 내부에는, 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는, 온도 조절 기구를 구성하고 있다. 냉매 유로(24)에는, 처리 용기(12)의 외부에 마련된 칠러 유닛으로부터 배관(26a)을 통하여 냉매가 공급된다. 냉매 유로(24)에 공급된 냉매는, 배관(26b)을 통하여 칠러 유닛으로 되돌아간다. 이와 같이, 냉매 유로(24)에는, 냉매가 순환하도록, 공급된다. 이 냉매의 온도를 제어함으로써, 정전 척(ESC)에 의하여 지지된 웨이퍼(W)의 온도가 제어된다.
또, 플라즈마 처리 장치(10)에는, 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은, 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(ESC)의 상면과 웨이퍼(W)의 이면 사이에 공급한다.
또, 플라즈마 처리 장치(10)는, 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 재치대(PD)의 상방에 있어서, 당해 재치대(PD)와 대향 배치되어 있다. 하부 전극(LE)과 상부 전극(30)은, 서로 대략 평행하게 마련되어 있다. 이들 상부 전극(30)과 재치대(PD)의 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 제공되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 통하여, 처리 용기(12)의 상부에 지지되어 있다. 상부 전극(30)은, 천판(34) 및 천판 지지체(36)를 포함할 수 있다. 천판(34)은 처리 공간(S)에 면하여 있고, 당해 천판(34)에는 복수의 가스 토출 구멍(34a)이 마련되어 있다. 이 천판(34)은, 실리콘 또는 석영으로 형성될 수 있다.
천판 지지체(36)는, 천판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 천판 지지체(36)는, 수냉 구조를 가질 수 있다. 천판 지지체(36)의 내부에는, 가스 확산실(36a)이 마련되어 있다. 이 가스 확산실(36a)로부터는, 가스 토출 구멍(34a)과 연통하는 복수의 가스 통류 구멍(36b)이 하방으로 뻗어 있다. 또, 천판 지지체(36)에는, 가스 확산실(36a)에 처리 가스를 유도하는 가스 도입구(36c)가 형성되어 있고, 이 가스 도입구(36c)에는, 가스 공급관(38)이 접속되어 있다.
가스 공급관(38)에는, 밸브군(42) 및 유량 제어기군(44)을 통하여, 가스 소스군(40)이 접속되어 있다. 가스 소스군(40)은, 복수의 가스 소스를 갖고 있다. 플라즈마 처리 장치(10)는, 복수의 가스 소스로부터 제1 처리 가스, 제2 처리 가스, 제3 처리 가스, 및 피에칭층(EL)의 에칭을 위한 제4 처리 가스를 선택적으로 공급하도록 구성되어 있다.
제1 처리 가스는, 염소를 함유한다. 일 실시형태에서는, 제1 처리 가스는, 염소(Cl2) 가스를 포함한다. 또, 제1 처리 가스는, 질소(N2) 가스 및/또는 산소 가스를 더 포함할 수 있다. 제2 처리 가스는, 불소를 함유한다. 일 실시형태에서는, 제2 처리 가스는, 플루오로카본 가스 및 3불화 질소 가스 중 적어도 한쪽을 포함한다. 플루오로카본 가스는, 예를 들면, CF4 가스이다. 또, 제2 처리 가스는, 산소(O2) 가스를 더 포함할 수 있다. 제3 처리 가스는, 산소를 함유한다. 일 실시형태에서는, 제3 처리 가스는, 산소 가스를 포함한다. 또, 제3 처리 가스는, 질소 가스를 더 포함할 수 있다. 제4 처리 가스는, 일 실시형태에서는, 브로민화 수소 가스를 포함한다.
이들 처리 가스를 공급하기 위하여, 가스 소스군(40)의 복수의 가스 소스는, 염소 가스, 질소 가스, 플루오로카본 가스, 3불화 질소 가스, 산소 가스, 및 브로민화 수소 가스 각각의 가스 소스를 포함한다. 또, 복수의 가스 소스는, He 가스, Ne 가스, Ar 가스, Kr 가스, Xe 가스와 같은 희가스의 소스를 더 포함하고 있어도 된다.
밸브군(42)은 복수의 밸브를 포함하고 있으며, 유량 제어기군(44)은 매스 플로우 컨트롤러와 같은 복수의 유량 제어기를 포함하고 있다. 가스 소스군(40)의 복수의 가스 소스는 각각, 밸브군(42)의 대응의 밸브 및 유량 제어기군(44)의 대응의 유량 제어기를 통하여, 가스 공급관(38)에 접속되어 있다.
또, 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 증착 실드(46)가 착탈 가능하게 마련되어 있다. 증착 실드(46)는, 지지부(14)의 외주에도 마련되어 있다. 증착 실드(46)는, 처리 용기(12)에 에칭 부생물(증착)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 바닥부측, 또한, 지지부(14)와 처리 용기(12)의 측벽의 사이에는 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는, 예를 들면, 알루미늄으로 형성되어 있고, 그 표면에는, 산화 이트륨과 같은 세라믹의 피복이 실시되어 있다. 배기 플레이트(48)에는, 다수의 관통 구멍이 형성되어 있다. 이 배기 플레이트(48)의 하방에 있어서, 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는, 배기관(52)을 통하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는, 압력 조정 밸브, 및 터보 분자 펌프와 같은 진공 펌프를 갖고 있다. 배기 장치(50)는, 처리 용기(12) 내의 공간을 원하는 진공도까지 감압할 수 있다. 또, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입 출구(12g)가 마련되어 있으며, 이 반입 출구(12g)는 게이트 밸브(54)에 의하여 개폐 가능하게 되어 있다.
또, 플라즈마 처리 장치(10)는, 제1 고주파 전원(62) 및 제2 고주파 전원(64)을 더 구비하고 있다. 제1 고주파 전원(62)은, 플라즈마 생성용 고주파를 발생시키는 전원이며, 27MHz~100MHz의 주파수, 일례에 있어서는 100MHz의 고주파를 발생시킨다. 제1 고주파 전원(62)은, 정합기(66)를 통하여 하부 전극(LE)에 접속되어 있다. 정합기(66)는, 제1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로를 갖고 있다.
일 실시형태에서는, 제1 고주파 전원(62)은, 고주파를 연속적으로 하부 전극(LE)에 공급할 수 있다. 즉, 제1 고주파 전원(62)은, 연속파인 고주파를 하부 전극(LE)에 공급할 수 있다. 또, 제1 고주파 전원(62)은, 펄스 변조된 고주파를 하부 전극(LE)에 공급할 수 있다. 즉, 제1 고주파 전원(62)은, 고주파의 파워를 제1 파워와 당해 제1 파워보다 낮은 제2 파워로 교대로 전환할 수 있다. 예를 들면, 제2 파워는, 0W일 수 있다. 이 펄스 변조의 변조 주파수는, 예를 들면, 0.1kHz 이상 100kHz 이하의 주파수이다. 또, 펄스 변조의 일주기에 대하여 고주파가 제1 파워를 갖는 기간의 비, 즉 듀티비는, 5% 이상 90% 이하의 비이다.
제2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 고주파 바이어스를 발생시키는 전원이며, 400kHz~13.56MHz의 범위 내의 주파수, 일례에 있어서는 13.56MHz의 고주파 바이어스를 발생시킨다. 제2 고주파 전원(64)은, 정합기(68)를 통하여 하부 전극(LE)에 접속되어 있다. 정합기(68)는, 제2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(LE)측)의 입력 임피던스를 정합시키기 위한 회로를 갖고 있다. 이 일 실시형태에 있어서는, 제2 고주파 전원(64)은, 제1 고주파 전원(62)과 마찬가지로, 연속파인 고주파 바이어스를 하부 전극(LE)에 공급해도 되고, 혹은 펄스 변조된 고주파 바이어스를 하부 전극(LE)에 공급해도 된다.
일 실시형태에 있어서는, 플라즈마 처리 장치(10)는, 제어부(Cnt)를 추가로 구비할 수 있다. 이 제어부(Cnt)는, 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위하여 커맨드의 입력 조작 등을 행할 수 있고, 또 표시 장치에 의하여, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한, 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의하여 제어하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉, 처리 레시피가 격납된다. 일 실시형태에서는, 제어부(Cnt)는, 방법 MT의 실시를 위한 처리 레시피에 근거하여, 플라즈마 처리 장치(10)의 각 부를 제어할 수 있다.
재차 도 1을 참조하여, 방법 MT에 대하여 설명한다. 이하의 설명에서는, 플라즈마 처리 장치(10)를 이용하여 실시되는 예에 따라, 방법 MT를 설명한다. 또, 이하의 설명에서는, 도 1에 더하여, 도 4~도 9를 참조한다. 도 4~도 9는, 도 1에 나타내는 방법의 일 공정의 실행 후의 피처리체의 상태를 나타내는 단면도이다.
상술한 바와 같이, 방법 MT의 공정 ST1에서는, 플라즈마 처리 장치(10)의 처리 용기(12) 내에 웨이퍼(W)가 준비된다. 구체적으로는, 웨이퍼(W)가 처리 용기(12) 내에 반입되어, 정전 척(ESC) 상에 재치된다. 그런 후에, 정전 척(ESC)에 의하여 웨이퍼(W)는 지지된다.
이어서, 방법 MT에서는, 각각이 공정 ST2, 공정 ST3, 및 공정 ST4를 포함하는 복수 회의 시퀀스(SQ)가 실행된다. 공정 ST2에서는, 처리 용기(12) 내에 있어서 제1 처리 가스의 플라즈마가 생성된다. 구체적으로, 공정 ST2에서는, 가스 소스군(40)으로부터 제1 처리 가스가 처리 용기(12) 내에 소정의 유량으로 공급된다. 또, 배기 장치(50)에 의하여 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급되고, 제2 고주파 전원으로부터의 고주파 바이어스가, 하부 전극(LE)에 공급된다. 또한, 제1 고주파 전원(62)으로부터는, 연속파인 고주파가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파가 하부 전극(LE)에 공급되어도 된다. 또, 제2 고주파 전원(64)으로부터는, 연속파인 고주파 바이어스가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파 바이어스가 하부 전극(LE)에 공급되어도 된다.
상술한 바와 같이, 제1 처리 가스는, 염소를 함유하고 있다. 공정 ST2에서는, 도 4에 나타내는 바와 같이, 텅스텐과 염소가 반응하여, 마스크(MK)의 개구로부터 노출되어 있는 부분에 있어서 텅스텐 함유막(WL)이 에칭된다. 공정 ST2의 에칭에서는, 염소와 텅스텐의 반응 생성물, 즉, 염화 텅스텐(예를 들면, WCl6)이 생성된다. 생성된 반응 생성물(CW)은, 도 4에 나타내는 바와 같이, 웨이퍼(W)의 표면, 특히, 텅스텐 함유막(WL)의 표면에 부착된다. 그 결과, 공정 ST2의 에칭에 의하여 텅스텐 함유막(WL)에 형성되는 개구의 형상은 테이퍼 형상이 된다.
계속되는 공정 ST3에서는, 처리 용기(12) 내에 있어서 제2 처리 가스의 플라즈마가 생성된다. 구체적으로, 공정 ST3에서는, 가스 소스군(40)으로부터 제2 처리 가스가 처리 용기(12) 내에 소정의 유량으로 공급된다. 또, 배기 장치(50)에 의하여 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급되고, 제2 고주파 전원으로부터의 고주파 바이어스가, 하부 전극(LE)에 공급된다. 또한, 제1 고주파 전원(62)으로부터는, 연속파인 고주파가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파가 하부 전극(LE)에 공급되어도 된다. 또, 제2 고주파 전원(64)으로부터는, 연속파인 고주파 바이어스가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파 바이어스가 하부 전극(LE)에 공급되어도 된다.
상술한 바와 같이, 제2 처리 가스는, 불소를 함유하고 있다. 공정 ST3에서는, 도 5에 나타내는 바와 같이, 반응 생성물(CW), 즉 염화 텅스텐과 불소의 활성종이 반응하여, 반응 생성물(CW)이 에칭된다. 또, 불소의 활성종과 텅스텐의 반응에 의하여, 텅스텐 함유막(WL)이 추가로 에칭된다. 공정 ST3의 에칭에서는, 불화 텅스텐(예를 들면, WF6) 및 염소가 생성된다. 불화 텅스텐은, 염화 텅스텐의 증기압보다 높은 증기압을 갖는다. 즉, 불화 텅스텐은 염화 텅스텐에 비하여 높은 휘발성을 갖고 있다. 따라서, 생성된 불화 텅스텐은 기체 상태가 되어, 생성된 염소와 함께 용이하게 배기된다. 따라서, 도 5에 나타내는 바와 같이 수직성이 높은 개구가 텅스텐 함유막(WL)에 형성된다.
계속되는 공정 ST4에서는, 처리 용기(12) 내에 있어서 제3 처리 가스의 플라즈마가 생성된다. 구체적으로, 공정 ST4에서는, 가스 소스군(40)으로부터 제3 처리 가스가 처리 용기(12) 내에 소정의 유량으로 공급된다. 또, 배기 장치(50)에 의하여 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급되고, 제2 고주파 전원으로부터의 고주파 바이어스가, 하부 전극(LE)에 공급된다. 또한, 제1 고주파 전원(62)으로부터는, 연속파인 고주파가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파가 하부 전극(LE)에 공급되어도 된다. 또, 제2 고주파 전원(64)으로부터는, 연속파인 고주파 바이어스가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파 바이어스가 하부 전극(LE)에 공급되어도 된다.
상술한 바와 같이, 제3 처리 가스는, 산소를 함유하고 있다. 공정 ST4에서는, 도 6에 나타내는 바와 같이, 텅스텐 함유막(WL)의 표면, 즉, 에칭에 의하여 텅스텐 함유막(WL)에 형성된 개구를 구획 형성하는 벽면이 산화되어, 산화막(OF)이 형성된다.
도 1에 나타내는 바와 같이, 방법 MT에서는, 계속되는 공정 STJ에 있어서 정지 조건이 만족되는지 아닌지가 판정된다. 정지 조건은, 예를 들면, 시퀀스(SQ)의 실행 횟수가 소정 횟수에 달해 있을 때 만족되는 것으로 판정된다. 공정 STJ에 있어서 정지 조건이 만족되지 않는다고 판정되면, 재차 시퀀스(SQ)가 실행된다.
그리고, 공정 ST2에서는, 염소 이온의 인입의 효과에 의하여, 도 7에 나타내는 바와 같이, 개구를 구획 형성하는 바닥면의 산화막(OF)이 개구를 구획 형성하는 측벽면의 산화막(OF)에 대하여 우선적으로 에칭된다. 또, 텅스텐 함유막(WL)이 추가로 에칭되어, 반응 생성물(CW)이 텅스텐 함유막(WL)의 표면에 부착된다. 그런 후에, 계속되는 공정 ST3 및 공정 ST4가 추가로 실행된다.
공정 STJ에 있어서 정지 조건이 만족되는 것으로 판정되면, 시퀀스(SQ)의 실행이 완료된다. 시퀀스(SQ)의 실행의 완료 시에는, 도 8에 나타내는 바와 같이, 텅스텐 함유막(WL)에 피에칭층(EL)의 표면을 노출시키는 개구가 형성된다.
방법 MT에서는, 이어서, 공정 ST5가 실행된다. 공정 ST5에서는, 피에칭층(EL)이 에칭된다. 이로 인하여, 처리 용기(12) 내에 있어서 제4 처리 가스의 플라즈마가 생성된다. 구체적으로, 공정 ST5에서는, 가스 소스군(40)으로부터 제4 처리 가스가 처리 용기(12) 내에 소정의 유량으로 공급된다. 또, 배기 장치(50)에 의하여 처리 용기(12) 내의 압력이 소정의 압력으로 설정된다. 또, 제1 고주파 전원(62)으로부터의 고주파가 하부 전극(LE)에 공급되고, 제2 고주파 전원으로부터의 고주파 바이어스가, 하부 전극(LE)에 공급된다. 또한, 제1 고주파 전원(62)으로부터는, 연속파인 고주파가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파가 하부 전극(LE)에 공급되어도 된다. 또, 제2 고주파 전원(64)으로부터는, 연속파인 고주파 바이어스가 하부 전극(LE)에 공급되어도 되고, 혹은 펄스 변조된 고주파 바이어스가 하부 전극(LE)에 공급되어도 된다.
이 공정 ST5의 실행의 결과, 도 9에 나타내는 바와 같이, 텅스텐 함유막(WL)의 개구로부터 노출되어 있는 부분에 있어서, 피에칭층(EL)이 에칭된다.
이러한 방법 MT에서는, 공정 ST2에서 생성된 염화 텅스텐으로부터 휘발하기 쉬운 불화 텅스텐이 공정 ST3에서 형성된다. 따라서, 에칭의 반응 생성물이 용이하게 배기된다. 또, 공정 ST4에 있어서 개구를 구획 형성하는 텅스텐 함유막(WL)의 벽면에 산화막(OF)이 형성되고, 계속되는 공정 ST2에서는, 개구를 구획 형성하는 바닥면의 산화막(OF)이 우선적으로 에칭된다. 즉, 개구를 구획 형성하는 측벽면의 산화막(OF)은 유지된다. 따라서, 텅스텐 함유막(WL)에 형성되는 개구가 가로방향으로 넓어지는 것이 억제된다. 이와 같은 원리에 근거하는 방법 MT에 의하면, 높은 수직성을 갖는 개구를 텅스텐 함유막(WL)에 형성하는 것이 가능해진다.
방법 MT의 일 실시형태에서는, 적어도 공정 ST3의 실행 중, 처리 용기(12) 내의 공간의 압력은, 20mTorr(2.666Pa) 이하의 압력으로 설정된다. 이러한 압력에서 시퀀스(SQ)가 실행됨으로써, 공정 ST3에서 생성되는 불화 텅스텐의 배기가 촉진된다. 또한, 공정 ST2의 실행 중에 있어서도, 처리 용기(12) 내의 공간의 압력은, 20mTorr(2.666Pa) 이하의 압력으로 설정되어도 된다.
또, 방법 MT의 일 실시형태에서는, 시퀀스(SQ)의 실행 중, 웨이퍼(W)의 온도는 50℃ 이상의 온도로 설정되어도 된다. 이러한 온도로 웨이퍼(W)의 온도가 설정됨으로써, 불화 텅스텐의 기화가 촉진되어, 불화 텅스텐의 배기가 더 촉진된다. 그 결과, 더 높은 수직성을 갖는 개구를 텅스텐 함유막(WL)에 형성하는 것이 가능해진다.
이상, 다양한 실시형태에 대하여 설명했지만, 상술한 실시형태에 한정되지 않고 다양한 변형 양태를 구성 가능하다. 예를 들면, 상술한 플라즈마 처리 장치(10)는, 하부 전극(LE)에 제1 고주파 전원(62)으로부터의 고주파가 공급되는 구성을 갖고 있는데, 제1 고주파 전원(62)으로부터의 고주파는, 상부 전극(30)에 공급되어도 된다. 또, 방법 MT의 실시에는, 플라즈마 처리 장치(10) 이외의 임의의 플라즈마 처리 장치가 이용되어도 된다. 예를 들면, 유도 결합형의 플라즈마 처리 장치, 또는 마이크로파와 같은 표면파를 이용하는 플라즈마 처리 장치가, 방법 MT의 실시에 이용되어도 된다.
이하, 방법 MT의 평가를 위하여 행한 실험예에 대하여 설명한다. 또한, 본 명세서의 개시 내용은, 실험예에 한정되는 것은 아니다.
(실험예 1)
실험예 1에서는, 도 2에 나타낸 구성의 복수 매의 웨이퍼를 준비했다. 구체적으로는, 300nm의 막두께를 갖는 텅스텐 함유막(WL), 및 30nm의 홀을 갖는 마스크(MK)를 갖는 복수 매의 웨이퍼를 준비했다. 텅스텐 함유막(WL)은, 텅스텐만으로 형성된 단일막이었다. 실험예 1에서는, 플라즈마 처리 장치(10)를 이용하여 방법 MT를 하기에 나타내는 조건으로 실행하여, 준비한 복수 매의 웨이퍼의 텅스텐 함유막(WL)에 홀을 형성했다. 또한, 실험예 1에서는, 복수 매의 웨이퍼의 각각에 대한 시퀀스(SQ)의 실행 횟수를 조정하여, 복수 매의 웨이퍼의 텅스텐 함유막(WL)에, 서로 깊이가 다른 홀을 형성했다.
<실험예 1의 공정 ST2의 조건>
·처리 용기(12) 내의 압력: 10mTorr(1.333Pa)
·제1 고주파 전원(62)의 고주파: 100MHz
·제1 고주파 전원(62)의 고주파의 펄스 변조 주파수: 50kHz
·제1 고주파 전원(62)의 고주파의 펄스 변조의 듀티비: 50%
·제2 고주파 전원(64)의 고주파 바이어스(연속파): 13.56MHz
·염소 가스의 유량: 160sccm
·질소 가스의 유량: 50sccm
·산소 가스의 유량: 30sccm
·웨이퍼의 온도: 50℃
·처리 시간: 6초
<실험예 1의 공정 ST3의 조건>
·처리 용기(12) 내의 압력: 15mTorr(2Pa)
·제1 고주파 전원(62)의 고주파: 100MHz
·제1 고주파 전원(62)의 고주파의 펄스 변조 주파수: 10kHz
·제1 고주파 전원(62)의 고주파의 펄스 변조의 듀티비: 50%
·제2 고주파 전원(64)의 고주파 바이어스(연속파): 13.56MHz
·3불화 질소 가스의 유량: 15sccm
·CF4 가스의 유량: 30sccm
·산소 가스의 유량: 50sccm
·웨이퍼의 온도: 50℃
·처리 시간: 5.5초
<실험예 1의 공정 ST4의 조건>
·처리 용기(12) 내의 압력: 100mTorr(13.33Pa)
·제1 고주파 전원(62)의 고주파(연속파): 100MHz
·제2 고주파 전원(64)의 고주파 바이어스(연속파): 13.56MHz
·산소 가스의 유량: 800sccm
·질소 가스의 유량: 100sccm
·웨이퍼의 온도: 50℃
·처리 시간: 5초
또, 비교를 위하여 비교 실험예 1을 행했다. 비교 실험예 1에서는, 실험예 1의 웨이퍼와 동일한 복수 매의 웨이퍼를 준비했다. 비교 실험예 1에서는, 준비한 복수 매의 웨이퍼의 텅스텐 함유막(WL)에 홀을 형성하는 처리를, 플라즈마 처리 장치(10)를 이용하여 하기에 나타내는 조건으로, 행했다. 또한, 비교 실험예 1에서는, 처리 시간을 조정하여, 복수 매의 웨이퍼의 텅스텐 함유막(WL)에, 서로 깊이가 다른 홀을 형성했다.
<비교 실험예 1의 처리의 조건>
·처리 용기(12) 내의 압력: 10mTorr(1.333Pa)
·제1 고주파 전원(62)의 고주파(연속파): 100MHz
·제2 고주파 전원(64)의 고주파 바이어스: 13.56MHz
·제2 고주파 전원(64)의 고주파 바이어스의 펄스 변조 주파수: 10kHz
·제2 고주파 전원(64)의 고주파 바이어스의 펄스 변조의 듀티비: 50%
·염소 가스의 유량: 185sccm
·웨이퍼의 온도: 60℃
·처리 시간: 120초
그리고, 도 10에 나타내는 바와 같이, 실험예 1 및 비교 실험예 1의 처리 후의 각 웨이퍼의 텅스텐 함유막(WL)의 개구의 상부의 폭 TCD, 및 개구의 바닥부의 폭 BCD를 측정했다. 또한, 폭 BCD는, 텅스텐 함유막(WL)에 형성한 개구의 바닥면으로부터 30nm 상방에 있어서의 당해 개구의 폭으로 했다. 그리고, 각 웨이퍼의 텅스텐 함유막(WL)에 형성한 개구에 대하여, BCD/TCD를 산출했다. 도 11의 그래프에 결과를 나타낸다. 도 11의 그래프의 가로축은, 텅스텐 함유막(WL)에 형성된 홀의 깊이 방향에 있어서의 BCD의 계측 위치를 나타내고 있고, 세로축은, BCD/TCD를 나타내고 있다. BCD/TCD는, 그 값이 1에 가까울수록, 수직성이 높은 홀이 형성되어 있는 것을 나타내는 파라미터이다. 도 11에 나타내는 바와 같이, 비교 실험예 1, 즉, 염소 가스를 이용한 에칭에서는, 텅스텐 함유막(WL)에 형성된 개구의 BCD/TCD가 1보다 상당히 작았다. 즉, 비교 실험예 1에서는, 수직성이 낮은, 테이퍼 형상의 개구가 형성되어 있었다. 한편, 실험예 1에서는, BCD/TCD가 1에 가까운 값이었다. 따라서, 실험예 1에서는, 텅스텐 함유막(WL)에 수직성이 높은 홀이 형성되었다. 따라서, 방법 MT에서는, 텅스텐 함유막(WL)에 수직성이 높은 홀을 형성하는 것이 가능한 것이 확인되었다.
(실험예 2)
실험예 2에서는, 실험예 1의 웨이퍼와 동일한 복수 매의 웨이퍼를 준비했다. 실험예 2에서는, 플라즈마 처리 장치(10)를 이용하여 방법 MT를 하기에 나타내는 조건으로 실행하여, 준비한 복수 매의 웨이퍼의 텅스텐 함유막(WL)에 홀을 형성했다. 또한, 실험예 2에서는, 시퀀스(SQ)의 실행 시의 복수 매의 웨이퍼 각각의 온도로서, 서로 다른 온도를 설정했다.
<시퀀스(SQ)의 조건>
·시퀀스(SQ)의 실행 횟수: 12회
<실험예 1의 공정 ST2의 조건>
·처리 용기(12) 내의 압력: 10mTorr(1.333Pa)
·제1 고주파 전원(62)의 고주파: 100MHz
·제1 고주파 전원(62)의 고주파의 펄스 변조 주파수: 50kHz
·제1 고주파 전원(62)의 고주파의 펄스 변조의 듀티비: 50%
·제2 고주파 전원(64)의 고주파 바이어스(연속파): 13.56MHz
·염소 가스의 유량: 160sccm
·질소 가스의 유량: 50sccm
·산소 가스의 유량: 30sccm
·처리 시간: 6초
<실험예 1의 공정 ST3의 조건>
·처리 용기(12) 내의 압력: 15mTorr(2Pa)
·제1 고주파 전원(62)의 고주파: 100MHz
·제1 고주파 전원(62)의 고주파의 펄스 변조 주파수: 10kHz
·제1 고주파 전원(62)의 고주파의 펄스 변조의 듀티비: 50%
·제2 고주파 전원(64)의 고주파 바이어스(연속파): 13.56MHz
·3불화 질소 가스의 유량: 15sccm
·CF4 가스의 유량: 30sccm
·산소 가스의 유량: 50sccm
·처리 시간: 5.5초
<실험예 1의 공정 ST4의 조건>
·처리 용기(12) 내의 압력: 100mTorr(13.33Pa)
·제1 고주파 전원(62)의 고주파(연속파): 100MHz
·제2 고주파 전원(64)의 고주파 바이어스(연속파): 13.56MHz
·산소 가스의 유량: 800sccm
·질소 가스의 유량: 100sccm
·처리 시간: 5초
그리고, 복수 매의 웨이퍼의 텅스텐 함유막(WL)에 형성한 개구에 대하여, BCD/TCD를 산출했다. 도 12의 그래프에 그 결과를 나타낸다. 도 12에 나타내는 그래프의 가로축은, 시퀀스(SQ)의 실행 시의 웨이퍼의 온도를 나타내고 있고, 세로축은, BCD/TCD를 나타내고 있다. 도 12에 나타내는 바와 같이, 시퀀스(SQ)의 실행 시의 웨이퍼의 온도가 50℃ 이상인 경우에, BCD/TCD가 대략 0.9 또는 그보다 큰 값으로 되어 있었다. 따라서, 시퀀스(SQ)의 실행 시의 웨이퍼의 온도가 50℃ 이상인 경우에, 보다 수직성이 높은 홀이 형성되는 것이 확인되었다.
10…플라즈마 처리 장치
12…처리 용기
PD…재치대
LE…하부 전극
ESC…정전 척
30…상부 전극
40…가스 소스군
50…배기 장치
62…제1 고주파 전원
64…제2 고주파 전원
Cnt…제어부
W…웨이퍼
WL…텅스텐 함유막
EL…피에칭층
MK…마스크

Claims (10)

  1. 텅스텐 함유막, 및 상기 텅스텐 함유막 상에 마련된 마스크를 갖는 피처리체를 처리하는 방법으로서,
    상기 피처리체를 플라즈마 처리 장치의 처리 용기 내에 준비하는 공정과,
    상기 처리 용기 내에서 염소를 함유하는 제1 처리 가스의 플라즈마를 생성하는 공정으로서, 상기 제1 처리 가스의 플라즈마에 의해 상기 텅스텐 함유막이 에칭되고, 상기 피처리체 상에 염화 텅스텐을 포함하는 반응 생성물이 형성되는 공정과,
    상기 처리 용기 내에서 불소를 함유하는 제2 처리 가스의 플라즈마를 생성하는 공정으로서, 상기 제2 처리 가스의 플라즈마에 의해 상기 반응 생성물이 에칭되는 공정과,
    상기 처리 용기 내에서 산소를 함유하는 제3 처리 가스의 플라즈마를 생성하는 공정으로서, 상기 제3 처리 가스의 플라즈마에 의해 상기 텅스텐 함유막의 표면을 산화시키는 공정
    을 포함하고,
    각각이, 제1 처리 가스의 플라즈마를 생성하는 상기 공정, 제2 처리 가스의 플라즈마를 생성하는 상기 공정, 및 제3 처리 가스의 플라즈마를 생성하는 상기 공정을 포함하는 복수 회의 시퀀스가 실행되는, 방법.
  2. 청구항 1에 있어서,
    상기 복수 회의 시퀀스에 있어서, 상기 피처리체의 온도가 50℃ 이상의 온도로 설정되는, 방법.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 처리 가스는 염소 가스를 포함하는, 방법.
  4. 청구항 3에 있어서,
    상기 제1 처리 가스는 질소 가스 및/또는 산소 가스를 더 포함하는, 방법.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 제2 처리 가스는 플루오로카본 가스 및 3불화 질소 가스 중 적어도 한쪽을 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 제2 처리 가스는 산소 가스를 더 포함하는, 방법.
  7. 청구항 1 또는 청구항 2에 있어서,
    상기 제3 처리 가스는 산소 가스를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 제3 처리 가스는 질소 가스를 더 포함하는, 방법.
  9. 청구항 1 또는 청구항 2에 있어서,
    제2 처리 가스의 플라즈마를 생성하는 상기 공정에 있어서, 상기 처리 용기 내의 공간의 압력이 2.666Pa 이하의 압력으로 설정되는, 방법.
  10. 청구항 1 또는 청구항 2에 있어서,
    상기 피처리체는, 다결정 실리콘층을 더 가지며, 상기 텅스텐 함유막은 상기 다결정 실리콘층 상에 마련되어 있고,
    상기 다결정 실리콘층을 에칭하는 공정을 더 포함하는,
    방법.
KR1020160055168A 2015-05-11 2016-05-04 피처리체를 처리하는 방법 KR102363050B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2015-096279 2015-05-11
JP2015096279A JP6502160B2 (ja) 2015-05-11 2015-05-11 被処理体を処理する方法

Publications (2)

Publication Number Publication Date
KR20160132769A KR20160132769A (ko) 2016-11-21
KR102363050B1 true KR102363050B1 (ko) 2022-02-16

Family

ID=57277829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160055168A KR102363050B1 (ko) 2015-05-11 2016-05-04 피처리체를 처리하는 방법

Country Status (5)

Country Link
US (1) US9716014B2 (ko)
JP (1) JP6502160B2 (ko)
KR (1) KR102363050B1 (ko)
CN (1) CN106158619B (ko)
TW (1) TWI703630B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6895352B2 (ja) * 2017-09-12 2021-06-30 東京エレクトロン株式会社 被加工物を処理する方法
US10872761B2 (en) * 2018-06-25 2020-12-22 Mattson Technology Inc. Post etch defluorination process
JP7220603B2 (ja) * 2019-03-20 2023-02-10 東京エレクトロン株式会社 膜をエッチングする方法及びプラズマ処理装置
JP7257088B1 (ja) * 2022-03-24 2023-04-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003257936A (ja) 2002-03-07 2003-09-12 Hitachi High-Technologies Corp 半導体素子の製造方法
KR100593826B1 (ko) * 2001-04-19 2006-06-28 동경 엘렉트론 주식회사 드라이 에칭 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6933243B2 (en) * 2002-02-06 2005-08-23 Applied Materials, Inc. High selectivity and residue free process for metal on thin dielectric gate etch application
JP4783169B2 (ja) * 2006-02-13 2011-09-28 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7754610B2 (en) * 2006-06-02 2010-07-13 Applied Materials, Inc. Process for etching tungsten silicide overlying polysilicon particularly in a flash memory
WO2009139282A1 (en) * 2008-05-12 2009-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP5713808B2 (ja) * 2010-07-09 2015-05-07 東京エレクトロン株式会社 プラズマ処理方法及び半導体装置の製造方法
JP6153755B2 (ja) 2013-04-03 2017-06-28 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593826B1 (ko) * 2001-04-19 2006-06-28 동경 엘렉트론 주식회사 드라이 에칭 방법
JP2003257936A (ja) 2002-03-07 2003-09-12 Hitachi High-Technologies Corp 半導体素子の製造方法

Also Published As

Publication number Publication date
TWI703630B (zh) 2020-09-01
JP2016213339A (ja) 2016-12-15
TW201642341A (zh) 2016-12-01
US9716014B2 (en) 2017-07-25
CN106158619A (zh) 2016-11-23
KR20160132769A (ko) 2016-11-21
US20160336197A1 (en) 2016-11-17
JP6502160B2 (ja) 2019-04-17
CN106158619B (zh) 2019-11-05

Similar Documents

Publication Publication Date Title
TWI664676B (zh) Etching method
KR102356211B1 (ko) 에칭 방법
JP6230954B2 (ja) エッチング方法
US20220051904A1 (en) Etching method
KR102513051B1 (ko) 에칭 방법
CN110544628A (zh) 对膜进行蚀刻的方法和等离子体处理装置
KR102363050B1 (ko) 피처리체를 처리하는 방법
US10580655B2 (en) Plasma etching method for selectively etching silicon oxide with respect to silicon nitride
US10553442B2 (en) Etching method
JP6578145B2 (ja) エッチング方法
WO2017199946A1 (ja) エッチング方法
CN112908844A (zh) 对膜进行蚀刻的方法和等离子体处理装置
US9754797B2 (en) Etching method for selectively etching silicon oxide with respect to silicon nitride

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right