KR102294202B1 - 발광 디바이스들에서의 효율적인 전자 및 정공 차단을 위한 변형된 AlGaInP 층들 - Google Patents

발광 디바이스들에서의 효율적인 전자 및 정공 차단을 위한 변형된 AlGaInP 층들 Download PDF

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Abstract

발광 디바이스가 개시된다. 발광 디바이스는 자신의 적어도 일부가 인장 변형을 갖도록 배열된 전자 차단 층, 자신의 적어도 일부가 압축 변형을 갖도록 배열된 정공 차단 층; 및 정공 차단 층과 전자 차단 층 사이에 배치된 활성 층을 포함한다.

Description

발광 디바이스들에서의 효율적인 전자 및 정공 차단을 위한 변형된 AlGaInP 층들
관련 출원들과의 상호 참조
본원은 2017년 7월 28일자 출원된 미국 특허 출원 번호 15/662,952호, 및 2018년 1월 18일자 출원된 유럽 특허 출원 번호 18152290.5호를 우선권 주장하고, 이들 출원의 내용들은 본원에 참조로 포함된다.
본 개시내용은 발광 디바이스들, 보다 구체적으로 발광 디바이스들에서의 효율적인 전자 및 정공 차단을 위한 변형된 AlGaInP 층들에 관한 것이다.
발광 다이오드들("LED들")은 일반적으로 다양한 응용들에서 광원들로서 사용되고 있다. LED의 주 기능 부분은 반대 도전형들(p형 및 n형)의 2개의 주입 층들, 및 캐리어들의 주입이 일어나는 방사적 재조합을 위한 발광 활성 층을 포함하는 반도체 칩일 수 있다. 활성 층뿐만 아니라, 주입 층들의 조성물은 원하는 파장에 의해 변화할 수 있다. 적색 내지 호박색 가시 파장들에서의 발광들을 위해, (AlxGa1-x)1-yInyP 합금 계로부터의 재료들이 사용될 수 있다.
본 개시내용의 양태들에 따르면, 전자 차단 층, 정공 차단 층, 및 정공 차단 층과 전자 차단 층 사이에 배치된 활성 층을 포함하는 발광 디바이스가 개시된다. 발광 디바이스는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 기타 적합한 유형의 재료로 형성될 수 있다. 일부 구현들에서, 정공 차단 층의 적어도 일부는 압축 변형을 갖도록 배열될 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, 활성 층은 인장 변형을 갖도록 배열된 제1 장벽 층, 인장 변형을 갖도록 배열된 제2 장벽 층, 및 제1 장벽 층과 제2 장벽 층 사이에 배치된 우물 층을 포함하는 적어도 하나의 우물 구조를 구비할 수 있다.
첨부 도면들과 함께 예로서 주어진, 다음의 설명으로부터 더 상세한 이해가 될 수 있고, 도면들 내의 유사한 참조 번호들은 유사한 요소들을 표시한다.
도 1은 본 개시내용의 양태들에 따른, 발광 디바이스의 예의 단면도이고;
도 2는 본 개시내용의 양태들에 따른, 도 1의 발광 디바이스의 에너지 대역도이고;
도 3은 본 개시내용의 양태들에 따른, 발광 디바이스의 예의 단면도이고;
도 4는 본 개시내용의 양태들에 따른, 도 3의 발광 디바이스의 에너지 대역도이고;
도 5는 본 개시내용의 양태들에 따른, 발광 디바이스의 예의 단면도이고;
도 6은 본 개시내용의 양태들에 따른, 발광 디바이스의 예의 단면도이고;
도 7은 본 개시내용의 양태들에 따른, 발광 디바이스의 예의 단면도이다.
상이한 발광 다이오드("LED") 구현들의 예들이 첨부 도면들을 참조하여 이후 보다 완전히 설명될 것이다. 이들 예는 상호 배타적이 아니고, 한 예에서 발견된 특징들이 추가적인 구현들을 달성하기 위해 하나 이상의 다른 예에서 발견되는 특징들과 조합될 수 있다. 따라서, 첨부 도면들에 도시한 예들은 단지 예시적 목적들을 위해 제공되고 그들은 본 개시내용을 어떤 식으로 제한하려는 것이 아니라는 것을 이해할 것이다. 유사한 번호들은 전체에 결쳐 유사한 요소들을 참조한다.
제1, 제2 등의 용어들이 다양한 요소들을 설명하기 위해 본원에서 사용될 수 있지만, 이들 요소는 이들 용어에 의해 제한되지 않아야 한다는 것을 이해할 것이다. 이들 용어는 단지 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 예를 들어, 본 설명의 범위에서 벗어나지 않고서, 제1 요소는 제2 요소라고 할 수 있고, 유사하게, 제2 요소는 제1 요소라고 할 수 있다. 본원에 사용되는 것과 같이, 용어 "및/또는"은 연관된 나열된 아이템들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다.
층, 영역 또는 기판과 같은 요소가 또 하나의 요소 "위에" 있거나 "위로" 연장한다고 할 때, 그것은 다른 요소 바로 위에 있거나 바로 위로 연장할 수 있고 또는 중간 요소들이 또한 존재할 수 있다는 것을 이해할 것이다. 대조적으로, 요소가 또 하나의 요소 "바로 위에" 있거나 "바로 위로" 연장한다고 할 때, 중간 요소들은 존재하지 않는다. 요소가 또 하나의 요소에 "접속" 또는 "결합된다"고 할 때, 그것은 다른 요소에 직접 접속 또는 결합될 수 있고 또는 중간 요소들이 존재할 수 있다는 것을 또한 이해할 것이다. 대조적으로, 요소가 또 하나의 요소에 "직접 접속" 또는 "직접 결합된다"고 할 때, 중간 요소들은 존재하지 않는다. 이들 용어는 도면들에 도시된 임의의 배향 이외에 요소의 상이한 배향들을 포함하고자 한다는 것을 이해할 것이다.
"아래" 또는 "위에" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적 용어들은 도면들에 도시된 것과 같이 하나의 요소, 층 또는 영역의 또 하나의 요소, 층 또는 영역과의 관계를 설명하기 위해 본원에서 사용될 수 있다. 이들 용어는 도면들에 도시된 임의의 배향 이외에 디바이스의 상이한 배향들을 포함하고자 한다는 것을 이해할 것이다.
(AlxGa1-x)1-yInyP 합금 계를 사용하는 것들과 같은 III족-P형 반도체 디바이스들은 호박색 내지 적색(예를 들어, ~570-680nm)의 광의 가시 파장들을 발생한다. 그들의 파장 범위는 합금의 성장 동안 알루미늄-갈륨 비율을 조정함으로써 달성된다.
도 1은 본 개시내용의 양태들에 따른, (AlxGa1-x)1-yInyP 합금 계를 사용하여 제조된 발광 디바이스(100)의 예를 도시한다. 디바이스(100)는 비변형된 정공 차단 층(HBL)(120)이 그 위에 형성되는 기판(110)을 포함한다. 기판(110)은 흡수 갈륨 비소(GaAs) 기판을 포함한다. 정공 차단 층(HBL)(120)은 (AlxGa1-x)1-yInyP 합금 계로부터의 n형 재료로 형성된다. HBL(120) 위에, 활성 층(130)이 형성된다. 활성 층(130)은 (AlxGa1-x)1-yInyP 조성을 갖고 복수의 우물 구조를 형성하도록 배열된 다수의 장벽 층(130a) 및 우물 층(130b)을 포함한다. 활성 층(130) 위에, 전자 차단 층(EBL)(140)이 형성된다. 전자 차단 층(EBL)(140)은 (AlxGa1-x)1-yInyP 합금 계로부터의 p형 재료로 형성된다. 접점들(150a 및 150b)은 각각 HBL(120) 및 EBL(140) 위에 배치되어, 디바이스(100)를 바이어스하는 수단을 제공한다.
순방향 바이어스가 디바이스(100)에 인가될 때, 캐리어들은 그들이 재조합하여 그들의 과잉 에너지를 광으로 변환하는 활성 층(130) 내로 주입된다. 디바이스(100)의 효율적인 동작은 그러므로 캐리어들의 활성 층(130) 내로의 효율적인 주입, 및 활성 층(130) 내의 주입된 캐리어들의 효율적인 재조합에 의존한다. 캐리어 재조합의 효율을 증가시키기 위해, 활성 층(130)은 복수의 우물 구조를 포함하도록 배열된다. 각각의 우물 구조는 2개의 장벽 층들(130a) 사이에 샌드위치된 우물 층(130b)으로 형성된다. 일부 구현들에서, 각각의 장벽 층(130a)은 제1 (AlxGa1-x)1-yInyP 재료로 형성되고 각각의 우물 층(130b)은 제2 (AlxGa1-x)1-yInyP 재료로 형성된다. 일부 구현들에서, 제1 (AlxGa1-x)1-yInyP 재료는 0% 내지 30%(0<x<3)의 범위의 알루미늄 비율을 가질 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, 제2 (AlxGa1-x)1-yInyP 재료는 40% 내지 100%(.4<x<1)의 범위의 알루미늄 비율을 가질 수 있다.
일부 양태들에서, 장벽 층들(130a)에 의해 제공되는 전자들의 구속의 양은 장벽 층들(130a)과 우물 층들(130b) 사이의 전도대 오프셋들(CBO)에 의해 결정된다. 유사하게, 장벽 층들에 의해 제공되는 정공들의 구속의 양은 장벽 층들(130a)과 우물 층들(130b) 사이의 가전자대 오프셋들(VBO)에 의해 결정된다. 효율적인 활성 층 설계를 위해, 장벽 층들(130a)과 우물 층들(130b) 사이의 CBO는 디바이스(100)의 높은 전류 주입들 및 높은 온도 동작들에서 전자들을 구속하기에 충분히 커야 한다. 유사하게, 장벽 층들(130a)과 우물 층들(130b) 사이의 VBO는 높은 전류 및/또는 높은 온도 동작들에서 정공들을 구속하기에 충분히 커야 한다.
높은 온도 및/또는 높은 전류 동작 환경들에서, 캐리어들은 활성 층(130) 내의 우물 구조들의 존재에도 불구하고 활성 층(130)으로부터 빠져나갈 수 있다. 이런 이유로, EBL(140) 및 HBL(120)은 장벽 층들(130a)의 기능을 보완하고 캐리어들의 활성 층(130)으로부터의 오버플로우를 방지하기 위해 활성 층(130)의 측들 상에 제공된다. 도 2와 관련하여 아래에 더 논의되는 것과 같이, EBL(140)에 의해 제공되는 전자들의 구속의 정도는 EBL(140)과 활성 층(130) 내의 우물 구조들 사이의 CBO에 비례한다. 유사하게, HBL(120)에 의해 제공되는 정공들의 구속의 정도는 HBL(120)과 활성 층(130)의 우물 구조들 사이의 VBO에 비례한다.
도 1 및 도 2의 예에서, HBL(120)은 디바이스(100)의 하부 구속 층(LCL)이고, EBL(140)은 디바이스(100)의 상부 구속 층(UCL)이다. 그러나, 일부 구현들에서, HBL(120)은 디바이스(100)의 LCL과 분리될 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, EBL(140)은 디바이스(100)의 UCL과 분리될 수 있다. 이러한 예들에서, EBL 및 HBL은 또한 비도핑되거나 UCL 및 LCL과 상이하게 도핑될 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, EBL(140) 외에 UCL에 존재하는 하나 이상의 다른 층이 있을 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, HBL(120) 외에 LCL에 존재하는 하나 이상의 다른 층이 있을 수 있다. 또한, 디바이스(100)는 위에 언급된 층들로 제한되지 않고 활성 층(130) 전과 후에 성장한 추가적인 에피택셜 층들을 가질 수 있다는 점에 주목한다. 이와 관련하여, HBL(120)은 활성 층(130) 이외의 디바이스(100) 내의 임의의 n형 층일 수 있다. 유사하게, EBL(140)은 활성 층(130) 이외의 디바이스(100) 내의 임의의 p형 층일 수 있다.
도 2는 층들(120-140)의 가전자대(Vb) 및 전도대(Cb) 에너지들이 층들의 각각의 공간적 위치들에 대해 플롯된 디바이스(100)의 에너지 대역도(200)이다. 전도대 Cb 및 가전자대 Vb의 에너지들은 층들(120-140)의 격자들 내의 원자들의 화학적 결합들(chemical bonds)에 의해 결정된다. 본 예에서, 전도대 Cb는 층들(120-140) 내의 전자들의 X-대역 및 Γ-대역 에너지들 중 최저에 의해 정의된다.
도시된 것과 같이, 에너지 대역도(200)는 섹션들(220, 230a, 230b, 및 240)로 분할된다. 섹션(240)은 EBL(140)의 가전자대 Vb 및 전도대 Cb를 나타낸다. 섹션(230a)은 장벽 층들(130a)의 각각의 가전자대들 Vb 및 전도대들 Cb를 나타낸다. 섹션(230b)은 우물 층들(130b)의 각각의 가전자대들 Vb 및 전도대들을 나타낸다. 그리고 섹션(220)은 HBL(120)의 전도대 Cb 및 가전자대 Vb를 나타낸다. 도 2에 또한 활성 영역 우물 재료에 대한 EBL(140)의 전도대 오프셋 CBO1 및 HBL(120)의 가전자대 오프셋 VBO1이 도시된다. 위에 표시된 것과 같이, VBO1 및 CBO1의 크기는 각각 HBL(120) 및 EBL(140)에 의해 제공되는 활성 층(130) 내의 캐리어들의 구속의 정도를 결정한다.
전도대 오프셋 CBO2 및 가전자대 오프셋 VBO2는 각각 장벽 층들(130a) 및 우물 층들(130b)에 의해 형성된 우물 구조들의 전도대 및 가전자대 오프셋들이다. 도시된 것과 같이, 우물 층들(130b)의 밴드갭은 장벽 층들(130a)의 밴드갭보다 좁아서 캐리어들이 결정 성장에 수직이지만, 동일한 방향으로 아니게 이동하게 한다. 이것은 결국 우물 층들(130b) 내의 더 높은 농도들의 전하 캐리어들의 구속 및 방사적 재조합의 증가된 확률을 초래한다.
위에 주목된 것과 같이, 활성 층(130) 내의 우물 구조들의 CBO2 및 VBO2의 크기는 이들 구조에 의해 제공되는 전하 캐리어들의 구속의 정도를 결정한다. 일반적으로, (AlxGa1-x)1-yInyP 합금 계에 대해 가용한 최대 전도대 오프셋은 우물 층들(130b)이 0%의 알루미늄 비율(x)을 갖고 장벽 층들(130a)이 53%의 알루미늄 비율(x)을 가질 때 달성될 수 있는 ~196meV이다. 우물 층들(130b) 내의 알루미늄(Al)과 갈륨(Ga)의 이 조합은 방출 파장 ~650-680nm를 제공한다. 더 짧은 파장들의 방출을 달성하기 위해, 우물 층들(130b) 내의 알루미늄 비율(x)은 증가될 필요가 있고, 활성 층(130) 내의 우물 구조들의 전도대 및 가전자대 오프셋들을 감소시킬 수 있다. 대역 오프셋들의 감소는 활성 층(130) 내의 우물 구조들의 전자 차단 및 정공 차단 능력들에 심각한 패널티를 야기할 수 있다. 이 패널티는 단지 높은 주입 및 높은 온도 동작들에서 증가된다.
도 3은 증가된 알루미늄 함량과 연관된 패널티들 중 일부에 대응하도록 설계된 발광 디바이스(300)의 예를 도시한다. 디바이스(300)는 기판(310), 하부 구속 층(LCL)(320), 활성 층(330), 및 상부 구속 층(UCL)(340)을 포함한다. 본 예에 따르면, 기판(210)은 흡수 GaAs 기판을 포함한다. 또한, 본 예에 따르면, LCL(320), 활성 층(330), 및 UCL(340) 각각은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성될 수 있다.
일부 양태들에서, (AlxGa1-x)1-yInyP 합금 계로부터의 재료들의 전도대 에너지는 이들 재료의 알루미늄 비율에 의해 영향받는다. 보다 구체적으로, 53% 아래(0<x<0.53)의 알루미늄 비율을 갖는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료들에서, Γ-대역은 최저 전도대이고 합금은 직접적인 밴드 갭 재료로서 거동한다. 대조적으로, 알루미늄 비율이 (AlxGa1-x)1-yInyP 합금 계에서 53%보다 클(0.53<x<1) 때, X-대역은 활성 층(330) 및 활성 층(330) 안의 개별적인 우물 구조들 내의, 그리고 EBL(또는 UCL)에서의 전자들의 구속을 정한다. 그러므로, 알루미늄 비율이 53%보다 클(0.53<x<1) 때, 장벽 층들(330a) 및 UCL(340) 내의 X-대역의 에너지 레벨이 클수록, 활성 층(330) 및 그 안의 개별적인 우물 구조들 내의 전자들의 구속이 더 효율적이다.
(AlxGa1-x)1-yInyP 합금 계로부터의 재료들에 대한 X-대역의 에너지 레벨을 증가시키는 하나의 방법은 그들 재료의 격자 내에 인장 변형을 유도하는 것이다. 인듐 비율이 49%(y=0.49)일 때, (AlxGa1-x)1-yInyP 합금 계로부터의 재료들은 0>x>1에 대한 GaAs 기판에 격자 정합된다. 인듐 비율이 49% 아래(0<y<0.49)로 감소될 때, 인장 변형은 그들이 Si 격자와 AlGaInP 사이의 격자 부정합에 대한 적절한 조정들로 GaAs 또는 Si 기판 상에 형성될 때 (AlxGa1-x)1-yInyP 합금 계로부터의 재료들 내에 유도될 수 있다. 인장 변형의 존재 시에, 재료들의 Γ-대역의 에너지는 ~85meV/GPa의 비율로 전도대 에지에 대해 감소되고 X-대역의 에너지는 25meV/GPa의 비율로 전도대 에지에 대해 증가된다. X-대역 에너지 증가의 양은 인장 변형의 양에 의존하지만, 변형된 재료의 임계 두께에 의해 제한된다.
디바이스(300)는 개선된 전자 구속을 달성하기 위해 인장 변형된 전자 차단 층을 포함한다. 도 3에 도시된 것과 같이, UCL(340)은 (p형) 인장 변형된 전자 차단 층(340a) 및 (p형) 비변형된 전자 차단 층(340b)을 포함한다. 인장 변형된 전자 차단 층(340a)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성되고 49%보다 적은(0<y<0.49) 인듐 비율을 가질 수 있다. 49%보다 적은 백분율의 인듐의 존재는 전자 차단 층(340a)의 격자 내의 인장 변형의 누적을 야기하여, 결국 그것의 밴드갭을 넓힐 수 있고 그것의 전자 차단 능력들을 향상시킬 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, 전자 차단 층(340a)은 53%보다 큰(0.53<x<1) 알루미늄 비율을 포함할 수 있다.
비변형된 전자 차단 층(340b)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성될 수 있다. 일부 구현들에서, 비변형된 전자 차단 층(340b)의 인듐 비율(y)은 49%(y=0.49)일 수 있어서, 비변형된 전자 차단 층(340b)이 GaAs 기판(310)에 격자 정합되게 한다. 부가적으로 또는 대안적으로, 일부 구현들에서, 비변형된 전자 차단 층(340b)의 알루미늄 비율(x)은 40% 내지 100%(.4≤x≤1)의 범위에 있을 수 있다.
활성 층(330)으로 돌아가면, 활성 층(330)은 우물 구조들의 세트를 형성하도록 배열된 다수의 변형된 장벽 층(330a) 및 우물 층(330b)을 포함한다. 각각의 우물 구조는 2개의 변형된 장벽 층들(330a) 사이에 배치된 우물 층(330b)을 포함한다. 장벽 층들(330a) 중 적어도 일부는 도시한 것과 같이, 변형된 구조(330a-1) 및 비변형된 구조(330a-2)를 포함한다. 변형된 구조들(330a-1) 각각은 49%보다 적은(0<y<0.49) 인듐 비율 및 53%보다 큰(0.53<x<1) 알루미늄 비율을 갖는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성될 수 있다. 변형된 구조들(330a-1) 각각은 그것이 완화를 피하도록 형성된 재료의 임계 두께보다 낮은 두께를 가질 수 있다. 각각의 비변형된 장벽 층 구조(320a-2)는 49%(y=0.49)의 인듐 비율(y) 및 40%보다 큰 알루미늄 비율(x)(0.4<x<1)을 갖는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성될 수 있다. 위에 논의된 것과 같이, 49%보다 적은 백분율의 장벽 층들(330a)(또는 그것의 부분들) 내의 인듐의 존재는 장벽 층들(330a)의 각각의 격자들 내의 인장 변형의 누적을 유도할 수 있어서, 그들의 밴드갭을 넓히고 그들의 전자 차단 능력들을 향상시킨다.
일부 구현들에서, 장벽 층들(330a)의 모두는 동일한 두께를 가질 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, 장벽 층들(330a) 중 적어도 2개는 상이한 두께들을 가질 수 있다. 일부 구현들에서, 우물 층들(330b)의 모두는 동일한 두께를 가질 수 있다. 부가적으로 또는 대안적으로, 일부 구현들에서, 우물 층들(330b) 중 적어도 2개는 상이한 두께들을 가질 수 있다. 이와 관련하여, 본 개시내용은 장벽 층들(330a) 및 우물 층들(330b)에 대한 어느 특정한 절대적 또는 상대적 물리적 치수들로 제한되지 않는다.
본 예에서 HBL(320b) 바로 옆에 있는 것으로 도시된 장벽 층(320)은 단일의 비변형된 구조(320-1)를 포함하지만, HBL(320b) 바로 옆에 있는 것으로 도시된 장벽 층(320a)이 비변형된 구조(320-1) 외에 하나 이상의 변형된 구조를 포함하는 대안적인 구현들도 가능하다. 또한, 장벽 층들(320a) 각각이 단일의 변형된 구조(320a-1)로 구성되는 대안적인 구현들도 가능하다. 그리고 역시 또한, 임의 수의 변형된 및/또는 비변형된 구조들이 장벽 층들(320a) 중 어느 것 내에 존재하는 대안적인 구현들도 가능하다. 간결하게 말하면, 본 개시내용은 장벽 층들(320a) 중 어느 것에서 발견되는 구조들의 수 및/또는 유형들로 제한되지 않는다.
위에 논의된 것과 같이, 장벽 층들(330a) 중 적어도 일부 및 전자 차단 층(340a)은 활성 층(330) 및 활성 층(330) 안의 개별적인 우물 구조들 내에 전자들을 더 잘 구속하도록 변형된다. 그러나, 증가하는 전자 구속만으로는 디바이스(300)의 효율적인 동작을 위해 충분하지 않을 수 있다. 효율적인 디바이스 동작을 위해, 정공 차단은 높은 온도 및 높은 전류 동작들에서의 전자 차단만큼 중요할 수 있다.
HBL에 의한 효율적인 정공 차단을 위해, 가전자대의 에너지는 VBO1을 증가시키기 위해 양자 우물들의 가전자대에 대해 감소되어야 한다. 전자 차단과 대조적으로, 효율적인 정공 차단은 정공 차단 층들의 격자 내로 압축 변형을 도입함으로써 달성될 수 있다. 보다 구체적으로, (AlxGa1-x)1-yInyP 재료들 내의 압축 변형은 인듐 비율(y)을 49% 위(0.49<y<1)로 증가시킴으로써 달성될 수 있다.
디바이스(300)는 개선된 정공 구속을 달성하기 위해 압축적으로 변형된 정공 차단 층(HBL)(320b)을 포함한다. 보다 구체적으로, LCL(320) 층은 (AlxGa1-x)1-yInyP 합금 계 내의 재료들로 형성되고 그것은 (n형) 비변형된 정공 차단 층(320a) 및 (n형) 압축 변형된 정공 차단 층(320b)을 포함한다. 비변형된 정공 차단 층의 인듐 비율은 비변형된 정공 차단 층(HBL)(320a)이 GaAs 기판(310)에 격자 정합되게 야기하는 49%(y=0.49)이다. 압축 변형된 HBL(320b)의 인듐 비율은 정공 차단 층(320b) 내의 압축 변형의 누적을 야기하는 49% 위(0.49<y<1)일 수 있다. 일부 구현들에서, 압축 변형된 정공 차단 층의 두께는 결정 내에 결손들을 발생시킬 수 있는 완화를 피하기 위해 층의 재료의 임계 두께보다 낮을 수 있다.
도 4는 층들(320-340)의 가전자대(Vb) 및 전도대(Cb) 에너지들이 층들의 각각의 공간적 위치들에 대해 플롯된 디바이스(300)의 에너지 대역도(400)이다. 도시된 것과 같이, 에너지 대역도(400)는 섹션들(420a, 420b, 430a, 430b, 440a, 및 440b)을 포함한다. 섹션(440b)은 비변형된 전자 차단 층(EBL)(340b)의 가전자대 Vb 및 전도대 Cb를 나타낸다. 섹션(440a)은 인장 변형된 전자 차단 층(EBL)(340a)의 가전자대 Vb 및 전도대 Cb를 나타낸다. 섹션(430a)은 변형된 장벽 층들(330a)의 각각의 가전자대들 Vb 및 전도대들 Cb를 나타낸다. 섹션(430b)은 우물 층들(330b)의 각각의 가전자대들 Vb 및 전도대들 Cb를 나타낸다. 섹션(420b)은 변형된 정공 차단 층(HBL)(320b)의 가전자대 Vb 및 전도대 Cb를 나타낸다. 그리고 섹션(420a)은 비변형된 정공 차단 층(320a)의 가전자대 Vb 및 전도대 Cb를 나타낸다.
도 3 및 도 4의 예에서, 층들(320-340)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료들로 형성된다. 보다 구체적으로, 변형된 장벽 층 구조들(330a-1) 및 전자 차단 층(340a)은 각각 재료의 알루미늄 비율이 53%를 초과(0.53<x<1)하고 인듐 비율이 49% 아래(0<y<0.49)인 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성된다. 층들(330a 및 340a) 내의 53%보다 많은 알루미늄의 존재는 그들 층의 전도대 Cb가 그들의 X-대역의 에너지에 의해 정의되게 하는 반면, 층들 내의 49%보다 적은 인듐의 존재는 층들의 격자들 내에 인장 변형을 도입시키고, 결과적으로 그들의 X-대역 에너지가 전도대에 대해 증가하게 한다. 위에 주목된 것과 같이, 변형된 장벽 층 구조들(330a-1) 및 전자 차단 층(340a)의 X-대역 에너지의 증가는 그들의 각각의 밴드갭들을 넓히고 그들의 전자 차단 능력들을 향상시킨다.
변형된 장벽 층 구조들(330a-1)의 X-대역 에너지의 증가가 에너지 대역도(400)의 섹션들(440a 및 430a) 내에 나타내진다. 이들 섹션 각각은 에너지 대역도(200)의 섹션들(240a 및 230b)에 존재하지 않는 X-대역 에너지 내의 스파이크를 나타낸다. 특히, X-대역 에너지 내의 스파이크들 각각은 도시한 것과 같이, 각각의 변형된 장벽 구조(330a-1)의 존재에 의해 발생된다. 에너지 대역도(200)의 섹션들(240 및 230b)은 비변형된 장벽 층들(120a) 및 비변형된 전자 차단 층(EBL)(140)의 X-대역 에너지를 나타내는 반면, 섹션들(440a 및 430a)은 인장 변형된 장벽 층 구조들(330a-1) 및 인장 변형된 전자 차단 층(EBL)(340a)의 X-대역 에너지를 나타낸다는 것이 상기될 것이다. 그러므로, 섹션들(440a 및 430a)은 인장 변형이 (AlxGa1-x)1-yInyP 합금 계로부터의 재료들에서 유도될 때 발생되는 X-대역 에너지(및 그러므로 전도대 에너지)의 증가를 나타낸다. 위에 주목된 것과 같은, 장벽 층 구조들(330a-1) 및 전자 차단 층(340a)의 인장 변형은 층들(330a 및 340a)이 GaAs 기판 상에 성장할 때 그들의 인듐 비율을 49% 아래(0<y<0.49)로 유지함으로써 유도된다.
도 4에 또한 변형된 전자 차단 층(440a)의 전도대 오프셋 CBO1 및 변형된 장벽 층 구조들(330a-1)의 전도대 오프셋 CBO2가 도시된다. 도시된 것과 같이, 변형된 전자 차단 층(440a) 및 변형된 장벽 층 구조들(330a-1)의 X-대역 에너지의 증가는 그들의 각각의 전도대 오프셋들을 증가시킴으로써, 전자들이 활성 층(330) 및 활성 층(330) 내의 개별적인 우물 구조들에서 빠져나가는 것을 방지하는 능력을 향상시킨다.
도 3 및 도 4의 예에서, 변형된 정공 차단 층(320b)은 인듐 비율이 49% 위(0.49<y<1)인 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성된다. 인듐 비율의 49% 위로의 증가는 정공 차단 층(320b)의 격자 내에 압축 변형을 유도하고, 결국 그것의 가전자대 에너지 Vb가 감소하게 한다. 양자 우물들의 가전자대 에지에 대한 가전자대 에너지의 감소가 대역도(400)의 섹션(420b) 내에 나타내진다. 섹션(420b)에 나타내진 것과 같이, 압축 변형된 HBL(320b)의 가전자대 에너지는 비변형된 HBL(320a)의 가전자대 에너지에 대해 아래로 돌출한다. 이것은 HBL(120)의 가전자대의 에너지가 섹션(420b)에서 보이는 에너지 강하가 없는 것을 나타내는, 대역도(200)의 섹션(220)과 반대된다. 위에 논의된 것과 같이, 정공 차단 층(320b)의 가전자대 에너지의 감소는 디바이스(300)가 높은 온도 및/또는 높은 전류 응용들에서 사용하기에 더 적합하게 하는 정공 차단 능력들을 향상시킨다.
또한, 도 4에 변형된 정공 차단 층(320b)의 가전자대 오프셋 VBOs가 도시된다. 도시된 것과 같이, 정공 차단 층(320b)의 가전자대 에너지의 감소는 정공들이 활성 층(330)으로부터 오버플로우하는 것을 방지하는 향상된 능력과 함께 증가된 가전자대 오프셋을 초래한다.
간결하게 말하면, 도 3 및 도 4의 예들에서, 디바이스(300)는 기판 평면에 수직인 축을 따르는 기판(310) 상에 층들(320a-340b)을 에피택셜 성장시킴으로써 형성되는 발광 디바이스이고, 축은 기판 평면으로부터 층(340)을 향해 연장한다. 층들(320a-340b) 각각은 각각의 두께로 특징지어지고, 그 두께는 성장 축을 따르는 층의 폭이다. 도 3 및 도 4의 예에서, 기판(310)은 GaAs 기판을 포함한다. HBL(320a)은 기판(310) 위에 형성되고 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함하고, 여기서 (0.4<x<1.00) 및 (y=0.49)이다. 일부 구현들에서, HBL(320b)은 0-1000nm 범위의 두께를 가질 수 있다. HBL(320b)는 HBL(320a) 위에 형성되고 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함하고, 여기서 (0.4<x<1.00) 및 (0.49<y<0.7)이다. 일부 구현들에서, HBL(320b)은 0-1000nm의 범위의 두께를 가질 수 있다. 일부 구현들에서, HBL(320b)의 두께는 그것이 완화를 피하도록 형성된 재료의 임계 두께보다 낮을 수 있다.
장벽 층들(330a)은 HBL(320b) 위에 형성되고 1-1000nm의 범위의 두께를 가질 수 있다. 장벽 층들(330a) 각각은 하나 이상의 변형된 구조(330a-1) 및/또는 하나 이상의 비변형된 구조(330a-2)를 포함할 수 있다. 각각의 변형된 구조(330a-1)는 재료의 알루미늄 비율이 53%를 초과하고(0.53<x<1) 인듐 비율이 49% 아래(0<y<0.49)인 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성될 수 있다. 변형된 구조들의 두께는 변형된 구조들이 완화를 피하도록 형성된 재료의 임계 두께보다 낮을 수 있다. 각각의 비변형된 장벽 층 구조(330a-2)는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료로 형성될 수 있고, 여기서 (y=0.49) 및 (0.4<x<1)이다. 또한, 위에 주목된 것과 같이, 장벽 층들(330a) 중 어느 것은 하나 이상의 변형된 구조를 포함할 수 있다. 변형된 층은 상이한 양의 변형들 또는 변형된 층들에 걸쳐 등급이 정해진 변형들의 다수의 층으로 구성될 수 있다. 우물 층들(330b)은 복수의 우물 구조를 형성하기 위해 장벽 층(330a)과 인터리브된다. 우물 층들(330b) 중 어느 것은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함할 수 있고, 여기서 (0<x<0.3) 및 (0<y<0.49)이다. 일부 구현들에서, 우물 층들(330b) 중 어느 것은 1-100nm의 범위의 두께를 가질 수 있다.
EBL(340a)은 장벽 층들(330a) 및 우물 층들(330b) 위에 형성되고 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함할 수 있고, 여기서 (0.53<x<1.00) 및 (0.2<y<0.49)이다. 일부 구현들에서, EBL(340a)은 범위 0-1000nm의 두께를 가질 수 있다. 일부 구현들에서, EBL(340a)의 두께는 EBL(340a)이 완화를 피하도록 형성된 재료의 임계 두께 내에 있을 수 있다. EBL(340b)는 EBL(340a) 위에 형성되고 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함하고, 여기서 (0.40<x<1.00) 및 (y=0.49)이다. 일부 구현들에서, EBL(340b)은 범위 0-1000nm의 두께를 가질 수 있다.
본 예에서, 층들(320a-b)은 디바이스(300)의 하부 구속 층(LCL)의 일부이고, 층들(340a-b)은 디바이스(300)의 상부 구속 층(UCL)의 일부이다. 그러나, 일부 구현들에서, 층들(320a-b 및 340a-b) 중 어느 것은 디바이스(300)의 LCL 및 UCL과 분리될 수 있다. 본 예에서, 정공 차단 층들(320a-b)이 전자 차단 층들(340a-b)보다 기판(310)에 더 가깝게 형성되지만, 전자 차단 층들(340a-b)이 정공 차단 층들(320a-b)보다 기판(310)에 더 가깝게 형성되는 대안적인 구현들도 가능하다. 부가적으로 또는 대안적으로, 일부 구현들에서, 층들(320a-b) 중 어느 것은 디바이스(300)의 UCL의 일부일 수 있고 층들(340a-b) 중 어느 것은 디바이스(300)의 LCL의 일부일 수 있다.
또한, 상기 두께 범위들, 알루미늄 비율들, 및 인듐 비율들은 단지 예로서 제공되었다는 점에 주목하여야 한다. 또한, 위에 논의된 층들 중 하나 이상이 생략되는 대안적인 구현들도 가능하다는 점에 주목하여야 한다. 이러한 구현들의 비제한적인 예들이 도 5-7과 관련하여 아래에 더 논의된다.
도 5는 본 개시내용의 양태들에 따른, 발광 디바이스(500)의 예를 도시한다. 도시된 것과 같이, 디바이스(500)는 기판(510), (n형) 정공 차단 층(HBL)(520), 활성 층(530), (p형) 전자 차단 층(EBL)(540), 및 각각 EBL(540) 및 HBL(520) 상에 형성된 접점들(550a 및 550b)을 포함한다. 기판(510)은 GaAs 기판 또는 임의의 적합한 유형의 기판을 포함할 수 있다. HBL(520)은 기판(510) 위에 형성되고 그것의 격자는 압축적으로 변형될 수 있다. HBL(520)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 임의의 적합한 유형의 재료를 포함할 수 있다. HBL(520)이 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함할 때, 층(520)의 인듐 비율은 HBL(520)의 격자 내의 압축 변형의 누적을 야기하는 49%를 초과(0.49<y)할 수 있다. 일부 구현들에서, 압축 변형된 HBL의 두께는 결정 내에 결손들을 발생시킬 수 있는 완화를 피하기 위해 층의 재료의 임계 두께보다 낮을 수 있다.
활성 층(530)은 HBL(520) 위에 형성된다. 활성 층(530)은 (AlxGa1-x)1-yInyP 조성을 갖는 재료 및/또는 기타 적합한 유형의 재료로 형성될 수 있다. 본 예에서, 활성 층(530)은 동종 구조를 포함하지만, 활성 층(530)의 구조가 이종인 대안적인 구현들도 가능하다. 전자 차단 층(EBL)(540)은 활성 층(530) 위에 형성된다. EBL(540)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 기타 적합한 유형의 재료를 포함할 수 있다. 본 예에서, EBL(540)은 동종 구조를 포함하지만, EBL(540)의 구조가 이종인 대안적인 구현들도 가능하다. 본 예에서 EBL(540)은 비변형되지만, 인장 변형이 EBL(540)의 격자 내에 유도되는 대안적인 구현들도 가능하다.
도 6은 본 개시내용의 양태들에 따른, 발광 디바이스(600)의 예를 도시한다. 도시된 것과 같이, 디바이스(600)는 기판(610), (n형) 정공 차단 층(HBL)(620), 활성 층(630), (p형) 전자 차단 층(EBL)(640), 및 각각 EBL(640) 및 HBL(620) 상에 형성된 접점들(650a 및 650b)을 포함한다. 기판(610)은 GaAs 기판 또는 기타 적합한 유형의 기판을 포함할 수 있다. 정공 차단 층(HBL)(620)은 기판(610) 위에 형성된다. HBL(620)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 기타 적합한 유형의 재료로 형성될 수 있다. 본 예에서 HBL(620)은 동종 구조를 갖지만, HBL(620)이 이종 구조를 갖는 대안적인 구현들도 가능하다. 본 예에서 HBL(620)은 비변형되지만, HBL(620)의 격자가 압축 변형을 갖도록 유도되는 대안적인 구현들도 가능하다. 활성 층(630)은 HBL(620) 위에 형성되고 그것은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 기타 적합한 유형의 재료로 형성될 수 있다. 전자 차단 층(EBL)(640)은 활성 층(630) 위에 형성된다. 전자 차단 층(EBL)(640)은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 기타 적합한 유형의 재료를 포함할 수 있다. 본 예에서 EBL(640)은 동종 구조를 포함하지만, EBL(640)의 구조가 이종인 대안적인 구현들도 가능하다. 본 예에서 EBL(640)은 비변형되지만, 인장 변형이 EBL(640)의 격자 내에 유도되는 대안적인 구현들도 가능하다.
도 6의 예에 따르면, 활성 층(630)은 복수의 우물 구조를 형성하도록 배열된 복수의 장벽 층(630a) 및 복수의 우물 층(630b)을 포함한다. 각각의 우물 구조는 2개의 변형된 장벽 층들(630a) 사이에 배치된 우물 층(630b)을 포함할 수 있다. 장벽 층들 각각은 49% 아래(0<y<0.49)의 인듐 비율을 갖는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 기타 적합한 유형의 재료로 형성될 수 있다. 위에 논의된 것과 같이, 장벽 층들(630a)의 조성물 내의 49%보다 적은 인듐의 존재는 그들의 각각의 격자들 내의 인장 변형의 누적을 야기할 수 있어서, 결국 장벽 층들(630a)의 밴드갭들을 넓힐 수 있고 그것의 전자 차단 능력들을 향상시킬 수 있다. 본 예에서 장벽 층들(630a) 각각은 단일의 변형된 구조를 포함하지만, 장벽 층들(630a) 각각이 변형된 구조와 비변형된 구조 둘 다를 포함하는 대안적인 구현들도 가능하다.
도 7은 본 개시내용의 양태들에 따른, 발광 디바이스(700)의 예를 도시한다. 도시된 것과 같이, 디바이스(700)는 기판(710), (n형) 정공 차단 층(HBL)(720), 활성 층(730), (p형) 인장 변형된 전자 차단 층(EBL)(740), 및 각각 EBL(740) 및 HBL(720) 상에 형성된 접점들(750a 및 750b)을 포함할 수 있다.
기판(710)은 GaAs 기판 또는 예를 들어 Si 기판과 같은 기타 적합한 유형의 기판을 포함할 수 있다. HBL(720)은 기판(710) 위에 형성되고 그것은 (AlxGa1-x)1-yInyP 합금 계로부터의 재료 및/또는 임의의 적합한 유형의 재료를 포함할 수 있다. 활성 층(730)은 정공 차단 층 위에 형성된다. 활성 층(730)은 (AlxGa1-x)1-yInyP 조성을 갖는 재료 및/또는 기타 적합한 유형의 재료로 형성될 수 있다. 본 예에서, 활성 층(730)은 동종 구조를 갖지만, 활성 층(730)의 구조가 이종인 대안적인 구현들도 가능하다. EBL(740)은 활성 층(730) 위에 형성된다. EBL(740)은 53%보다 큰(0.53<x<1) 알루미늄 비율 및 49% 아래(0<y<0.49)의 인듐 비율을 갖는 (AlxGa1-x)1-yInyP 합금 계로부터의 재료를 포함할 수 있다. 위에 논의된 것과 같이, EBL(740)의 조성 내의 49%보다 적은 인듐의 존재는 그들의 각각의 격자들 내의 인장 변형의 누적을 야기할 수 있어서, 결국 그것의 전자 차단 능력들을 향상시킬 수 있다. 본 예에서 EBL(740)은 동종 구조를 포함하지만, EBL(740)의 구조가 이종인 대안적인 구현들도 가능하다.
도 1-7은 단지 예로서 제공된다. 이들 도면과 관련하여 논의된 요소들 중 적어도 일부는 상이한 순서로 배열되고, 조합되고/되거나, 대체로 생략될 수 있다. "와 같은", "예를 들어", "포함하는", "일부 양태들에서", "일부 구현들에서" 등으로 표현된 문구들뿐만 아니라, 본원에 설명된 예들의 제공은 개시된 주제를 특정한 예들로 제한하는 것으로 해석되지 않아야 한다는 것을 이해할 것이다.
본 개시내용 전체에 걸쳐 제공된 예들이 (AlxGa1-x)1-yInyP 합금 계의 맥락에서 설명되지만, 본 개시내용은 이 계로만 제한되는 것이 아니라는 점에 주목하여야 한다. 또한, 상기 예들에서 정공 차단 층들이 전자 차단 층들보다 기판에 더 가깝게 위치하지만, 전자 차단 층들이 정공 차단 층들보다 기판에 더 가깝게 성장한 대안적인 구현들도 가능하다.
실시예들을 상세히 설명하였지만, 본 기술 분야의 통상의 기술자들은 본 개시내용이 주어지는 경우에, 수정들이 본원에 설명된 발명의 개념의 취지에서 벗어나지 않고서 이루어질 수 있다는 것을 알 것이다. 특히, 본원에 설명된 상이한 디바이스들의 상이한 특징들 및 소자들이 다른 디바이스들 중 임의의 것에서 사용될 수 있고, 또는 특징들 및 소자들은 디바이스들 중 임의의 것으로부터 생략될 수 있다. 한 실시예의 맥락에서 설명된 구조의 특성은 임의의 실시예에 적용가능할 수 있다. 그러므로, 설명의 범위는 예시되고 설명된 특정한 실시예들로 제한되는 것이 의도되지 않는다.
특징들 및 요소들이 특정한 조합들에서 위에 설명되었지만, 본 기술 분야의 통상의 기술자는 각각의 특징 또는 요소가 단독으로 또는 다른 특징들 및 요소들과 임의로 조합하여 사용될 수 있다는 것을 알 것이다. 또한, 본원에 설명된 방법들은 컴퓨터 또는 프로세서에 의한 실행을 위해 컴퓨터 판독가능 매체 내에 포함된 컴퓨터 프로그램, 소프트웨어, 또는 펌웨어에서 구현될 수 있다. 컴퓨터 판독가능 매체들의 예들은 (유선 또는 무선 접속들을 통해 전송된) 전자 신호들 및 컴퓨터 판독가능 저장 매체들을 포함한다. 컴퓨터 판독가능 저장 매체들의 예들은 리드 온리 메모리(ROM), 랜덤 액세스 메모리(RAM), 레지스터, 캐시 메모리, 반도체 메모리 디바이스들, 내부 하드 디스크들 및 이동식 디스크들과 같은 자기 매체들, 자기-광학 매체들, 및 CD-ROM 디스크들과 같은 광학 매체들, 및 디지털 다기능 디스크들(DVD들)을 포함할 수 있지만, 이들로 제한되지 않는다.

Claims (20)

  1. 발광 디바이스로서,
    제1 AlGaInP 재료를 포함하는 전자 차단 층;
    (AlxGa(1-x))1-yInyP(0.4≤x≤1 및 0.49≤y≤0.7)로서 표현되는 조성, 및 상기 제1 AlGaInP 층 내의 인듐의 비율보다 큰 비율의 인듐을 갖는 제2 AlGaInP 재료를 포함하는 정공 차단 층; 및
    상기 정공 차단 층과 상기 전자 차단 층 사이의 활성 층
    을 포함하고,
    상기 전자 차단 층의 적어도 일부는 인장 변형을 갖고, 상기 정공 차단 층의 적어도 일부는 압축 변형을 갖는, 발광 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 정공 차단 층은 제1 n형 층 및 제2 n형 층을 포함하고,
    상기 제1 n형 층은 비변형되고,
    상기 제2 n형 층은 압축적으로 변형되는 발광 디바이스.
  4. 제3항에 있어서, 상기 제1 n형 층은 (AlxGa(1-x))1-yInyP로서 표현되는 조성을 가지며, 0.4≤x≤1 및 y=0.49인 발광 디바이스.
  5. 제1항에 있어서, 상기 활성 층은 인장 변형을 갖는 제1 장벽 층, 인장 변형을 갖는 제2 장벽 층, 및 상기 제1 장벽 층과 상기 제2 장벽 층 사이의 우물 층을 포함하는 발광 디바이스.
  6. 제1항에 있어서, 상기 전자 차단 층은 (AlxGa(1-x))1-yInyP로서 표현되는 조성을 가지며, 0.4<x<1 및 0.2<y<0.7인 발광 디바이스.
  7. 제1항에 있어서,
    상기 전자 차단 층은 제1 p형 층 및 제2 p형 층을 포함하고,
    상기 제1 p형 층은 비변형되고,
    상기 제2 p형 층은 인장 변형을 갖는 발광 디바이스.
  8. 제1항에 있어서, GaAs 기판을 추가로 포함하고,
    상기 정공 차단 층, 상기 전자 차단 층, 및 상기 활성 층은 상기 GaAs 기판의 동일한 측 상에 형성되고, 상기 정공 차단 층, 상기 전자 차단 층, 및 상기 활성 층 각각은 각각의 AlGaInP 재료로 형성되는 발광 디바이스.
  9. 제1항에 있어서,
    상기 활성 층은 적어도 하나의 우물 구조를 포함하고, 상기 우물 구조는 인장 변형을 갖는 제1 장벽 층, 인장 변형을 갖는 제2 장벽 층, 및 상기 제1 장벽 층과 상기 제2 장벽 층 사이에 배치된 우물 층을 포함하고,
    상기 전자 차단 층은 상기 발광 디바이스의 상부 구속 층(upper confinement layer)과 상기 발광 디바이스의 하부 구속 층 중 하나의 일부이고,
    상기 정공 차단 층은 상기 발광 디바이스의 상기 상부 구속 층과 상기 발광 디바이스의 상기 하부 구속 층 중 다른 하나의 일부인 발광 디바이스.
  10. 제9항에 있어서, 상기 제2 AlGaInP 재료는 (AlxGa(1-x))1-yInyP로서 표현되는 조성을 가지며, 0.4<x<1 및 0.49<y<0.7인 발광 디바이스.
  11. 제9항에 있어서,
    상기 정공 차단 층은 제1 n형 층 및 제2 n형 층을 포함하고,
    상기 제1 n형 층은 비변형되고,
    상기 제2 n형 층은 압축적으로 변형되고,
    상기 제1 n형 층은 (AlxGa(1-x))1-yInyP로서 표현되는 조성을 가지며, 0≤x≤1 및 0.49≤y≤1인 발광 디바이스.
  12. 제9항에 있어서, 상기 전자 차단 층은 (AlxGa(1-x))1-yInyP로서 표현되는 조성을 가지며, 0.4≤x≤1 및 0.2≤y≤0.7인 발광 디바이스.
  13. 제9항에 있어서, 상기 전자 차단 층은 제1 비변형된 p형 층 및 인장 변형을 갖는 제2 p형 층을 포함하는 발광 디바이스.
  14. 발광 디바이스로서,
    전자 차단 층;
    제1 AlGaInP 재료를 포함하는 제1 n형 층 및 상기 제1 AlGaInP 재료보다 큰 인듐 비율을 갖는 제2 AlGaInP 재료를 포함하는 제2 n형 층을 포함하는 정공 차단 층; 및
    상기 정공 차단 층과 상기 전자 차단 층 사이의 활성 층
    을 포함하고,
    상기 전자 차단 층의 적어도 일부는 인장 변형을 갖고, 상기 정공 차단 층의 적어도 일부는 압축 변형을 갖는, 발광 디바이스.
  15. 제14항에 있어서, 상기 제2 n형 층은 상기 제1 n형 층보다 상기 활성 층에 더 가깝고, 상기 제2 AlGaInP 재료의 인듐 비율은 0.49보다 큰 발광 디바이스.
  16. 제14항에 있어서, 상기 제2 n형 층은 상기 제2 AlGaInP 재료와 연관된 임계 두께보다 작은 두께를 갖는 발광 디바이스.
  17. 제14항에 있어서, 상기 전자 차단 층은 제1 비변형된 p형 층 및 인장 변형을 갖는 제2 p형 층을 포함하는 발광 디바이스.
  18. 제1항에 있어서, 상기 활성 층은 570-680nm 범위의 파장을 방출하도록 구성되는 발광 디바이스.
  19. 제1항에 있어서, 상기 활성 층은 적어도 하나의 우물 구조를 포함하고, 상기 전자 차단 층에 의해 제공되는 전자들의 구속의 정도는 상기 전자 차단 층과 상기 적어도 하나의 우물 구조 사이의 전도대 오프셋에 비례하는 발광 디바이스.
  20. 발광 디바이스로서,
    자신의 적어도 일부가 인장 변형을 갖는, 제1 AlGaInP 재료를 포함하는 전자 차단 층;
    자신의 적어도 일부가 압축 변형을 갖는, 상기 제1 AlGaInP 재료보다 큰 인듐 비율을 갖는 제2 AlGaInP 재료를 포함하는 정공 차단 층; 및
    상기 정공 차단 층과 상기 전자 차단 층 사이의 활성 층
    을 포함하는 발광 디바이스.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230131918A1 (en) * 2021-10-25 2023-04-27 Meta Platforms Technologies, Llc Strain management of iii-p micro-led epitaxy towards higher efficiency and low bow

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192816A (ja) * 2010-03-15 2011-09-29 Panasonic Corp 半導体発光素子

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5139543A (en) * 1991-02-22 1992-08-18 Sowinski Richard F Method for filtering benz-a-anthracene from a gas stream
JP3135960B2 (ja) * 1991-12-20 2001-02-19 シャープ株式会社 半導体レーザ装置
JP3209786B2 (ja) * 1992-04-09 2001-09-17 シャープ株式会社 半導体発光素子
BE1007251A3 (nl) * 1993-06-28 1995-05-02 Philips Electronics Nv Straling-emitterende halfgeleiderdiode en werkwijze ter vervaardiging daarvan.
JPH07111366A (ja) * 1993-10-14 1995-04-25 Hitachi Ltd 半導体レーザ素子
US5739543A (en) * 1993-11-24 1998-04-14 The Furukawa Electric Co., Ltd. Optical semiconductive device with inplanar compressive strain
JPH07235733A (ja) * 1993-12-27 1995-09-05 Sanyo Electric Co Ltd 半導体レーザ素子
JP3461893B2 (ja) * 1994-02-21 2003-10-27 富士通株式会社 光半導体装置
JPH09246654A (ja) * 1996-03-01 1997-09-19 Mitsubishi Electric Corp 半導体レーザ装置
JPH1187831A (ja) * 1997-09-02 1999-03-30 Sony Corp 半導体発光素子、光ピックアップ装置ならびに光記録および／または再生装置
JP2000261098A (ja) * 1999-03-09 2000-09-22 Nec Corp 自励発振型半導体レーザ
JP2000349393A (ja) * 1999-03-26 2000-12-15 Fuji Xerox Co Ltd 半導体デバイス、面発光型半導体レーザ、及び端面発光型半導体レーザ
US6977953B2 (en) * 2001-07-27 2005-12-20 Sanyo Electric Co., Ltd. Nitride-based semiconductor light-emitting device and method of fabricating the same
US6759689B2 (en) * 2002-08-07 2004-07-06 Shin-Etsu Handotai Co., Ltd. Light emitting element and method for manufacturing the same
JP4262549B2 (ja) * 2003-07-22 2009-05-13 シャープ株式会社 半導体レーザ素子およびその製造方法
JP2005327907A (ja) * 2004-05-14 2005-11-24 Fuji Photo Film Co Ltd 半導体レーザ素子
WO2006071328A2 (en) * 2004-10-08 2006-07-06 The Regents Of The University Of California High efficiency light-emitting diodes
TW200742216A (en) * 2006-04-28 2007-11-01 Bo-Xun Lei Active layer structure of high-speed laser diode
JP2008078340A (ja) * 2006-09-21 2008-04-03 Opnext Japan Inc 半導体レーザ素子及びその製造方法
JP2008288248A (ja) * 2007-05-15 2008-11-27 Hitachi Cable Ltd 半導体発光素子
KR100865740B1 (ko) * 2007-05-28 2008-10-29 우리엘에스티 주식회사 발광소자와 그의 제조방법
JP5412943B2 (ja) * 2009-05-11 2014-02-12 住友電気工業株式会社 窒化物半導体発光素子、及びエピタキシャル基板
US8379684B1 (en) * 2011-08-16 2013-02-19 Corning Incorporated Hole blocking layers in non-polar and semi-polar green light emitting devices
JP5460831B1 (ja) * 2012-11-22 2014-04-02 株式会社東芝 半導体発光素子

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192816A (ja) * 2010-03-15 2011-09-29 Panasonic Corp 半導体発光素子

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