KR102282581B1 - 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치 - Google Patents

플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치 Download PDF

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Abstract

그렇지 않으면 기생 용량 및 기생 저항으로 인해 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이에 발생할 수 있는 커플링을 감소시키기 위한 방법 및 장치가 개시된다. 플래시 메모리 시스템은 행들 및 열들로 조직화된 플래시 메모리 셀들의 어레이를 포함하며, 여기서 각각의 행은 워드 라인 및 제어 게이트 라인에 커플링된다.

Description

플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치
우선권 주장
본 출원은 2018년 6월 15일자로 출원된 중국 특허 출원 제201810626274.X호, 및 발명의 명칭이 "플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치(Method and Apparatus for Reducing Coupling Between Word Lines and Control Gate Lines in a Flash Memory System)"인 2018년 8월 30일자로 출원된 미국 특허 출원 제16/118,272호에 대한 우선권을 주장한다.
기술분야
그렇지 않으면 기생 용량 및 기생 저항으로 인해 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이에 발생할 수 있는 커플링을 감소시키기 위한 방법 및 장치가 개시된다.
디지털 비휘발성 메모리들이 잘 알려져 있다. 예를 들어, 도 1은 소스 영역(101), 드레인 영역(102)(비트 라인(24)에 커플링됨), 채널 영역(104)의 제1 부분 위의 플로팅 게이트(103), 채널 영역(104)의 제2 부분 위의 워드 라인 단자(105)(전형적으로 워드 라인에 커플링됨), 기판(108), 플로팅 게이트(103) 위의 제어 게이트(106)(전형적으로 제어 게이트 라인에 커플링됨), 및 소스 영역(101) 위의 소거 게이트(107)(전형적으로 소거 게이트 라인에 커플링됨)를 포함하는 4-게이트 분리형 게이트 플래시 메모리 셀(100)을 도시한다. 이러한 구성은, 모든 목적을 위해 본 명세서에 참고로 포함되는, 미국 특허 제6,747,310호에 기재되어 있다. 여기서, 모든 게이트들은 플로팅 게이트(103)를 제외한 비-플로팅 게이트들이며, 이는 그들이 전압 소스에 전기적으로 접속되거나 접속 가능하다는 것을 의미한다. 메모리 셀(100)의 프로그램은 가열된 전자들이 채널 영역(104)으로부터 플로팅 게이트(103) 내로 주입되게 함으로써 발생한다. 메모리 셀(100)의 소거는 전자들이 플로팅 게이트(103)로부터 소거 게이트(107)로 터널링하게 함으로써 발생한다.
표 1은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(100)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 1]
Figure 112020115805905-pct00001
도 2a는 행들 및 열들로 배열된 셀들(100)의 어레이를 포함하는, 종래 기술의 플래시 메모리 시스템(200)을 도시한다. 여기서, 2개의 행 및 6개의 열만이 도시되지만, 어레이는 임의의 수의 행들 및 임의의 수의 열들을 포함할 수 있다는 것이 이해되어야 한다. 이 예에서 셀들(100)은 도 1에 도시된 유형의 것이다.
도 2a에 도시된 셀들의 상부 행에서, 워드 라인(201)은 그 행 내의 각각의 셀(100)의 각각의 워드 라인 단자(105)에 접속되고, 제어 게이트 라인(202)은 그 행 내의 각각의 셀(100)의 각각의 제어 게이트 단자(106)에 접속되고, 소거 게이트(203)는 그 행 내의 각각의 셀(100)의 각각의 소거 게이트 단자(107)에 접속된다.
도 2a에 도시된 셀들의 제2 행에서, 워드 라인(205)은 그 행 내의 각각의 셀(100)의 각각의 워드 라인 단자(105)에 접속되고, 제어 게이트 라인(204)은 그 행 내의 각각의 셀(100)의 각각의 제어 게이트 단자(106)에 접속되고, 소거 게이트(203)는 그 행 내의 각각의 셀(100)의 각각의 소거 게이트 단자(107)에 접속된다. 특히, 소거 게이트 라인(203)은 상부 행 및 제2 행 내의 각각의 셀(100)의 소거 게이트 단자들(107)에 접속된다.
도 2b를 참조하면, 워드 라인들, 제어 게이트 라인들, 및 플로팅 게이트들의 근접은 기생 효과들을 생성한다. 구체적으로, 워드 라인(201)과 제어 게이트 라인(202) 사이 및 워드 라인(205)과 제어 게이트 라인(204) 사이와 같은, 인접한 워드 라인들과 제어 게이트 라인들 사이에 기생 용량이 존재할 것이고, 워드 라인(201)과 상부 행 내의 각각의 셀(100) 내의 플로팅 게이트들 사이 및 워드 라인(205)과 제2 행 내의 각각의 셀(100) 내의 플로팅 게이트들 사이에도 기생 용량이 존재할 것이다.
기생 용량은 (1) 하나의 단자가 워드 라인에 접속되고 하나의 단자가 제어 게이트 라인에 접속된 상태로, 각각의 셀(100) 내에 위치된 기생 커패시터(210), 및 (2) 하나의 단자가 워드 라인에 접속되고 하나의 단자가 셀 내의 플로팅 게이트(103)에 접속된 상태로, 각각의 셀(100) 내에 위치된 기생 커패시터(220)로 모델링될 수 있다.
기생 커패시터들(210)의 효과는 워드 라인들 및/또는 제어 게이트 라인들 상의 전압에 있어서의 변화에 응답하는 인접한 워드 라인들과 제어 게이트 라인들 사이의 전압 커플링이 존재한다는 것이다. 기생 커패시터들(220)의 효과는 워드 라인들 및/또는 플로팅 게이트들 상의 전압에 있어서의 변화에 응답하는 워드 라인들과 각각의 셀(100) 내의 플로팅 게이트들 사이의 전압 커플링이 존재한다는 것이다.
기생 커패시터들(210 및 220)은 워드 라인들 및 제어 게이트 라인들이 소정 전압으로 충전하는 데 더 오래 걸리고 방전하는 데 더 오래 걸리게 할 것이다. 이러한 기생 용량은 방전 동안 각각의 셀(100)을 통한 전류를 변화시키는 원치 않는 효과를 가지며, 이는 판독 에러들을 야기할 수 있다. 결과적으로, 판독 감지 동작들에 대한 에러의 마진이 감소된다. 이 문제는 워드 라인 및 제어 게이트 라인들의 스위칭 속도가 증가함에 따라 악화된다.
또한, 각각의 워드 라인 및 제어 게이트 라인은 큰 기생 저항을 가질 것이다. 이러한 저항은 라인 폭 및 디바이스들의 비교적 작은 크기에 기인한다. 기생 저항은 각각의 행 내의 셀들(100) 사이에 위치된 기생 저항기들(230)로 모델링될 수 있다.
도 3은 이러한 기생 용량 및 기생 저항의 부정적 효과의 예를 제공한다. 이 예에서, 워드 라인(201)이 판독 동작을 위해 선택되고, 하이(high)로 구동된다. 제어 게이트 라인(202) 상의 전압은 워드 라인(201)과의 커플링으로 인해 VCG로부터 VCG +ΔV로 증가하고, 이어서 VCG에 이르기까지 방전된다. 워드 라인(201)이 방전된 후에, 제어 게이트(202)는 VCG-ΔV로 방전되고, 이어서 다시 VCG로 충전된다.
제어 게이트 라인(202) 상의 추가적인 ΔV는 판독 동작 동안 셀 전류의 증가를 야기한다. 판독 동작이 제어 게이트 라인(202)이 VCG+ΔV로부터 VCG로 방전할 충분한 시간을 제공하지 않는다면, "0"을 저장하고 있는 선택된 셀은 "1"을 담고 있는 것으로 잘못 해석될 수 있다. 이러한 문제를 회피하기 위해, 스위칭 속도는 대략 10 나노초의 방전 기간을 허용해야 한다. 따라서, 기생 용량 및 기생 저항은 덜 정확한 시스템을 초래할 것이다.
필요한 것은 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이 그리고 워드 라인들과 플로팅 게이트들 사이의 기생 용량을 감소시키는 플래시 메모리 시스템이다.
그렇지 않으면 기생 용량 및 기생 저항으로 인해 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이에 발생할 수 있는 커플링을 감소시키기 위한 방법 및 장치가 개시된다.
도 1은 종래 기술의 플래시 메모리 셀의 단면을 도시한다.
도 2a는 종래 기술의 플래시 메모리 셀들의 어레이의 일부를 도시한다.
도 2b는 도 2a의 종래 기술의 플래시 메모리 셀들의 어레이에서의 기생 용량 및 기생 저항을 도시한다.
도 3은 판독 동작 동안 제어 게이트 라인 상의 기생 용량 및 기생 저항의 효과를 보여주는 예시적인 파형들을 도시한다.
도 4는 디커플링 회로의 실시예를 도시한다.
도 5는 도 4의 시스템에 대한 예시적인 파형들을 도시한다.
도 6은 디커플링 회로의 다른 실시예를 도시한다.
도 4는 플래시 메모리 시스템(400)을 도시한다. 플래시 메모리 시스템(400)은 플래시 메모리 시스템(200)과 유사하며, 디커플링 회로(410)가 추가된다. 디커플링 회로(410)는 스위치들(401 및 402)을 포함한다. 판독 동작 동안, 선택된 행에 대한 제어 게이트 라인은 스위치(401)에 의해 전압 VCG에 커플링되고, 선택되지 않은 행들에 대한 제어 게이트 라인은 스위치(402)에 의해 전압 VCG - ΔV에 커플링된다.
디커플링 회로(410)의 효과가 도 5에 도시되어 있다. 이 예에서, 워드 라인(201)이 판독 동작을 위해 선택되고, 하이로 구동된다. 스위치(401)가 폐쇄되고, 제어 게이트 라인(202)의 전압은 VCG에 이르기까지 구동된다. 워드 라인(201)이 하이로 구동될 때, 제어 게이트 라인(202)은 VCG - ΔV로부터 VCG - ΔV + ΔV(VCG와 동일함)로 구동되며, 이는 판독 동작 동안 선택된 행의 제어 게이트 라인에 대한 원하는 전압 레벨이다. 워드 라인(201)이 방전된 후에, 제어 게이트 라인(202)은 다시 VCG - ΔV로 방전될 것이다.
다른 실시예가 도 6에 도시되어 있다. 디커플링 회로(600)(디커플링 회로(410) 대신에 사용될 수 있음)는 스위치들(601, 602, 603, 604, 605 및 606) 및 인버터(607)를 포함한다. 워드 라인(201) 및 제어 게이트(202)의 행을 수반하는 판독 동작 동안, 워드 라인(201)은 하이로 구동될 것이다. 스위치(602)는 개방 상태로 유지될 것이다. 인버터(607)의 출력은 로우(low)일 것이고, 스위치(601)는 폐쇄될 것이다. 스위치들(604 및 605)이 또한 폐쇄될 것이며, 따라서 전압 VCG가 제어 게이트 라인(202)에 제공된다.
워드 라인(201) 및 제어 게이트(202)의 행이 선택되지 않는 경우에, 워드 라인(201)은 로우일 것이다. 스위치(602)는 폐쇄될 것이다. 인버터(607)의 출력은 하이일 것이고, 스위치(601)는 개방될 것이다. 스위치들(604 및 605)이 또한 폐쇄될 것이며, 따라서 전압 VCG - ΔV가 제어 게이트 라인(202)에 제공된다.
프로그램 동작 동안, 스위치들(603 및 604)은 폐쇄될 것이며, 따라서 전압 Vep(HV)가 제어 게이트 라인(202)에 제공될 것이다.
소거 동작 동안, 스위치(606)는 폐쇄될 것이며, 따라서 제어 게이트 라인(202)은 접지로 풀링될 것이다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 커플링되는"은 "직접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 커플링되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (10)

  1. 플래시 메모리 시스템으로서,
    플래시 메모리 셀들의 어레이 - 상기 플래시 메모리 셀들은 행들 및 열들로 조직화되고, 각각의 플래시 메모리 셀은 워드 라인 단자, 제어 게이트 단자, 및 플로팅 게이트를 포함함 -;
    복수의 워드 라인들 - 상기 복수의 워드 라인들 각각은 상기 어레이의 행 내의 상기 플래시 메모리 셀들의 상기 워드 라인 단자들에 커플링됨 -;
    복수의 제어 게이트 라인들 - 상기 복수의 제어 게이트 라인들 각각은 상기 어레이의 행 내의 상기 플래시 메모리 셀들의 상기 제어 게이트 라인 단자들에 커플링됨 -; 및
    판독 동작을 위한 선택된 행에 대한 제어 게이트 라인을 제1 전압 소스에 커플링하고, 상기 판독 동작을 위한 선택되지 않은 행들에 대한 제어 게이트 라인들을 제2 전압 소스에 커플링하기 위한 디커플링 회로 - 상기 제2 전압 소스는 상기 제1 전압 소스에 의해 생성되는 전압보다 양 ΔV만큼 적은 전압을 생성함 - 를 포함하며,
    ΔV는 상기 선택된 행에 대한 상기 워드 라인이 하이(high)로 구동될 때 상기 선택된 행에 대한 상기 제어 게이트 라인과 상기 선택된 행에 대한 상기 워드 라인 사이의 기생 용량으로 인해 생성되는 상기 선택된 행의 상기 제어 게이트 라인의 전압에 있어서의 증가와 동일한, 플래시 메모리 시스템.
  2. 제1항에 있어서, 상기 디커플링 회로는 상기 제1 전압 소스를 판독 동작의 선택된 행에 선택적으로 커플링하기 위한 제1 스위치 및 상기 제2 전압 소스를 판독 동작의 하나 이상의 선택되지 않은 행들에 선택적으로 커플링하기 위한 제2 스위치를 포함하는, 플래시 메모리 시스템.
  3. 제1항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀들인, 플래시 메모리 시스템.
  4. 제2항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀들인, 플래시 메모리 시스템.
  5. 판독 동작 동안 플래시 메모리 시스템에서 제어 게이트 라인을 인접한 워드 라인으로부터 디커플링하는 방법으로서, 상기 플래시 메모리 시스템은 행들 및 열들로 조직화된 플래시 메모리 셀들의 어레이, 복수의 워드 라인들 - 상기 복수의 워드 라인들 각각은 상기 어레이의 행 내의 상기 플래시 메모리 셀들의 워드 라인 단자들에 커플링됨 -, 및 복수의 제어 게이트 라인들 - 상기 복수의 제어 게이트 라인들 각각은 상기 어레이의 행 내의 상기 플래시 메모리 셀들의 제어 게이트 라인 단자들에 커플링됨 - 을 포함하고, 각각의 플래시 메모리 셀은 워드 라인 단자, 제어 게이트 단자, 및 플로팅 게이트를 포함하며, 상기 방법은,
    판독 동작을 위한 선택된 행에 대한 제어 게이트 라인을 제1 전압 소스에 커플링하는 단계;
    상기 판독 동작을 위한 선택되지 않은 행들에 대한 제어 게이트 라인들을 제2 전압 소스에 커플링하는 단계 - 상기 제2 전압 소스에 의해 생성되는 전압은 상기 제1 전압 소스에 의해 생성되는 전압보다 양 ΔV만큼 적음 -; 및
    상기 판독 동작을 위한 상기 선택된 행에 대한 워드 라인을 제3 전압 소스에 커플링하는 단계를 포함하고,
    상기 선택된 행에 대한 상기 제어 게이트 라인과 상기 선택된 행에 대한 상기 워드 라인 사이의 기생 용량으로 인해, 상기 선택된 행에 대한 상기 제어 게이트 라인의 전압은 상기 선택된 행에 대한 상기 워드 라인이 상기 제3 전압 소스에 커플링된 후에 ΔV와 동일한 양만큼 증가하는, 방법.
  6. 제5항에 있어서, 판독 동작을 위한 선택된 행에 대한 제어 게이트 라인을 제1 전압 소스에 커플링하는 단계는 판독 동작을 위한 상기 선택된 행에 대한 상기 제어 게이트 라인과 상기 제1 전압 소스 사이의 스위치를 폐쇄하는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 판독 동작을 위한 선택되지 않은 행들에 대한 제어 게이트 라인들을 제2 전압 소스에 커플링하는 단계는 판독 동작을 위한 상기 선택되지 않은 행들에 대한 상기 제어 게이트 라인들과 상기 제2 전압 소스 사이의 스위치를 폐쇄하는 단계를 포함하는, 방법.
  8. 제5항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀들인, 방법.
  9. 제6항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀들인, 방법.
  10. 제7항에 있어서, 상기 플래시 메모리 셀들은 분리형 게이트 플래시 메모리 셀들인, 방법.
KR1020207031462A 2018-06-15 2019-05-04 플래시 메모리 시스템에서 워드 라인들과 제어 게이트 라인들 사이의 커플링을 감소시키기 위한 방법 및 장치 KR102282581B1 (ko)

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