TW202015056A - 用於減少在快閃記憶體系統中的字線與控制閘線之間的耦合之方法及設備 - Google Patents

用於減少在快閃記憶體系統中的字線與控制閘線之間的耦合之方法及設備 Download PDF

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Abstract

揭示用於減少該耦合的一種方法及設備，否則該耦合能由於寄生電容及寄生電阻而在一快閃記憶體系統中的字線與控制閘線之間產生。該快閃記憶體系統包含經組織成列及行之快閃記憶體單元的一陣列，其中各列經耦合至一字線及一控制閘線。

Description

用於減少在快閃記憶體系統中的字線與控制閘線之間的耦合之方法及 設備 相關申請案之交互參照
本申請案主張於2018年6月15日提出申請之中國專利申請案第201810626274.X號及於2018年8月30日提出申請之美國專利申請案第16/118,272號，發明名稱為「Method and Apparatus for Reducing Coupling Between Word Lines and Control Gate Lines in a Flash Memory System」之優先權。
揭示用於減少該耦合的一種方法及設備，否則該耦合能由於寄生電容及寄生電阻而在一快閃記憶體系統中的字線與控制閘線之間產生。
數位非揮發性記憶體係已知。例如，圖1描繪四閘極分離閘快閃記憶體單元100，其包含源極區101、汲極區102(耦合至位元線24)、在通道區104之第一部分上方的浮閘103、在通道區104之第二部分上方的字線端子105(一般耦合至字線)、基材108、在浮閘103上方的控制閘106(一般耦合至控制閘線)上方、及在源極 區101上方的抹除閘107(一般耦合至抹除閘線)。此組態描述於美國專利第6,747,310號中，其針對所有目的以引用方式併入本文中。此處，除了浮閘103以外的所有閘均係非浮閘，意指其等電連接或可連接至電壓源。記憶體單元100的程式化係藉由導致加熱電子自通道區104注入浮閘103中而發生。記憶體單元100的抹除係藉由導致電子自浮閘103穿隧至抹除閘107而發生。
表1描繪能施加至記憶體單元100的端子之用於執行讀取、抹除、及程式化操作的一般電壓範圍：
Figure 108120722-A0202-12-0002-1
圖2A顯示先前技術的快閃記憶體系統200，其包含配置成行及列之單元100的陣列。此處，僅顯示二列與六行，但應理解該陣列能包含任何數目的列與任何數目的行。此實例中的單元100係如圖1所示之類型。
在圖2A所示之單元的頂列中，字線201連接至該列中之各單元100的各字線端子105、控制閘線202連接至該列中之各單元100的各控制閘端子106、且抹除閘203連接至該列中之各單元100的各抹除閘端子107。
在圖2A所示之單元的第二列中，字線205連接至該列中之各單元100的各字線端子105、控制閘線204連接至該列中之各單元100的各控制閘端子106、且抹除閘203連接至該列中之各單元100的各抹除閘端子107。明顯地，抹除閘線203連接至頂列及第二列中之各單元100的抹除閘端子107。
參考圖2B，在字線、控制閘線、及浮閘的極近處建立寄生效應。具體地說，寄生電容將存在於相鄰字線與控制閘線之間，諸如，在字線201與控制閘線202之間及字線205與控制閘線204之間，且寄生電容亦將存在於字線201與頂列中之各單元100中的浮閘之間及字線205與第二列中之各單元100中的浮閘之間。
寄生電容可使用以下各者模型化：(1)寄生電容器210，其位於各單元100內，具有連接至字線的一個端子及連接至控制閘線的一個端子、及(2)寄生電容器220，其位於各單元100內，其具有連接至字線的一個端子及連接至該單元內之浮閘103的一個端子。
寄生電容器210的效應係在於相鄰的字線與控制閘線之間有電壓耦合，該電壓耦合對應於字線及/或控制閘線上之電壓的變化。寄生電容器220的效應係在於字線與各單元100內的浮閘之間有電壓耦合，該電壓耦合對應於字線及/或浮閘上之電壓的變化。
寄生電容器210及220將導致字線及控制閘線花費更長時間充電至特定電壓並花費更長時間放電。此寄生電容具有在放電期間改變通過各單元100之電流的非所要效應，其能導致讀取錯誤。因 此，減少讀取感測操作的誤差餘量。問題隨著字線及控制閘線的切換速度增加而加劇。
此外，各字線及控制閘線將具有大的寄生電阻。此電阻係由於裝置的相對小尺寸及線寬。寄生電阻能使用位於各列中的單元100之間的寄生電阻器230模型化。
圖3提供此寄生電容及寄生電阻之負面效應的實例。在此實例中，字線201經選取用於讀取操作且係驅動為高。由於與字線201耦合，控制閘線202上的電壓從VCG增加至VCG+△V，然後放電降低至VCG。在字線201放電後，控制閘202放電至VCG-△V，然後充電回VCG。
控制閘線202上的額外△V導致單元電流在讀取操作期間增加。若讀取操作未提供足夠時間給控制閘線202以從VCG+△V放電至VCG，則儲存「0」之經選取單元可被誤解讀為含有「1」。為避免此問題，切換速度必須允許10奈秒之等級的放電週期。因此，寄生電容及寄生電阻將導致較不準確的系統。
所需要的係減少在記憶體系統中的字線與控制閘線之間及字線與浮閘之間的寄生電容的快閃記憶體系統。
揭示用於減少該耦合的一種方法及設備，否則該耦合能由於寄生電容及寄生電阻而在一快閃記憶體系統中的字線與控制閘線之間產生。
24‧‧‧位元線
100‧‧‧記憶體單元/單元
101‧‧‧源極區
102‧‧‧汲極區
103‧‧‧浮閘
104‧‧‧通道區
105‧‧‧字線端子
106‧‧‧控制閘/控制閘端子
107‧‧‧抹除閘/抹除閘端子
108‧‧‧基材
200‧‧‧快閃記憶體系統
201‧‧‧字線
202‧‧‧控制閘線/控制閘
203‧‧‧抹除閘線/抹除閘
204‧‧‧控制閘線
205‧‧‧字線
210‧‧‧寄生電容器
220‧‧‧寄生電容器
230‧‧‧寄生電阻器
400‧‧‧快閃記憶體系統
401‧‧‧開關
402‧‧‧開關
410‧‧‧解耦電路
600‧‧‧解耦電路
601‧‧‧開關
602‧‧‧開關
603‧‧‧開關
604‧‧‧開關
605‧‧‧開關
606‧‧‧開關
607‧‧‧反相器
圖1描繪先前技術之快閃記憶體單元的剖面。
圖2A描繪先前技術的快閃記憶體單元之陣列的一部分。
圖2B描繪在圖2A之先前技術的快閃記憶體單元之陣列中的寄生電容及寄生電阻。
圖3描繪顯示讀取操作期間寄生電容及寄生電阻在控制閘線上之效應的例示性波形。
圖4描繪解耦電路的實施例。
圖5描繪圖4之系統的例示性波形。
圖6描繪解耦電路的另一實施例。
圖4描繪快閃記憶體系統400。具有解耦電路410之加入的快閃記憶體系統400類似於快閃記憶體系統200。解耦電路410包含開關401及402。在讀取操作期間，藉由開關401將用於經選取列的控制閘線耦合至電壓VCG，並藉由開關402將用於未選取列的控制閘線耦合至電壓VCG-△V。
解耦電路410的效應描繪於圖5中。在此實例中，字線201經選取用於讀取操作且係驅動為高。將開關401閉合，並將控制閘線202的電壓向下驅動至VCG當將字線201驅動為高時，將控制閘線202從VCG-△V驅動至VCG-△V+△V(其等於VCG)，其係在讀取操作期間用於經選取列之控制閘線的期望電壓位準。在字線201放電後，控制閘線202將放電回VCG-△V。
圖6顯示另一實施例。解耦電路600(其能用於替代解耦電路410)包含開關601、602、603、604、605、及606、及反相器607。在涉及字線201及控制閘202之該列的讀取操作期間，字線201將係驅動為高。開關602將保持打開。反相器607的輸出將係低，且開關601將閉合。開關604及605亦將閉合，使得電壓VCG提供至控制閘線202。
在未選取字線201及控制閘202之列的情況中，字線201將係低。開關602將閉合。反相器607的輸出將係高，且開關601將打開。開關604及605亦將閉合，使得電壓VCG-△V提供至控制閘線202。
在程式化操作期間，開關603及604將閉合，使得電壓Vep(HV)將提供至控制閘線202。
在抹除操作期間，開關606將閉合，使得控制閘線202將拉至接地。
應注意的是，如本文中所使用，「在…上方(over)」及「在…上(on)」之用語皆涵蓋性地包括了「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔 設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦合(electrically coupled)」一詞則包括了「直接電耦合(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦合(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
24‧‧‧位元線
100‧‧‧記憶體單元/單元
101‧‧‧源極區
102‧‧‧汲極區
103‧‧‧浮閘
104‧‧‧通道區
105‧‧‧字線端子
106‧‧‧控制閘/控制閘端子
107‧‧‧抹除閘/抹除閘端子
108‧‧‧基材

Claims (10)

  1. 一種快閃記憶體系統，其包含：快閃記憶體單元的一陣列，其中該等快閃記憶體單元經組織成列及行，且各快閃記憶體單元包含一字線端子、一控制閘端子、及一浮閘；複數個字線，該複數個字線之各者耦合至該陣列之一列中的該等快閃記憶體單元的該等字線端子；複數個控制閘線，該複數個控制閘線之各者耦合至該陣列之一列中的該等快閃記憶體單元的該等控制閘端子；及一解耦電路，其用於將用於一讀取操作的一經選取列的一控制閘線耦合至一第一電壓源，及將用於該讀取操作的未選取列的控制閘線耦合至一第二電壓源，其中該第二電壓源產生小於由該第一電壓源產生之該電壓的一電壓達一量△V；其中當將用於該經選取列的該字線係驅動為高時，由於在用於該經選取列的該控制閘線與用於該經選取列的該字線之間的寄生電容而△V大約等於在該經選取列之該控制閘線的電壓上產生的該增加。
  2. 如請求項1之快閃記憶體系統，其中該解耦電路包含一第一開關及一第二開關，該第一開關用於將該第一電壓源選擇性地耦合至一讀取操作的經選取列，該第二開關用於將該第二電壓源選擇性地耦合至一讀取操作的一或多個未選取列。
  3. 如請求項1之快閃記憶體系統，其中該等快閃記憶體單元係分離閘快閃記憶體單元。
  4. 如請求項2之快閃記憶體系統，其中該等快閃記憶體單元係分離閘快閃記憶體單元。
  5. 一種在一讀取操作期間將一快閃記憶體系統中的一控制閘線與一相鄰字線解耦的方法，該快閃記憶體系統包含經組織成列及行之快閃記憶體單元的一陣列、複數個字線、及複數個控制閘線，其中該複數個字線之各者經耦合至該陣列之一列中的該等快閃記憶體單元的該等字線端子，其中該複數個控制閘線之各者經耦合至該陣列之一列中的該等快閃記憶體單元的該等控制閘線端子，各快閃記憶體單元包含一字線端子、一控制閘端子、及一浮閘，該方法包含：將用於一讀取操作的一經選取列的一控制閘線耦合至一第一電壓源；將用於該讀取操作的未選取列的控制閘線耦合至一第二電壓源，其中由該第二電壓源產生的該電壓小於由該第一電壓源產生之該電壓達一量△V；及將用於該讀取操作的該經選取列的一字線耦合至一第三電壓源；其中，由於在用於該經選取列的該控制閘線與用於該經選取列的該字線之間的寄生電容，用於該經選取列的該控制閘線的該電壓在用於該經選取列的該字線耦合至該第三電壓源之後增加達大約等於△V的一量。
  6. 如請求項5之方法，其中將用於一讀取操作的一經選取列的一控制閘線耦合至一第一電壓源的該步驟包含閉合在用於一讀取操作的該經選取列的該控制閘線與該第一電壓源之間的一開關。
  7. 如請求項6之方法，其中將用於一讀取操作的未選取列的控制閘線耦合至一第二電壓源的該步驟包含閉合在用於一讀取操作的該等未選取列的該等控制閘線與該第二電壓源之間的一開關。
  8. 如請求項5之方法，其中該等快閃記憶體單元係分離閘快閃記憶體單元。
  9. 如請求項6之方法，其中該等快閃記憶體單元係分離閘快閃記憶體單元。
  10. 如請求項7之方法，其中該等快閃記憶體單元係分離閘快閃記憶體單元。
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