KR102257933B1 - 평탄화에 의한 감소된 땜납 패드 토폴로지 차이를 포함하는 전자 구조를 제조하는 방법, 및 대응하는 전자 구조 - Google Patents

평탄화에 의한 감소된 땜납 패드 토폴로지 차이를 포함하는 전자 구조를 제조하는 방법, 및 대응하는 전자 구조 Download PDF

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무이 구안 엔지
살만 아크람
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루미리즈 홀딩 비.브이.
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    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

칩(40)과 기판(62) 간의 보다 신뢰성 있는 본드를 보장하기 위해 칩(40) 상의 땜납 범프들의 상부 면이 동일 평면에 있게 하기 위한 기술이 개시된다. 칩(40)은 상이한 높이를 가질 수 있는 땜납 패드들(42, 44)을 구비한다. 유전체 층(50)이 땜납 패드들(42, 44) 사이에 형성된다. 상대적으로 두꺼운 금속 층(52)이 땜납 패드들(42, 44) 위에 도금 처리된다. 금속 층(52)은 땜납 패드들(42, 44) 위의 금속 층(52) 부분의 상부 면이 동일 평면에 있고 유전체 층(50) 위에 있게 하기 위해 평탄화된다. 실질적으로 균일한 얇은 땜납(58)의 층이, 땜납 범프들의 상부 면들이, 칩(40)의 상부 면에 실질적으로 평행하거나 또는 칩(40)의 상부 면에 대해 각을 이룰 수 있는, 실질적으로 동일 평면에 있도록, 평탄화된 금속 층 부분(52) 위에 퇴적된다. 칩(40)은 그 후 대응하는 금속 패드들(64)을 갖는 기판(62) 위에 배치되고, 땜납(58)은 기판 패드들(64)에 리플로우되거나 또는 초음파 본딩된다.

Description

평탄화에 의한 감소된 땜납 패드 토폴로지 차이를 포함하는 전자 구조를 제조하는 방법, 및 대응하는 전자 구조{METHOD OF MANUFACTURING AN ELECTRONIC STRUCTURE COMPRISING REDUCING SOLDER PAD TOPOLOGY DIFFERENCES BY PLANARIZATION AND CORRESPONDING ELECTRONIC STRUCTURE}
본 발명은 칩을 기판에 땜납 본딩하는 것에 관한 것으로, 특히 칩 상의 패드들과 기판상의 패드들 간의 땜납 연결들의 신뢰성을 향상시키기 위한 기술에 관한 것이다.
예를 들어, 반도체 칩 또는 세라믹 서브마운트와 같은 칩 상에 금속 패드들을 제공하고, 이후 패드들 상에 땜납 범프들을 퇴적하는 것은 일반적이다. 패드들은 칩의 가변 두께 또는 가변 두께들을 갖는 패드들 때문에 상이한 높이들을 가질 수 있다. 칩은 이후 대응하는 금속 패드들을 포함하는 더 큰 기판 위에 배치되고, 땜납 범프들은 칩과 기판 간에 전기적 연결을 형성하기 위해 대향하는 패드들을 함께 본딩하도록 리플로우된다.
땜납 범프들은 수십 내지 수백 미크론 사이의 높이들을 가질 수 있다. 이러한 치수는 전형적으로 칩 상의 패드들의 높이 차이보다 몇 배 더 커서, 리플로우 동안, 기판상의 대향하는 패드까지의 임의의 갭을 메우기에 충분한 부피의 땜납이 각각의 패드 상에 존재한다. 또한, 땜납 범프들의 크기들은 그 자체가 다소 다르고, 상대적으로 큰 부피의 땜납은 기판상의 대향하는 패드까지의 임의의 갭을 메우기에 충분하다.
그러나 초소형 칩 패드들 또는 서로 매우 인접한 패드들에 대해서는, 더 적은 땜납이 사용되어야 한다. 칩 상의 패드들의 높이 차이가 너무 크기 때문에, 각각의 패드 상의 작은 부피의 땜납은 리플로우 동안 땜납 범프와 대향하는 패드들 간의 갭을 메우기에 충분하지 않다는 점이 존재한다. 따라서, 패드들 및/또는 그들의 피치의 크기가 제한된다.
도 1a-1c와 도 2a 및 도 2b는 높이 차이들을 갖는 패드들과 함께 사용되는 불충분 크기의 땜납 범프가 갖는 문제를 예시한다.
도 1a에는, 반도체 칩, 세라믹 서브마운트, 또는 작은 땜납 범프들로부터 이득을 얻을 수 있는 다른 칩일 수 있는 칩(10)이 도시된다. 칩(10)은 땜납 패드(12)보다 높이가 낮은 작은 금속 땜납 패드(12)와 작은 땜납 영역(14)을 갖는다. 칩(10)은 그런 패드들(12) 또는 영역들(14)의 어레이를 가질 수 있다. 영역(14)은 패드(12)보다 낮은 높이를 갖는 임의의 땜납 부착 영역(또한 다른 금속 패드일 수 있다)을 나타낸다. 작은 땜납 범프들(16 및 18)은 패드(12)와 영역(14) 위에 퇴적되고 표면 위에 다소 퍼져 있다. 땜납 범프들(16 및 18)의 부피들은 동일하다고 가정한다. 패드(12) 또는 영역(14)이 더 크다면, 땜납 범프들(16 및 18)은 땜납의 표면 장력 때문에 구면을 닮을 수 있다.
모든 실시예에서 땜납 범프들은 예를 들어, 주석, 납, 은, 금, 니켈, 다른 금속들, 및 이들의 합금들과 같은 종래의 것일 수 있다.
도 1b에서, 칩(10)은 기판(20) 위에 배치된다. 어떤 이유로 땜납 범프(16)는 기판(20) 상의 대향하는 금속 패드(22)에 대해 가압되지만, 땜납 범프(18)는 기판(20) 상의 대향하는 패드(24)에서 약간 분리되는 것에 유의한다.
도 1c에서, 도 1b의 구조는 땜납을 리플로우하기 위해 가열된다. 땜납 범프(16)는 패드들(16 및 22) 사이에 양호한 본드를 형성하지만, 땜납 범프(18)는 두 부분(18A 및 18B)으로 분리되고, 패드(24)와 영역(14) 간에 신뢰할 수 없는 연결을 형성한다. 그러므로, 더 많은 땜납이 필요하고, 땜납 패드들/영역들이 더 크거나 더 많이 분리될 필요가 있다. 따라서, 패드/영역 높이 차이는 땜납 패드들/영역들의 크기 및/또는 밀도를 제한한다.
도 2a에서, 칩(26)은 패드(28)와 더 낮은 높이의 땜납 영역(30)을 가지며, 패드(28)와 영역(30) 사이에는 유전체 부분(32)이 있다. 동일한 부피의 땜납의, 오목한 땜납 범프들(34 및 36)이 패드(28)와 영역(30) 상에 형성된다.
도 2b에서, 칩(26)은 기판(20) 위에 배치된다. 어떤 이유로 땜납 범프(34)는 기판(20) 상의 대향하는 금속 패드(22)에 대해 가압되지만, 땜납 범프(36)는 기판(20) 상의 대향하는 패드(24)에서 약간 분리되는 것에 유의한다.
리플로우 또는 초음파 본딩 프로세스 동안, 땜납 범프(36)는 대향하는 패드(24)와 양호한 연결을 만들지 않을 것이다.
칩 상의 땜납 패드들 또는 땜납 영역들의 높이들이 상이하게 되는 땜납 범프들을 이용하여 만들어진 연결들의 신뢰성을 향상시키는 기술이 필요하다.
일 실시예에서, 칩은 상이한 높이들을 갖는 적어도 2개의 패드를 갖도록 형성된다. 본 개시 내용을 위해, 패드는 땜납 범프가 퇴적되는 칩의 임의의 영역을 포함할 수 있다. 패드들은 전형적으로 패터닝된 금속 층일 것이다. 유전체 영역이 패드들 사이에 형성되고, 패드들보다 더 큰 높이를 갖는다.
패드들은 상대적으로 두꺼운 금속 층을 형성하기 위해 도금 처리된다. 패드들 위의 금속 층 부분들은 유전체 영역과 다소 중첩하는 금속과 도금 프로세스에서의 비균일성 때문에 평면이 아니다. 다른 금속 퇴적 기술이 또한 이용될 수 있지만; 도금은 다른 장점들 중에서 더 미세한 분해능을 가져올 수 있다.
화학적-기계적 평탄화(chemical-mechanical planarization)(CMP) 프로세스(또는 다른 평탄화 프로세스)가 이후 금속 층 부분들을 유전체 영역 약간 위의 높이까지 평탄화하도록 수행된다. 금속 층 부분들은 이제 모두 동일 평면에 있는 땜납 패드들을 형성한다.
균일한 땜납 층이 이후 예를 들어, 도금, 스크린 인쇄 또는 다른 수단에 의해 평탄화된 금속 층 위에 형성된다. 따라서, 금속 층 부분의 위의 최종 땜납 층들은 실질적으로 동일 평면에 있어야 한다.
도금이 블랭킷 시드 층(blanket seed layer)과 시드 층의 위의 패터닝된 레지스트 층을 이용하여 수행되면, 레지스트 층 및 레지스트 층 아래의 시드 층은 이후 금속 패드들을 전기적으로 분리하기 위해 에칭된다.
최종 땜납 부분들은 이후 기판의 대응하는 패드들에 본딩될 수 있다. 이와 같은 연결들은 따라서 극소량의 땜납만으로도 높은 신뢰성을 갖는다. 패드들은 땜납이 패드들을 단락시키는 일 없이 초소형으로 만들어지고/만들어지거나 서로 매우 근접할 수 있다.
흔히, 땜납 범프들은 금과 같은 귀금속으로 형성된다. 본 프로세스는 신뢰성 있는 상호 연결들에 요구되는 땜납의 양을 크게 감소시켜, 상당한 비용을 절약한다.
프로세스는 단편화(singulation) 이후의 개별적 칩들 또는 단편화 이전의 웨이퍼 스케일에서 수행될 수 있다.
다양한 다른 실시예들이 개시된다.
웨이퍼의 후속 처리를 위해 반도체 웨이퍼 표면을 평탄화하는 것은 잘 알려졌고, 미국 특허 제6,746,317호에 설명된다. 본 발명의 프로세스는 칩 표면보다 높은 높이에 있는 땜납 패드들만을 평탄화한다.
또한, 미국 특허들 제5,901,437호와 제6,660,944호에 기술된 바와 같이 땜납 범프들 자체를 평탄화하는 것도 알려졌다. 그러나, 땜납 범프들이 패드들과 약한 본드를 갖기 때문에, 이런 평탄화는 땜납 범프들을 이탈시킬 수 있다. 또한, 이런 평탄화는 상대적으로 연질의 땜납 범프들을 측면으로 확산시키고 신뢰성 문제들을 만들 수 있다.
본 발명의 프로세스는 종래 기술과 연관되는 이런 단점들을 회피한다.
도 1a는 땜납 범프들이 상이한 높이들을 갖게 되는, 상이한 높이들의 땜납 패드들 또는 땜납 영역들을 갖는 종래의 칩의 간략한 단면도이다.
도 1b는 도 1a의 칩이 기판 위에 배치되는 것을 예시한다.
도 1c는 땜납 범프들의 상이한 높이들 때문에 낮은 신뢰성 전기적 연결들을 초래하는, 리플로우 이후의 도 1b의 구조를 예시한다.
도 2a는 상이한 높이들을 갖는 오목한 땜납 범프들을 초래하는, 상이한 높이들의 땜납 패드들 또는 땜납 영역들을 갖는 종래의 칩의 간략화된 단면도이다.
도 2b는 땜납 범프들의 상이한 높이들 때문에 낮은 신뢰성 전기적 연결들을 초래하는, 기판상에 배치된 도 2a의 칩을 예시한다.
도 3은 땜납 패드들 또는 땜납 영역들이 상이한 높이들을 가지고 유전체 부분이 땜납 패드들/영역들 사이에 형성되는 칩의 단순화된 토폴로지를 예시한다.
도 4는 블랭킷-퇴적된 금속 시드 층과, 도금 처리되지 않은 부분들 위에 형성된 패터닝된 레지스트 층을 예시한다.
도 5은 도금 프로세스 이후의 칩을 예시한다.
도 6은 파선으로서 평탄화 목표를 가진 칩을 예시한다.
도 7은 금속 패드들을 평탄화하는 평탄화 이후에 이들 상부 면들이 동일 평면에 있는 칩을 예시한다.
도 8은 금속 패드들 위에 퇴적된 땜납의 균일 층을 예시한다.
도 9는 레지스트 제거되고 시드 층이 다시 에칭된 것을 예시한다.
도 10은 기판 위에 배치된 최종 칩에서, 리플로우 프로세스에 의해 땜납이 대향하는 패드들 사이에 신뢰성 있는 본드를 형성하게 하도록 모든 패드들 위의 땜납이 기판상의 대응하는 패드들을 터치하거나 또는 아주 작은 거리만큼 분리되는 것을 예시한다.
도 11은 도금된 금속 층이 레지스트 층보다 어떻게 낮게 형성될 수 있고, 그래서 금속 층과 레지스트 층 양자가 실질적으로 평탄화되는 것을 예시한다.
도 12는 본 발명의 일 실시예에서 사용될 수 있는 다양한 단계들을 식별하는 흐름도이다.
동일 또는 유사한 요소들에는 동일한 참조부호가 부여된다.
일반적으로, 본 발명은 칩과 기판 사이에 신뢰성 있는 연결들이 이루어지는 것을 보장하기 위해 더 적은 수의 땜납의 사용을 가능하게 한다. 본 발명은 특히, 땜납 패드들이 작고/작거나 근접하게 이격되는 것이 요구되는 경우에 유용하다.
도 3은 플립 칩 발광 다이오드(LED), 집적 회로, 세라믹 서브마운트, 인터포저 등과 같은 임의의 전자 디바이스일 수 있는 칩(40)을 예시한다.
땜납 패드(42)가 칩(40) 상에 형성된다. 패드(42)는 반도체 영역과 접촉하는 금속 층일 수 있거나, 또는 패드(42)는 그 자체가 반도체 층일 수 있다. 영역(44)이 또한 도시되어 있는데, 이는 금속 연결이 요구되는 다른 금속 패드 또는 반도체 영역일 수 있다. 패드(42)와 영역(44)은 땜납 상호 연결이 만들어지는 영역들의 2개의 상이한 시작 높이들을 포함하는 예시적 실시예이다. 패드(42)와 영역(44)의 양자는 상이한 높이들을 갖는 금속 층들일 수 있다. 높이의 차이는 단지 수 미크론일 수 있다.
패드들(42)과 영역(44)은 칩(40) 내의 또는 칩(40) 상의 반도체 영역들 또는 다른 회로에 전기적으로 연결될 수 있다.
패터닝된 유전체 층(46)이 패드(42)와 영역(44) 사이뿐만 아니라, 보호되어야 할 다른 영역들 위에 형성된다.
도 4에서, 금속 시드 층(48)이 예를 들어, 스퍼터링에 의해 칩(40)의 표면 위에 퇴적된다. 시드 층(48)은 예를 들어, 구리 또는 다른 적절한 물질과 같은, 시드 층 위에서 도금처리될 동일한 금속일 수 있거나, 또는 상이한 도전성 재료일 수 있다.
도금 프로세스가 도금 처리된 영역들 모두에 전위를 인가하는 것을 요구하면, 시드 층(48)은 도전성 표면을 원하는 전위에서 제공한다.
패터닝된 레지스트 층(50)이 도금 처리되지 않는 시드 층(48)의 부분들 위에 형성된다.
도 5에서, 전위가 예를 들어, 칩의 에지에서 시드 층(48)에 결합되고, 칩은 도금액에 담겨진다. 구리 전극(또는 퇴적될 다른 금속)도 도금액에 담겨지고, 구리 원자들은 상대적으로 두꺼운 도금 층(52)을 형성하기 위해 시드 층(48)으로 이동한다. 층(52)은 10미크론보다 더 두꺼울 수 있다. 무전해 도금도 이용될 수 있다. 이용된 도금 기술은 종래의 기술일 수 있으며, 상세히 설명될 필요가 없다. 다양한 금속들이 퇴적될 수 있다. 시드 층은 도금 층(52)에 통합된다고 가정되었기 때문에 더 이상 도시되지 않는다.
도금 층(52)은 시드 층(48)이 유전체 층(46)의 에지 주위에서 노출되기 때문에 유전체 층(46) 위로 약간 연장된다. 도금 층(52)은 불규칙한 또는 버섯 형상일 수 있다. 도금 층(52)은 칩(40)의 표면에 비해 더 높고 낮은 지점들을 가질 수 있다. 대안적으로, 도금 층(52)은 상대적으로 평활하지만, 여전히 칩(40)에 비해 최하위 지점을 가질 것이다.
도 6은 도금 층(52)의 최하위 지점보다 약간 아래의 목표 평탄화 라인(56)을 예시한다. 평탄화 라인(56)은 유전체 층(46)과 평행하거나 또는 그보다 높을 수 있다.
도 7에서, CMP 프로세스 또는 다른 평탄화 프로세스가 도금 층(52)을 평탄화 라인(56)(도 6)으로 평탄화하도록 수행된다. 도금 층(52)은 평탄화가 단지 하나의 물질만을 평탄화하도록 레지스트 층(50) 위에 계속 연장되는 것에 유의한다. 모든 도금 층 부분들의 상부 면들은 이제 동일 평면에 있다.
도 8에서, 상대적으로 얇고 균일한 땜납 층(58)이, 각각의 패드(12) 및 영역(14) 위의 땜납 층(58)의 상부 면이 실질적으로 평면이 되도록 평탄화된 도금 층(52) 위에 퇴적된다. 땜납 층(58)은 스크린 인쇄, 도금, 스퍼터링, 또는 다른 적절한 방법에 의해 퇴적될 수 있다. 땜납 층(58)은 예를 들어, 금, 주석, 은, 니켈 또는 다른 금속들과 같은 임의의 종래의 금속 또는 금속 조합, 및 이들의 합금들일 수 있다. 땜납 층(58)은 도금 층(52)의 평탄한 표면 때문에 매우 얇게 만들어질 수 있다. 이는 땜납이 귀금속인 경우 실질적인 비용 절감들을 가져온다. 하나 이상의 계면 층이, 예를 들어, 도금 층(52)에 대한 향상된 웨팅(wetting) 및 본딩을 위해 도금 층(52)과 땜납 층(58) 사이에 퇴적될 수 있다.
도 9에서, 레지스트 층(50)과 노출된 시드 층(48)은 각각의 도금 층(52) 부분 위의 땜납 층(58)을 전기적으로 분리하기 위해 에칭된다. 전형적으로, 에치는 화학적 에치이다.
도 10은 기판(62) 위에 배치된 최종 칩(40)에서, 리플로우 프로세스에 의해 땜납 층(58)이 대향하는 패드들 사이에 신뢰성 있는 본드를 형성하게 하도록 땜납 층(58)이 기판(62) 상의 대응하는 금속 패드들(64)을 터치하거나 또는 아주 작은 거리만큼 분리되는 것을 예시한다. 기판(62)은 인쇄회로기판, 서브마운트, 다른 칩, 인터포저, 또는 임의의 다른 유형의 기판일 수 있다.
초음파 본드 처리가 이용되면, 본딩 프로세스의 압력이 땜납 층(58)을 패드들(64)로 밀면서 땜납 층(58)을 연화(softening)시키고 패드들(64)에 융합(fusing)시킨다. 따라서, 모든 땜납 층(58) 부분들과 패드들(64) 사이에는 신뢰성 있는 연결이 있을 것이다.
도 11은 어떻게 도금 처리된 금속 층(65)이 칩(67) 상의 레지스트 층(66)보다 낮게 형성될 수 있고, 그래서 금속 층(65)과 레지스트 층(66) 양자가 동일한 평탄화 프로세스 동안 실질적으로 평탄화되는지 예시한다. 목표 평탄화 라인(68)이 도시된다.
도 12는 본 발명의 일 실시예에 사용될 수 있는 다양한 단계들을 식별하는 흐름도이다.
단계 70에서, 상이한 높이들을 가질 수 있는 땜납 패드들을 가진 칩이 제공된다.
단계 72에서, 상대적으로 두꺼운 금속층이, 예를 들어 도금에 의해, 땜납 패드들 위에 퇴적된다.
단계 74에서, 금속 층은 각각의 패드 위의 금속 층의 상부 면이 동일 평면에 있도록 평탄화된다.
단계 76에서, 실질적으로 균일한 얇은 땜납 층이 각각의 패드 위의 땜납의 상부 면이 동일 평면에 있도록 평탄화된 금속 층 위에 퇴적된다.
단계 78에서, 칩은 대응하는 금속 패드들을 갖는 기판 위에 배치되고, 땜납은 기판 패드들에 리플로우되거나 또는 초음파 본딩된다.
본 발명은 칩들이 단편화되기 이전의 웨이퍼 스케일에 대해 수행되거나 또는 칩들이 단편화된 후에 수행될 수 있다.
본 발명은 땜납 패드를 갖는 임의의 2개의 대향하는 표면들 간의 땜납 연결들을 향상시키는 것에 적용 가능하고, 칩들로 제한되지 않는다.
본 발명의 특정 실시예들이 도시되고 설명되었지만, 변경들 및 수정들은 더 넓은 양태에서 본 발명으로부터 벗어남이 없이 이루어질 수도 있으며, 따라서 첨부된 청구항들은 그러한 변경들 및 수정들 전부를 본 발명의 진정한 사상 및 범주 내에 있는 것으로서 그들의 범주 내에 포함한다는 것이 통상의 기술자들에게 명백할 것이다.

Claims (20)

  1. 땜납 패드 상의 평탄화를 위한 방법으로서,
    제1 표면, 및 상기 제1 표면에 대향하는 제2 표면을 갖는 전자 디바이스를 제공하는 단계;
    상기 제1 표면 위의 제1 거리에 제1 땜납 패드를 제공하고 상기 제1 표면 위의 제2 거리에 제2 땜납 패드를 제공하는 단계 - 상기 제1 거리는 상기 제2 거리와 상이함 -;
    상기 제1 땜납 패드와 상기 제2 땜납 패드 사이에 유전체 층을 제공하는 단계;
    상기 유전체 층을 제공하는 단계 이후에, 상기 유전체 층의 높이보다 높게 상기 제1 땜납 패드 위에 제1 금속 층 부분을 도금하는 단계로서, 상기 도금하는 단계 직후에 상기 제1 금속 층 부분이 임의의 절연 재료 위로 연장되도록 하는, 상기 제1 금속 층 부분을 도금하는 단계;
    상기 유전체 층을 제공하는 단계 이후에, 상기 제1 금속 층 부분을 도금하는 단계와 동시에, 상기 유전체 층의 높이보다 높게 상기 제2 땜납 패드 위에 제2 금속 층 부분을 도금하는 단계로서, 상기 도금하는 단계 직후에 상기 제2 금속 층 부분이 임의의 절연 재료 위로 연장되도록 하는, 상기 제2 금속 층 부분을 도금하는 단계;
    상기 제1 금속 층 부분 및 상기 제2 금속 층 부분을 평탄화하는 단계로서, 상기 제1 금속 층 부분 및 상기 제2 금속 층 부분을 형성하는 상기 재료만을 평탄화하도록 하여, 상기 제1 금속 층 및 상기 제2 금속 층이 제3 표면 및 제4 표면을 각각 갖도록 하고, 상기 제3 표면 및 상기 제4 표면은 동일 평면에 있고, 여전히 상기 유전체 층의 높이보다 높은 높이를 갖는, 상기 제1 금속 층 부분 및 상기 제2 금속 층 부분을 평탄화하는 단계;
    상기 제1 금속 층 부분 위에 제1 땜납 층을 퇴적하는 단계; 및
    상기 제2 금속 층 부분 위에 제2 땜납 층을 퇴적하는 단계 - 이에 따라 상기 제1 땜납 층의 상부 면이 상기 제2 땜납 층의 상부 면과 동일 평면에 있게 됨 -
    를 포함하는 땜납 패드 상의 평탄화를 위한 방법.
  2. 제1항에 있어서,
    상기 도금된 제1 금속 층 부분은 상기 제1 땜납 패드에 연결된 제5 표면과, 상기 제5 표면에 대향하는 제6 표면을 가지고,
    상기 도금된 제2 금속 층 부분은 상기 제2 땜납 패드에 연결된 제7 표면과, 상기 제7 표면에 대향하는 제8 표면을 가지고,
    상기 유전체 층은 상기 제6 표면 및 제8 표면의 임의의 지점보다 상기 제1 표면에 더 근접한, 땜납 패드 상의 평탄화를 위한 방법.
  3. 제1항에 있어서, 상기 전자 디바이스는 웨이퍼로부터의 단편화(singulation) 이후의 칩인, 땜납 패드 상의 평탄화를 위한 방법.
  4. 제3항에 있어서,
    상기 제1 땜납 패드에 대응하는 제3 땜납 패드와, 상기 제2 땜납 패드에 대응하는 제4 땜납 패드를 갖는 기판에 대해 상기 칩을 배치하는 단계;
    상기 제1 땜납 층을 상기 제3 땜납 패드에 본딩하는 단계; 및
    상기 제2 땜납 층을 상기 제4 땜납 패드에 본딩하는 단계
    를 더 포함하는 땜납 패드 상의 평탄화를 위한 방법.
  5. 제4항에 있어서, 상기 제1 땜납 층을 상기 제3 땜납 패드에 본딩하는 단계와 상기 제2 땜납 층을 상기 제4 땜납 패드에 본딩하는 단계는 땜납 리플로우에 의한 것인, 땜납 패드 상의 평탄화를 위한 방법.
  6. 제4항에 있어서, 상기 제1 땜납 층을 상기 제3 땜납 패드에 본딩하는 단계와 상기 제2 땜납 층을 상기 제4 땜납 패드에 본딩하는 단계는 초음파 본딩에 의한 것인, 땜납 패드 상의 평탄화를 위한 방법.
  7. 제1항에 있어서,
    상기 제1 금속 층 부분과 상기 제2 금속 층 부분을 평탄화하는 단계는 상기 제1 금속 층 부분과 상기 제2 금속 층 부분을 상기 유전체 부분보다 높게 평탄화하는 단계를 포함하는, 땜납 패드 상의 평탄화를 위한 방법.
  8. 제1항에 있어서,
    상기 전자 디바이스는 웨이퍼로부터의 단편화 이후의 칩이며, 상기 칩은 플립칩 발광 다이오드인, 땜납 패드 상의 평탄화를 위한 방법.
  9. 제1항에 있어서, 상기 전자 디바이스는 웨이퍼로부터의 단편화 이후의 칩이며, 상기 칩은 집적 회로인, 땜납 패드 상의 평탄화를 위한 방법.
  10. 제1항에 있어서, 상기 평면은 상기 제1 표면에 평행한, 땜납 패드 상의 평탄화를 위한 방법.
  11. 제1항에 있어서,
    상기 전자 디바이스의 상기 제1 표면은 제1 평면을 형성하고, 상기 제1 땜납 층의 상부 면 및 상기 제2 땜납 층의 상부 면의 평면은 상기 제1 평면에 평행하지 않은 제2 평면을 형성하는, 땜납 패드 상의 평탄화를 위한 방법.
  12. 삭제
  13. 삭제
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KR1020167001992A 2013-06-24 2014-06-05 평탄화에 의한 감소된 땜납 패드 토폴로지 차이를 포함하는 전자 구조를 제조하는 방법, 및 대응하는 전자 구조 KR102257933B1 (ko)

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